JP2007053729A

JP2007053729A - 比較器

Info

Publication number: JP2007053729A
Application number: JP2006111679A
Authority: JP
Inventors: Hideji Koike; 秀治小池
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2005-08-15
Filing date: 2006-04-14
Publication date: 2007-03-01
Anticipated expiration: 2026-04-14
Also published as: US20070035334A1; US7579877B2; JP4190543B2

Abstract

【課題】比較器を提供する。
【解決手段】本発明は、第一の入力端子と第二の入力端子、第一の出力端子と第二の出力端子、第一の入力インバータと第二の入力インバータ、第一のロードインバータと第二のロードインバータ、及び、第一のロードインバータと第二のロードインバータの入力端子にそれぞれ第一のバイアス電圧と第二のバイアス電圧を印加するバイアス制御回路を含む比較器を提供する。
【選択図】図３

Description

本発明は、比較器に関する。

消費電力を削減し、ノイズ排除性と信号整合性を向上するために、低圧差分信号（Low Voltage Differential Signaling：LVDS）インターフェスが、大規模集積（Large Scale Integration：LSI）回路を有する製品において重要になってくる。しかし、このようなLVDSインターフェスに用いられている従来の相補型金属酸化膜半導体比較器の入力と供給電圧の範囲が、LVDS受信器の要求を満たすことができない。LVDS受信器には、転送線路における小ノイズと受信器のオフセットエラーを避けることができる広い入力電圧範囲（レイル・ツー・レイル）が要求される。また、モバイルアプリケーションには、消費電力を削減するために低圧操作が要求される。

米国特許第5,764,086号には、従来の差分比較器が開示されている。図１は、米国特許第5,764,086号の明細書における図1の複写図である。図1に示されている従来の比較器は、第一の比較回路C1、第二の比較回路C2、プルアップ（Pull-up）抵抗器2、プルダウン（Pull-down）抵抗器3、遅延回路4、遅延回路6及び論理積素子（AND Gate）7を含む。第一の比較回路C1は、Pチャンネル型電界効果トランジスタP1とP2からなる差分入力ペアを有する。第二の比較回路C2は、Nチャンネル型電界効果トランジスタN7とN8からなる差分入力ペアを有する。第一の比較回路C1における差分入力信号の受信可能な電圧範囲（例えば、0V〜2V）は、第二の比較回路C2の受信可能な電圧範囲（例えば、1V〜2.4V）より低い。差分入力電圧が第一の閾値電圧より高いときに、電界効果トランジスタP1とP2がオフされ、且つ第一の比較回路C1の出力がプルアップ（Pull-up）抵抗器2により“1”にプルアップされる。差分入力電圧が第二の閾値電圧より低いときに、電界効果トランジスタN7とN8がオフされ、且つ第二の比較回路C2の出力がプルダウン（Pull-down）抵抗器3により“0”にプルダウンされる。インバータ5、論理積素子7及び遅延回路4と6は、第一の比較回路C1と第二の比較回路C2の出力、及び、差分入力電圧の極性に基づいて論理出力“0”或いは“1”を生成する。

このような従来の受信器の特徴は、高い供給電圧を要求する。各々の比較回路の入力トランジスタペアが共通の電源に接続されるので、入力トランジスタペアの入力電圧が差分入力電圧の同相電圧により変更される。バックゲート効果（Back-gate Effect）があるため、入力トランジスタペアのトランジスタの閾値電圧の絶対値が入力電圧の同相電圧により増加される。従って、高い供給電圧が入力トランジスタペアをオンするために要求される。このような影響が従来の演算増幅器と比較器における普通の問題であるため、一般的にアナログ回路が高い供給電圧を要求する。

また、このような従来の受信器の他の特徴は、転送線路における小ノイズ或いは比較器のオフセットエラーにより誤りが生じる可能性がある。例えば、転送線路に小ノイズが存在し、且つノイズ電圧が閾値電圧（或いは、発見できる最低電圧）より高い場合、比較器の出力極性が変更される可能性がある。従って、受信器がこのノイズを信号として検出し、この受信器を含む大規模集積論理回路のエラーを引き起こす可能性がある。

また、オフセットエラーの存在は、受信器の予期外の検出動作を引き起こす可能性もある。トランジスタペアとしての二つの金属酸化膜半導体トランジスタに対して、製造プロセスにより、各々の金属酸化膜半導体トランジスタの閾値電圧には小さい誤差があるので、受信器のオフセットエラーが生じる。従って、オフセット電圧が受信器により発見可能な最低の信号電圧より高い場合、受信器はこのオフセットエラーを発見する。

米国特許第6,778,014号には、他の従来の差分比較器が開示されている。図2は、米国特許第6,778,014号の明細書における図2の複写図である。比較器の入力端子において、Pチャンネル型金属酸化膜半導体電界効果トランジスタペアMP1とMP2が、電源としてのPチャンネル型金属酸化膜半導体電界効果トランジスタMPAに接続される。同様に、比較器の入力端子において、Nチャンネル型金属酸化膜半導体電界効果トランジスタペアMN1とMN2が、電源としてのNチャンネル型金属酸化膜半導体電界効果トランジスタMNAに接続される。差分入力電圧INとIN(―)が、これらのトランジスタペアにそれぞれ印加される。従って、ノード2と3の電圧が、差分入力電圧の同相電圧により変更される。トランジスタMP1、MP2、MN1及びMN2の閾値電圧が、バックゲート効果のため、ノード2と3の電圧により変更される可能性がある。例えば、同相電圧が高いときに、トランジスタMN1とMN2の閾値電圧も高い。また、同相電圧が低いときに、トランジスタMP1とMP2の閾値電圧の絶対値が高い。これらの高い閾値電圧は、トランジスタをオンするための高い供給電圧を要求する。同様に、同じような影響が従来の演算増幅器にも存在している。

本発明の目的は、比較器を提供することにある。

前述の目的を達成するために、本発明の比較器は、第一の入力端子、第二の入力端子、第一の出力端子及び第二の出力端子を含み、さらに、第一の入力端子と接続される入力端子を有する第一のインバータと、第二の入力端子と接続される入力端子を有する第二のインバータと、第一のインバータの出力端子および第一の出力端子と接続される出力端子を有する第三のインバータと、第二のインバータの出力端子及び第二の出力端子と接続される出力端子を有する第四のインバータと、第三のインバータと第四のインバータの出力端子の間に接続され、第一のバイアス電圧と第二のバイアス電圧を提供するバイアス制御回路とを含む。第三のインバータの入力端子が第一のバイアス電圧を受けるためにバイアス制御回路と接続され、且つ第四のインバータの入力端子が第二のバイアス電圧を受けるためにバイアス制御回路と接続される。

また、本発明は他の比較器も提供する。この比較器は、第一の入力端子、第二の入力端子及び出力端子を含み、さらに、第一の入力端子と接続される入力端子を有する第一のインバータと、第二の入力端子と接続される入力端子を有する第二のインバータと、第一のインバータの出力端子及び第一の出力端子と接続される出力端子を有する第三のインバータと、第二のインバータの出力端子および第二の出力端子と接続される出力端子を有し、且つ第二のインバータの出力端子と接続される入力端子をする第五のインバータとを含む。第三のインバータと第四のインバータの出力端子は、共に第三のインバータの出力端子と接続される。

本発明は、比較器を提供する。

次に、添付した図面を参照しながら、本発明の好適な実施形態を詳細に説明する。

図3は、本発明の実施形態に係る差分比較器300を示す図である。図3に示すように、比較器300は、入力端子INPとINN、及び、出力端子OUTNとOUTPを含む。入力端子INPは、相補型金属酸化膜半導体入力インバータ302と接続され、入力端子INNは、相補型金属酸化膜半導体入力インバータ304と接続される。インバータ302は、Nチャンネル型金属酸化膜半導体トランジスタ308と直列接続されるPチャネル型金属酸化膜半導体トランジスタ306を含む。トランジスタ306と308のゲートは、インバータ302の入力端子を構成し、且つ共に入力端子INPと接続される。インバータ304は、Nチャンネル型金属酸化膜半導体トランジスタ312と直列接続されるPチャンネル型金属酸化膜半導体トランジスタ310を含む。トランジスタ310と312のゲートは、インバータ304の入力端子を構成し、且つ共に入力端子INNと接続される。なお、トランジスタペア306と310、及び、308と312は実質的に同じサイズに製造されるので、入力インバータ302と304は同じサイズ及び同じ電気特性を有する。

比較器300は、相補型金属酸化膜半導体ロードインバータ314と316をさらに含む。インバータ314は、Nチャンネル型金属酸化膜半導体トランジスタ320と直列接続されるPチャンネル型金属酸化膜半導体トランジスタ318を含む。インバータ316は、Nチャンネル型金属酸化膜半導体トランジスタ324と直列接続されるPチャンネル型金属酸化膜半導体トランジスタ322を含む。入力インバータ302のノード326における出力は、ロードインバータ314のノード328における出力と、出力端子OUTNと同時に接続される。入力インバータ304のノード330における出力は、ロードインバータ316のノード332における出力と、出力端子OUTPと同時に接続される。なお、トランジスタペア318と3122、及び、320と324は実質的に同じサイズに製造されるので、入力インバータ302と304は同じサイズ及び同じ電気特性を有する。

バイアス制御回路340は、出力端子OUTNとOUTPとの間に互い直列接続される三つの抵抗器342、344及び346を有する。抵抗器342と346は、同じ抵抗値を有する。出力端子OUTNとOUTPと間の電圧は、抵抗器342、344及び346により分担され、抵抗器344のノード348と350との間にバイアス電圧を印加する。ロードインバータ316のトランジスタ322と324のゲートは、インバータ316の入力端子を構成し、且つノード348に印加されたバイアス電圧を受けるために、共にノード348と接続される。また、ロードインバータ314のトランジスタ318と320のゲートは、インバータ314の入力端子を構成し、且つノード350に印加されたバイアス電圧を受けるために、共にノード350と接続される。

各々の入力インバータ302と304、及び、ロードインバータ314と316は、電源電圧VDDと参考電圧VSSとの間に接続され、参考電圧VSSは、接地電圧であっても良い。

操作する際に、バイアス制御回路340は出力端子OUTP及びOUTNとの間に接続されるので、入力インバータ302と304から出力端子OUTPとOUTNに出力された出力電流が、それぞれロードインバータ314と316からの出力電流により補償される。

入力インバータ302と304からの出力電流が同じであり、且つ、差分入力電圧の同相電圧が入力インバータ302と304の閾値電圧より高い場合、入力インバータ302と304からの出力電流が出力端子OUTPとOUTNの出力電圧をプルダウンする。ロードインバータ314と316のサイズが入力インバータ302と304のサイズよりずっと大きい場合、ロードインバータ314と316のトランジスタ318、320、322及び324の伝導率は、入力インバータ302と304のトランジスタ306、308、310及び312の伝導率よりずっと大きく、且つ、出力電圧は、入力同相電圧の影響を受けることができない。

よって、入力同相電圧の影響を避けるために、比較器300は、入力インバータ302と304のトランジスタの伝導率より高い伝導率をロードインバータ314と316に提供するように作られても良い。

入力インバータ302と304からの出力電流が異なる際、比較器出力端子OUTNとOUTPにおける電圧は、入力インバータ302と304の出力電流を補償するために出力電圧の最初電圧方向と反対方向に変換される。例えば、最初に比較器出力端子OUTNの電圧が高く（例えば、電源電圧VDD）、且つ、比較器の出力端OUTPの電圧が低い（例えば、参考電圧或いは接地電圧VSS）場合、この二つの出力端子の間の電圧差は、ロードインバータ316と314に出力されるバイアス電圧、即ちノード348と350におけるバイアス電圧の電圧差を生成し、また、この二つのノードの間のバイアス電圧差は、ロードインバータ314と316からの出力電流の電流差を生成する。ノード348におけるバイアス電圧がロードインバータ316の閾値電圧より高いので、ロードインバータ316の出力電流が出力端OUTPの電圧をプルダウンする。同時に、ノード350におけるバイアス電圧がロードインバータ314の閾値電圧より低いので、ロードインバータ314からの出力電流が出力端子OUTNの電圧をプルアップする。入力端子INPの電圧をプルアップし、入力端子INNの電圧をプルダウンするために、入力電圧を提供すれば、入力インバータ302からの出力電流が出力端子OUTNの電圧をプルダウンし、入力インバータ304の出力電流が出力端子OUTPの電圧をプルアップする。第一の入力インバータ302からのプルダウン電流がロードインバータ314からのプルアップ電流より高い場合、且つ、第二の入力インバータ304からのプルアップ電流がロードインバータ316のプルダウン電流より高い場合、出力端子OUTNの電圧がプルダウンされ、且つ、出力端子OUTPの電圧がプルアップされる。従って、ロードインバータ314と316の間に出力された電圧が減少し、また、ロードインバータ314からのプルアップ電流及びロードインバータ316からのプルダウン電流も減少する。しかし、入力インバータ302と304からの出力電流がそれぞれ変わらないので、出力端子OUTNの電圧がさらにプルアップされ、且つ、出力端子OUTPの電圧がさらにプルアップされる。よって、バイアス制御回路340は正のフィードバックを提供する。最後に、出力端子OUTNの出力電圧がVSSに近づくようにプルダウンされ、出力端子OUTPの出力電圧がVDDに近づくようにプルアップされる。

電圧の極性が入力端子INPとINNの間に変更され、入力端子INPの電圧が入力電圧INNの電圧より低くなった場合、入力インバータ302の出力電流が出力端子OUTNの電圧をプルアップし、且つ、入力インバータ304の出力電流が出力端子OUTPの電圧をプルアップする。入力インバータ302のプルアップ電流がロードインバータ314のプルダウン電流より高く、且つ、入力インバータ304のプルダウン電流がロードインバータ316のプルアップ電流より高い場合、出力端子OUTNの電圧がより高くプルアップされ、且つ、出力端子OUTPの電圧がより低くプルダウンされる。従って、出力端子OUTPとOUTNとの間の電圧が減少し、ロードインバータ314のプルダウン電流も減少し、且つ、ロードインバータ316のプルアップ電流が減少する。最後に、出力端子OUTNの電圧がVDDに近づくようにプルアップされ、出力端子OUTPの電圧がVSSに近づくようにプルアップされる。

図4は、本発明の他の好適な実施形態に係る差分比較器400を示す図である。図4に示すように、比較器400の構造において、バイアス制御回路340の代わりにバイアス制御回路402を含む以外は、比較器300と実質的に同じである。回路402は、回路340の抵抗器の代わりに金属酸化膜半導体トランジスタペアを用いる。第一のトランジスタペア404は、Pチャンネル型金属酸化膜半導体トランジスタ406とNチャンネル型金属酸化膜半導体トランジスタ408を含み、トランジスタ406のソースとドレーンがそれぞれトランジスタ408のドレーンとソースと接続される。第二のトランジスタペア410は、Pチャンネル型金属酸化膜半導体トランジスタ412とNチャンネル型金属酸化膜半導体トランジスタ414を含み、トランジスタ412のソースとドレーンがそれぞれトランジスタ414のドレーンとソースと接続される。第三のトランジスタペア416は、Pチャンネル型金属酸化膜半導体トランジスタ420とNチャンネル型金属酸化膜半導体トランジスタ418を含み、トランジスタ420のソースとドレーンがそれぞれトランジスタ418のドレーンとソースと接続される。

バイアス制御回路402は、それぞれトランジスタベアの間に配置され、操作する際にバイアス電圧を印加するためのノード422と424を含む。ロードインバータ316のトランジスタ322と324のゲートがインバータ316の入力端子を構成し、ノード422に印加されるバイアス電圧を受けるようにノード422と接続される。ロードインバータ314のトランジスタ318と320のゲートがインバータ314の入力端子を構成し、ノード424に印加されるバイアス電圧を受けるようにノード424と接続される。

実際に応用する際に、抵抗器の一般的な製造プロセスにより十分高い抵抗値を有する抵抗器を製造することが困難であるので、時には、回路340に用いられる抵抗器の代わりに回路402に用いられる金属酸化膜半導体トランジスタを使用するバイアス制御回路が要求される。この場合、金属酸化膜半導体構造のバイアス制御回路は、より高い抵抗値の要求を満たすことができる。

比較器400の操作方法は、前述の比較器300の操作方法とほぼ同じである。最初に出力端子OUTNの電圧が高く（例えば、電源電圧VDD）、且つ、出力端子OUTPの電圧が低い（例えば、参考電圧あるいは接地電圧VSS）場合、バイアス制御回路402のPチャンネル型金属酸化膜半導体トランジスタ406と412、及び、Nチャンネル型金属酸化膜半導体トランジスタ414と418の状態が“ON”である。この場合、Pチャンネル金属酸化膜半導体トランジスタ406の伝導率がNチャンネル金属酸化膜半導体トランジスタ418の伝導率と同じであり、且つ、この伝導率がNチャンネル型金属酸化膜半導体トランジスタ414とPチャンネル型金属酸化膜半導体トランジスタ412の伝導率の和よりずっと小さい場合、ノード422と424におけるバイアス電圧がロードインバータ314と316の閾値電圧に近づくように、且つ、ノード422におけるバイアス電圧がノード424におけるバイアス電圧より少し高くするように設定される。ノード424でロードインバータ314に印加されるバイアス電圧が、ロードインバータ314の閾値電圧より低く、且つ、ノード422でロードインバータ316に印加される電圧が、ロードインバータ316の閾値電圧より高いので、ロードインバータ314の出力電流が、出力端子OUTNの電圧をプルアップし、且つ、ロードインバータ316の出力電流が、出力端子OUTPの電圧をプルダウンする。入力電圧が入力端子INPの電圧をプルアップし、INNの電圧をプルダウンするように印加されると、入力インバータ302からの出力電流が出力端子OUTNの電圧をプルダウンし、且つ、入力インバータ304の出力電流が出力端子OUTPの電圧をプルアップする。入力インバータ302のプルダウン電流がロードインバータ314のプルアップ電流より高ければ、出力端子OUTNの電圧がさらに低くプルダウンされる。入力インバータ304のプルアップ電流がロードインバータ316のプルダウン電流より高ければ、出力端子OUTPの電圧がさらに高くプルアップされる。従って、出力端子OUTPとOUTNの間の電圧が減少し、ロードインバータ314のプルアップ電流も減少し、また、ロードインバータ316のプルダウン電流が減少する。最後に、出力端子OUTNの電圧がVSSに近づくようにプルダウンされ、出力端子OUTPの電圧がVDDに近づくようにプルアップされる。

電圧の極性が入力端子INNとINPの間に変更され、入力端子INPの電圧が入力端子INNの電圧より低くなった場合、入力インバータ302の出力電流が出力端子OUTNの電圧をプルアップし、且つ、入力インバータ304の出力電流が出力端子OUTPの電圧をプルダウンする。入力インバータ302のプルアップ電流がロードインバータ314のプルダウン電流より高く、且つ、入力インバータ304のプルダウン電流がロードインバータ316のプルアップ電流より高い場合、出力端子OUTNの電圧がより高くプルアップされ、且つ、出力端子OUTPの電圧がより低くプルダウンされる。従って、出力端子OUTPとOUTNの間の電圧が減少し、ロードインバータ314のプルダウン電流も減少し、且つ、ロードインバータ316のプルアップ電流が減少する。最後に、出力端子OUTNの電圧がVDDに近づくようにプルアップされ、且つ出力端子OUTPの電圧がVSSに近づくようにプルダウンされる。比較器300の場合と同様に、入力された同相電圧による影響を除去しようとする際に、比較器400は、ロードインバータ314と316のトランジスタの導電率が入力インバータ302と304のトランジスタの導電率より高くなるように構築されることができる。また、前述のように、トランジスタ406、408、418と420の導電率は、トランジスタ412と414の導電率の和よりずっと小さくする必要がある。

図５は、本発明の他の好適な実施形態に係るシングル出力の差分比較器500を示す図である。図５に示すように、比較器500は、前述の比較器300と同じように入力インバータ302と304、及び、ロードインバー314と316を含む。比較器500は、直列接続されたPチャンネル型金属酸化膜半導体トランジスタ504とNチャンネル型金属酸化膜半導体トランジスタ506を有するフィードバックインバータ502をさらに含む。フィードバックインバータ502の、出力ノード508における出力端子は、トランジスタ540と506の間において、ノード326と328をそれぞれ介してインバータ302と314の出力端子と接続される。トランジスタ504と506のゲートは、インバータ502の一つの入力端子を構成し、入力インバータ304の出力端子と比較器500の出力端子OUTと共に接続される。ロードインバータ314のトランジスタ318と320のゲート、及び、ロードインバータ316のトランジスタ322と324のゲートは、共にロードインバータ314の出力端子と接続される。

操作する際に、ロードインバータ314のトランジスタのゲートがロードインバータ314の出力端子と接続されたので、当該出力端子から出力された電圧が、ロードインバータの閾値電圧にほぼ等しく維持される。もっと言えば、フィードバックインバータ502の出力電流が入力インバータ302の出力電流より小さく、且つ、ロードインバータ314と316の実際のサイズが入力インバータ302と304のサイズよりずっと大きい。最初、出力ノード508におけるフィードバックインバータ502の出力電圧が高く（例えば、VDD）、且つ、入力端子INPにおける電圧が低く（例えば、VSS）、出力端子OUTにおける電圧が最も低く（例えば、VSS）、また、入力端子INNにおける電圧が高い（例えば、VDD）場合、入力インバータ302からの出力電流がノード508における電圧をプルアップし、また、フィードバックインバータ502からの出力電流が出力ノード508における電圧をプルアップする。ロードインバータ314からの出力電流が出力ノード508における電圧をプルダウンすることにより、入力インバータ302とフィードバックインバータ502の出力電流を補償する。ロードインバータ314の出力電流が第二のロードインバータ316において複製される。その後、ロードインバータ316の出力電流が出力端子OUTの電圧をプルダウンする。入力インバータ304の出力電流が出力端子OUTの電圧もプルダウンする。ロードインバータ314と316の実際のサイズが入力インバータ302と340のサイズよりずっと大きいので、入力端子INNとINPの同相電圧がノード508と出力端子OUTにおける出力電圧に影響を与えない。

電圧の極性が入力端子INPとIPPの間に変更され、入力端子INPの電圧が高く、且つ、入力端子INNの電圧が低くなる場合、入力インバータ302からの出力電流が出力ノード508における電圧をプルダウンし、且つ、入力インバータ304の出力電流が出力端子OUTにおける電圧をプルアップする。よって、ロードインバータ314のプルダウン電流が減少し、且つ、このロードインバータ314のプルダウン電流がロードインバータ316にコピーされる。その後、出力端子OUTにおけるプルダウン電流が減少し、且つ、出力端子OUTの電圧が入力インバータ304によりさらに高くプルアップされる。フィードバックインバータ502の入力電圧がさらに高くプルアップされるので、フィードバックインバータ502のプルアップ電流が減少し、且つ、ロードインバータ314のプルダウン電流が減少する。最後に、出力端子OUTにおける出力電圧はVDDに達する。

フィードバックインバータ502の実際のサイズが入力インバータ302と304のサイズよりずっと小さければ、入力インバータ302と304が出力端子OUTの電圧を変更することができる。フィードバック502のサイズが比較器500の遅延電圧により決められる。この遅延電圧が小さければ、フィードバック502の実際のサイズが小さくなっても良い。

比較器300、400と500のいずれかは、広い入力電圧範囲内に操作できる。入力インバータ302と304の各々に対して、入力電圧が入力インバータの閾値電圧より低ければ、入力インバータの出力電流がプルアップ電流であり、入力電圧が入力インバータの閾値電圧より高ければ、入力インバータの出力電流がプルダウン電流である。また、入力インバータ302と304の出力電流がロードインバータ314と316の電流により補償される。ロードインバータの金属酸化膜半導体トランジスタの導電率が入力インバータの導電率より高ければ、且つ、ロードインバータの入力電圧がロードインバータの閾値電圧付近に維持されれば、ロードインバータ314と316のNチャンネル金属酸化膜半導体トランジスタとPチャンネル金属酸化膜半導体トランジスタが常にON状態に維持される。

比較器300と400の場合、ロードインバータ314と316との間における出力電流の差が、バイアス制御回路340或いは402間に提供されたバイアス電圧により決められる。また、バイアス電圧が十分小さければ、出力の極性が小さい差分入力電圧により切り替えられることができる。

比較器300、400と500のいずれかは、二つのインバータと二つのロードインバータを使用するので、操作する際に、電圧範囲が一般的なインバータの電圧範囲とほぼ同じである。また、二つの入力インバータは、従来の演算増幅器と異なり、共通の電流源を有しないので、インバータのNチャンネル金属酸化膜半導体トランジスタの閾値電圧が、入力された同相電圧により増やされない。

以上に挙げられた実施形態において、入力インバータとロードインバータの金属酸化膜半導体トランジスタに対する操作は、全てペントード（Pentode）領域に行われ、即ち、NとPチャンネル型金属酸化膜半導体トランジスタは、飽和領域に操作される。よって、印加電圧VDDの最小値が、VDD＞VthN＋｜VthP|により決められる。ここで、VthNは、Nチャンネル金属酸化膜半導体トランジスタの閾値電圧であり、VthPは、Pチャンネル金属酸化膜半導体トランジスタの閾値電圧である。

また、以上に開示された比較器の操作において、遅延電圧は、比較器300のバイアス回路340の抵抗器R1-R3の抵抗率、或いは、比較器400のバイアス回路402の金属酸化膜半導体トランジスタの実際のサイズの比率により制御される。比較器500において、遅延電圧はフィードバックインバータ502の実際のサイズにより制御される。比較器300或いは400の遅延電圧は、安定な状態において、入力インバータ302と304からの電流でロードインバータ314と316からの電流を補償する際（即ち、OUTN＝VDD(VSS)及びOUTP＝VSS（VDD）の際）の差分入力電圧と等しい。比較器500の遅延電圧は、安定状態において、入力インバータ302からの電流でフィードバックインバータ503及びロードインバータ314の出力電流を、且つ、入力インバータ304からの電流でロードインバータ316の出力電流を補償する際（即ち、OUT＝VDD（VSS）の際）の差分入力電圧と等しい。

ゆえに、前述の実施形態により、本発明の比較器は、普通のロジック回路において実施されることができ、大規模集積回路においても実施されることができる。また、本発明の比較器は、従来の比較器と比べると、含有するデバイスの数が少ないので、比較的小さいシリコン領域を要求する。

本発明の比較器の回路は、一つのステージのみを有し、且つ、トランジスタの状態が常にオン（ON）であるので、スイッチング時間が短い。

また、比較器300のバイアス回路340が直列接続された三つの抵抗器から構成されると記載したが、これは本発明を限定するものでない。前述の実施形態によると、要求された二つのバイアス量を提供できる抵抗器回路の任意の等価回路を採用しても良い。

また、比較器400のバイアス回路402が三つのペアの金属酸化膜半導体トランジスタより構成されると記載したが、これも本発明を限定するものではい。前述の実施形態によると、要求された二つのバイアス量を提供できるトランジスタ回路の任意の等価回路を採用しても良い。

以上、本発明の好ましい実施形態を説明したが、本発明はこの実施形態に限定されず、本発明の趣旨を離脱しない限り、本発明に対するあらゆる変更は本発明の範囲に属する。

米国特許第5,764,086号の明細書における図1の複写図である。米国特許第6,778,014号の明細書における図2の複写図である。本発明の好適な実施形態に係る差分比較器を示す図である。本発明の他の好適な実施形態に係る差分比較器を示す図である。本発明の他の好適な実施形態に係る差分比較器を示す図である。

符号の説明

C1 第一の比較回路
C2 第二の比較回路
2 プルアップ抵抗器
3 プルダウン抵抗器
4、6 遅延回路
7 論理積素子（AND Gate）
P1、P2、MP1、MP2 Pチャンネル型電界効果トランジスタ
N7、N8、MN1、MN2、MNA Nチャンネル型電界効果トランジスタ
302、304、314、316、502 インバータ
306、310、318、322、406、412、420、504 Pチャンネル金属酸化膜半導体トランジスタ
308、312、320、324、408、414、418、506 Pチャンネル金属酸化膜半導体トランジスタ342、344、346 抵抗器
340、402 バイアス制御回路
404、410、416 トランジスタペア

Claims

第一の入力端子及び第二の入力端子と、
第一の出力端子及び第二の出力端子と、
前記第一の入力端子と接続される入力端子を有する第一の入力インバータと、
前記第二の入力端子と接続される入力端子を有する第二の入力インバータと、
前記第一の入力インバータの出力端子及び前記第一の出力端子と接続される出力端子を有する第一のロードインバータと、
前記第二の入力インバータの出力端子及び前記第二の出力端子と接続される出力端子を有する第二のロードインバータと、
前記第一のロードインバータの出力端子及び前記第二のロードインバータの出力端子とそれぞれ接続され、第一のバイアス電圧及び第二のバイアス電圧を印加するバイアス制御回路と、
を含み、
前記第一のロードインバータの入力端子は、前記第一のバイアス電圧を受けるように前記バイアス制御回路と接続され、前記第二のロードインバータの入力端子は、前記第二のバイアス電圧を受けるように前記バイアス制御回路と接続される、
比較器。
前記バイアス制御回路は、前記第一のロードインバータの出力端子及び前記第二のロードインバータの出力端子と接続される抵抗器の回路または複数のトランジスタを含む、
請求項１に記載の比較器。
前記複数のトランジスタは、互いに直列接続される第一のトランジスタペアと、第二のトランジスタペアと、第三のトランジスタペアとを含み、当該第一のトランジスタペアと当該第二のトランジスタペアとの間に位置するノードが前記第一のバイアス電圧を印加し、当該第二のトランジスタペアと当該第三のトランジスタペアとの間に位置するノードが前記第二のバイアス電圧を印加する、
請求項２に記載の比較器。
前記第一の入力インバータと、前記第二の入力インバータと、前記第一のロードインバータと、前記第二のロードインバータとのいずれかは、電源電圧と参考電圧との間に接続される、
請求項１に記載の比較器。
前記第一の入力インバータと前記第二の入力インバータは、それぞれ直列接続されるNチャンネル型金属酸化膜半導体トランジスタとPチャンネル型金属酸化膜半導体トランジスタを含み、前記第一の入力インバータのサイズは、前記第二の入力インバータのサイズと実質的に同じである、
請求項１に記載の比較器。
前記第一のロードインバータと前記第二のロードインバータは、それぞれ直列接続されるNチャンネル型金属酸化膜半導体トランジスタとPチャンネル型金属酸化膜半導体トランジスタを含み、前記第一のロードインバータのサイズは、前記第二のロードインバータのサイズと実質的に同じである、
請求項１に記載の比較器。
第一の入力端子及び第二の入力端子と、
第一の出力端子と、
前記第一の入力端子と接続される入力端子を有する第一の入力インバータと、
前記第二の入力端子と接続される入力端子を有する第二の入力インバータと、
前記第一の入力インバータの出力端子と接続される出力端子を有する第一のロードインバータと、
前記第二の入力インバータの出力端子及び前記第一の出力端子と接続される出力端子を有する第二のロードインバータと、
前記第一の入力インバータの出力端子及び前記第一のロードインバータと接続される出力端子と、前記第二の入力インバータの出力端子と接続される入力端子とを有するフィードバックインバータと、
を含み、
前記第一のロードインバータの入力端子及び前記第二のロードインバータの入力端子は、共に前記第一のロードインバータの出力端子と接続される、
比較器。
前記第一の入力インバータと、前記第二の入力インバータと、前記第一のロードインバータと、前記第二のロードインバータと、前記フィードバックインバータとのいずれかは、電源電圧と参考電圧との間に接続される、
請求項７に記載の比較器。
前記第一の入力インバータと前記第二の入力インバータは、それぞれ直列接続されるNチャンネル型金属酸化膜半導体トランジスタとPチャンネル型金属酸化膜半導体トランジスタを含み、前記第一の入力インバータのサイズは、前記第二の入力インバータのサイズと実質的に同じである、
請求項７に記載の比較器。
前記第一のロードインバータと前記第二のロードインバータは、それぞれ直列接続されるNチャンネル型金属酸化膜半導体トランジスタとPチャンネル型金属酸化膜半導体トランジスタを含み、前記第一のロードインバータのサイズは、前記第二のロードインバータのサイズと実質的に同じである、
請求項７に記載の比較器。