TWI434510B - 差動接收器 - Google Patents

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Description

差動接收器
本發明係關於一種差動接收器，特別是關於一種用於半導體記憶體元件的差動接收器。
輸入接收器在半導體元件中已經廣泛地用於接收來自半導體元件外部的輸入信號。隨著近年來半導體元件增快的工作速度，有必要增加輸入接收器的感測速度。在記憶體元件的相關領域中，隨著資料傳送速度的增快，雙倍數據率(Double Data Rate,DDR)半導體記憶體元件現正發展中。DDR半導體記憶體元件利用時脈信號的昇緣和降緣以處理信號，藉以增加半導體元件的工作速度。
圖1例示使用在一DDR半導體記憶體元件的一輸入接收器10的電路示意圖。參照圖1，該輸入接收器10包含一前級放大器12、一感測放大器14、和一閂鎖電路16。前級放大器12根據一參考電壓VREF放大來自記憶體元件外部的一輸入信號IN。該前級放大器12典型地包含一PMOS電晶體差動對以接收輸入信號。感測放大器14響應於一時脈信號CLK(未繪出)的一昇緣以產生放大的輸出信號OUT3和反相的輸出信號OUT4。閂鎖電路16閂鎖該感測放大器14的輸出信號OUT3和反相輸出信號OUT4，以產生輸出信號OUT和反相輸出信號OUTB至DDR半導體記憶體元件中的其他電路。
現今DDR半導體記憶體元件可分為三種種類：DDR1、DDR2和DDR3，其個別具有400MHz、800MHz和1.6GHz的最大工作頻率。當記憶體元件的工作頻率隨著不同世代而增加時，習知技術中的輸入接收器無法即時地反應，因此會產生波形失真。此外，隨著不同的參考電壓VREF之電壓位準，習知技術中的輸入接收器之輸入共模範圍(input common-mode range)是有限的且前級放大器的輸出共模範圍(output common-mode range)會改變，其將影響隨後的放大級的效果。
據此，有必要提供具有增加的輸入共模範圍之改良輸入接收器，以符合高速應用的要求。
本發明的一目的為提供一種用於半導體記憶體元件的差動接收器，在本發明一實施例中，該差動接收器包含一第一放大電路和一第二放大電路。該第一放大電路包含一第一PMOS電晶體差動對、一第一電流源和一第一負載電阻區。該第一PMOS電晶體差動對建構以接收第一和第二輸入信號。該第一電流源連接於一供應電壓源和該第一PMOS電晶體差動對之間。該第一負載電阻區具有連接於一共同端和該第一PMOS電晶體差動對之間的一輸出端和一反相輸出端。該第二放大電路包含一第二NMOS電晶體差動對、一第二電流源和一第二負載電阻區。該第二NMOS電晶體差動對建構以接收該第一和第二輸入信號。該第二電流源連接於共同端和該第二NMOS電晶體差動對之間。該第二負載電阻區具有連接於該供應電壓源和該第二NMOS電晶體差動對之間的該輸出端和該反相輸出端。
上文已相當廣泛地概述本發明之技術特徵及優點，俾使下文之本發明詳細描述得以獲得較佳瞭解。構成本發明之申請專利範圍標的之其它技術特徵及優點將描述於下文。本發明所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本發明相同之目的。本發明所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本發明的精神和範圍。
圖2例示本發明一實施例之差動接收器20的方塊示意圖。該差動接收器20在差動正端和負端接收差動輸入信號以產生差動輸出信號。該差動接收器20可能包含一後繼的放大級以進一步放大差動輸出信號。參照圖2，該差動接收器20包含一第一放大電路24和以並聯方式連接的一第二放大電路26。
圖3例示本發明一實施例之該第一放大電路24和第二放大電路26的電路示意圖。參照圖3，該第一放大電路24包含一PMOS電晶體P1和P2差動對242、一電流源244和一負載電阻區246。該些PMOS電晶體P1和P2的源極彼此連接以組成該差動對242，且該PMOS電晶體P1和P2的的閘極係建構以個別地接收一第一輸入信號VREF和一第二輸入信號IN。
該電流源244連接於一供應電壓源VDD和該差動對242之間。在本發明一實施例中，該電流源244由PMOS電晶體P3所組成，其源極連接至該供應電壓源VDD，且汲極連接至該PMOS電晶體P1和P2差動對242的源極。該負載電阻區246具有一輸出端OUT和一輸出端OUTB，輸出端OUTB的信號之電壓極性互補於輸出端OUT的信號。在本發明一實施例中，該負載電阻區246由兩電阻元件，例如電阻R1和R2所組成。參照圖3，該負載電阻區246連接於一接地端和電晶體對242的PMOS電晶體P1和P2的汲極之間。
該第一放大電路24和該第二放大電路26以並聯方式電性連接。參照圖3，該第二放大電路26包含一NMOS電晶體N1和N2差動對262、一電流源264和一負載電阻區266。該NMOS電晶體N1和N2的源極彼此連接以組成該差動對262，且該NMOS電晶體N1和N2的的閘極係建構以個別地接收該第一輸入信號VREF和該第二輸入信號IN。
該電流源264連接於該接地端和該差動對262之間。在本發明一實施例中，該電流源264由NMOS電晶體N3所組成，其源極連接至該接地端而其汲極連接至該NMOS電晶體N1和N2差動對262的源極。該負載電阻區266具有一輸出端OUT和一輸出端OUTB，輸出端OUTB的信號之電壓極性互補於輸出端OUT的信號。在本發明一實施例中，該負載電阻區266由兩電阻元件，例如電阻R3和R4所組成。參照圖3，該負載電阻區266連接於該供應電壓源VDD和電晶體對262的NMOS電晶體N1和N2的汲極之間。
該差動接收器20相應於該參考電壓VREF而放大該輸入信號IN。來自於輸出端OUT和反相輸出端OUTB的該差動接收器20之輸出電壓可由隨後的放大級(未繪出)再次放大。該差動接收器20的輸出電壓為一組電壓，其振幅以共模電壓VCM為中心而變化。換言之，該差動接收器20的輸出電壓之平均值在共模電壓VCM處會重合。為了最佳化隨後的放大級之效果，該差動接收器20的輸出電壓最佳會限制於一特定範圍內。因此，一調整電路可設計以調整該共模電壓VCM。
復參圖2，該差動接收器20進一步包含建構以提供一偏壓電壓VBP至該第一放大電路24的一第一調整電路22，和建構以提供一偏壓電壓VBN至該第二放大電路26的一第二調整電路28。來自於輸出端OUT和反相輸出端OUTB的該差動接收器20的輸出電壓之共模電壓VCM可藉由該第一調整電路22和該第二調整電路28進行調整。
參照圖2，該第一調整電路22接收一可調整電壓Vadj並藉由控制該可調整電壓Vadj的值以產生該偏壓電壓VBP。該第二調整電路28接收該可調整電壓Vadj並藉由控制該可調整電壓Vadj的值以產生該偏壓電壓VBN。在本發明一實施例中，該第一調整電路22包含PMOS電晶體P4和P5、一負載元件222和一放大器OP1，如圖3所示。PMOS電晶體P4具有連接至該供應電壓源VDD的一源極和建構以接收該偏壓電壓VBP的一閘極。該負載元件222在本實施例中是以一電阻R5所實現，電阻R5具有連接至PMOS電晶體P5的汲極之一第一端和連接至該接地端的一第二端。放大器OP1具有建構以接收該可調整電壓Vadj的負輸入端、連接至該負載元件222的該第一端之正輸入端和連接至PMOS電晶體P4的閘極之一輸出端。
在本發明一實施例中，該第二調整電路28包含NMOS電晶體N4和N5、一負載元件282和一放大器OP2，如圖3所示。該負載元件282在本實施例中是以一電阻R6所實現，電阻R6具有連接至該供應電壓源VDD的一第一端。NMOS電晶體N4具有連接至該負載元件282的一第二端之汲極和建構以接收該參考電壓VREF的一閘極。NMOS電晶體N5具有連接至該NMOS電晶體N4的源極之一汲極、建構以接收該偏壓電壓VBN的一閘極和連接至該接地端的一源極。放大器OP2具有建構以接收該可調整電壓Vadj的正輸入端、連接至該負載元件282的該第二端之負輸入端和連接至NMOS電晶體N5的閘極之一輸出端。
該第一和第二調整電路22和28作用為一負迴授電路。換言之，該放大器OP1或OP2的正輸入端和負輸入端之電壓由於負迴授機制實質上會相同。舉例而言，如果該放大器OP1的正輸入端之電壓上升而超過該可調整電壓Vadj的值，該放大器OP1輸出電壓VBP會下降。因此，該PMOS電晶體P4的偏壓電流會減少，使得負載元件222上的壓差變低。由於該負載元件222連接至該放大器OP1的正輸入端，該放大器OP1的正輸入端之電壓會跟著降低，以補償該放大器OP1的正輸入端處原本增加的電壓值。
來自於輸出端OUT和反相輸出端OUTB的該差動接收器20的輸出電壓之共模電壓VCM可根據本發明的不同實施例而調整。在本發明一實施例中，該共模電壓VCM可藉由控制該可調整電壓Vadj的值而調整。由於該可調整電壓Vadj控制流過PMOS電晶體P4的電流值，且電流源244的值正比於流過PMOS電晶體P4的電流值，因此改變該可調整電壓Vadj的值可調整該共模電壓VCM的值。此外，改變該PMOS電晶體P4的尺寸和電流源244的比例亦可調整該共模電壓VCM的值。
類似地，該可調整電壓Vadj控制流過NMOS電晶體N5的電流值，且電流源264的值正比於流過NMOS電晶體N5的電流值。因此，改變該可調整電壓Vadj的值可調整該共模電壓VCM的值。此外，改變該NMOS電晶體N5的尺寸和電流源264的比例亦可調整該共模電壓VCM的值。
在本發明其他實施例中，由於該共模電壓VCM的值為電阻R1、R2、R3和R4其中一者的阻值和流過電阻R1、R2、R3和R4其中一者的電流之乘積，該共模電壓VCM可藉由選擇電阻R1、R2、R3和R4的阻值而進行調整。在本發明一實施例中，電流源244由PMOS電晶體P3所取代，且該PMOS電晶體P3的閘極長度(gate length)相同於該PMOS電晶體P4的閘極長度，而閘極寬度(gate width)為PMOS電晶體P4的閘極寬度的兩倍。因此，流過PMOS電晶體P3的電流值為流過PMOS電晶體P4的電流值的兩倍。由於流過PMOS電晶體P3的電流會平均流過電阻R1和R2。如果電阻R1、R2和R5的阻值相同，該共模電壓VCM的值與該可調整電壓Vadj的值將會實質上相同。
類似地，電流源264在一較佳實施例中可由NMOS電晶體N3所取代，且該NMOS電晶體N3的閘極長度相同於與NMOS電晶體N5的閘極長度，而閘極寬度為NMOS電晶體N5的閘極寬度的兩倍。因此，流過NMOS電晶體N3的電流值為流過NMOS電晶體N5的電流值的兩倍。由於流過NMOS電晶體N3的電流會平均流過電阻R3和R4。如果電阻R3、R4和R6的阻值相同，該共模電壓VCM的值與該可調整電壓Vadj的值將會實質上相同。
圖4例示具有一NMOS電晶體差動對的習知差動接收器的輸出端信號之模擬結果。該模擬結果是藉由逐步增加負輸入端的輸入電壓IN的值(從0.2V到1.3V)，且正輸入端個別設定為0.6V、0.65V、0.7V、0.75V、0.8V、0.85V和0.9V而完成。參照圖4，具有NMOS電晶體差動對的該習知差動接收器的輸出端電壓相較於共模電壓為非對稱。
另一方面，圖5例示根據本發明一實施例設計之差動接收器20在相同模擬條件下的輸出端信號之模擬結果。參照圖5，在掃描過程中該輸出端的波形具有對稱的變化。因此，根據本發明之實施例一隨後的放大級之效果可以被改善。
本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。
10．．．輸入接收器
12．．．前級放大器
14．．．感測放大器
16．．．閂鎖電路
20．．．差動接收器
22．．．第一調整電路
222．．．負載元件
24．．．第一放大電路
242．．．PMOS電晶體差動對
244．．．電流源
246．．．負載電阻區
26．．．第二放大電路
262．．．NMOS電晶體差動對
264．．．電流源
266．．．負載電阻區
28．．．第二調整電路
282．．．負載元件
P1~P5．．．PMOS電晶體
N1~N5．．．NMOS電晶體
R1~R6．．．電阻
OP1~OP2．．．放大器
藉由參照前述說明及下列圖式，本發明之技術特徵及優點得以獲得完全瞭解。
圖1例示使用在一DDR半導體記憶體元件的一輸入接收器的電路示意圖；
圖2例示本發明一實施例之差動接收器的方塊示意圖；
圖3例示本發明一實施例之該第一放大電路和第二放大電路的電路示意圖；
圖4例示具有一NMOS電晶體差動對的習知差動接收器的輸出端信號之模擬結果；以及
圖5例示根據本發明一實施例設計之差動接收器在相同模擬條件下的輸出端信號之模擬結果。
20．．．差動接收器
22．．．第一調整電路
24．．．第一放大電路
26．．．第二放大電路
28．．．第二調整電路

Claims (11)

  1. 一種差動接收器，包含：一第一放大電路，包含：一第一PMOS電晶體差動對，其建構以接收第一和第二輸入信號；一第一電流源，連接於一供應電壓源和該第一PMOS電晶體差動對之間；以及一第一負載電阻區，連接於一共同端和該第一PMOS電晶體差動對之間，其中該第一PMOS電晶體差動對與該第一負載電阻區之接點係作為一輸出端和一反相輸出端；以及一第二放大電路，包含：一第二NMOS電晶體差動對，其建構以接收該第一和第二輸入信號；一第二電流源，連接於共同端和該第二NMOS電晶體差動對之間；以及一第二負載電阻區，連接於該供應電壓源和該第二NMOS電晶體差動對之間，其中該第二NMOS電晶體差動對與該第二負載電阻區之接點係分別連接於該輸出端和該反相輸出端。
  2. 根據申請專利範圍第1項所述之差動接收器，更包含一第一調整電路和一第二調整電路，其中該第一調整電路係建構以提供一第一偏壓電壓至該第一放大電路，而該第二調整電路係建構以提供一第二偏壓電壓至該第二放大電路。
  3. 根據申請專利範圍第2項所述之差動接收器，其中該第一調整電路和該第二調整電路接收一可調整電壓，且該輸出端和該反相輸出端的電壓係藉由控制該可調整電壓的值而進行調整。
  4. 根據申請專利範圍第2項所述之差動接收器，其中該第一調整電路包含：一第一PMOS電晶體，具有連接至該供應電壓源的一源極和建構以接收該第一偏壓電壓的一閘極；一第二PMOS電晶體，具有連接至該第一PMOS電晶體的一汲極之一源極和建構以接收該第一輸入電壓的一閘極；一負載元件，具有連接至該第二PMOS電晶體的一汲極之一第一端和連接至該共同端的一第二端；以及一放大器，具有建構以接收該可調整電壓的一正輸入端、連接至該負載元件的該第一端之一負輸入端和連接至該第一PMOS電晶體的該閘極之一輸出端。
  5. 根據申請專利範圍第2項所述之差動接收器，其中該第二調整電路包含：一負載元件，具有連接至該供應電壓源的一第一端；一第一NMOS電晶體，具有連接至該負載元件的一第二端之一汲極和建構以接收該第一輸入電壓的一閘極；一第二NMOS電晶體，具有連接至該第一NMOS電晶體的一源極之一汲極、建構以接收該第二偏壓電壓的一閘極和連接至該共同端的一源極；以及 一放大器，具有建構以接收該可調整電壓的一正輸入端、連接至該負載元件的該第二端之一負輸入端和連接至該第二NMOS電晶體的該閘極之一輸出端。
  6. 根據申請專利範圍第4項所述之差動接收器，其中該第一負載元件區包含連接於該共同端和該第一PMOS電晶體差動對之間的兩負載元件，且該輸出端和該反相輸出端的電壓係藉由選擇該兩負載元件和該第一調整電路的該負載元件的值以進行調整。
  7. 根據申請專利範圍第5項所述之差動接收器，其中該第二負載元件區包含連接於該供應電壓源和該第二NMOS電晶體差動對之間的兩負載元件，且該輸出端和該反相輸出端的電壓係藉由選擇該兩負載元件和該第二調整電路的該負載元件的值以進行調整。
  8. 根據申請專利範圍第4項所述之差動接收器，其中該第一電流源包含一第三PMOS電晶體，該第三PMOS電晶體具有連接至該供應電壓源的一源極、連接至該第一偏壓電壓的一閘極和連接至該第一PMOS電晶體差動對的一汲極，且該輸出端和該反相輸出端的電壓係藉由選擇該第三PMOS電晶體和該第一調整電路的該第一PMOS電晶體的尺寸以進行調整。
  9. 根據申請專利範圍第8項所述之差動接收器，其中該第一負載元件區包含連接於該共同端和該第一PMOS電晶體差動對之間的兩負載元件，該第三PMOS電晶體的閘極長度相同於該第一PMOS電晶體的閘極長度，該第三PMOS 電晶體的閘極寬度為該第一PMOS電晶體的閘極寬度的兩倍，且該兩負載元件的值和該第一調整電路的該負載元件的值相同。
  10. 根據申請專利範圍第5項所述之差動接收器，其中該第二電流源包含一第三NMOS電晶體，該第三NMOS電晶體具有連接至該共同端的一源極、連接至該第二偏壓電壓的一閘極和連接至該第二NMOS電晶體差動對的一汲極，且該輸出端和該反相輸出端的電壓係藉由選擇該第三NMOS電晶體和該第二調整電路的該第二NMOS電晶體的尺寸以進行調整。
  11. 根據申請專利範圍第10項所述之差動接收器，其中該第二負載元件區包含連接於該供應電源端和該第二NMOS電晶體差動對之間的兩負載元件，該第三NMOS電晶體的閘極長度相同於該第二NMOS電晶體的閘極長度，該第三NMOS電晶體的閘極寬度為該第二NMOS電晶體的閘極寬度的兩倍，且該兩負載元件的值和該第二調整電路的該負載元件的值相同。
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