CN102624341A - 差分接收器 - Google Patents

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Abstract

本发明公开了一种差分接收器，包含一第一放大电路和一第二放大电路。该第一放大电路包含一第一PMOS晶体管差分对、一第一电流源和一第一负载电阻区。该第二放大电路包含一第二NMOS晶体管差分对、一第二电流源和一第二负载电阻区。根据该第一和第二放大电路的架构可获得增加的输入共模电压范围。

Description

差分接收器
技术领域
本发明涉及一种差分接收器，特别涉及一种用于半导体存储器元件的差分接收器。
背景技术
输入接收器在半导体元件中已经广泛地用于接收来自半导体元件外部的输入信号。随着近年来半导体元件增快的工作速度，有必要增加输入接收器的感测速度。在存储器元件的相关领域中，随着数据传送速度的增快，双倍速率(Double Data Rate，DDR)半导体存储器元件现正发展中。DDR半导体存储器元件利用时脉信号的升缘和降缘以处理信号，借以增加半导体元件的工作速度。
图1例示使用在一DDR半导体存储器元件的一输入接收器10的电路示意图。参照图1，该输入接收器10包含一前级放大器12、一感测放大器14、和一闩锁电路16。前级放大器12根据一参考电压VREF放大来自存储器元件外部的一输入信号IN。该前级放大器12典型地包含一PMOS晶体管差分对以接收输入信号。感测放大器14响应于一时脉信号CLK(未示出)的一升缘以产生放大的输出信号OUT3和反相的输出信号OUT4。闩锁电路16闩锁该感测放大器14的输出信号OUT3和反相输出信号OUT4，以产生输出信号OUT和反相输出信号OUTB至DDR半导体存储器元件中的其他电路。
现今DDR半导体存储器元件可分为三种种类：DDR1、DDR2和DDR3，其分别具有400MHz、800MHz和1.6GHz的最大工作频率。当存储器元件的工作频率随着不同世代而增加时，公知技术中的输入接收器无法即时地反应，因此会产生波形失真。此外，随着不同的参考电压VREF的电压电平，公知技术中的输入接收器的输入共模范围(input common-mode range)是有限的且前级放大器的输出共模范围(output common-mode range)会改变，其将影响随后的放大级的效果。
据此，有必要提供具有增加的输入共模范围的改进输入接收器，以符合高速应用的要求。
发明内容
本发明的一目的为提供一种用于半导体存储器元件的差分接收器，在本发明一实施例中，该差分接收器包含一第一放大电路和一第二放大电路。该第一放大电路包含一第一PMOS晶体管差分对、一第一电流源和一第一负载电阻区。该第一PMOS晶体管差分对建构以接收第一和第二输入信号。该第一电流源连接于一供应电压源和该第一PMOS晶体管差分对之间。该第一负载电阻区具有连接于一接地端和该第一PMOS晶体管差分对之间的一输出端和一反相输出端。该第二放大电路包含一第二NMOS晶体管差分对、一第二电流源和一第二负载电阻区。该第二NMOS晶体管差分对建构以接收该第一和第二输入信号。该第二电流源连接于接地端和该第二NMOS晶体管差分对之间。该第二负载电阻区具有连接于该供应电压源和该第二NMOS晶体管差分对之间的该输出端和该反相输出端。
本发明的有益效果在于，本发明提供了具有增加的输入共模范围的改进输入接收器，符合高速应用的要求。
上文已相当广泛地概述本发明的技术特征及优点，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求的其它技术特征及优点将描述于下文。本发明所属技术领域的技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域的技术人员亦应了解，这类等同建构无法脱离权利要求所界定的本发明的精神和范围。
附图说明
图1例示使用在一DDR半导体存储器元件的一输入接收器的电路示意图；
图2例示本发明一实施例的差分接收器的方框示意图；
图3例示本发明一实施例的该第一放大电路和第二放大电路的电路示意图；
图4例示具有一NMOS晶体管差分对的公知差分接收器的输出端信号的模拟结果；以及
图5例示根据本发明一实施例设计的差分接收器在相同模拟条件下的输出端信号的模拟结果。
其中，附图标记说明如下：
10输入接收器
12前级放大器
14感测放大器
16闩锁电路
20差分接收器
22第一调整电路
222负载元件
24第一放大电路
242PMOS晶体管差分对
244电流源
246负载电阻区
26第二放大电路
262NMOS晶体管差分对
264电流源
266负载电阻区
28第二调整电路
282负载元件
P1～P5PMOS晶体管
N1～N5NMOS晶体管
R1～R6电阻
OP1～OP2放大器
具体实施方式
图2例示本发明一实施例的差分接收器20的方框示意图。该差分接收器20在差分正端和负端接收差分输入信号以产生差分输出信号。该差分接收器20可能包含一后继的放大级以进一步放大差分输出信号。参照图2，该差分接收器20包含一第一放大电路24和以并联方式连接的一第二放大电路26。
图3例示本发明一实施例的该第一放大电路24和第二放大电路26的电路示意图。参照图3，该第一放大电路24包含一PMOS晶体管P1和P2差分对242、一电流源244和一负载电阻区246。该些PMOS晶体管P1和P2的源极彼此连接以组成该差分对242，且该PMOS晶体管P1和P2的的栅极建构以分别地接收一第一输入信号VREF和一第二输入信号IN。
该电流源244连接于一供应电压源VDD和该差分对242之间。在本发明一实施例中，该电流源244由PMOS晶体管P3所组成，其源极连接至该供应电压源VDD，且漏极连接至该PMOS晶体管P1和P2差分对242的源极。该负载电阻区246具有一输出端OUT和一输出端OUTB，输出端OUTB的信号的电压极性互补于输出端OUT的信号。在本发明一实施例中，该负载电阻区246由两电阻元件，例如电阻R1和R2所组成。参照图3，该负载电阻区246连接于一接地端和晶体管对242的PMOS晶体管P1和P2的漏极之间。
该第一放大电路24和该第二放大电路26以并联方式电性连接。参照图3，该第二放大电路26包含一NMOS晶体管N1和N2差分对262、一电流源264和一负载电阻区266。该NMOS晶体管N1和N2的源极彼此连接以组成该差分对262，且该NMOS晶体管N1和N2的的栅极建构以分别地接收该第一输入信号VREF和该第二输入信号IN。
该电流源264连接于该接地端和该差分对262之间。在本发明一实施例中，该电流源264由NMOS晶体管N3所组成，其源极连接至该接地端而其漏极连接至该NMOS晶体管N1和N2差分对262的源极。该负载电阻区266具有一输出端OUT和一输出端OUTB，输出端OUTB的信号的电压极性互补于输出端OUT的信号。在本发明一实施例中，该负载电阻区266由两电阻元件，例如电阻R3和R4所组成。参照图3，该负载电阻区266连接于该供应电压源VDD和晶体管对262的NMOS晶体管N1和N2的漏极之间。
该差分接收器20相应于该参考电压VREF而放大该输入信号IN。来自于输出端OUT和反相输出端OUTB的该差分接收器20的输出电压可由随后的放大级(未示出)再次放大。该差分接收器20的输出电压为一组电压，其振幅以共模电压VCM为中心而变化。换言之，该差分接收器20的输出电压的平均值在共模电压VCM处会重合。为了最佳化随后的放大级的效果，该差分接收器20的输出电压最佳会限制于一特定范围内。因此，一调整电路可设计以调整该共模电压VCM。
复参图2，该差分接收器20进一步包含建构以提供一偏压电压VBP至该第一放大电路24的一第一调整电路22，和建构以提供一偏压电压VBN至该第二放大电路26的一第二调整电路28。来自于输出端OUT和反相输出端OUTB的该差分接收器20的输出电压的共模电压VCM可通过该第一调整电路22和该第二调整电路28进行调整。
参照图2，该第一调整电路22接收一可调整电压Vadj并通过控制该可调整电压Vadj的值以产生该偏压电压VBP。该第二调整电路28接收该可调整电压Vadj并通过控制该可调整电压Vadj的值以产生该偏压电压VBN。在本发明一实施例中，该第一调整电路22包含PMOS晶体管P4和P5、一负载元件222和一放大器OP1，如图3所示。PMOS晶体管P4具有连接至该供应电压源VDD的一源极和建构以接收该偏压电压VBP的一栅极。该负载元件222在本实施例中是以一电阻R5所实现，电阻R5具有连接至PMOS晶体管P5的漏极的一第一端和连接至该接地端的一第二端。放大器OP1具有建构以接收该可调整电压Vadj的负输入端、连接至该负载元件222的该第一端的正输入端和连接至PMOS晶体管P4的栅极的一输出端。
在本发明一实施例中，该第二调整电路28包含NMOS晶体管N4和N5、一负载元件282和一放大器OP2，如图3所示。该负载元件282在本实施例中是以一电阻R6所实现，电阻R6具有连接至该供应电压源VDD的一第一端。NMOS晶体管N4具有连接至该负载元件282的一第二端的漏极和建构以接收该参考电压VREF的一栅极。NMOS晶体管N5具有连接至该NMOS晶体管N4的源极的一漏极、建构以接收该偏压电压VBN的一栅极和连接至该接地端的一源极。放大器OP2具有建构以接收该可调整电压Vadj的正输入端、连接至该负载元件282的该第二端的负输入端和连接至NMOS晶体管N5的栅极的一输出端。
该第一和第二调整电路22和28作用为一负反馈电路。换言之，该放大器OP1或OP2的正输入端和负输入端的电压由于负反馈机制实质上会相同。举例而言，如果该放大器OP1的正输入端的电压上升而超过该可调整电压Vadj的值，该放大器OP1输出电压VBP会下降。因此，该PMOS晶体管P4的偏压电流会减少，使得负载元件222上的压差变低。由于该负载元件222连接至该放大器OP1的正输入端，该放大器OP1的正输入端的电压会跟着降低，以补偿该放大器OP1的正输入端处原本增加的电压值。
来自于输出端OUT和反相输出端OUTB的该差分接收器20的输出电压的共模电压VCM可根据本发明的不同实施例而调整。在本发明一实施例中，该共模电压VCM可通过控制该可调整电压Vadj的值而调整。由于该可调整电压Vadj控制流过PMOS晶体管P4的电流值，且电流源244的值正比于流过PMOS晶体管P4的电流值，因此改变该可调整电压Vadj的值可调整该共模电压VCM的值。此外，改变该PMOS晶体管P4的尺寸和电流源244的比例亦可调整该共模电压VCM的值。
类似地，该可调整电压Vadj控制流过NMOS晶体管N5的电流值，且电流源264的值正比于流过NMOS晶体管N5的电流值。因此，改变该可调整电压Vadj的值可调整该共模电压VCM的值。此外，改变该NMOS晶体管N5的尺寸和电流源264的比例亦可调整该共模电压VCM的值。
在本发明其他实施例中，由于该共模电压VCM的值为电阻R1、R2、R3和R4其中之一的阻值和流过电阻R1、R2、R3和R4其中之一的电流的乘积，该共模电压VCM可通过选择电阻R1、R2、R3和R4的阻值而进行调整。在本发明一实施例中，电流源244由PMOS晶体管P3所取代，且该PMOS晶体管P3的栅极长度(gate length)相同于该PMOS晶体管P4的栅极长度，而栅极宽度(gate width)为PMOS晶体管P4的栅极宽度的两倍。因此，流过PMOS晶体管P3的电流值为流过PMOS晶体管P4的电流值的两倍。由于流过PMOS晶体管P3的电流会平均流过电阻R1和R2。如果电阻R1、R2和R5的阻值相同，该共模电压VCM的值与该可调整电压Vadj的值将会实质上相同。
类似地，电流源264在一较佳实施例中可由NMOS晶体管N3所取代，且该NMOS晶体管N3的栅极长度相同于与NMOS晶体管N5的栅极长度，而栅极宽度为NMOS晶体管N5的栅极宽度的两倍。因此，流过NMOS晶体管N3的电流值为流过NMOS晶体管N5的电流值的两倍。由于流过NMOS晶体管N3的电流会平均流过电阻R3和R4。如果电阻R3、R4和R6的阻值相同，该共模电压VCM的值与该可调整电压Vadj的值将会实质上相同。
图4例示具有一NMOS晶体管差分对的公知差分接收器的输出端信号的模拟结果。该模拟结果是通过逐步增加负输入端的输入电压IN的值(从0.2V到1.3V)，且正输入端分别设定为0.6V、0.65V、0.7V、0.75V、0.8V、0.85V和0.9V而完成。参照图4，具有NMOS晶体管差分对的该公知差分接收器的输出端电压相较于共模电压为非对称。
另一方面，图5例示根据本发明一实施例设计的差分接收器20在相同模拟条件下的输出端信号的模拟结果。参照图5，在扫描过程中该输出端的波形具有对称的变化。因此，根据本发明的实施例一随后的放大级的效果可以被改进。
本发明的技术内容及技术特点已揭示如上，然而本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为权利要求所涵盖。

Claims (11)

1.一种差分接收器，包含：
一第一放大电路，包含：
一第一PMOS晶体管差分对，其建构以接收第一和第二输入信号；
一第一电流源，连接于一供应电压源和该第一PMOS晶体管差分对之间；以及
一第一负载电阻区，具有连接于一接地端和该第一PMOS晶体管差分对之间的一输出端和一反相输出端；以及
一第二放大电路，包含：
一第二NMOS晶体管差分对，其建构以接收该第一和第二输入信号；
一第二电流源，连接于接地端和该第二NMOS晶体管差分对之间；以及
一第二负载电阻区，具有连接于该供应电压源和该第二NMOS晶体管差分对之间的该输出端和该反相输出端。
2.根据权利要求1所述的差分接收器，其特征在于，该差分接收器还包含一第一调整电路和一第二调整电路，其中该第一调整电路建构以提供一第一偏压电压至该第一放大电路，而该第二调整电路建构以提供一第二偏压电压至该第二放大电路。
3.根据权利要求2所述的差分接收器，其特征在于，该第一调整电路和该第二调整电路接收一可调整电压，且该输出端和该反相输出端的电压通过控制该可调整电压的值而进行调整。
4.根据权利要求2所述的差分接收器，其特征在于，该第一调整电路包含：
一第一PMOS晶体管，具有连接至该供应电压源的一源极和建构以接收该第一偏压电压的一栅极；
一第二PMOS晶体管，具有连接至该第一PMOS晶体管的一漏极的一源极和建构以接收该第一输入电压的一栅极；
一负载元件，具有连接至该第二PMOS晶体管的一漏极的一第一端和连接至该接地端的一第二端；以及
一放大器，具有建构以接收该可调整电压的一正输入端、连接至该负载元件的该第一端的一负输入端和连接至该第一PMOS晶体管的该栅极的一输出端。
5.根据权利要求2所述的差分接收器，其特征在于，该第二调整电路包含：
一负载元件，具有连接至该供应电压源的一第一端；
一第一NMOS晶体管，具有连接至该负载元件的一第二端的一漏极和建构以接收该第一输入电压的一栅极；
一第二NMOS晶体管，具有连接至该第一NMOS晶体管的一源极的一漏极、建构以接收该第二偏压电压的一栅极和连接至该接地端的一源极；以及
一放大器，具有建构以接收该可调整电压的一正输入端、连接至该负载元件的该第二端的一负输入端和连接至该第二NMOS晶体管的该栅极的一输出端。
6.根据权利要求4所述的差分接收器，其特征在于，该第一负载电阻区包含连接于该接地端和该第一PMOS晶体管差分对之间的两电阻元件，且该输出端和该反相输出端的电压通过选择该两电阻元件和该第一调整电路的该负载元件的值以进行调整。
7.根据权利要求5所述的差分接收器，其特征在于，该第二负载电阻区包含连接于该供应电压源和该第二NMOS晶体管差分对之间的两电阻元件，且该输出端和该反相输出端的电压通过选择该两电阻元件和该第二调整电路的该负载元件的值以进行调整。
8.根据权利要求4所述的差分接收器，其特征在于，该第一电流源包含一第三PMOS晶体管，该第三PMOS晶体管具有连接至该供应电压源的一源极、连接至该第一偏压电压的一栅极和连接至该第一PMOS晶体管差分对的一漏极，且该输出端和该反相输出端的电压通过选择该第三PMOS晶体管和该第一调整电路的该第一PMOS晶体管的尺寸以进行调整。
9.根据权利要求8所述的差分接收器，其特征在于，该第一负载电阻区包含连接于该接地端和该第一PMOS晶体管差分对之间的两电阻元件，该第三PMOS晶体管的栅极长度相同于该第一PMOS晶体管的栅极长度，该第三PMOS晶体管的栅极宽度为该第一PMOS晶体管的栅极宽度的两倍，且该两电阻元件的值和该第一调整电路的该负载元件的值相同。
10.根据权利要求5所述的差分接收器，其特征在于，该第二电流源包含一第三NMOS晶体管，该第三NMOS晶体管具有连接至该接地端的一源极、连接至该第二偏压电压的一栅极和连接至该第二NMOS晶体管差分对的一漏极，且该输出端和该反相输出端的电压通过选择该第三NMOS晶体管和该第二调整电路的该第二NMOS晶体管的尺寸以进行调整。
11.根据权利要求10所述的差分接收器，其特征在于，该第二负载电阻区包含连接于该供应电源端和该第二NMOS晶体管差分对之间的两电阻元件，该第三NMOS晶体管的栅极长度相同于该第二NMOS晶体管的栅极长度，该第三NMOS晶体管的栅极宽度为该第二NMOS晶体管的栅极宽度的两倍，且该两电阻元件的值和该第二调整电路的该负载元件的值相同。
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