CN105322946A - 接收电路 - Google Patents

Abstract

本发明提供一种接收电路，包括：包括被施加差分输入信号的控制端的第一导电类型的第一输入晶体管；连接在被提供第一电压的第一接线与所述第一输入晶体管的第一端之间的第二导电类型的负载晶体管；包括被施加差分输入信号的控制端的第二导电类型的第二输入晶体管；连接在被提供第二电压的第二接线与所述第二输入晶体管的第一端之间的闩锁电路；以及并联连接到所述第二输入晶体管的第二导电类型的转换晶体管，所述转换晶体管包括连接到输出节点的控制端，所述第一输入晶体管和所述负载晶体管连接到所述输出节点。本发明提供的接收电路能够减小包括该接收电路的电子装置的能量消耗。

Description

接收电路

技术领域

本申请于此讨论的实施例涉及接收电路。

背景技术

传统上，电子装置(例如半导体芯片)包括发送电路和接收电路。例如，电子装置包括可分离地附接到系统的辅助装置(例如存储卡)。多个电子装置通过执行例如使用差分信号(differentialsignal)的高速串行通信来发送和接收彼此的信息。这样的电子装置的接收电路包括响应差分信号的比较电路(比较器)(例如参见专利文献1)。

图10A和图10B示出包括比较电路的接收电路的示例。

在图10A示出的接收电路201中，差分输入信号DLIP、DLIN输入到N沟道MOS晶体管TN201、TN202的栅极，并且输出互补(complementary)输出信号QOP、QON。图10B示出的接收电路202包括：前置放大器202a，该前置放大器包括在各自的栅极处接收差分输入信号DLIP、DLIN的输入的N沟道MOS晶体管TN203、TN204；以及比较电路202b，用于比较前置放大器202a的输出信号VP、VN。接收电路202输出互补输出信号QOP、QON。

顺便提及，在如上所述的通过差分信号彼此通信(communicate)的多个电子装置中，有在地电位(groundpotential)中出现差异的情况。为了在如上所述的具有不同地电位的电子装置之中能够通信，有一种规范(specification)是差分信号的共模电压(差分信号的中间电压)被设定成宽范围，例如50mv至400mv。根据该规范，不能使用图10A中示出的接收电路201或者图10B中示出的接收电路202。

对于上述问题，一种方法是采用一接收电路，其中在比较电路之前的级(stage)设置运算放大器。

例如，图11中示出的接收电路203包括轨对轨(RailtoRail)型运算放大器203a和用于比较运算放大器203a的输出信号的比较电路203b。例如在专利文献2中公开了轨对轨型运算放大器。此外，图12中示出的接收电路204包括：电压调节电路(调节器)204b，用于调节运算放大器204a的电源电压VDA；以及比较电路204c，用于比较运算放大器204a的输出信号。关于比较电路204c，这些运算放大器203a、204a接收差分输入信号DLIP、DLIN并且产生差分输出信号VIP、VIN，该差分输出信号具有振幅中心，该振幅中心是电源电压VDA的一半。

专利文献1：日本特开专利公开No.2013-143626

专利文献2：日本特开专利公开No.2001-60832

顺便提及，在图11和图12分别示出的接收电路203和204中，分别提供到比较电路203b、204c的差分输出信号VIP、VIN的波形失真(waveformdistortion)影响比较结果。由于执行高速通信，在运算放大器203a、204a中需要宽的信号带宽。根据跨导(mutualconductance)gm和电容值C，信号带宽GBW近似如下。GBW＝gm/C

在运算放大器中包括的MOS晶体管的电流Ids与信号带宽GBW之间的关系表达如下。

[公式1]

$Ids=\frac{\mathrm{\μ}Cox}{2}\·\frac{W}{L}\·{(Vgs-Vth)}^2$

Veff＝(Vgs-Vth)

$gm=\frac{2\×Ids}{Veff}$

$\begin{array}{c}GBW=\frac{{\mathrm{gm}}_1}{C}\\ =\frac{2\×Ids}{Veff\×C}\end{array}$

注意上述公式是近似公式。在上述公式中，Vgs是栅-源电压，Veff是有效栅电压，μ是迁移率(载流子迁移率)，Cox是栅电容，W是栅极宽度，L是栅极长度，Vth是阈值电压，Ids是漏-源电流。

因此，为了扩大信号带宽GBW的宽度，需要增大流到MOS晶体管的电流Ids。因此，如上所述，在比较电路203b、204c之前的级分别设置的运算放大器203a、204a会分别增大接收电路203、204的能量消耗，并且最终增大对应的电子装置的能量消耗。

发明内容

根据实施例的一个方案，一种接收电路包括：第一导电类型的一对第一输入晶体管，分别包括被施加差分输入信号的控制端；与所述一对第一输入晶体管的导电类型不同的第二导电类型的一对负载晶体管，所述一对负载晶体管分别连接在被提供第一电压的第一接线与所述一对第一输入晶体管的第一端之间；第二导电类型的一对第二输入晶体管，分别包括被施加差分输入信号的控制端；闩锁电路，连接在被提供第二电压的第二接线与所述一对第二输入晶体管的第一端之间；以及第二导电类型的一对转换晶体管，分别并联连接到所述一对第二输入晶体管，所述一对转换晶体管分别包括分别连接到一对输出节点的控制端，所述一对第一输入晶体管和所述一对负载晶体管连接到所述一对输出节点。

根据实施例的另一方案，一种接收电路包括：第一导电类型的一对第一输入晶体管，分别包括被施加差分输入信号的控制端；与所述一对第一输入晶体管的导电类型不同的第二导电类型的一对负载晶体管，所述一对负载晶体管分别连接在被提供第一电压的第一接线与所述一对第一输入晶体管的第一端之间；第二导电类型的一对第二输入晶体管，分别包括被施加所述差分输入信号的控制端；以及闩锁电路，连接在被提供第二电压的第二接线与所述一对第二输入晶体管的第一端之间，其中与所述一对第二输入晶体管和所述闩锁电路连接的节点连接到与所述一对第一输入晶体管和所述一对负载晶体管连接的节点。

本发明提供的接收电路能够减小包括该接收电路的电子装置的能量消耗。

附图说明

图1是根据第一实施例的接收电路的电路图；

图2是示出包括图1的接收电路的电子装置的连接的框图；

图3是示出比较性示例的框图；

图4是根据第二实施例的接收电路的电路图；

图5是第二实施例的改型示例的电路图；

图6是第二实施例的改型示例的电路图；

图7是第二实施例的改型示例的电路图；

图8是根据第三实施例的接收电路的电路图；

图9是第三实施例的改型示例的电路图；

图10A和图10B是比较电路的电路图；

图11是接收电路的电路图；以及

图12是接收电路的电路图。

具体实施方式

(第一实施例)

下面描述第一实施例。

如图2所示，两个电子装置10、100可通信地(communicably)彼此连接。电子装置10例如是存储卡，电子装置100例如是数码相机。电子装置100包括发送电路101，将差分信号DLIP、DLIN输出至电子装置10。电子装置10包括接收电路11。接收电路11响应于差分信号DLIP、DLIN输出互补输出信号QOP、QON。

如图1所示，接收电路11包括第一放大电路12和第二放大电路13。

第一放大电路12包括用于接收差分输入信号DLIP、DLIN的一对输入晶体管TP11、TP12。根据本实施例的输入晶体管TP11、TP12例如是P沟道MOS晶体管。输入信号DLIP被施加到输入晶体管TP11的栅极端(控制端)，输入信号DLIN被施加到输入晶体管TP12的栅极端(控制端)。

输入晶体管TP11、TP12的源极端(第一端)彼此连接，并且源极端的连接点(节点N10)连接到P沟道MOS晶体管TP13的漏极端。晶体管TP13的源极端连接到高电位电压VDD提供到其上的接线(wiring)(下文中称为接线VDD)。晶体管TP13的栅极端连接到低电位电压VSS的接线(下文中称为接线VSS)。

输入晶体管TP11、TP12的漏极端(第二端)经由电阻器R11、R12连接到N沟道MOS晶体管TN11、TN12。具体地，输入晶体管TP11的漏极端连接到电阻器R11的第一端，电阻器R11的第二端连接到晶体管TN11的漏极端。晶体管TN11的源极端连接到接线VSS。晶体管TP12的漏极端连接到电阻器R12的第一端，电阻器R12的第二端连接到晶体管TN12的漏极端。晶体管TN12的源极端连接到接线VSS。控制信号XPD被提供至晶体管TN11、TN12的栅极端。

晶体管TN11、TN12响应于L电平(例如，低电位电压VSS电平)的控制信号XPD而关断，并且响应于H电平(例如，高电位电压VDD电平)的控制信号XPD而导通。控制信号XPD例如是具有从以下控制信号(断电信号)的电平逻辑反转的电平的信号，该控制信号用于将图1中示出的电子装置10的运行电压(例如高电位电压VDD)减小到小于预定电压或者用于停止运行电压。例如，当电子装置10运行时，H-电平的控制信号XPD被提供至晶体管TN11、TN12。

输入晶体管TP11的漏极端与电阻器R11之间的节点N11、以及输入晶体管TP12的漏极端与电阻器R12之间的节点N12连接到第二放大电路13。第一放大电路12响应于差分输入信号DLIP、DLIN的电位差在节点N11、N12中产生电压。然后，第一放大电路12输出这些节点N11、N12的电压的差分输出信号S1P、S1N。

第二放大电路13包括用于接收差分输入信号DLIP、DLIN的一对输入晶体管TN21、TN22。这些输入晶体管TN21、TN22是导电类型与上述的第一放大电路12的输入晶体管TP11、TP12的导电类型不同的MOS晶体管，例如是N沟道MOS晶体管。

输入晶体管TN21、TN22的源极端(第一端)彼此连接，并且源极端之间的连接点(节点N20)连接到N沟道MOS晶体管TN23的漏极端。晶体管TN23的源极端连接到接线VSS，时钟信号CK施加到晶体管TN23的栅极端。晶体管TN23响应于时钟信号CK间歇地导通和关断。

输入晶体管TN21、TN22的漏极端连接到闩锁电路(latchcircuit)14。

闩锁电路14包括逆变(inverter)电路15、16。逆变电路15包括P沟道MOS晶体管TP21和N沟道MOS晶体管TN24。晶体管TP21的源极端连接到接线VDD，晶体管TP21的漏极端连接到晶体管TN24的漏极端，晶体管TN24的源极端连接到输入晶体管TN21的漏极端。因此，逆变电路15连接在输入晶体管TN21的漏极端与接线VDD之间。

类似地，逆变电路16包括P沟道MOS晶体管TP22和N沟道MOS晶体管TN25。晶体管TP22的源极端连接到接线VDD，晶体管TP22的漏极端连接到晶体管TN25的漏极端，晶体管TN25的源极端连接到输入晶体管TN22的漏极端。因此，逆变电路16连接在输入晶体管TN22的漏极端与接线VDD之间。

晶体管TP21的漏极端与晶体管TN24的漏极端之间的节点N23是逆变电路15的输出端，并且该节点N23连接到晶体管TP22的栅极端(其是逆变电路16的输入端)和晶体管TN25的栅极端。类似地，晶体管TP22的漏极端与晶体管TN25的漏极端之间的节点N24是逆变电路16的输出端，并且该节点N24连接到晶体管TP21的栅极端(其是逆变电路15的输入端)和晶体管TN24的栅极端。

P沟道MOS晶体管TP23的漏极端连接到逆变电路15的输出端(节点N23)，并且晶体管TP23的源极端连接到接线VDD。时钟信号CK提供到晶体管TP23的栅极端。类似地，P沟道MOS晶体管TP24的漏极端连接到逆变电路16的输出端(节点N24)，并且晶体管TP24的源极端连接到接线VDD。时钟信号CK提供到晶体管TP24的栅极端。P沟道MOS晶体管TP25连接在逆变电路15、16的输入端之间，时钟信号CK提供到晶体管TP25的栅极端。基于时钟信号CK，晶体管TP23、TP24、TP25以与晶体管TN23互补的方式导通和关断。

N沟道MOS晶体管TN26并联连接到上述的输入晶体管TN21。晶体管TN26的源极端连接到输入晶体管TN21的源极端，晶体管TN26的漏极端连接到输入晶体管TN21的漏极端与闩锁电路14(逆变电路15)之间的节点N21。晶体管TN26的栅极端连接到第一放大电路12的节点N12，输出信号S1P被提供到晶体管TN26的栅极端。

类似地，N沟道MOS晶体管TN27并联连接到上述的输入晶体管TN22。晶体管TN27的源极端连接到输入晶体管TN22的源极端(节点N20)，晶体管TN27的漏极端连接到输入晶体管TN22的漏极端与闩锁电路14(逆变电路16)之间的节点N22。晶体管TN27的栅极端连接到第一放大电路12的节点N11，输出信号S1N被提供到晶体管TN27的栅极端。

第二放大电路13从节点N23、N24输出互补输出信号QOP、QON。

接下来描述比较性示例。

如图3所示，两个电子装置200、210可通信地彼此连接。电子装置210包括发送电路211，并将差分信号DLIP、DLIN输出至电子装置200。电子装置200包括诸如在图10A中示出的接收电路201。接收电路201响应于差分输入信号DLIP、DLIN输出互补输出信号QOP、QON。

电子装置200的接收电路201和电子装置210的发送电路211经由电容器C201、C202连接。电容器C201、C202允许交流分量(AC分量)的通过，并且去除直流分量(DC分量)。也就是说，接收电路201与发送电路211是AC耦合。在接收电路201的两个输入端之间，电阻器R201、R202串联连接，并且偏置电压Vb提供到电阻器R201与电阻器R202之间的节点。通过偏置电压Vb，设置接收电路201的共模电压。执行上述通信方法(连接方法)的电子装置200需要电容器C201、C202，电阻器R201、R202和用于产生偏置电压Vb的电路。电容器C201、C202等会增大电子装置200的尺寸。

此外，通过上述连接方法，需要根据AC耦合在“0”与“1”之间执行适当的数据转换。因此，电子装置200、210包括实行编码/解码处理的电路(诸如8B10B)和加扰器/解扰器(scrambler/descrambler)等。由于根据这些电路的处理时间和数据传输的增大，所以电子装置200与电子装置210之间的有效传输率减小。

以下描述根据本实施例的接收电路11的功能。

第二放大电路13的晶体管TN24响应于时钟信号CK导通和关断。第二放大电路13的晶体管TP23至TP25响应于时钟信号CK，以与晶体管TN23互补的方式导通和关断。

当时钟信号CK是L电平时，晶体管TN23关断，晶体管TP23至TP25导通。已经导通的晶体管TP23至TP25使晶体管TP21、TP22、TN24、TN25的栅极端到H-电平，并且晶体管TN24、TN25导通。已经导通的晶体管TP23、TN24将节点N21重置为H-电平(高电位电压VDD电平)。类似地，已经导通的晶体管TP24、TN25将节点N22重置为H-电平。

当时钟信号CK是H电平时，接收电路11根据差分输入信号DLIP、DLIN运行。差分输入信号DLIP、DLIN的中间电压(共模电压)假设为Vcm。

1.当共模电压Vcm足够高时，第一放大电路12的输入晶体管TP11、TP12关断。

此时，仅第二放大电路13运行，第二放大电路13根据差分输入信号DLIP、DLIN的电位差运行。

当输入信号DLIN高于输入信号DLIP(DLIN>DLIP)时，晶体管TN22导通，节点N22的电位从上述的重置电位减小。然后，节点N24的电位减小。因此，晶体管TN24关断，节点N23变成H-电平(高电位电压VDD电平)。闩锁电路14保持这个电平。

当输入信号DLIN低于输入信号DLIP(DLIN＜DLIP)时，晶体管TN21导通，节点N21的电位从上述的重置电位减小。然后，节点N23的电位减小。因此，晶体管TN25关断，节点N24变成H-电平(高电位电压VDD电平)。闩锁电路14保持这个电平。

因此，根据差分输入信号DLIP、DLIN的电平(较高或较低)，第二放大电路13改变节点N21、N22的电位，并且使节点N23或节点N24变成H-电平。如上所述，接收电路11比较差分输入信号DLIP、DLIN的电平(较高或较低)，并且根据比较结果保持(闩锁)该电平。

2.当共模电压Vcm足够低时，第二放大电路13的输入晶体管TN21、TN22关断。

当输入信号DLIN高于输入信号DLIP(DLIN>DLIP)时，在第一放大电路12中，晶体管TP11导通，并且晶体管TP12关断。因此，节点N11的电位变得高于节点N12的电位。然后，在第二放大电路13中，流过晶体管TN27的电流变得高于流过晶体管TN26的电流，并且节点N22的电位减小。然后，节点N24的电位减小。因此，晶体管TN24关断，节点N23变成H-电平(高电位电压VDD电平)。闩锁电路14保持这个电平。

当输入信号DLIN低于输入信号DLIP(DLIN＜DLIP)时，在第一放大电路12中，晶体管TP12导通，并且晶体管TP11关断。因此，节点N12的电位变得高于节点N11的电位。然后，在第二放大电路13中，流过晶体管TN27的电流变得高于流过晶体管TN26的电流，并且节点N21的电位减小。然后，节点N23的电位减小。因此，晶体管TN25关断，节点N24变成H-电平(高电位电压VDD电平)。闩锁电路14使这个电平得以保持。

因此，根据差分输入信号DLIP、DLIN的电平(较高或较低)，第一放大电路12改变第二放大电路13的节点N21、N22的电位，并且使节点N23或节点N24变成H-电平。如上所述，接收电路11比较差分输入信号DLIP、DLIN的电平，并且根据比较结果保持(闩锁)该电平。

3.当共模电压Vcm处于中间电平时。

当输入信号DLIN高于输入信号DLIP(DLIN>DLIP)时，在第一放大电路12中，晶体管TP11导通，并且晶体管TP12关断。然后，在第二放大电路13中，晶体管TN22导通，并且晶体管TN21关断。因此，节点N22的电位从上述的重置电位减小。然后，节点N24的电位减小。因此，晶体管TN24关断，节点N23变成H-电平(高电位电压VDD电平)。闩锁电路14保持这个电平。

当输入信号DLIN低于输入信号DLIP(DLIN＜DLIP)时，在第一放大电路12中，晶体管TP12导通，并且晶体管TP11关断。然后，在第二放大电路13中，晶体管TN21导通，并且晶体管TN22关断。因此，节点N21的电位从上述的重置电位减小。然后，节点N23的电位减小。因此，晶体管TN25关断，节点N24变成H-电平(高电位电压VDD电平)。闩锁电路14保持这个电平。

因此，根据差分输入信号DLIP、DLIN的电平(较高或较低)，第一放大电路12和第二放大电路13改变节点N21、N22的电位，并且使节点N23或节点N24变成H-电平。如上所述，接收电路11比较差分输入信号DLIP、DLIN的电平(较高或较低)，并且根据比较结果保持(闩锁)该电平。

注意在第一放大电路12中，第二放大电路13的晶体管TN26、TN27的栅-源电压Vgs被设定为节点N11、N12的电压。栅-源电压Vgs被设定成低于晶体管TN26、TN27的阈值电压Vthn。因此，在上述情况(1.当共模电压Vcm足够高时)中，晶体管TN26、TN27关断。此外，在晶体管TN26、TN27中，栅-源电压Vgs被设定成高于阈值电压Vthn(Vgs>Vthn)，并且源-漏电压Vds被设定成高于栅-源电压Vgs与阈值电压Vthn之间的差值(Vds>Vgs-Vthn)。因此，在上述情况(2.当共模电压Vcm足够低时)或者(3.当共模电压Vcm处于中间电平时)中，晶体管TN26、TN27在饱和区域中运行。通过上述设置，互补输出信号QOP、QON中的抖动(jitter)减小。

如上所述，根据本实施例会取得下面的效果。

(1-1)接收电路11的第一放大电路12包括用于在栅极端处接收差分输入信号DLIP、DLIN的一对输入晶体管TP11、TP12。输入晶体管TP11、TP12的漏极端经由电阻器R11、R12和晶体管TN11、TN12连接到低电位电压VSS接线。接收电路11的第二放大电路13包括用于在栅极端处接收差分输入信号DLIP、DLIN的一对输入晶体管TN21、TN22。闩锁电路14连接在输入晶体管TN21、TN22的漏极端与高电位电压VDD接线(接线VDD)之间。此外，晶体管TN26、TN27并联连接到输入晶体管TN21、TN22。晶体管TN26、TN27的栅极端连接到第一放大电路12的输入晶体管TP11、TP12与电阻器R11、R12之间的输出节点N11、N12，并且差分输出信号S1P、S1N被施加到晶体管TN26、TN27的栅极端。晶体管TN26、TN27根据差分输出信号S1P、S1N的电压使电流流动。

当差分输入信号DLIP、DLIN足够高时，第一放大电路12的输入晶体管TP11、TP12关断。接收电路11使用第二放大电路13的输入晶体管TN21、TN22比较差分输入信号DLIP、DLIN，采用闩锁电路14闩锁比较结果，并且输出互补输出信号QOP、QON。当差分输入信号DLIP、DLIN处于中间电平时，接收电路11用第一放大电路12的输入晶体管TP11、TP12和第二放大电路13的输入晶体管TN21、TN22比较差分输入信号DLIP、DLIN，采用闩锁电路14闩锁比较结果，并且输出互补输出信号QOP、QON。当差分输入信号DLIP、DLIN低时，第二放大电路13的输入晶体管TN21、TN22关断。接收电路11采用第一放大电路12的输入晶体管TP11、TP12比较差分输入信号DLIP、DLIN，采用闩锁电路14闩锁比较结果，并且输出互补输出信号QOP、QON。

于是，接收电路11具有可以被输入的差分输入信号DLIP、DLIN的宽范围共模电压Vcm。因此，接收电路11适用于一规范(specification)的通信，在该规范中，差分信号的共模电压的范围宽，例如，为50mv至400mv。

(1-2)接收电路11具有可以被输入的差分输入信号DLIP、DLIN的宽范围共模电压Vcm。因此，接收电路11不需要如在传统示例中指示的在之前级的运算放大器，于是减小了能量消耗。

(1-3)接收电路11具有可以被输入的差分输入信号DLIP、DLIN的宽范围共模电压Vcm。因此，不需要用于AC耦合的电容器、用于设定共模电压的电阻器、或者用于设置偏置电压的电路。于是可以减小包括接收电路11的电子装置10的尺寸。

(第二实施例)

下面描述第二实施例。

如图4所示，接收电路21包括第一放大电路22和第二放大电路23。

第一放大电路22包括用于接收差分输入信号DLIP、DLIN的一对输入晶体管TP31、TP32。根据本实施例的输入晶体管TP31、TP32例如是P沟道MOS晶体管。输入信号DLIP施加到输入晶体管TP31的栅极端(控制端)，输入信号DLIN施加到输入晶体管TP32的栅极端(控制端)。

输入晶体管TP31、TP32的源极端(第一端)彼此连接，并且源极端的连接点(节点N30)连接到P沟道MOS晶体管TP33的漏极端。晶体管TP33的源极端连接到高电位电压VDD提供到其上的接线(接线VDD)。反转时钟信号XCK被提供到晶体管TP33的栅极端。通过下面描述的逻辑反转时钟信号CK获得反转时钟信号XCK。

输入晶体管TP31、TP32的漏极端(第二端)连接到N沟道MOS晶体管TN31、TN32。输入晶体管TP31的漏极端连接到晶体管TN31的漏极端。晶体管TN31的源极端连接到低电位电压VSS施加到其上的接线(接线VSS)。晶体管TN31的栅极端和漏极端彼此连接。类似地，输入晶体管TP32的漏极端连接到晶体管TN32的漏极端。晶体管TN32的源极端连接到接线VSS。晶体管TN32的栅极端和漏极端彼此连接。输入晶体管TP31的漏极端与晶体管TN31的漏极端之间的节点N31、以及输入晶体管TP32的漏极端与晶体管TN32的漏极端之间的节点N32连接到第二放大电路23。

第二放大电路23包括用于接收差分输入信号DLIP、DLIN的一对输入晶体管TN41、TN42。这些输入晶体管TN41、TN42是导电类型与上述的第一放大电路22的输入晶体管TP31、TP32的导电类型不同的MOS晶体管，例如是N沟道MOS晶体管。

输入晶体管TN41、TN42的源极端(第一端)彼此连接，并且源极端之间的连接点(节点N40)连接到N沟道MOS晶体管TN43的漏极端。晶体管TN43的源极端连接到接线VSS，时钟信号CK施加到晶体管TN43的栅极端。晶体管TN43响应于时钟信号CK间歇地导通和关断。

输入晶体管TN41、TN42的漏极端连接到闩锁电路24。

闩锁电路24包括逆变电路25、26。逆变电路25包括P沟道MOS晶体管TP41和N沟道MOS晶体管TN44。晶体管TP41的源极端连接到接线VDD，晶体管TP41的漏极端连接到晶体管TN44的漏极端，晶体管TN44的源极端连接到输入晶体管TN41的漏极端。因此，逆变电路25连接在输入晶体管TN41的漏极端与接线VDD之间。类似地，逆变电路26包括P沟道MOS晶体管TP42和N沟道MOS晶体管TN45。晶体管TP42的源极端连接到接线VDD，晶体管TP42的漏极端连接到晶体管TN45的漏极端，晶体管TN45的源极端连接到输入晶体管TN42的漏极端。因此，逆变电路26连接在输入晶体管TN42的漏极端与接线VDD之间。

晶体管TP41的漏极端与晶体管TN44的漏极端之间的节点N43是逆变电路25的输出端，并且该节点N43连接到晶体管TP42的栅极端(其是逆变电路26的输入端)和晶体管TN45的栅极端。类似地，晶体管TP42的漏极端与晶体管TN45的漏极端之间的节点N44是逆变电路26的输出端，并且该节点N44连接到晶体管TP41的栅极端(其是逆变电路25的输入端)和晶体管TN44的栅极端。

P沟道MOS晶体管TP43的漏极端连接到逆变电路25的输出端(节点N43)，并且晶体管TP43的源极端连接到接线VDD。时钟信号CK提供到晶体管TP43的栅极端。类似地，P沟道MOS晶体管TP44的漏极端连接到逆变电路26的输出端(节点N44)，并且晶体管TP44的源极端连接到接线VDD。时钟信号CK提供到晶体管TP44的栅极端。P沟道MOS晶体管TP45连接在逆变电路25、26的输入端之间，时钟信号CK提供到晶体管TP45的栅极端。基于时钟信号CK，晶体管TP43、TP44、TP45以与晶体管TN43互补的方式导通和关断。

输入晶体管TN41的源极端与闩锁电路24(逆变电路25)之间的节点N41连接到第一放大电路22的节点N31。类似地，输入晶体管TN42的源极端与闩锁电路24(逆变电路26)之间的节点N42连接到第一放大电路22的节点N32。

第二放大电路23从节点N43、N44输出互补输出信号QOP、QON。

下面描述根据本实施例的接收电路21的功能。

第一放大电路22的晶体管TP33响应于反转时钟信号XCK导通和关断。第二放大电路23的晶体管TN43响应于时钟信号CK导通和关断。第二放大电路23的晶体管TP43至TP45响应于时钟信号CK，以与晶体管TN43互补的方式导通和关断。

当时钟信号CK是L电平(反转时钟信号XCK是H电平)时，晶体管TP33、TN43关断，晶体管TP43至TP45导通。已经导通的晶体管TP43至TP45使晶体管TP41、TP42、TN44、TN45的栅极端变成H-电平，并且晶体管TN44、TN45导通。

然后，电流经由已经导通的晶体管TP43、TN44流到第一放大电路22的晶体管TN31。根据该电流，第二放大电路23的节点N41的电位被重置为根据晶体管TN31的阈值电压Vthn和有效栅电压Veff的电压(＝Vthn+Veff)。类似地，电流经由已经导通的晶体管TP43、TN45流到第一放大电路22的晶体管TN32，并且第二放大电路23的节点N41的电位被重置为(Vthn+Veff)。

当时钟信号CK是H电平(反转时钟信号XCK是L电平)时，接收电路21根据差分输入信号DLIP、DLIN运行。差分输入信号DLIP、DLIN的中间电压(共模电压)假设为Vcm。

1.当共模电压Vcm足够高，并且第一放大电路22的输入晶体管TP31、TP32关断时。

此时，仅第二放大电路23运行，第二放大电路23根据差分输入信号DLIP、DLIN的电位差运行。

当输入信号DLIN高于输入信号DLIP(DLIN>DLIP)时，晶体管TN42导通，节点N42的电位从上述的重置电位减小。然后，节点N44的电位减小。因此，晶体管TN44关断，节点N43变成H-电平(高电位电压VDD电平)。闩锁电路24保持这个电平。

当输入信号DLIN低于输入信号DLIP(DLIN＜DLIP)时，晶体管TN41导通，节点N41的电位从上述的重置电位减小。然后，节点N43的电位减小。因此，晶体管TN45关断，节点N44变成H-电平(高电位电压VDD电平)。闩锁电路24使这个电平得以保持。

因此，根据差分输入信号DLIP、DLIN的电平(较高或较低)，第二放大电路23改变节点N41、N42的电位，并且使节点N43、节点N44变成H-电平。如上所述，接收电路21比较差分输入信号DLIP、DLIN的电平(较高或较低)，并且根据比较结果保持(闩锁)该电平。

2.当共模电压Vcm足够低，并且第二放大电路23的输入晶体管TN41、TN42关断时。

当输入信号DLIN高于输入信号DLIP(DLIN>DLIP)时，在第一放大电路22中，晶体管TP31导通，并且晶体管TP32关断。因此，节点N32的电位变低，电流从第二放大电路23的节点N42经由第一放大电路22的晶体管TN32流动，并且节点N42的电位减小。然后，节点N44的电位减小。因此，晶体管TN44关断，节点N43变成H-电平(高电位电压VDD电平)。闩锁电路24使这个电平得以保持。

当输入信号DLIN低于输入信号DLIP(DLIN＜DLIP)时，在第一放大电路22中，晶体管TP32导通，并且晶体管TP31关断。因此，节点N31的电位变低，电流从第二放大电路23的节点N41经由第一放大电路22的晶体管TN31流动，并且节点N41的电位减小。然后，节点N43的电位减小。因此，晶体管TN45关断，节点N44变成H-电平(高电位电压VDD电平)。闩锁电路24使这个电平得以保持。

因此，根据差分输入信号DLIP、DLIN的电平(较高或较低)，第一放大电路22改变第二放大电路23的节点N41、N42的电位，并且使节点N43、N44变成H-电平。如上所述，接收电路21比较差分输入信号DLIP、DLIN的电平(较高或较低)，并且根据比较结果保持(闩锁)该电平。

3.当共模电压Vcm处于中间电平时。

当输入信号DLIN高于输入信号DLIP(DLIN>DLIP)时，在第一放大电路22中，晶体管TP31导通，并且晶体管TP32关断。然后，在第二放大电路23中，晶体管TN42导通，并且晶体管TN41关断。因此，节点N42的电位从上述的重置电位减小。然后，节点N44的电位减小。因此，晶体管TN44关断，节点N43变成H-电平(高电位电压VDD电平)。闩锁电路24使这个电平得以保持。

当输入信号DLIN低于输入信号DLIP(DLIN＜DLIP)时，在第一放大电路22中，晶体管TP32导通，并且晶体管TP31关断。然后，在第二放大电路23中，晶体管TN41导通，并且晶体管TN42关断。因此，节点N41的电位从上述的重置电位减小。然后，节点N43的电位减小。因此，晶体管TN45关断，节点N44变成H-电平(高电位电压VDD电平)。闩锁电路24使这个电平得以保持。

因此，根据差分输入信号DLIP、DLIN的电平(较高或较低)，第一放大电路22和第二放大电路23改变节点N41、N42的电位，并且使节点N43、节点N44变成H-电平。如上所述，接收电路21比较差分输入信号DLIP、DLIN的电平(较高或较低)，并且根据比较结果保持(闩锁)该电平。

注意，当基于L-电平时钟信号CK重置第二放大电路23的闩锁电路24时，电流经由晶体管TP43、TN44、TN31从接线VDD流动到接线VSS。根据该电流，闩锁电路24与输入晶体管TN41、TN42之间的节点N41、N42被重置成预定的电位(＝Vthn+Veff)。因此，第一放大电路22的晶体管TN31、TN32的阈值电压被设定成低于第二放大电路23的晶体管(例如，输入晶体管TN41、TN42)的阈值电压。也就是说，通过将晶体管TN31、TN32设定为低阈值(低-Vth)晶体管，可以降低高电位电压VDD。也就是说，可以以低的高电位电压VDD运行。

如上所述，根据本实施例会取得下面的效果。

(2-1)取得与第一实施例的(1-1)至(1-3)相同的效果。

(2-2)通过将第一放大电路22的晶体管TN31、TN32设定为低阈值(低-Vth)晶体管，可以以低的高电位电压VDD运行。

(第二实施例的改型示例)

上述的第二实施例可以通过已经适当改变的下面的模式而实施。在各改型示例中，会取得与第二实施例的效果相同的效果。

在图5中示出的接收电路31包括第一放大电路32和第二放大电路33。与上述的第一放大电路22类似，第一放大电路32包括晶体管TP31至TP33、TN31、TN32。在各端子处的连接与上述第一放大电路22的相同。与上述的第二放大电路23类似，第二放大电路33包括晶体管TP41至TP45、TN41至TN45。此外，与上述的第二放大电路23类似，第二放大电路33包括闩锁电路34(逆变电路35、36)。此外，在第二放大电路33中，控制信号XPD施加到晶体管TN43的栅极端。

在图6中示出的接收电路41包括第一放大电路42和第二放大电路43。与上述的第一放大电路22类似，第一放大电路42包括用于接收差分输入信号DLIP、DLIN的一对输入晶体管TP31、TP32，以及具有控制信号XPD施加到其上的栅极端的晶体管TP33。输入晶体管TP31、TP32的漏极端(第二端)连接到N沟道MOS晶体管TN31、TN32。输入晶体管TP31的漏极端连接到晶体管TN31的漏极端。晶体管TN31的源极端连接到低电位电压VSS施加到其上的接线(接线VSS)。类似地，输入晶体管TP32的漏极端连接到晶体管TN32的漏极端。晶体管TN32的源极端连接到接线VSS。

在节点N31与节点N32之间，连接有串联连接的电阻器R31、R32。电阻器R31与电阻器R32之间的节点N33连接到晶体管TN31、TN32的栅极端。在节点N33处，这些电阻器R31、R32产生由差分输入信号DLIP、DLIN产生的节点N31的电位与节点N32的电位的中间电位。

与上述第二放大电路23类似，第二放大电路43包括晶体管TP41至TP45、TN41至TN45。在各端子处的连接与上述第二放大电路23的相同。于是，与上述第二放大电路23类似，第二放大电路43包括闩锁电路44(逆变电路45、46)。

图7中示出的接收电路51包括第一放大电路52和第二放大电路53。与上述第一放大电路42类似，第一放大电路52包括晶体管TP31至TP33、TN31、TN32。在各端子处的连接与上述第一放大电路42的相同。与上述第二放大电路33类似，第二放大电路53包括晶体管TP41至TP45、TN41至TN45，控制信号XPD施加到晶体管TN43的栅极端。此外，与上述第二放大电路33类似，第二放大电路53包括闩锁电路54(逆变电路55、56)。

(第三实施例)

下面描述第三实施例。

如图8所示，接收电路61包括第一放大电路62、第二放大电路63和共模检测电路64。

第一放大电路62包括用于接收差分输入信号DLIP、DLIN的一对输入晶体管TP51、TP52。根据本实施例的输入晶体管TP51、TP52例如是P沟道MOS晶体管。输入信号DLIP施加到输入晶体管TP51的栅极端(控制端)，输入信号DLIN施加到输入晶体管TP52的栅极端(控制端)。

输入晶体管TP51、TP52的源极端(第一端)彼此连接，并且源极端的连接点(节点N50)连接到P沟道MOS晶体管TP53的漏极端。晶体管TP53的源极端连接到高电位电压VDD施加到其上的接线(接线VDD)。反转时钟信号XCK被提供到晶体管TP53的栅极端。

输入晶体管TP51、TP52的漏极端(第二端)连接到N沟道MOS晶体管TN51、TN52。输入晶体管TP51的漏极端连接到晶体管TN51的漏极端。晶体管TN51的源极端连接到低电位电压VSS施加到其上的接线(接线VSS)。类似地，输入晶体管TP52的漏极端连接到晶体管TN52的漏极端。晶体管TN52的源极端连接到接线VSS。晶体管TN51的栅极端和晶体管TN52的栅极端彼此连接，并且从共模检测电路64提供检测电压VCD到栅极端的连接点(节点N53)。

输入晶体管TP51的漏极端与晶体管TN51的漏极端之间的节点N51、以及输入晶体管TP52的漏极端与晶体管TN52的漏极端之间的节点N52连接到第二放大电路63。

第二放大电路63包括用于接收差分输入信号DLIP、DLIN的一对输入晶体管TN61、TN62。这些输入晶体管TN61、TN62是导电类型与上述的第一放大电路62的输入晶体管TP51、TP52的导电类型不同的MOS晶体管，例如是N沟道MOS晶体管。

输入晶体管TN61、TN62的源极端(第一端)彼此连接，并且源极端之间的连接点(节点N60)连接到N沟道MOS晶体管TN63的漏极端。晶体管TN63的源极端连接到接线VSS，时钟信号CK被提供到晶体管TN63的栅极端。晶体管TN63响应于时钟信号CK间歇地导通和关断。

输入晶体管TN61、TN62的漏极端连接到闩锁电路65。

闩锁电路65包括逆变电路66、67。逆变电路66包括P沟道MOS晶体管TP61和N沟道MOS晶体管TN64。晶体管TP61的源极端连接到接线VDD，晶体管TP61的漏极端连接到晶体管TN64的漏极端，晶体管TN64的源极端连接到输入晶体管TN61的漏极端。因此，逆变电路66连接在输入晶体管TN61的漏极端与接线VDD之间。类似地，逆变电路67包括P沟道MOS晶体管TP62和N沟道MOS晶体管TN65。晶体管TP62的源极端连接到接线VDD，晶体管TP62的漏极端连接到晶体管TN65的漏极端，晶体管TN65的源极端连接到输入晶体管TN62的漏极端。因此，逆变电路67连接在输入晶体管TN62的漏极端与接线VDD之间

晶体管TP61的漏极端与晶体管TN64的漏极端之间的节点N63是逆变电路66的输出端，并且该节点N63连接到晶体管TP62的栅极端(其是逆变电路67的输入端)和晶体管TN65的栅极端。类似地，晶体管TP62的漏极端与晶体管TN65的漏极端之间的节点N64是逆变电路67的输出端，并且该节点N64连接到晶体管TP61的栅极端(其是逆变电路66的输入端)和晶体管TN64的栅极端。

P沟道MOS晶体管TP63的漏极端连接到逆变电路66的输出端(节点N63)，并且晶体管TP63的源极端连接到接线VDD。时钟信号CK提供到晶体管TP63的栅极端。类似地，P沟道MOS晶体管TP64的漏极端连接到逆变电路67的输出端(节点N64)，并且晶体管TP64的源极端连接到接线VDD。时钟信号CK提供到晶体管TP64的栅极端。P沟道MOS晶体管TP65连接在逆变电路66、67的输入端之间，时钟信号CK提供到晶体管TP65的栅极端。基于时钟信号CK，晶体管TP63、TP64、TP65以与晶体管TN63互补的方式导通和关断。

输入晶体管TN61的漏极端与闩锁电路25(逆变电路66)之间的节点N61连接到第一放大电路62的节点N51。类似地，输入晶体管TN62的漏极端与闩锁电路65(逆变电路67)之间的节点N62连接到第一放大电路62的节点N52。

第二放大电路63从节点N63、N64输出互补输出信号QOP、QON。

共模检测电路64包括用于接收差分输入信号DLIP、DLIN的一对输入晶体管TP71、TP72(第三输入晶体管)。这些输入晶体管TP71、TP72是导电类型与上述的第一放大电路62的输入晶体管TP51、TP52的导电类型相同的MOS晶体管，也就是P沟道MOS晶体管。输入信号DLIP施加到输入晶体管TP71的栅极端(控制端)，输入信号DLIN施加到输入晶体管TP72的栅极端(控制端)。

输入晶体管TP71、TP72的源极端(第一端)彼此连接，并且源极端的连接点(节点N70)连接到P沟道MOS晶体管TP73的漏极端。晶体管TP73的源极端连接到高电位电压VDD施加到其上的接线(接线VDD)，晶体管TP73的栅极端连接到低电位电压VSS施加到其上的接线(接线VSS)。

输入晶体管TP71、TP72的漏极端(第二端)彼此连接，并且漏极端的连接点(节点N71)连接到N沟道MOS晶体管TN71(第四晶体管)的漏极端。晶体管TN71的源极端连接到接线VSS。晶体管TN71的栅极端和漏极端彼此连接。此外，在晶体管TN71的栅极端处的电压作为检测电压VCD被提供到第一放大电路62的晶体管TN51、TN52的栅极端。

在该共模检测电路64中，输入晶体管TP71、TP72的电特性与第一放大电路62的输入晶体管TP51、TP52的电特性相同。此外，晶体管TP73的电特性与晶体管TP53的电特性相同。此外，晶体管TN71的电特性与晶体管TN51、TN52的电特性相同。

描述根据本实施例的接收电路61的功能。

注意，与差分输入信号DLIP、DLIN相关的第一放大电路62和第二放大电路63的基本运行与根据第二实施例的第一放大电路22和第二放大电路23的相同，因此省略对其的描述。

共模检测电路64是第一放大电路62的复制(replica)电路。在共模检测电路64中，接收差分输入信号DLIP、DLIN的输入晶体管TP71、TP72彼此并联连接。因此，输入晶体管TP71、TP72的漏极端所连接的节点N71的电压根据差分输入信号DLIP、DLIN的中间电压(也就是根据共模电压Vcm)而改变。该节点N71的电压作为检测电压VCD被提供至第一放大电路62的晶体管TN51、TN52的栅极端。也就是说，共模检测电路64根据差分输入信号DLIP、DLIN的共模电压Vcm产生检测电压VCD，并且控制第一放大电路62的晶体管TN51、TN52。

1.当共模电压Vcm足够高时。

共模检测电路64的输入晶体管TP71、TP72基于差分输入信号DLIP、DLIN关断。也就是说，共模检测电路64不运行。此时，第一放大电路62的晶体管TN51、TN52的源-栅电压Vgs近似变为晶体管TN51、TN52的阈值电压Vthn，并且电流不流到晶体管TN51、TN52。因此，由于第一放大电路62不运行，接收电路61使用第二放大电路63根据比较差分输入信号DLIP、DLIN的结果来输出互补输出信号QOP、QON。

2.当共模电压Vcm足够低时。

根据差分输入信号DLIP、DLIN，共模检测电路64的输入晶体管TP71、TP72将节点N71的电位(检测电压VCD)设置成大于或等于晶体管TN71的阈值电压Vthn。通过该检测电压VCD，第一放大电路62的晶体管TN51、TN52导通，第一放大电路62运行。

此时，在第二放大电路63中，接收差分输入信号DLIP、DLIN的输入晶体管TN61、TN62关断。

因此，根据第一放大电路62的电平通过闩锁电路65得以保持。因此，接收电路61根据比较差分输入信号DLIP、DLIN的结果输出互补输出信号QOP、QON。

3.当共模电压Vcm处于中间电平时。

根据差分输入信号DLIP、DLIN，共模检测电路64的输入晶体管TP71、TP72将节点N71的电位(检测电压VCD)设置成大于或等于晶体管TN71的阈值电压Vthn。通过该检测电压VCD，第一放大电路62的晶体管TN51、TN52导通，第一放大电路62运行。

然后，在第二放大电路63中，接收差分输入信号DLIP、DLIN的输入晶体管TN61、TN62根据差分输入信号DLIP、DLIN导通和关断。

因此，根据第一放大电路62和第二放大电路63的电平通过闩锁电路65得以保持。因此，接收电路61根据比较差分输入信号DLIP、DLIN的结果输出互补输出信号QOP、QON。

如上所述，根据本实施例会取得下面的效果。

(3-1)取得与第一实施例的(1-1)至(1-3)相同的效果。

(3-2)当差分输入信号DLIP、DLIN足够高时，输入晶体管TP71、TP72关断，共模检测电路64不运行。此时，第一放大电路62的晶体管TN51、TN52的源-栅电压Vgs近似变为阈值电压Vthn，并且晶体管TN51、TN52被切断。因此，接收电路61能通过第二放大电路63以高速运行。

(3-3)此外，当差分输入信号DLIP、DLIN处于中间电平或低电平时，共模检测电路64将高于晶体管TN51、TN52的阈值电压Vthn的检测电压VCD提供到第一放大电路62的晶体管TN51、TN52的栅极端。晶体管TN51、TN52响应于检测电压VCD而导通。因此，当闩锁电路65被重置时，电流从接线VDD经由晶体管TP63、TN63、TN51流动到接线VSS。此时，高电位电压VDD将是晶体管TN63通过其可以导通的电位。因此，高电位电压VDD可以较低。也就是说，可以以低的高位电压VDD运行。

(第三实施例的改型示例)

上述的第三实施例可以通过已经适当改变的下面的模式而实施。

如图9所示，接收电路71包括第一放大电路72、第二放大电路73和共模检测电路74。与第一放大电路62类似，第一放大电路72包括晶体管TP51至TP53、TN51、TN52。在各端子处的连接与上述第一放大电路62的相同。与上述的第二放大电路63类似，第二放大电路73包括晶体管TP61至TP65、TN61至TN65。此外，与上述的第二放大电路63类似，第二放大电路73包括闩锁电路75(逆变电路76、77)。此外，在第二放大电路73中，控制信号XPD施加到晶体管TN63的栅极端。与上述的共模检测电路64类似，共模检测电路74包括输入晶体管TP71、TP72和晶体管TP73、TN71。在各端子处的连接与上述的共模检测电路64的相同。

(其它实施例)

上述实施例可以通过下面的模式实施。

●上述实施例可以通过互换P沟道MOS晶体管和N沟道MOS晶体管实施。例如，在第一放大电路中，N沟道MOS晶体管可以是输入晶体管，并且在第二放大电路中，P沟道MOS晶体管可以是输入晶体管。在这种情况下，显然可以互换并提供高电位电压VDD和低电位电压VSS。

●在上述第三实施例和第三实施例的改型中，共模检测电路64、74的晶体管TP71至TP73、TN71的电特性的值可以是分别与第一放大电路62、72的晶体管TP51至TP53、TN51、TN52的电特性成比例(proportionate)的值。

根据实施例的方案，可以减小能量消耗。

Claims (8)

1.一种接收电路，包括：

第一导电类型的一对第一输入晶体管，分别包括被施加差分输入信号的控制端；

与所述一对第一输入晶体管的导电类型不同的第二导电类型的一对负载晶体管，所述一对负载晶体管分别连接在被提供第一电压的第一接线与所述一对第一输入晶体管的第一端之间；

第二导电类型的一对第二输入晶体管，分别包括被施加所述差分输入信号的控制端；

闩锁电路，连接在被提供第二电压的第二接线与所述一对第二输入晶体管的第一端之间；以及

第二导电类型的一对转换晶体管，分别并联连接到所述一对第二输入晶体管，所述一对转换晶体管分别包括分别连接到一对输出节点的控制端，所述一对第一输入晶体管和所述一对负载晶体管连接到所述一对输出节点。

2.根据权利要求1所述的接收电路，其中

所述一对输出节点的电压被设定成使得当所述一对第一输入晶体管根据所述差分输入信号运行时，所述一对转换晶体管在饱和区域运行。

3.根据权利要求1或2所述的接收电路，其中

一个输出节点连接到所述一对转换晶体管中的一个转换晶体管的控制端，所述一个转换晶体管并联连接到所述一对第二输入晶体管中的一个第二输入晶体管，所述一个第二输入晶体管包括被施加对于所述差分输入信号具有负相的负相输入信号的控制端，所述一个输出节点连接到所述一对第一输入晶体管的一个第一输入晶体管和所述一对负载晶体管中的一个负载晶体管，所述一个第一输入晶体管包括被施加对于所述差分输入信号具有正相的正相输入信号的控制端，以及

另一输出节点连接到所述一对转换晶体管中的另一个转换晶体管的控制端，所述另一个转换晶体管并联连接到所述一对第二输入晶体管中的另一个第二输入晶体管，所述另一个第二输入晶体管包括被施加对于所述差分输入信号具有正相的正相输入信号的控制端，所述另一个输出节点连接到所述一对第一输入晶体管中的另一个第一输入晶体管和所述一对负载晶体管中的另一个负载晶体管，所述另一个第一输入晶体管包括被施加对于所述差分输入信号具有负相的负相输入信号的控制端。

4.一种接收电路，包括：

第一导电类型的一对第一输入晶体管，分别包括被施加差分输入信号的控制端；

与所述一对第一输入晶体管的导电类型不同的第二导电类型的一对负载晶体管，所述一对负载晶体管分别连接在被提供第一电压的第一接线与所述一对第一输入晶体管的第一端之间；

第二导电类型的一对第二输入晶体管，分别包括被施加所述差分输入信号的控制端；以及

闩锁电路，连接在被提供第二电压的第二接线与所述一对第二输入晶体管的第一端之间，其中

与所述一对第二输入晶体管和所述闩锁电路连接的节点连接到与所述一对第一输入晶体管和所述一对负载晶体管连接的节点。

5.根据权利要求4所述的接收电路，其中

所述一对负载晶体管的阈值电压低于所述一对第二输入晶体管的阈值电压。

6.根据权利要求4或5所述的接收电路，其中

一个输出节点连接到与所述一对第二输入晶体管中的一个第二输入晶体管和所述闩锁电路连接的节点，所述一个第二输入晶体管包括被施加对于所述差分输入信号具有正相的正相输入信号的控制端，所述一个输出节点连接到所述一对第一输入晶体管中的一个第一输入晶体管和所述一对负载晶体管中的一个负载晶体管，所述一个第一输入晶体管包括被施加对于所述差分输入信号具有正相的正相输入信号的控制端，以及

另一输出节点连接到与所述一对第二输入晶体管中的另一个第二输入晶体管和所述闩锁电路连接的节点，所述另一个第二输入晶体管包括被施加对于所述差分输入信号具有负相的负相输入信号的控制端，所述另一个输出节点连接到所述一对第一输入晶体管中的另一个第一输入晶体管和所述一对负载晶体管中的另一个负载晶体管，所述另一个第一输入晶体管包括被施加对于所述差分输入信号具有负相的负相输入信号的控制端。

7.根据权利要求1、2、4和5中任一项所述的接收电路，还包括：

连接到所述一对负载晶体管的控制端的检测电路，所述检测电路被配置成将根据所述差分输入信号的共模电压的控制电压提供至所述一对负载晶体管的控制端。

8.根据权利要求7所述的接收电路，其中

所述检测电路包括：

彼此并联连接的第一导电类型的一对第三输入晶体管，所述一对第三输入晶体管分别包括被施加所述差分输入信号的控制端，以及

连接在一连接点与所述第一接线之间的第二导电类型的第四输入晶体管，所述连接点在所述一对第三输入晶体管之间，所述第四输入晶体管包括连接到所述连接点的控制端，其中

所述控制电压从与所述一对第三输入晶体管和所述第四输入晶体管连接的节点输出。