CN117949808A - 一种基于电势变化的芯片引脚悬空检测电路及其检测方法 - Google Patents

Abstract

本发明提供一种基于电势变化的芯片引脚悬空检测电路及其检测方法，包括传输门开关电路、电势点产生电路、MOS管开关电路、参考电势产生电路、时序电路。本发明利用悬空PIN没有驱动能力的特性，而PIN有外部上拉电路时具有一定的上拉驱动能力，能让较低电势点的电势抬高；PIN有外部下拉电路时具有一定的下拉驱动能力，能让较高电势点的电势下降；设计检测电路和检测方法，使PIN分别接到高电势点和低电势点，通过判断电势的变化来推断PIN是否有外部电路，本电路检测功能可以检测单独设置或组合设置上拉电阻、下拉电阻的情况，具有很好的功能完备性，适应性广、便于使用。

Description

一种基于电势变化的芯片引脚悬空检测电路及其检测方法

技术领域

本发明涉及电气元件技术领域，具体涉及一种基于电势变化的芯片引脚悬空检测电路及其检测方法。

背景技术

在集成电路应用中，很多情况下需要根据实际应用情景对电路进行设定，例如在电源芯片应用中需要通过设定实现不同的电压保护和电流保护等，这一设定往往可以通过外部电路实现。在一些实际应用中，一些芯片除了可以进行外部设定外，芯片内部也会预留设定的功能模块，通常二者只能选其一。因此，在实际使用时会对外部电路进行检测，判断是否存在外部设定电路。这些应用都对芯片引脚悬空检测提出了需求。另外外部设定电路可能存在多种情况，外部电路的多种可能性对检测电路功能的完备性提出了要求。芯片引脚(PIN)外部电路可能存在上拉电阻、下拉电阻或者上拉电阻和下拉电阻，实际应用时需要兼顾到各种可能存在的情况。而上拉电阻、下拉电阻与芯片引脚放入的连接是否悬空就成为了必要的检查项目。

但是，现有技术无法兼顾上述多种情况的引脚悬空检测，因此，需要一种可检查多种外部电路的芯片引脚悬空方法。

发明内容

本发明是为了解决引脚悬空检查的兼容性问题，提供一种基于电势变化的芯片引脚悬空检测电路及其检测方法，包括传输门开关电路、电势点产生电路、MOS管开关电路、参考电势产生电路、时序电路。本发明利用悬空PIN没有驱动能力的特性，而PIN有外部上拉电路时具有一定的上拉驱动能力，能让较低电势点的电势抬高；PIN有外部下拉电路时具有一定的下拉驱动能力，能让较高电势点的电势下降；设计检测电路和检测方法，使PIN分别接到高电势点和低电势点，通过判断电势的变化来推断PIN是否有外部电路，本电路检测功能可以检测单独设置或组合设置上拉电阻、下拉电阻的情况，具有很好的功能完备性，适应性广、便于使用。

本发明提供一种基于电势变化的芯片引脚悬空检测电路，包括与PIN连接的传输门开关电路，与电源电压Vdd、传输门开关电路均相连并设置高电势点、低电势点的电势点产生电路，与电势点产生电路相连的MOS管开关电路，与电源电压Vdd、MOS管开关电路均相连的参考电势产生电路，一个输入端与MOS管开关电路相连、另一个输入端与参考电势产生电路相连的比较器组件，与比较器组件依次相连的触发器组件、逻辑功能模块和向传输门开关电路、MOS管开关电路、触发器组件输出时序信号的时序电路；

传输门开关电路包括至少一个传输门，传输门部分导通时，PIN与电势点产生电路连通，MOS管开关电路控制PIN与高电势点、低电势点连接，参考电势产生电路向比较器分别提供比较高电势的第一参考电势和比较低电势的第二参考电势，比较器组件包括比较器U1和比较器U2，触发器组件包括触发器U3和触发器U4；

比较器U1比较PIN连接高电势点时的漏极电势与第一参考电势的大小并输出高电平或低电平至触发器U3，触发器U3锁存输出结果OUT1并输出至逻辑功能模块；

比较器U2比较PIN连接低电势点时的漏极电势与第二参考电势的大小并输出高电平或低电平至触发器U4，触发器U4锁存输出结果OUT2并输出至逻辑功能模块；

逻辑功能模块根据结果OUT1和结果OUT2判断PIN是否存在外部上拉电路和/或外部下拉电路的输出，并判断芯片引脚是否悬空。

本发明所述一种基于电势变化的芯片引脚悬空检测电路，作为优选方式，电势点产生电路包括第一PMOS管PM1、电阻R1和第一NMOS管NM1，PM1的漏级为高电势点，NM1的漏级为低电势点；

MOS管开关电路包括第三NMOS管NM3、第四NMOS管NM4、第三PMOS管PM3和第四PMOS管PM4；

PM1的漏极和栅极相连后一端通过传输门开关电路与PIN相连、另一端与PM3源极相连，源极与电源电压Vdd相连；PM3的栅极输入信号EN4，漏极与电阻R1、比较器U1的正相输入端均相连；电阻R1的另一端与比较器U2的反相输入端、NM3的漏极均相连；NM3的栅极输入信号EN4_N，源极与传输门开关电路、NM1的栅极、NM1的漏极均相连，NM1的源极接地；

当PM3、NM3导通时，PM1的漏级为高电势点，NM1的漏级为低电势点。

本发明所述一种基于电势变化的芯片引脚悬空检测电路，作为优选方式，参考电势产生电路包括第二PMOS管PM2、第二NMOS管NM2、电阻R2和电阻R3；

PM2的源极与电阻R3的一端、PM1的源极均相连后连接电源电压Vdd，栅极、漏极相连后与PM4的源极相连；PM4的栅极输入信号EN4，漏极与电阻R2的一端、比较器U1的反相输入端均相连；电阻R2的另一端与NM1源极、NM2源极均相连后接地；电阻R3另一端与NM4漏极、比较器U2正相输入端均相连；NM4的栅极输入信号EN4_N，源极与NM2栅极、漏极均相连。

本发明所述一种基于电势变化的芯片引脚悬空检测电路，作为优选方式，传输门开关电路包括与PIN依次相连的传输门TG1、传输门TG2和连接在传输门TG1、传输门TG2之间的传输门TG3；

传输门TG1的C节点输入信号EN4_N、C节点输入信号EN4；传输门TG2的C节点输入信号EN2_N、C节点输入信号EN2，输出端与PM1栅极、漏极均相连；传输门TG3的C节点输入信号EN2、C节点输入信号EN2_N，输出端与NM1的栅极、漏极，NM3源极均相连；

TG1和TG2导通时，PIN连接到PM1的漏极；TG1和TG3导通时，PIN连接到NM1的漏极，TG1断开时PIN和芯片引脚悬空检测电断开。

本发明所述一种基于电势变化的芯片引脚悬空检测电路，作为优选方式，R1＝R2＝R3＝R；

PM1和PM2宽长比相同，NM1和NM2宽长比相同。

本发明所述一种基于电势变化的芯片引脚悬空检测电路，作为优选方式，还包括反相电路U6和反相电路U7；

反相电路U6的输入信号为信号EN2、输出信号为信号EN2_N；

反相电路U7的输入信号为信号EN4、输出信号为信号EN4_N；

逻辑功能模块为逻辑与门U5。

本发明所述一种基于电势变化的芯片引脚悬空检测电路，作为优选方式，时序电路包括四个延时模块，时序电路将芯片使能信号EN依次延迟为信号EN1、信号EN2、信号EN3和信号EN4；

输出的时序为：t₀时刻为信号EN的上升沿，t₁时刻为信号EN1的上升沿，t₂时刻为信号EN2的上升沿，t₃时刻为信号EN3的上升沿，t₄时刻为信号EN4的上升沿；

触发器U3的CLK管脚输入信号EN1，触发器U4的CLK管脚输入信号EN3。

本发明提供一种基于电势变化的芯片引脚悬空检测电路的检测方法，包括以下步骤：

S1、t₀时刻，传输门TG1和传输门TG2导通，PIN连接到高电势点；

S2、t₀～t₁时刻，比较器U1判断高电势点的电势是否下降，并向触发器U3输出电平；

S3、t₁时刻，触发器U3将结果OUT1锁存；

S4、t₂时刻，传输门TG1和传输门TG3导通，PIN连接到低电势点；

S5、t₂～t₃时刻，比较器U2判断低电势点的电势是否上升，并向触发器U4输出电平；

S6、t₃时刻，触发器U4将结果OUT2锁存；关闭电路通道进入步骤S7，判断芯片引脚是否悬空进入步骤S8；

S7、传输门TG1断开，PIN与芯片引脚悬空检测电路断开连接，关闭电路通道；

S8、逻辑功能模块根据步骤S3、步骤S6的结果判断芯片引脚是否悬空，一种基于电势变化的芯片引脚悬空检测电路的检测方法完成。

本发明所述的一种基于电势变化的芯片引脚悬空检测电路的检测方法，作为优选方式，步骤S1中，t₀时刻，信号EN由低电平变为高电平，信号EN1、EN2、EN3、EN4均为低电平，信号EN2_N、EN4_N均为高电平，传输门TG1和传输门TG2导通，PIN连接到PM1的漏极，PM3、NM3导通；

步骤S2中，比较器U1的正相输入为PM3的漏极电压、反相输入为PM4的漏极电压，比较器U1判断PM1的漏极电势是否大于PM2的漏极电势，如果是，则比较器U1向触发器U3输出高电平，PIN不存在外部下拉电路；如果否，则比较器U1向触发器U3输出低电平，PIN存在外部下拉电路；

步骤S3中，t₁时刻，信号EN1由低电平变为高电平，触发器U3接收比较器U1输出的结果OUT1并锁存；

步骤S4中，t₂时刻，信号EN2由低电平变为高电平，信号EN2_N由高电平变为低电平，信号EN4为低电平，信号EN4_N为高电平，传输门TG1和传输门TG3导通，PM3、NM3导通，PIN连接到NM1的漏级；

步骤S5中，t₂～t₂时刻，比较器U2的正相输入为NM4的漏极电压、反相输入为NM3的漏极电压，比较器U2判断NM3的漏极电势是否小于NM4的漏极电势，如果是，则比较器U2向触发器U4输出高电平，PIN不存在外部下拉电路；如果否，则比较器U2向触发器U4输出低电平，PIN存在外部上拉电路；

步骤S6中，t₃时刻，信号EN3由低电平变为高电平，触发器U4接收比较器U2输出的结果OUT2并锁存；

步骤S7中，t₄时刻，信号EN4由低电平变为高电平，传输门TG1断开；

步骤S8中，逻辑与门判断OUT1和OUT2是否都为高电平后输出结果Floating；当Floating为高电平时，待测PIN引脚悬空，当Floating为低电平时，待测芯片引脚非悬空。

本发明所述的一种基于电势变化的芯片引脚悬空检测电路的检测方法，作为优选方式，步骤S2中，电流从电源电压Vdd流经PM1、PM3、R1、NM3、NM1到地；PM4导通时，电流从电源电压Vdd流经PM2、PM4、R2到地，NM4导通时，电流从电源电压Vdd流经R3、NM4、NM2到地。

本发明具有以下优点：

本发明提供了一种基于电势变化的芯片引脚悬空检测电路，该电路检测功能可以检测单独设置或组合设置上拉电阻、下拉电阻的情况，具有很好的功能完备性。本发明原理为利用PIN悬空的特性(悬空的PIN没有驱动能力)，PIN有外部上拉电路时具有一定的上拉驱动能力，能让较低电势点的电势抬高；PIN有外部下拉电路时具有一定的下拉驱动能力，能让较高电势点的电势下降；让PIN分别接到高电势点和低电势点，通过判断电势的变化来推断PIN是否有外部电路。本发明适应性广、便于使用。

附图说明

图1为一种基于电势变化的芯片引脚悬空检测电路的原理图；

图2为一种基于电势变化的芯片引脚悬空检测电路的检测方法流程图；

图3为一种基于电势变化的芯片引脚悬空检测电路的检测方法时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

实施例1

如图1～3所示，一种基于电势变化的芯片引脚悬空检测电路及其检测方法，芯片引脚悬空检测电路包括：时序电路，用于控制各个功能模块按一定时间顺序工作，开关电路用于控制各支路的导通；电势点产生电路，提供高电势点和低电势点。参考电势产生电路，提供用作比较的参考电势；比较器，用于电路中电压的比较；触发器，用于锁存电路；逻辑功能模块，进行逻辑判断。

芯片引脚悬空检测电路的检测方法如图2所示，描述如下：

1、检测电路的工作流程图见图2。

2、PIN为待检测的芯片引脚。

3、时序电路中delay为延时模块，EN为芯片使能信号，EN1、EN2、EN3、EN4分别为延时后的信号，电路时序图见图3。t₀～t₁判断PIN是否存在外部下拉电路；t₁时刻锁存结果，t₂时刻切换PIN连接通道，t₂～t₃判断PIN是否存在外部上拉电路，t₃时刻锁存结果，t₄时刻关闭PIN连接通道和内部电路通路。

4、TG1、TG2、TG3为传输门，用做开关电路。TG1和TG2导通时，PIN连接到PM1的漏极，TG1和TG3导通时，PIN连接到NM1的漏极，TG1断开时PIN和内部电路断开。

5、NM3、NM4、PM3、PM4构成开关电路。NM3、PM3导通时，电流从Vdd流经PM1、PM3、R1、NM3、NM1到地。PM4导通时，电流从Vdd流经PM2、PM4、R2到地。NM4导通时，电流从Vdd流经R3、NM4、NM2到地。

6、PM1、R1、NM1构成电势点产生电路，当PM3、NM3导通时，PM1的漏级为高电势点，NM1的漏级为低电势点，取R1＝R。

7、PM2、NM2、R2、R3用做参考电势产生电路，取R2＝R3＝R。PM1和PM2宽长比相同，即：

NM1和NM2宽长比相同，即：

8、当PM3、NM3导通时，当PIN连接到高电势点，若外部悬空，PM1的漏极电势大于PM2的漏极电势，若外部存在下拉电路，PM3的漏极电势小于PM4的漏极电势。当PIN连接到低电势点，若外部悬空，NM3的漏极电势小于NM4的漏极电势，若外部存在上拉电路，NM3的漏极电势大于NM4的漏极电势。

9、U1和U2为比较器。比较器U1的正相输入为PM3的漏极电压，反相输入为PM4的漏极电压，输出高电平表示PIN不存在外部下拉电路，输出低电平表示PIN存在外部下拉电路。比较器U2的正相输入为NM4的漏极电压，反相输入为NM3的漏极电压，输出高电平表示PIN不存在外部上拉电路，输出低电平表示PIN存在外部上拉电路。

10、U3和U4为触发器，用于保存比较器输出的结果。触发器U3在t₁时刻(即EN1的上升沿)保存比较器U1的输出结果OUT1。U4在t₃时刻(即EN3的上升沿)保存比较器U2的输出结果OUT2。

11、U6和U7为反相电路，用于对信号EN2和EN4做反相，输出信号分别为EN2_N和EN4_N。

12、U5为逻辑与门，用于判断OUT1和OUT2是否都为高电平，Floating为输出结果。当Floating为高电平时，表示待测芯片引脚悬空，当Floating为低电平时，表示待测芯片引脚非悬空。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种基于电势变化的芯片引脚悬空检测电路，其特征在于：包括与PIN连接的传输门开关电路，与电源电压Vdd、所述传输门开关电路均相连并设置高电势点、低电势点的电势点产生电路，与所述电势点产生电路相连的MOS管开关电路，与电源电压Vdd、所述MOS管开关电路均相连的参考电势产生电路，一个输入端与所述MOS管开关电路相连、另一个输入端与所述参考电势产生电路相连的比较器组件，与所述比较器组件依次相连的触发器组件、逻辑功能模块和向所述传输门开关电路、所述MOS管开关电路、所述触发器组件输出时序信号的时序电路；

所述传输门开关电路包括至少一个传输门，所述传输门部分导通时，PIN与所述电势点产生电路连通，所述MOS管开关电路控制PIN与所述高电势点、所述低电势点连接，所述参考电势产生电路向所述比较器分别提供比较高电势的第一参考电势和比较低电势的第二参考电势，所述比较器组件包括比较器U1和比较器U2，所述触发器组件包括触发器U3和触发器U4；

比较器U1比较PIN连接所述高电势点时的漏极电势与所述第一参考电势的大小并输出高电平或低电平至触发器U3，触发器U3锁存输出结果OUT1并输出至所述逻辑功能模块；

比较器U2比较PIN连接所述低电势点时的漏极电势与所述第二参考电势的大小并输出高电平或低电平至触发器U4，触发器U4锁存输出结果OUT2并输出至所述逻辑功能模块；

所述逻辑功能模块根据结果OUT1和结果OUT2判断PIN是否存在外部上拉电路和/或外部下拉电路的输出，并判断芯片引脚是否悬空。

2.根据权利要求1所述的一种基于电势变化的芯片引脚悬空检测电路，其特征在于：所述电势点产生电路包括第一PMOS管PM1、电阻R1和第一NMOS管NM1，PM1的漏级为所述高电势点，NM1的漏级为所述低电势点；

所述MOS管开关电路包括第三NMOS管NM3、第四NMOS管NM4、第三PMOS管PM3和第四PMOS管PM4；

PM1的漏极和栅极相连后一端通过所述传输门开关电路与PIN相连、另一端与PM3源极相连，源极与电源电压Vdd相连；PM3的栅极输入信号EN4，漏极与电阻R1、比较器U1的正相输入端均相连；电阻R1的另一端与比较器U2的反相输入端、NM3的漏极均相连；NM3的栅极输入信号EN4_N，源极与所述传输门开关电路、NM1的栅极、NM1的漏极均相连，NM1的源极接地；

当PM3、NM3导通时，PM1的漏级为所述高电势点，NM1的漏级为所述低电势点。

3.根据权利要求2所述的一种基于电势变化的芯片引脚悬空检测电路，其特征在于：所述参考电势产生电路包括第二PMOS管PM2、第二NMOS管NM2、电阻R2和电阻R3；

PM2的源极与电阻R3的一端、PM1的源极均相连后连接电源电压Vdd，栅极、漏极相连后与PM4的源极相连；PM4的栅极输入信号EN4，漏极与电阻R2的一端、比较器U1的反相输入端均相连；电阻R2的另一端与NM1源极、NM2源极均相连后接地；电阻R3另一端与NM4漏极、比较器U2正相输入端均相连；NM4的栅极输入信号EN4_N，源极与NM2栅极、漏极均相连。

4.根据权利要求3所述的一种基于电势变化的芯片引脚悬空检测电路，其特征在于：所述传输门开关电路包括与PIN依次相连的传输门TG1、传输门TG2和连接在传输门TG1、传输门TG2之间的传输门TG3；

传输门TG1的C节点输入信号EN4_N、C节点输入信号EN4；传输门TG2的C节点输入信号EN2_N、C节点输入信号EN2，输出端与PM1栅极、漏极均相连；传输门TG3的C节点输入信号EN2、C节点输入信号EN2_N，输出端与NM1的栅极、漏极，NM3源极均相连；

TG1和TG2导通时，PIN连接到PM1的漏极；TG1和TG3导通时，PIN连接到NM1的漏极，TG1断开时PIN和所述芯片引脚悬空检测电断开。

5.根据权利要求3所述的一种基于电势变化的芯片引脚悬空检测电路，其特征在于：R1＝R2＝R3＝R；

PM1和PM2宽长比相同，NM1和NM2宽长比相同。

6.根据权利要求1所述的一种基于电势变化的芯片引脚悬空检测电路，其特征在于：还包括反相电路U6和反相电路U7；

反相电路U6的输入信号为信号EN2、输出信号为信号EN2_N；

反相电路U7的输入信号为信号EN4、输出信号为信号EN4_N；

所述逻辑功能模块为逻辑与门U5。

7.根据权利要求1所述的一种基于电势变化的芯片引脚悬空检测电路，其特征在于：所述时序电路包括四个延时模块，所述时序电路将芯片使能信号EN依次延迟为信号EN1、信号EN2、信号EN3和信号EN4；

输出的时序为：t₀时刻为信号EN的上升沿，t₁时刻为信号EN1的上升沿，t₂时刻为信号EN2的上升沿，t₃时刻为信号EN3的上升沿，t₄时刻为信号EN4的上升沿；

触发器U3的CLK管脚输入信号EN1，触发器U4的CLK管脚输入信号EN3。

8.根据权利要求1～7任意一项所述的一种基于电势变化的芯片引脚悬空检测电路的检测方法，其特征在于：包括以下步骤：

S1、t₀时刻，传输门TG1和传输门TG2导通，PIN连接到所述高电势点；

S2、t₀～t₁时刻，比较器U1判断高电势点的电势是否下降，并向触发器U3输出电平；

S3、t₁时刻，触发器U3将结果OUT1锁存；

S4、t₂时刻，传输门TG1和传输门TG3导通，PIN连接到所述低电势点；

S5、t₂～t₃时刻，比较器U2判断低电势点的电势是否上升，并向触发器U4输出电平；

S6、t₃时刻，触发器U4将结果OUT2锁存；关闭电路通道进入步骤S7，判断芯片引脚是否悬空进入步骤S8；

S7、传输门TG1断开，PIN与所述芯片引脚悬空检测电路断开连接，关闭电路通道；

S8、所述逻辑功能模块根据步骤S3、步骤S6的结果判断芯片引脚是否悬空，一种基于电势变化的芯片引脚悬空检测电路的检测方法完成。

9.根据权利要求8所述的一种基于电势变化的芯片引脚悬空检测电路的检测方法，其特征在于：步骤S1中，t₀时刻，信号EN由低电平变为高电平，信号EN1、EN2、EN3、EN4均为低电平，信号EN2_N、EN4_N均为高电平，传输门TG1和传输门TG2导通，PIN连接到PM1的漏极，PM3、NM3导通；

步骤S2中，比较器U1的正相输入为PM3的漏极电压、反相输入为PM4的漏极电压，比较器U1判断PM1的漏极电势是否大于PM2的漏极电势，如果是，则比较器U1向触发器U3输出高电平，PIN不存在外部下拉电路；如果否，则比较器U1向触发器U3输出低电平，PIN存在外部下拉电路；

步骤S3中，t₁时刻，信号EN1由低电平变为高电平，触发器U3接收比较器U1输出的所述结果OUT1并锁存；

步骤S4中，t₂时刻，信号EN2由低电平变为高电平，信号EN2_N由高电平变为低电平，信号EN4为低电平，信号EN4_N为高电平，传输门TG1和传输门TG3导通，PM3、NM3导通，PIN连接到NM1的漏级；

步骤S5中，t₂～t₂时刻，比较器U2的正相输入为NM4的漏极电压、反相输入为NM3的漏极电压，比较器U2判断NM3的漏极电势是否小于NM4的漏极电势，如果是，则比较器U2向触发器U4输出高电平，PIN不存在外部下拉电路；如果否，则比较器U2向触发器U4输出低电平，PIN存在外部上拉电路；

步骤S6中，t₃时刻，信号EN3由低电平变为高电平，触发器U4接收比较器U2输出的所述结果OUT2并锁存；

步骤S7中，t₄时刻，信号EN4由低电平变为高电平，传输门TG1断开；

步骤S8中，逻辑与门判断OUT1和OUT2是否都为高电平后输出结果Floating；当Floating为高电平时，待测PIN引脚悬空，当Floating为低电平时，待测芯片引脚非悬空。

10.根据权利要求9所述的一种基于电势变化的芯片引脚悬空检测电路的检测方法，其特征在于：步骤S2中，电流从电源电压Vdd流经PM1、PM3、R1、NM3、NM1到地；PM4导通时，电流从电源电压Vdd流经PM2、PM4、R2到地，NM4导通时，电流从电源电压Vdd流经R3、NM4、NM2到地。