JP2016032159A - 受信回路 - Google Patents

Abstract

【課題】消費電力を低減すること。
【解決手段】第１増幅回路１２は、差動入力信号ＤＬＩＰ，ＤＬＩＮをゲート端子に受ける一対の入力トランジスタＴＰ１１，ＴＰ１２を有し、入力トランジスタＴＰ１１，ＴＰ１２のドレイン端子は、抵抗Ｒ１１，Ｒ１２、トランジスタＴＮ１１，ＴＮ１２を介して配線ＶＳＳに接続されている。第２増幅回路１３は、差動入力信号ＤＬＩＰ，ＤＬＩＮをゲート端子における一対の入力トランジスタＴＮ２１，ＴＮ２２を有している。入力トランジスタＴＮ２１，ＴＮ２２のドレイン端子と配線ＶＤＤの間にはラッチ回路１４が接続されている。入力トランジスタＴＮ２１，ＴＮ２２には並列にトランジスタＴＮ２６，ＴＮ２７が接続されている。トランジスタＴＮ２６，ＴＮ２７のゲート端子は、第１増幅回路１２の出力ノードＮ１１，Ｎ１２に接続されている。
【選択図】図１

Description

受信回路に関する。

従来、複数の電子装置（例えば、半導体チップ）は、それぞれ送信回路及び受信回路を有している。複数の電子装置は、たとえば、システムに対して着脱される補助デバイス（たとえば、メモリカード）を含む。複数の電子装置は、たとえば差動信号を用いた高速なシリアル通信により、互いの情報を送信・受信する。このような電子装置の受信回路は、差動信号に応答する比較回路（コンパレータ）を有している（たとえば、特許文献１参照）。

図１０（ａ）及び図１０（ｂ）は比較回路を有する受信回路の例を示す。
図１０（ａ）に示す受信回路２０１は、ＮチャネルＭＯＳトランジスタＴＮ２０１，ＴＮ２０２のゲートに差動入力信号ＤＬＩＰ，ＤＬＩＮが入力され、相補出力信号ＱＯＰ，ＱＯＮを出力する。図１０（ｂ）に示す受信回路２０２は、ゲートに差動入力信号ＤＬＩＰ，ＤＬＩＮが入力されるＮチャネルＭＯＳトランジスタＴＮ２０３，ＴＮ２０４を含むプリアンプ２０２ａと、プリアンプ２０２ａの出力信号ＶＰ，ＶＮを比較する比較回路２０２ｂを有し、相補出力信号ＱＯＰ，ＱＯＮを出力する。

ところで、上記のように、差動信号により互いに通信する複数の電子装置において、グランド電位に差が生じることがある。このように、異なるグランド電位の電子装置間においても通信が可能なように、差動信号のコモンモード電圧（差動信号の中間電圧）の範囲が、たとえば５０ｍＶ〜４００ｍＶと広く設定された規格がある。図１０（ａ）に示す受信回路２０１や図１０（ｂ）に示す受信回路２０２は、このような規格の通信に用いることができない。

上記の問題点に対し、比較回路の前段にオペアンプを用いた受信回路が考えられる。
たとえば、図１１に示す受信回路２０３は、レール・トゥ・レール（Rail to Rail）型のオペアンプ２０３ａと、そのオペアンプ２０３ａの出力信号を比較する比較回路２０３ｂとを有している。レール・トゥ・レール型のオペアンプは、たとえば特許文献２に開示されている。また、図１２に示す受信回路２０４は、オペアンプ２０４ａの電源電圧ＶＤＡを調整する電圧調整回路（Regulator）２０４ｂと、オペアンプ２０４ａの出力信号を比較する比較回路２０４ｃとを有している。これらのオペアンプ２０３ａ，２０４ａは、差動入力信号ＤＬＩＰ，ＤＬＩＮを受けて比較回路２０４ｃに対して電源電圧ＶＤＡの１／２を振幅中心とする差動出力信号ＶＩＰ，ＶＩＮを生成する。

特開２０１３−１４３６２６号公報 特開２００１−６０８３２号公報

ところで、図１１，図１２に示す受信回路２０３，２０４において、比較回路２０３ｂ，２０４ｃに供給する差動出力信号ＶＩＰ，ＶＩＮの波形歪みは、比較結果に影響する。高速な通信を行うため、オペアンプ２０３ａ，２０４ａにおいて、広い信号帯域が必要となる。信号帯域ＧＢＷは、相互コンダクタンスｇｍと容量値Ｃとにより、
ＧＢＷ＝ｇｍ／Ｃ
と近似される。そして、オペアンプに含まれるＭＯＳトランジスタの電流Ｉｄｓと信号帯域ＧＢＷの関係は、

のように表される。なお、上記の式は近似式である。上記の式において、Ｖgs：ゲート−ソース間電圧、Ｖeff：有効ゲート電圧、μ：モビリティー（キャリア移動度）、Ｃox：ゲート容量、Ｗ：ゲート幅、Ｌ：ゲート長、Ｖth：しきい値電圧、Ｉds：ドレイン−ソース間電流である。

したがって、信号帯域ＧＢＷを広げるため、ＭＯＳトランジスタに流れる電流Ｉｄｓを増加する必要がある。したがって、上記のように、比較回路２０３ｂ，２０４ｃの前段に設けられたオペアンプ２０３ａ，２０４ａは、受信回路２０３，２０４、ひいては電子装置の消費電力を増加する。

本発明の一観点によれば、差動入力信号がそれぞれの制御端子に印加される第１導電型の一対の第１の入力トランジスタと、第１電圧が供給される第１の配線と前記一対の第２の入力トランジスタの第１端子との間にそれぞれ接続された前記一対の第１の入力トランジスタと異なる第２導電型の一対の負荷トランジスタと、前記差動入力信号がそれぞれの制御端子に印加された第２導電型の一対の第２の入力トランジスタと、第２の電圧が供給される第２の配線と前記一対の第２の入力トランジスタの第１端子との間に接続されたラッチ回路と、前記一対の第２の入力トランジスタのそれぞれに並列に接続され、前記一対の第１の入力トランジスタと前記一対の負荷トランジスタとが接続された一対の出力ノードに制御端子がそれぞれ接続された第２導電型の一対の変換用トランジスタとを有する。

本発明の一観点によれば、消費電力を低減することができる。

第１実施形態の受信回路の回路図である。 図１の受信回路を含む電子装置の接続を示すブロック図である。 比較例を示すブロック図である。 第２実施形態の受信回路の回路図である。 第２実施形態の変形例を示す回路図である。 第２実施形態の変形例を示す回路図である。 第２実施形態の変形例を示す回路図である。 第３実施形態の受信回路の回路図である。 第３実施形態の変形例を示す回路図である。 （ａ）（ｂ）は比較回路の回路図である。 受信回路の回路図である。 受信回路の回路図である。

（第１実施形態）
以下、第１実施形態を説明する。
図２に示すように、２つの電子装置１０，１００は、互いに通信可能に接続されている。電子装置１０は、たとえばメモリカードであり、電子装置１００は、たとえばデジタルスチルカメラである。電子装置１００は送信回路１０１を含み、電子装置１０に差動信号ＤＬＩＰ，ＤＬＩＮを出力する。電子装置１０は、受信回路１１を含む。受信回路１１は、差動信号ＤＬＩＰ，ＤＬＩＮに応じて相補出力信号ＱＯＰ，ＱＯＮを出力する。

図１に示すように、受信回路１１は、第１増幅回路１２と第２増幅回路１３を有している。
第１増幅回路１２は、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける一対の入力トランジスタＴＰ１１，ＴＰ１２を有している。本実施形態の入力トランジスタＴＰ１１，ＴＰ１２は、たとえばＰチャネルＭＯＳトランジスタである。入力信号ＤＬＩＰは入力トランジスタＴＰ１１のゲート端子（制御端子）に印加され、入力信号ＤＬＩＮは入力トランジスタＴＰ１２のゲート端子（制御端子）に印加される。

入力トランジスタＴＰ１１，ＴＰ１２のソース端子（第１端子）は互いに接続され、その接続点（ノードＮ１０）はＰチャネルＭＯＳトランジスタＴＰ１３のドレイン端子に接続されている。トランジスタＴＰ１３のソース端子は高電位電圧ＶＤＤが供給される配線（以下、配線ＶＤＤ）に接続されている。トランジスタＴＰ１３のゲート端子は低電位電圧ＶＳＳ（たとえば、グランドレベル（＝０Ｖ））の配線（以下、配線ＶＳＳ）に接続されている。

入力トランジスタＴＰ１１，ＴＰ１２のドレイン端子（第２端子）は抵抗Ｒ１１，Ｒ１２を介してＮチャネルＭＯＳトランジスタＴＮ１１，ＴＮ１２に接続されている。詳述すると、入力トランジスタＴＰ１１のドレイン端子は抵抗Ｒ１１の第１端子に接続され、抵抗Ｒ１１の第２端子はトランジスタＴＮ１１のドレイン端子に接続されている。トランジスタＴＮ１１のソース端子は配線ＶＳＳに接続されている。入力トランジスタＴＰ１２のドレイン端子は抵抗Ｒ１２の第１端子に接続され、抵抗Ｒ１２の第２端子はトランジスタＴＮ１２のドレイン端子に接続されている。トランジスタＴＮ１２のソース端子は配線ＶＳＳに接続されている。トランジスタＴＮ１１，ＴＮ１２のゲート端子には、制御信号ＸＰＤが供給される。

トランジスタＴＮ１１，ＴＮ１２は、Ｌレベル（低電位電圧ＶＳＳレベル）の制御信号ＸＰＤに応答してオフし、Ｈレベル（たとえば高電位電圧ＶＤＤレベル）の制御信号ＸＰＤに応答してオンする。制御信号ＸＰＤは、たとえば、図１に示す電子装置１０の動作電圧（たとえば、高電位電圧ＶＤＤ）を所定の電圧より低下または停止する制御信号（パワーダウン信号）のレベルを論理反転したレベルの信号である。たとえば、電子装置１０が動作するとき、Ｈレベルの制御信号ＸＰＤがトランジスタＴＮ１１，ＴＮ１２に供給される。

入力トランジスタＴＰ１１のドレイン端子と抵抗Ｒ１１の間のノードＮ１１と、入力トランジスタＴＰ１２のドレイン端子と抵抗Ｒ１２の間のノードＮ１２は第２増幅回路１３に接続されている。この第１増幅回路１２は、差動入力信号ＤＬＩＰ，ＤＬＩＮの電位差に応じた電圧をノードＮ１１、Ｎ１２に発生する。そして、第１増幅回路１２は、これらのノードＮ１１，Ｎ１２の電圧の差動出力信号Ｓ１Ｐ，Ｓ１Ｎを出力する。

第２増幅回路１３は、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける一対の入力トランジスタＴＮ２１，ＴＮ２２を有している。これらの入力トランジスタＴＮ２１，ＴＮ２２は、上記の第１増幅回路１２の入力トランジスタＴＰ１１，ＴＰ１２と異なる導電型のＭＯＳトランジスタであり、たとえばＮチャネルＭＯＳトランジスタである。

入力トランジスタＴＮ２１，ＴＮ２２のソース端子（第１端子）は互いに接続され、その接続点（ノードＮ２０）はＮチャネルＭＯＳトランジスタＴＮ２３のドレイン端子に接続されている。トランジスタＴＮ２３のソース端子は配線ＶＳＳに接続され、トランジスタＴＮ２３のゲート端子にはクロック信号ＣＫが供給される。トランジスタＴＮ２３は、クロック信号ＣＫに応答して間欠的にオンオフする。

入力トランジスタＴＮ２１，ＴＮ２２のドレイン端子はラッチ回路１４に接続されている。
ラッチ回路１４はインバータ回路１５，１６を含む。インバータ回路１５は、ＰチャネルＭＯＳトランジスタＴＰ２１とＮチャネルＭＯＳトランジスタＴＮ２４を含む。トランジスタＴＰ２１のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ２１のドレイン端子はトランジスタＴＮ２４のドレイン端子に接続され、トランジスタＴＮ２４のソース端子は入力トランジスタＴＮ２１のドレイン端子に接続されている。したがって、インバータ回路１５は、入力トランジスタＴＮ２１のドレイン端子と配線ＶＤＤの間に接続されている。

同様に、インバータ回路１６は、ＰチャネルＭＯＳトランジスタＴＰ２２とＮチャネルＭＯＳトランジスタＴＮ２５を含む。トランジスタＴＰ２２のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ２２のドレイン端子はトランジスタＴＮ２５のドレイン端子に接続され、トランジスタＴＮ２５のソース端子は入力トランジスタＴＮ２２のドレイン端子に接続されている。したがって、インバータ回路１６は、入力トランジスタＴＮ２２のドレイン端子と配線ＶＤＤの間に接続されている。

トランジスタＴＰ２１のドレイン端子とトランジスタＴＮ２４のドレイン端子の間のノードＮ２３はインバータ回路１５の出力端子であり、このノードＮ２３はインバータ回路１６の入力端子であるトランジスタＴＰ２２のゲート端子及びトランジスタＴＮ２５のゲート端子に接続されている。同様に、トランジスタＴＰ２２のドレイン端子とトランジスタＴＮ２５のドレイン端子の間のノードＮ２４はインバータ回路１６の出力端子であり、このノードＮ２４はインバータ回路１５の入力端子であるトランジスタＴＰ２１のゲート端子及びトランジスタＴＮ２４のゲート端子に接続されている。

インバータ回路１５の出力端子（ノードＮ２３）にはＰチャネルＭＯＳトランジスタＴＰ２３のドレイン端子が接続され、トランジスタＴＰ２３のソース端子は配線ＶＤＤに接続されている。トランジスタＴＰ２３のゲート端子にはクロック信号ＣＫが供給される。同様に、インバータ回路１６の出力端子（ノードＮ２４）にはＰチャネルＭＯＳトランジスタＴＰ２４のドレイン端子が接続され、トランジスタＴＰ２４のソース端子は配線ＶＤＤに接続されている。トランジスタＴＰ２４のゲート端子にはクロック信号ＣＫが供給される。インバータ回路１５，１６の入力端子の間にはＰチャネルＭＯＳトランジスタＴＰ２５が接続され、そのトランジスタＴＰ２５のゲート端子にはクロック信号ＣＫが供給される。トランジスタＴＰ２３，ＴＰ２４，ＴＰ２５は、クロック信号ＣＫに基づいて、上記のトランジスタＴＮ２３に対して相補的にオンオフする。

上記の入力トランジスタＴＮ２１にはＮチャネルＭＯＳトランジスタＴＮ２６が並列に接続されている。トランジスタＴＮ２６のソース端子は入力トランジスタＴＮ２１のソース端子に接続され、トランジスタＴＮ２６のドレイン端子は入力トランジスタＴＮ２１のドレイン端子とラッチ回路１４（インバータ回路１５）の間のノードＮ２１に接続されている。トランジスタＴＮ２６のゲート端子は、第１増幅回路１２のノードＮ１２に接続され、出力信号Ｓ１Ｐが供給される。

同様に、上記の入力トランジスタＴＮ２２にはＮチャネルＭＯＳトランジスタＴＮ２７が並列に接続されている。トランジスタＴＮ２７のソース端子は入力トランジスタＴＮ２２のソース端子（ノードＮ２０）に接続され、トランジスタＴＮ２７のドレイン端子は入力トランジスタＴＮ２２のドレイン端子とラッチ回路１４(インバータ回路１６)の間のノードＮ２２に接続されている。トランジスタＴＮ２７のゲート端子は、第１増幅回路１２のノードＮ１１に接続され、出力信号Ｓ１Ｎが供給される。

そして、第２増幅回路１３は、ノードＮ２３，Ｎ２４から相補出力信号ＱＯＰ，ＱＯＮを出力する。
次に、比較例を説明する。

図３に示すように、２つの電子装置２００，２１０は、互いに通信可能に接続されている。電子装置２１０は送信回路２１１を含み、電子装置２００に差動信号ＤＬＩＰ，ＤＬＩＮを出力する。電子装置２００は、たとえば図１０（ａ）に示す受信回路２０１を含む。受信回路２０１は、差動信号ＤＬＩＰ，ＤＬＩＮに応じて相補出力信号ＱＯＰ，ＱＯＮを出力する。

電子装置２００の受信回路２０１と、電子装置２１０の送信回路２１１は、キャパシタＣ２０１，Ｃ２０２を介して接続されている。キャパシタＣ２０１，Ｃ２０２は、差動信号ＤＬＩＰ，ＤＬＩＮの交流成分（ＡＣ成分）を通過させ、直流成分（ＤＣ成分）を除去する。つまり、受信回路２０１は、送信回路２１１にＡＣ結合されている。受信回路２０１の２つの入力端子間には抵抗Ｒ２０１，Ｒ２０２が直列に接続され、抵抗Ｒ２０１と抵抗Ｒ２０２の間のノードにはバイアス電圧Ｖｂが供給される。バイアス電圧Ｖｂにより、受信回路２０１のコモンモード電圧を設定する。このような通信方法（接続方法）の電子装置２００は、キャパシタＣ２０１，Ｃ２０２、抵抗Ｒ２０１，Ｒ２０１、バイアス電圧Ｖｂを生成する回路を必要とする。キャパシタＣ２０１，Ｃ２０２等は、電子装置２００の大きさを大きくする。

また、上記の接続方法では、ＡＣ結合により「０」と「１」の間の適切なデータ遷移を行う必要がある。このため、電子装置２００，２１０は、たとえば８Ｂ１０Ｂ等の符号化／復号化やスクランブラ／デスクランブラ等の処理を行う回路を含む。これらの回路による処理時間や転送データの増加は、電子装置２００，２１０間の実効的な転送レートを低下させる。

本実施形態の受信回路１１の作用を説明する。
第２増幅回路１３のトランジスタＴＮ２４は、クロック信号ＣＫに応答してオンオフする。第２増幅回路１３のトランジスタＴＰ２３〜ＴＰ２５は、クロック信号ＣＫに応答して、トランジスタＴＮ２３に対して相補的にオンオフする。

クロック信号ＣＫがＬレベルのとき、トランジスタＴＮ２３はオフし、トランジスタＴＰ２３〜ＴＰ２５はオンする。オンしたトランジスタＴＰ２３〜ＴＰ２５は、トランジスタＴＰ２１，ＴＰ２２，ＴＮ２４，ＴＮ２５のゲート端子をＨレベルにし、トランジスタＴＮ２４，ＴＮ２５がオンする。オンしたトランジスタＴＰ２３，ＴＮ２４はノードＮ２１をＨレベル（高電位電圧ＶＤＤレベル）にリセットする。同様に、オンしたトランジスタＴＰ２４，ＴＮ２５は、ノードＮ２２をＨレベルにリセットする。

クロック信号ＣＫがＨレベルのとき、受信回路１１は、差動入力信号ＤＬＩＰ，ＤＬＩＮに応じて動作する。差動入力信号ＤＬＩＰ，ＤＬＩＮの中間電圧（コモンモード電圧）をＶｃｍとする。

１．コモンモード電圧Ｖｃｍが十分に高く、第１増幅回路１２の入力トランジスタＴＰ１１，ＴＰ１２がオフするとき。
このとき、第２増幅回路１３のみが動作し、差動入力信号ＤＬＩＰ，ＤＬＩＮの電位差に応じて動作する。

入力信号ＤＬＩＮが入力信号ＤＬＩＰより高い（ＤＬＩＮ＞ＤＬＩＰ）のとき、トランジスタＴＮ２２がオンし、ノードＮ２２の電位を上記のリセット電位から低下させる。すると、ノードＮ２４の電位が低下する。これにより、トランジスタＴＮ２４がオフし、ノードＮ２３をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路１４は、このレベルを保持する。

入力信号ＤＬＩＮが入力信号ＤＬＩＰより低い（ＤＬＩＮ＜ＤＬＩＰ）のとき、トランジスタＴＮ２１がオンし、ノードＮ２１の電位を上記のリセット電位から低下させる。すると、ノードＮ２３の電位が低下する。これにより、トランジスタＴＮ２５がオフし、ノードＮ２４をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路１４は、このレベルを保持する。

したがって、第２増幅回路１３は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小に応じて、ノードＮ２１，Ｎ２２の電位を変化させ、ノードＮ２３またはノードＮ２４をＨレベルとする。このように、受信回路１１は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小を比較し、比較結果に応じたレベルを保持（ラッチ）する。

２．コモンモード電圧Ｖｃｍが十分に低く、第２増幅回路２３の入力トランジスタＴＮ２１，ＴＮ２２がオフするとき。
入力信号ＤＬＩＮが入力信号ＤＬＩＰより高い（ＤＬＩＮ＞ＤＬＩＰ）のとき、第１増幅回路１２において、トランジスタＴＰ１１がオンし、トランジスタＴＰ１２がオフする。これにより、ノードＮ１１の電位がノードＮ１２の電位よりも高くなる。すると、第２増幅回路１３において、トランジスタＴＮ２７を流れる電流が、トランジスタＴＮ２６を流れる電流より多くなり、ノードＮ２２の電位が低下する。すると、ノードＮ２４の電位が低下する。これにより、トランジスタＴＮ２４がオフし、ノードＮ２３をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路１４は、このレベルを保持する。

入力信号ＤＬＩＮが入力信号ＤＬＩＰより低い（ＤＬＩＮ＜ＤＬＩＰ）のとき、第１増幅回路１２において、トランジスタＴＰ１２がオンし、トランジスタＴＰ１１がオフする。これにより、ノードＮ１２の電位がノードＮ１１の電位よりも高くなる。すると、第２増幅回路１３において、トランジスタＴＮ２７を流れる電流が、トランジスタＴＮ２６を流れる電流より多くなり、ノードＮ２１の電位が低下する。すると、ノードＮ２３の電位が低下する。これにより、トランジスタＴＮ２５がオフし、ノードＮ２４をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路１４は、このレベルを保持する。

したがって、第１増幅回路１２は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小に応じて、第２増幅回路１３のノードＮ２１，Ｎ２２の電位を変化させ、ノードＮ２３またはノードＮ２４をＨレベルとする。このように、受信回路１１は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小を比較し、比較結果に応じたレベルを保持（ラッチ）する。

３．コモンモード電圧Ｖｃｍが中間レベルのとき。
入力信号ＤＬＩＮが入力信号ＤＬＩＰより高い（ＤＬＩＮ＞ＤＬＩＰ）のとき、第１増幅回路１２において、トランジスタＴＰ１１がオンし、トランジスタＴＰ１２がオフする。そして、第２増幅回路１３において、トランジスタＴＮ２２がオンし、トランジスタＴＮ２１がオフする。これにより、ノードＮ２２の電位がリセット電位から低下する。すると、ノードＮ２４の電位が低下する。これにより、トランジスタＴＮ２４がオフし、ノードＮ２３をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路１４は、このレベルを保持する。

入力信号ＤＬＩＮが入力信号ＤＬＩＰより低い（ＤＬＩＮ＜ＤＬＩＰ）のとき、第１増幅回路１２において、トランジスタＴＰ１２がオンし、トランジスタＴＰ１１がオフする。そして、第２増幅回路１３において、トランジスタＴＮ２１がオンし、トランジスタＴＮ２２がオフする。これにより、ノードＮ２１の電位がリセット電位から低下する。すると、ノードＮ２３の電位が低下する。これにより、トランジスタＴＮ２５がオフし、ノードＮ２４をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路１４は、このレベルを保持する。

したがって、第１増幅回路１２と第２増幅回路１３は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小に応じて、ノードＮ２１，Ｎ２２の電位を変化させ、ノードＮ２３またはノードＮ２４をＨレベルとする。このように、受信回路１１は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小を比較し、比較結果に応じたレベルを保持（ラッチ）する。

なお、第１増幅回路１２において、ノードＮ１１，Ｎ１２の電圧は、第２増幅回路１３のトランジスタＴＮ２６，ＴＮ２７のゲート−ソース間電圧Ｖｇｓを設定する。このゲート−ソース間電圧Ｖｇｓは、トランジスタＴＮ２６，ＴＮ２７のしきい値電圧Ｖｔｈｎよりも小さく設定される。これにより、上記の（１．コモンモード電圧Ｖｃｍが十分に高い）ときに、トランジスタＴＮ２６，ＴＮ２７をオフする。また、トランジスタＴＮ２６，ＴＮ２７において、ゲート−ソース間電圧Ｖｇｓをしきい値電圧Ｖｔｈｎより大きく（Ｖｇｓ＞Ｖｔｈｎ）、ソース−ドレイン間電圧Ｖｄｓをゲート−ソース間電圧Ｖｇｓとしきい値電圧Ｖｔｈｎの差よりも大きく（Ｖｄｓ＞Ｖｇｓ−Ｖｔｈｎ）設定する。これにより、トランジスタＴＮ２６，ＴＮ２７は、上記の（２．コモンモード電圧Ｖｃｍが十分に低い）とき、または（３．コモンモード電圧Ｖｃｍが中間レベル）のときに、飽和領域にて動作する。このような設定により、相補出力信号ＱＯＰ，ＱＯＮにおけるジッタが低減される。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）受信回路１１の第１増幅回路１２は、差動入力信号ＤＬＩＰ，ＤＬＩＮをゲート端子に受ける一対の入力トランジスタＴＰ１１，ＴＰ１２を有している。入力トランジスタＴＰ１１，ＴＰ１２のドレイン端子は、抵抗Ｒ１１，Ｒ１２、トランジスタＴＮ１１，ＴＮ１２を介して低電位電圧ＶＳＳの配線に接続されている。受信回路１１の第２増幅回路１３は、差動入力信号ＤＬＩＰ，ＤＬＩＮをゲート端子における一対の入力トランジスタＴＮ２１，ＴＮ２２を有している。入力トランジスタＴＮ２１，ＴＮ２２のドレイン端子と高電位電圧ＶＤＤの配線（配線ＶＤＤ）の間にはラッチ回路１４が接続されている。また、入力トランジスタＴＮ２１，ＴＮ２２には並列にトランジスタＴＮ２６，ＴＮ２７が接続されている。トランジスタＴＮ２６，ＴＮ２７のゲート端子は、第１増幅回路１２の入力トランジスタＴＰ１１，ＴＰ１２と抵抗Ｒ１１，Ｒ１２の間の出力ノードＮ１１，Ｎ１２に接続され、差動出力信号Ｓ１Ｐ，Ｓ１Ｎが印加される。トランジスタＴＮ２６，ＴＮ２７は、差動出力信号Ｓ１Ｐ．Ｓ１Ｎの電圧に応じた電流を流す。

差動入力信号ＤＬＩＰ，ＤＬＩＮが十分に高いとき、第１増幅回路１２の入力トランジスタＴＰ１１，ＴＰ１２がオフする。受信回路１１は、第２増幅回路１３の入力トランジスタＴＮ２１，ＴＮ２２により差動入力信号ＤＬＩＰ，ＤＬＩＮを比較した結果をラッチ回路１４にてラッチし、相補出力信号ＱＯＰ，ＱＯＮを出力する。差動入力信号ＤＬＩＰ，ＤＬＩＮが中間レベルのとき、第１増幅回路１２の入力トランジスタＴＰ１１，ＴＰ１２と、第２増幅回路１３の入力トランジスタＴＮ２１，ＴＮ２２とにより差動入力信号ＤＬＩＰ，ＤＬＩＮを比較した結果をラッチ回路１４にてラッチし、相補出力信号ＱＯＰ，ＱＯＮを出力する。差動入力信号ＤＬＩＰ，ＤＬＩＮが低いとき、第２増幅回路１３の入力トランジスタＴＮ２１，ＴＮ２２がオフする。受信回路１１は、第１増幅回路１２の入力トランジスタＴＰ１１，ＴＰ１２により差動入力信号ＤＬＩＰ，ＤＬＩＮを比較した結果をラッチ回路１４にてラッチし、相補出力信号ＱＯＰ，ＱＯＮを出力する。

したがって、この受信回路１１は、入力可能な差動入力信号ＤＬＩＰ，ＤＬＩＮのコモンモード電圧Ｖｃｍの範囲が広い。このため、受信回路１１を、差動信号のコモンモード電圧の範囲が、たとえば５０ｍＶ〜４００ｍＶと広く設定された規格の通信に適用することができる。

（１−２）受信回路１１は、入力可能な差動入力信号ＤＬＩＰ，ＤＬＩＮのコモンモード電圧Ｖｃｍの範囲が広い。したがって、この受信回路１１は、従来例にて示した前段のオペアンプを必要としないため、消費電力を低減することができる。

（１−３）受信回路１１は、入力可能な差動入力信号ＤＬＩＰ，ＤＬＩＮのコモンモード電圧Ｖｃｍの範囲が広い。したがって、ＡＣ結合のためのキャパシタや、コモンモード電圧を設定するための抵抗、バイアス電圧を設定するための回路、が不要である。このため、受信回路１１を含む電子装置１０の大きさを低減することができる。

（第２実施形態）
以下、第２実施形態を説明する。
図４に示すように、受信回路２１は、第１増幅回路２２と第２増幅回路２３を有している。

第１増幅回路２２は、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける一対の入力トランジスタＴＰ３１，ＴＰ３２を有している。本実施形態の入力トランジスタＴＰ３１，ＴＰ３２は、たとえばＰチャネルＭＯＳトランジスタである。入力信号ＤＬＩＰは入力トランジスタＴＰ３１のゲート端子（制御端子）に印加され、入力信号ＤＬＩＮは入力トランジスタＴＰ３２のゲート端子（制御端子）に印加される。

入力トランジスタＴＰ３１，ＴＰ３２のソース端子（第１端子）は互いに接続され、その接続点（ノードＮ３０）はＰチャネルＭＯＳトランジスタＴＰ３３のドレイン端子に接続されている。トランジスタＴＰ３３のソース端子は高電位電圧ＶＤＤが供給される配線（配線ＶＤＤ）に接続されている。トランジスタＴＰ３３のゲート端子には反転クロック信号ＸＣＫが供給される。反転クロック信号ＸＣＫは、後述するクロック信号ＣＫを論理反転した信号である。

入力トランジスタＴＰ３１，ＴＰ３２のドレイン端子（第２端子）はＮチャネルＭＯＳトランジスタＴＮ３１，ＴＮ３２に接続されている。入力トランジスタＴＰ３１のドレイン端子はトランジスタＴＮ３１のドレイン端子に接続されている。トランジスタＴＮ３１のソース端子は低電位電圧ＶＳＳが供給される配線（配線ＶＳＳ）に接続されている。トランジスタＴＮ３１のゲート端子及びドレイン端子は互いに接続されている。同様に、入力トランジスタＴＰ３２のドレイン端子はトランジスタＴＮ３２のドレイン端子に接続されている。トランジスタＴＮ３２のソース端子は配線ＶＳＳに接続されている。トランジスタＴＮ３２のゲート端子及びドレイン端子は互いに接続されている。入力トランジスタＴＰ３１のドレイン端子とトランジスタＴＮ３１のドレイン端子の間のノードＮ３１と、入力トランジスタＴＰ３２のドレイン端子とトランジスタＴＮ３２のドレイン端子の間のノードＮ３２は第２増幅回路２３に接続されている。

第２増幅回路２３は、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける一対の入力トランジスタＴＮ４１，ＴＮ４２を有している。これらの入力トランジスタＴＮ４１，ＴＮ４２は、上記の第１増幅回路２２の入力トランジスタＴＰ３１，ＴＰ３２と異なる導電型のＭＯＳトランジスタであり、たとえばＮチャネルＭＯＳトランジスタである。

入力トランジスタＴＮ４１，ＴＮ４２のソース端子（第１端子）は互いに接続され、その接続点（ノードＮ４０）はＮチャネルＭＯＳトランジスタＴＮ４３のドレイン端子に接続されている。トランジスタＴＮ４３のソース端子は配線ＶＳＳに接続され、トランジスタＴＮ４３のゲート端子にはクロック信号ＣＫが供給される。トランジスタＴＮ４３は、クロック信号ＣＫに応答して間欠的にオンオフする。

入力トランジスタＴＮ４１，ＴＮ４２のドレイン端子はラッチ回路２４に接続されている。
ラッチ回路２４はインバータ回路２５，２６を含む。インバータ回路２５は、ＰチャネルＭＯＳトランジスタＴＰ４１とＮチャネルＭＯＳトランジスタＴＮ４４を含む。トランジスタＴＰ４１のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ４１のドレイン端子はトランジスタＴＮ４４のドレイン端子に接続され、トランジスタＴＮ４４のソース端子は入力トランジスタＴＮ４１のドレイン端子に接続されている。したがって、インバータ回路２５は、入力トランジスタＴＮ４１のドレイン端子と配線ＶＤＤの間に接続されている。同様に、インバータ回路２６は、ＰチャネルＭＯＳトランジスタＴＰ４２とＮチャネルＭＯＳトランジスタＴＮ４５を含む。トランジスタＴＰ４２のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ４２のドレイン端子はトランジスタＴＮ４５のドレイン端子に接続され、トランジスタＴＮ４５のソース端子は入力トランジスタＴＮ４２のドレイン端子に接続されている。したがって、インバータ回路２６は、入力トランジスタＴＮ４２のドレイン端子と配線ＶＤＤの間に接続されている。

トランジスタＴＰ４１のドレイン端子とトランジスタＴＮ４４のドレイン端子の間のノードＮ４３はインバータ回路２５の出力端子であり、このノードＮ４３はインバータ回路２６の入力端子であるトランジスタＴＰ４２のゲート端子及びトランジスタＴＮ４５のゲート端子に接続されている。同様に、トランジスタＴＰ４２のドレイン端子とトランジスタＴＮ４５のドレイン端子の間のノードＮ４４はインバータ回路２６の出力端子であり、このノードＮ４４はインバータ回路２５の入力端子であるトランジスタＴＰ４１のゲート端子及びトランジスタＴＮ４４のゲート端子に接続されている。

インバータ回路２５の出力端子（ノードＮ４３）にはＰチャネルＭＯＳトランジスタＴＰ４３のドレイン端子が接続され、トランジスタＴＰ４３のソース端子は配線ＶＤＤに接続されている。トランジスタＴＰ４３のゲート端子にはクロック信号ＣＫが供給される。同様に、インバータ回路２６の出力端子（ノードＮ４４）にはＰチャネルＭＯＳトランジスタＴＰ４４のドレイン端子が接続され、トランジスタＴＰ４４のソース端子は配線ＶＤＤに接続されている。トランジスタＴＰ４４のゲート端子にはクロック信号ＣＫが供給される。インバータ回路２５，２６の入力端子の間にはＰチャネルＭＯＳトランジスタＴＰ４５が接続され、そのトランジスタＴＰ４５のゲート端子にはクロック信号ＣＫが供給される。トランジスタＴＰ４３，ＴＰ４４，ＴＰ４５は、クロック信号ＣＫに基づいて、上記のトランジスタＴＮ４３に対して相補的にオンオフする。

上記の入力トランジスタＴＮ４１のソース端子とラッチ回路２４（インバータ回路２５）の間のノードＮ４１は、第１増幅回路２２のノードＮ３１に接続されている。同様に、入力トランジスタＴＮ４２のソース端子とラッチ回路２４（インバータ回路２６）の間のノードＮ４２は、第１増幅回路２２のノードＮ３２に接続されている。

そして、第２増幅回路２３は、ノードＮ４３，Ｎ４４から相補出力信号ＱＯＰ，ＱＯＮを出力する。
本実施形態の受信回路２１の作用を説明する。

第１増幅回路２２のトランジスタＴＰ３３は、反転クロック信号ＸＣＫに応答してオンオフする。第２増幅回路２３のトランジスタＴＮ４３は、クロック信号ＣＫに応答してオンオフする。第２増幅回路２３のトランジスタＴＰ４３〜ＴＰ４５は、クロック信号ＣＫに応答して、トランジスタＴＮ４３に対して相補的にオンオフする。

クロック信号ＣＫがＬレベル（反転クロック信号ＸＣＫはＨレベル）のとき、トランジスタＴＰ３３，ＴＮ４３はオフし、トランジスタＴＰ４３〜ＴＰ４５はオンする。オンしたトランジスタＴＰ４３〜ＴＰ４５は、トランジスタＴＰ４１，ＴＰ４２，ＴＮ４４，ＴＮ４５のゲート端子をＨレベルにし、トランジスタＴＮ４４，ＴＮ４５がオンする。

すると、オンしたトランジスタＴＰ４３，ＴＮ４４を介して、第１増幅回路２２のトランジスタＴＮ３１に電流が流れる。この電流により、第２増幅回路２３のノードＮ４１の電位が、トランジスタＴＮ３１のしきい値電圧Ｖｔｈｎと有効ゲート電圧Ｖｅｆｆに応じた電圧（＝Ｖｔｈｎ＋Ｖｅｆｆ）にリセットする。同様に、オンしたトランジスタＴＰ４４，ＴＮ４５を介して、第１増幅回路２２のトランジスタＴＮ３２に電流が流れ、第２増幅回路２３のノードＮ４１の電位を（Ｖｔｈｎ＋Ｖｅｆｆ）にリセットする。

クロック信号ＣＫがＨレベル（反転クロック信号ＸＣＫはＬレベル）のとき、受信回路２１は、差動入力信号ＤＬＩＰ，ＤＬＩＮに応じて動作する。差動入力信号ＤＬＩＰ，ＤＬＩＮの中間電圧（コモンモード電圧）をＶｃｍとする。

１．コモンモード電圧Ｖｃｍが十分に高く、第１増幅回路２２の入力トランジスタＴＰ３１，ＴＰ３２がオフするとき。
このとき、第２増幅回路２３のみが動作し、差動入力信号ＤＬＩＰ，ＤＬＩＮの電位差に応じて動作する。

入力信号ＤＬＩＮが入力信号ＤＬＩＰより高い（ＤＬＩＮ＞ＤＬＩＰ）のとき、トランジスタＴＮ４２がオンし、ノードＮ４２の電位を上記のリセット電位から低下させる。すると、ノードＮ４４の電位が低下する。これにより、トランジスタＴＮ４４がオフし、ノードＮ４３をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路２４は、このレベルを保持する。

入力信号ＤＬＩＮが入力信号ＤＬＩＰより低い（ＤＬＩＮ＜ＤＬＩＰ）のとき、トランジスタＴＮ４１がオンし、ノードＮ４１の電位を上記のリセット電位から低下させる。すると、ノードＮ４３の電位が低下する。これにより、トランジスタＴＮ４５がオフし、ノードＮ４４をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路２４は、このレベルを保持する。

したがって、第２増幅回路２３は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小に応じて、ノードＮ４１，Ｎ４２の電位を変化させ、ノードＮ４３，Ｎ４４をＨレベルとする。このように、受信回路２１は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小を比較し、比較結果に応じたレベルを保持（ラッチ）する。

２．コモンモード電圧Ｖｃｍが十分に低く、第２増幅回路２３の入力トランジスタＴＮ４１，ＴＮ４２がオフするとき。
入力信号ＤＬＩＮが入力信号ＤＬＩＰより高い（ＤＬＩＮ＞ＤＬＩＰ）のとき、第１増幅回路２２において、トランジスタＴＰ３１がオンし、トランジスタＴＰ３２がオフする。これにより、ノードＮ３２の電位が低くなり、第２増幅回路２３のノードＮ４２から、第１増幅回路２２のトランジスタＴＮ３２を介して電流が流れ、ノードＮ４２の電位が低下する。すると、ノードＮ４４の電位が低下する。これにより、トランジスタＴＮ４４がオフし、ノードＮ４３をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路２４は、このレベルを保持する。

入力信号ＤＬＩＮが入力信号ＤＬＩＰより低い（ＤＬＩＮ＜ＤＬＩＰ）のとき、第１増幅回路２２において、トランジスタＴＰ３２がオンし、トランジスタＴＰ３１がオフする。これにより、ノードＮ３１の電位が低くなり、第２増幅回路２３のノードＮ４１から、第１増幅回路２２のトランジスタＴＮ３１を介して電流が流れ、ノードＮ４１の電位が低下する。すると、ノードＮ４３の電位が低下する。これにより、トランジスタＴＮ４５がオフし、ノードＮ４４をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路２４は、このレベルを保持する。

したがって、第１増幅回路２２は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小に応じて、第２増幅回路２３のノードＮ４１，Ｎ４２の電位を変化させ、ノードＮ４３，Ｎ４４をＨレベルとする。このように、受信回路２１は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小を比較し、比較結果に応じたレベルを保持（ラッチ）する。

３．コモンモード電圧Ｖｃｍが中間レベルのとき。
入力信号ＤＬＩＮが入力信号ＤＬＩＰより高い（ＤＬＩＮ＞ＤＬＩＰ）のとき、第１増幅回路２２において、トランジスタＴＰ３１がオンし、トランジスタＴＰ３２がオフする。そして、第２増幅回路２３において、トランジスタＴＮ４２がオンし、トランジスタＴＮ４１がオフする。これにより、ノードＮ４２の電位がリセット電位から低下する。すると、ノードＮ４４の電位が低下する。これにより、トランジスタＴＮ４４がオフし、ノードＮ４３をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路２４は、このレベルを保持する。

入力信号ＤＬＩＮが入力信号ＤＬＩＰより低い（ＤＬＩＮ＜ＤＬＩＰ）のとき、第１増幅回路２２において、トランジスタＴＰ３２がオンし、トランジスタＴＰ３１がオフする。そして、第２増幅回路２３において、トランジスタＴＮ４１がオンし、トランジスタＴＮ４２がオフする。これにより、ノードＮ４１の電位がリセット電位から低下する。すると、ノードＮ４３の電位が低下する。これにより、トランジスタＴＮ４５がオフし、ノードＮ４４をＨレベル（高電位電圧ＶＤＤレベル）とする。ラッチ回路２４は、このレベルを保持する。

したがって、第１増幅回路２２と第２増幅回路２３は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小に応じて、ノードＮ４１，Ｎ４２の電位を変化させ、ノードＮ４３，Ｎ４４をＨレベルとする。このように、受信回路２１は、差動入力信号ＤＬＩＰ，ＤＬＩＮの大小を比較し、比較結果に応じたレベルを保持（ラッチ）する。

なお、Ｌレベルのクロック信号ＣＫに基づいて第２増幅回路２３のラッチ回路２４をリセットするとき、配線ＶＤＤからトランジスタＴＰ４３，ＴＮ４３，ＴＮ３１を介して配線ＶＳＳに向かって電流が流れる。この電流により、ラッチ回路２４と入力トランジスタＴＮ４１，ＴＮ４２の間のノードＮ４１，Ｎ４２を所定電位（＝Ｖｔｈｎ＋Ｖｅｆｆ）にリセットする。このため、第１増幅回路２２のトランジスタＴＮ３１，ＴＮ３２のしきい値電圧を、第２増幅回路２３のトランジスタ（たとえば、入力トランジスタＴＮ４１，ＴＮ４２）のしきい値電圧より低く設定する。つまり、トランジスタＴＮ３１，ＴＮ３２を低しきい値（Ｌｏｗ−Ｖｔｈ）トランジスタとすることにより、高電位電圧ＶＤＤを低くすることが可能となる。つまり、低い高電位電圧ＶＤＤにて動作可能となる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（２−１）第１実施形態の（１−１）〜（１−３）と同様の効果を得ることができる。
（２−２）第１増幅回路２２のトランジスタＴＮ３１，ＴＮ３２を低しきい値（Ｌｏｗ−Ｖｔｈ）トランジスタとすることにより、低い高電位電圧ＶＤＤにて動作可能とすることができる。

（第２実施形態の変形例）
上記第２実施形態は、これを適宜変更した以下の態様にて実施することもできる。各変形例において、上記第２実施形態と同様の効果が得られる。

図５に示す受信回路３１は、第１増幅回路３２と第２増幅回路３３とを有している。第１増幅回路３２は、上記の第１増幅回路２２と同様に、トランジスタＴＰ３１〜ＴＰ３３，ＴＮ３１，ＴＮ３２を有している。各端子における接続は、上記の第１増幅回路２２と同様である。第２増幅回路３３は、上記の第２増幅回路２３と同様に、トランジスタＴＰ４１〜ＴＰ４５，ＴＮ４１〜ＴＮ４５を有している。そして、第２増幅回路３３は、上記の第２増幅回路２３と同様に、ラッチ回路３４（インバータ回路３５，３６）を含む。そして、この増幅回路３３において、トランジスタＴＮ４３のゲート端子には制御信号ＸＰＤが印加される。

図６に示す受信回路４１は、第１増幅回路４２と第２増幅回路４３とを有している。第１増幅回路４２は、上記の増幅回路２２と同様に、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける一対の入力トランジスタＴＰ３１，ＴＰ３２と、反転クロック信号ＸＣＫがゲート端子に供給されるトランジスタＴＰ３３を有している。入力トランジスタＴＰ３１，ＴＰ３２のドレイン端子（第２端子）はＮチャネルＭＯＳトランジスタＴＮ３１，ＴＮ３２に接続されている。入力トランジスタＴＰ３１のドレイン端子はトランジスタＴＮ３１のドレイン端子に接続されている。トランジスタＴＮ３１のソース端子は低電位電圧ＶＳＳが供給される配線（配線ＶＳＳ）に接続されている。同様に、入力トランジスタＴＰ３２のドレイン端子はトランジスタＴＮ３２のドレイン端子に接続されている。トランジスタＴＮ３２のソース端子は配線ＶＳＳに接続されている。

ノードＮ３１とノードＮ３２の間には、直列接続の抵抗Ｒ３１，Ｒ３２が接続されている。抵抗Ｒ３１と抵抗Ｒ３２の間のノードＮ３３は、トランジスタＴＮ３１，ＴＮ３２のゲート端子に接続されている。これらの抵抗Ｒ３１，Ｒ３２は、差動入力信号ＤＬＩＰ，ＤＬＩＮによって生じるノードＮ３１の電位とノードＮ３２の電位の中間の電位を、ノードＮ３３に発生する。

第２増幅回路４３は、上記の第２増幅回路２３と同様に、トランジスタＴＰ４１〜ＴＰ４５，ＴＮ４１〜ＴＮ４５を有している。各端子における接続は、上記の第２増幅回路２３と同様である。したがって、この第２増幅回路４３は、上記の第２増幅回路２３と同様に、ラッチ回路４４（インバータ回路４５，４６）を含む。

図７に示す受信回路５１は、第１増幅回路５２と第２増幅回路５３とを有している。第１増幅回路５２は、上記の第１増幅回路４２と同様に、トランジスタＴＰ３１〜ＴＰ３３，ＴＮ３１，ＴＮ３２を有している。各端子における接続は、上記の第１増幅回路４２と同様である。第２増幅回路５３は、上記の第２増幅回路３３と同様に、トランジスタＴＰ４１〜ＴＰ４５，ＴＮ４１〜ＴＮ４５を有し、トランジスタＴＮ４３のゲート端子には制御信号ＸＰＤが印加される。そして、第２増幅回路５３は、上記の第２増幅回路３３と同様に、ラッチ回路５４（インバータ回路５５，５６）を含む。

（第３実施形態）
以下、第３実施形態を説明する。
図８に示すように、受信回路６１は、第１増幅回路６２、第２増幅回路６３、コモンモード検出回路６４を有している。

第１増幅回路６２は、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける一対の入力トランジスタＴＰ５１，ＴＰ５２を有している。本実施形態の入力トランジスタＴＰ５１，ＴＰ５２は、たとえばＰチャネルＭＯＳトランジスタである。入力信号ＤＬＩＰは入力トランジスタＴＰ５１のゲート端子（制御端子）に印加され、入力信号ＤＬＩＮは入力トランジスタＴＰ５２のゲート端子（制御端子）に印加される。

入力トランジスタＴＰ５１，ＴＰ５２のソース端子（第１端子）は互いに接続され、その接続点（ノードＮ５０）はＰチャネルＭＯＳトランジスタＴＰ５３のドレイン端子に接続されている。トランジスタＴＰ５３のソース端子は高電位電圧ＶＤＤが供給される配線（配線ＶＤＤ）に接続されている。トランジスタＴＰ５３のゲート端子には反転クロック信号ＸＣＫが供給される。

入力トランジスタＴＰ５１，ＴＰ５２のドレイン端子（第２端子）はＮチャネルＭＯＳトランジスタＴＮ５１，ＴＮ５２に接続されている。入力トランジスタＴＰ５１のドレイン端子はトランジスタＴＮ５１のドレイン端子に接続されている。トランジスタＴＮ５１のソース端子は低電位電圧ＶＳＳが供給される配線（配線ＶＳＳ）に接続されている。同様に、入力トランジスタＴＰ５２のドレイン端子はトランジスタＴＮ５２のドレイン端子に接続されている。トランジスタＴＮ５２のソース端子は配線ＶＳＳに接続されている。トランジスタＴＮ５１のゲート端子とトランジスタＴＮ５２のゲート端子は互いに接続され、その接続点（ノードＮ５３）にはコモンモード検出回路６４から検出電圧ＶＣＤが供給される。

入力トランジスタＴＰ５１のドレイン端子とトランジスタＴＮ５１のドレイン端子の間のノードＮ５１と、入力トランジスタＴＰ５２のドレイン端子とトランジスタＴＮ５２のドレイン端子の間のノードＮ５２は第２増幅回路６３に接続されている。

第２増幅回路６３は、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける一対の入力トランジスタＴＮ６１，ＴＮ６２を有している。これらの入力トランジスタＴＮ６１，ＴＮ６２は、上記の第１増幅回路６２の入力トランジスタＴＰ５１，ＴＰ５２と異なる導電型のＭＯＳトランジスタであり、たとえばＮチャネルＭＯＳトランジスタである。

入力トランジスタＴＮ６１，ＴＮ６２のソース端子（第１端子）は互いに接続され、その接続点（ノードＮ６０）はＮチャネルＭＯＳトランジスタＴＮ６３のドレイン端子に接続されている。トランジスタＴＮ６３のソース端子は配線ＶＳＳに接続され、トランジスタＴＮ６３のゲート端子にはクロック信号ＣＫが供給される。トランジスタＴＮ６３は、クロック信号ＣＫに応答して間欠的にオンオフする。

入力トランジスタＴＮ６１，ＴＮ６２のドレイン端子はラッチ回路６５に接続されている。
ラッチ回路６５はインバータ回路６６，６７を含む。インバータ回路６６は、ＰチャネルＭＯＳトランジスタＴＰ６１とＮチャネルＭＯＳトランジスタＴＮ６４を含む。トランジスタＴＰ６１のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ６１のドレイン端子はトランジスタＴＮ６４のドレイン端子に接続され、トランジスタＴＮ６４のソース端子は入力トランジスタＴＮ６１のドレイン端子に接続されている。したがって、インバータ回路６６は、入力トランジスタＴＮ６１のドレイン端子と配線ＶＤＤの間に接続されている。同様に、インバータ回路６７は、ＰチャネルＭＯＳトランジスタＴＰ６２とＮチャネルＭＯＳトランジスタＴＮ６５を含む。トランジスタＴＰ６２のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ６２のドレイン端子はトランジスタＴＮ６５のドレイン端子に接続され、トランジスタＴＮ６５のソース端子は入力トランジスタＴＮ６２のドレイン端子に接続されている。したがって、インバータ回路６７は、入力トランジスタＴＮ６２のドレイン端子と配線ＶＤＤの間に接続されている。

トランジスタＴＰ６１のドレイン端子とトランジスタＴＮ６４のドレイン端子の間のノードＮ６３はインバータ回路６６の出力端子であり、このノードＮ６３はインバータ回路６７の入力端子であるトランジスタＴＰ６２のゲート端子及びトランジスタＴＮ６５のゲート端子に接続されている。同様に、トランジスタＴＰ６２のドレイン端子とトランジスタＴＮ６５のドレイン端子の間のノードＮ６４はインバータ回路６７の出力端子であり、このノードＮ６４はインバータ回路６６の入力端子であるトランジスタＴＰ６１のゲート端子及びトランジスタＴＮ６４のゲート端子に接続されている。

インバータ回路６６の出力端子（ノードＮ６３）にはＰチャネルＭＯＳトランジスタＴＰ６３のドレイン端子が接続され、トランジスタＴＰ６３のソース端子は配線ＶＤＤに接続されている。トランジスタＴＰ６３のゲート端子にはクロック信号ＣＫが供給される。同様に、インバータ回路６７の出力端子（ノードＮ６４）にはＰチャネルＭＯＳトランジスタＴＰ６４のドレイン端子が接続され、トランジスタＴＰ６４のソース端子は配線ＶＤＤに接続されている。トランジスタＴＰ６４のゲート端子にはクロック信号ＣＫが供給される。インバータ回路６６，６７の入力端子の間にはＰチャネルＭＯＳトランジスタＴＰ６５が接続され、そのトランジスタＴＰ６５のゲート端子にはクロック信号ＣＫが供給される。トランジスタＴＰ６３，ＴＰ６４，ＴＰ６５は、クロック信号ＣＫに基づいて、上記のトランジスタＴＮ６３に対して相補的にオンオフする。

上記の入力トランジスタＴＮ６１のドレイン端子とラッチ回路６５（インバータ回路６６）の間のノードＮ６１は、第１増幅回路６２のノードＮ５１に接続されている。同様に、入力トランジスタＴＮ６２のドレイン端子とラッチ回路６５（インバータ回路６７）の間のノードＮ６２は、第１増幅回路６２のノードＮ５２に接続されている。

そして、第２増幅回路６３は、ノードＮ６３，Ｎ６４から相補出力信号ＱＯＰ，ＱＯＮを出力する。
コモンモード検出回路６４は、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける一対の入力トランジスタＴＰ７１，ＴＰ７２（第３の入力トランジスタ）を有している。これらの入力トランジスタＴＰ７１、ＴＰ７２は、上記の第１増幅回路６２の入力トランジスタＴＰ５１，ＴＰ５２と同じ導電型のＭＯＳトランジスタ、つまりＰチャネルＭＯＳトランジスタである。入力信号ＤＬＩＰは入力トランジスタＴＰ７１のゲート端子（制御端子）に印加され、入力信号ＤＬＩＮは入力トランジスタＴＰ７２のゲート端子（制御端子）に印加される。

入力トランジスタＴＰ７１，ＴＰ７２のソース端子（第１端子）は互いに接続され、その接続点（ノードＮ７０）はＰチャネルＭＯＳトランジスタＴＰ７３のドレイン端子に接続されている。トランジスタＴＰ７３のソース端子は高電位電圧ＶＤＤが供給される配線（配線ＶＤＤ）に接続され、トランジスタＴＰ７３のゲート端子は低電位電圧ＶＳＳが供給される配線（配線ＶＳＳ）に接続されている。

入力トランジスタＴＰ７１，ＴＰ７２のドレイン端子（第２端子）は互いに接続され、その接続点（ノードＮ７１）はＮチャネルＭＯＳトランジスタＴＮ７１（第４のトランジスタ）のドレイン端子に接続されている。トランジスタＴＮ７１のソース端子は配線ＶＳＳに接続されている。トランジスタＴＮ７１のゲート端子とドレイン端子は互いに接続されている。そして、トランジスタＴＮ７１のゲート端子における電圧は検出電圧ＶＣＤとして第１増幅回路６２のトランジスタＴＮ５１，ＴＮ５２のゲート端子に供給される。

このコモンモード検出回路６４において、入力トランジスタＴＰ７１，ＴＰ７２の電気的特性は、第１増幅回路６２の入力トランジスタＴＰ５１，ＴＰ５２の電気的特性と同じである。また、トランジスタＴＰ７３の電気的特性は、トランジスタＴＰ５３の電気的特性と同じである。さらに、トランジスタＴＮ７１の電気的特性は、トランジスタＴＮ５１，ＴＮ５２の電気的特性と同じである。

本実施形態の受信回路６１の作用を説明する。
なお、差動入力信号ＤＬＩＰ，ＤＬＩＮに係る第１増幅回路６２と第２増幅回路６３の基本的な動作は、上記第２実施形態の第１増幅回路２２と第２増幅回路２３と同じであるため、説明を省略する。

上記のコモンモード検出回路６４は、第１増幅回路６２のレプリカ回路である。このコモンモード検出回路６４において、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける入力トランジスタＴＰ７１，ＴＰ７２は互いに並列に接続されている。したがって、入力トランジスタＴＰ７１，ＴＰ７２のドレイン端子が接続されたノードＮ７１の電圧は、差動入力信号ＤＬＩＰ，ＤＬＩＮの中間の電圧、つまりコモンモード電圧Ｖｃｍに応じて変化する。このノードＮ７１の電圧は、検出電圧ＶＣＤとして、第１増幅回路６２のトランジスタＴＮ５１，ＴＮ５２のゲート端子に供給される。つまり、コモンモード検出回路６４は、差動入力信号ＤＬＩＰ，ＤＬＩＮのコモンモード電圧Ｖｃｍに応じた検出電圧ＶＣＤを生成、第１増幅回路６２のトランジスタＴＮ５１，ＴＮ５２を制御する。

１．コモンモード電圧Ｖｃｍが十分に高いとき。
コモンモード検出回路６４の入力トランジスタＴＰ７１，ＴＰ７２は、差動入力信号ＤＬＩＰ，ＤＬＩＮに基づいてオフする。つまり、コモンモード検出回路６４は動作しない。このとき、第１増幅回路６２のトランジスタＴＮ５１，ＴＮ５２のソース−ゲート間電圧Ｖｇｓは、トランジスタＴＮ５１，ＴＮ５２のしきい値電圧Ｖｔｈｎ程度となり、トランジスタＴＮ５１，ＴＮ５２に電流が流れない。したがって、第１増幅回路６２は動作しないため、受信回路６１は、第２増幅回路６３により、差動入力信号ＤＬＩＰ，ＤＬＩＮを比較した結果に応じた相補出力信号ＱＯＰ，ＱＯＮを出力する。

２．コモンモード電圧Ｖｃｍが十分に低いとき。
コモンモード検出回路６４の入力トランジスタＴＰ７１，ＴＰ７２は、差動入力信号ＤＬＩＰ，ＤＬＩＮに応じて、ノードＮ７１の電位（検出電圧ＶＣＤ）をトランジスタＴＮ７１のしきい値電圧Ｖｔｈｎ以上とする。この検出電圧ＶＣＤにより、第１増幅回路６２のトランジスタＴＮ５１，ＴＮ５２がオン状態になり、第１増幅回路６２が動作する。

このとき、第２増幅回路６３において、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける入力トランジスタＴＮ６１，ＴＮ６２は、オフする。
したがって、第１増幅回路６２に応じたレベルをラッチ回路６５により保持する。これにより、受信回路６１は、差動入力信号ＤＬＩＰ，ＤＬＩＮを比較した結果に応じた相補出力信号ＱＯＰ，ＱＯＮを出力する。

３．コモンモード電圧Ｖｃｍが中間レベルのとき。
コモンモード検出回路６４の入力トランジスタＴＰ７１，ＴＰ７２は、差動入力信号ＤＬＩＰ，ＤＬＩＮに応じて、ノードＮ７１の電位（検出電圧ＶＣＤ）をトランジスタＴＮ７１のしきい値電圧Ｖｔｈｎ以上とする。この検出電圧ＶＣＤにより、第１増幅回路６２のトランジスタＴＮ５１，ＴＮ５２がオン状態になり、第１増幅回路６２が動作する。

そして、第２増幅回路６３において、差動入力信号ＤＬＩＰ，ＤＬＩＮを受ける入力トランジスタＴＮ６１，ＴＮ６２は、差動入力信号ＤＬＩＰ，ＤＬＩＮに応じてオン，オフする。

したがって、第１増幅回路６２と第２増幅回路６３に応じたレベルをラッチ回路６５により保持する。これにより、受信回路６１は、差動入力信号ＤＬＩＰ，ＤＬＩＮを比較した結果に応じた相補出力信号ＱＯＰ，ＱＯＮを出力する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（３−１）第１実施形態の（１−１）〜（１−３）と同様の効果を得ることができる。
（３−２）差動入力信号ＤＬＩＰ，ＤＬＩＮが十分に高いとき、入力トランジスタＴＰ７１，ＴＰ７２がオフし、コモンモード検出回路６４は動作しない。このとき、第１増幅回路６２のトランジスタＴＮ５１，ＴＮ５２のソース−ゲート間電圧Ｖｇｓは、しきい値電圧Ｖｔｈｎ程度となり、トランジスタＴＮ５１，ＴＮ５２がカットオフする。このため、受信回路６１は、第２増幅回路６３により高速な動作が可能となる。

（３−４）また、差動入力信号ＤＬＩＰ，ＤＬＩＮが中間レベル、または低いとき、コモンモード検出回路６４は、トランジスタＴＮ５１，ＴＮ５２のしきい値電圧Ｖｔｈｎより高い検出電圧ＶＣＤを第１増幅回路６２のトランジスタＴＮ５１，ＴＮ５２のゲート端子に供給する。トランジスタＴＮ５１，ＴＮ５２は検出電圧ＶＣＤに応答してオンする。したがって、ラッチ回路６５をリセットするとき、配線ＶＤＤからトランジスタＴＰ６３，ＴＮ６３，ＴＮ５１を介して配線ＶＳＳに向かって電流が流れる。このとき、高電位電圧ＶＤＤは、トランジスタＴＮ６３をオンすることができる電位であればよい。このため、高電位電圧ＶＤＤを低くすることが可能となる。つまり、低い高電位電圧ＶＤＤにて動作可能となる。

（第３実施形態の変形例）
上記第３実施形態は、これを適宜変更した以下の態様にて実施することもできる。
図９に示す受信回路７１は、第１増幅回路７２、第２増幅回路７３、コモンモード検出回路７４を有している。第１増幅回路７２は、上記の第１増幅回路６２と同様に、トランジスタＴＰ５１〜ＴＰ５３，ＴＮ５１，ＴＮ５２を有している。各端子における接続は、上記の第１増幅回路６２と同様である。第２増幅回路７３は、上記の第２増幅回路６３と同様に、トランジスタＴＰ６１〜ＴＰ６５，ＴＮ６１〜ＴＮ６５を有している。そして、第２増幅回路７３は、上記の第２増幅回路６３と同様に、ラッチ回路７５（インバータ回路７６，７７）を含む。そして、この増幅回路７３において、トランジスタＴＮ６３のゲート端子には制御信号ＸＰＤが印加される。コモンモード検出回路７４は、上記のコモンモード検出回路６４と同様に、入力トランジスタＴＰ７１，ＴＰ７２、トランジスタＴＰ７３，ＴＮ７１を有している。各端子における接続は、上記のコモンモード検出回路６４と同様である。

（別の実施形態）
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを入れ替えて実施してもよい。たとえば、第１増幅回路においてＮチャネルＭＯＳトランジスタを入力トランジスタとし、第２増幅回路においてＰチャネルＭＯＳトランジスタを入力トランジスタとしてもよい。その際、高電位電圧ＶＤＤと低電位電圧ＶＳＳとを入れ替えて供給することは言うまでもない。

・上記第３実施形態および変形例において、コモンモード検出回路６４，７４のトランジスタＴＰ７１〜ＴＰ７３，ＴＮ７１の電気的特性を、第１増幅回路６２，７２のトランジスタＴＰ５１〜ＴＰ５３，ＴＮ５１，ＴＮ５２の電気的特性に対して比例した値としてもよい。

１４ ラッチ回路
６４ コモンモード検出回路
ＴＰ１１，ＴＰ１２ 入力トランジスタ（第１の入力トランジスタ）
ＴＮ１１，ＴＮ１２ トランジスタ（負荷トランジスタ）
ＴＮ２１，ＴＮ２２ 入力トランジスタ（第２の入力トランジスタ）
ＴＮ２６，ＴＮ２７ トランジスタ（変換トランジスタ）
Ｎ１１，Ｎ１２ ノード（出力ノード）
Ｎ２１，Ｎ２２ ノード
ＴＰ３１，ＴＰ３２ 入力トランジスタ（第１の入力トランジスタ）
ＴＮ３１，ＴＮ３２ トランジスタ（負荷トランジスタ）
ＴＮ４１，ＴＮ４２ 入力トランジスタ（第２の入力トランジスタ）
Ｎ３１，Ｎ３２ ノード（出力ノード）
Ｎ４１，Ｎ４２ ノード
ＤＬＩＰ，ＤＬＩＮ 差動入力信号
ＶＤＤ 高電位電圧（第２電圧、第２の配線）
ＶＳＳ 低電位電圧（第１電圧、第１の配線）

Claims (8)

1. 差動入力信号がそれぞれの制御端子に印加される第１導電型の一対の第１の入力トランジスタと、
   第１電圧が供給される第１の配線と前記一対の第１の入力トランジスタの第１端子との間にそれぞれ接続された前記一対の第１の入力トランジスタと異なる第２導電型の一対の負荷トランジスタと、
   前記差動入力信号がそれぞれの制御端子に印加された第２導電型の一対の第２の入力トランジスタと、
   第２の電圧が供給される第２の配線と前記一対の第２の入力トランジスタの第１端子との間に接続されたラッチ回路と、
   前記一対の第２の入力トランジスタのそれぞれに並列に接続され、前記一対の第１の入力トランジスタと前記一対の負荷トランジスタとが接続された一対の出力ノードに制御端子がそれぞれ接続された第２導電型の一対の変換用トランジスタと、
   を有する受信回路。
2. 前記一対の出力ノードの電圧は、前記一対の第１の入力トランジスタが前記差動入力信号に応じて動作するときに前記一対の変換用トランジスタを飽和領域で動作するように設定されること、を特徴とする請求項１に記載の受信回路。
3. 前記差動入力信号の正相入力信号が制御端子に印加される前記一対の第１の入力トランジスタの一方の第１の入力トランジスタと前記一対の負荷トランジスタの一方の負荷トランジスタとが接続された出力ノードは、前記差動入力信号の逆相入力信号が制御端子に印加される前記一対の第２の入力トランジスタの一方の第２の入力トランジスタに並列接続された前記一対の変換用トランジスタの一方の変換用トランジスタの制御端子に接続され、
   前記差動入力信号の逆相入力信号が制御端子に印加される前記一対の第１の入力トランジスタの他方の第１の入力トランジスタと前記一対の負荷トランジスタの他方の負荷トランジスタとが接続された出力ノードは、前記差動入力信号の正相入力信号が制御端子に印加される前記一対の第２の入力トランジスタの他方の第２の入力トランジスタに並列接続された前記一対の変換用トランジスタの他方の変換用トランジスタの制御端子に接続されること、
   を特徴とする請求項１または２に記載の受信回路。
4. 差動入力信号がそれぞれの制御端子に印加される第１導電型の一対の第１の入力トランジスタと、
   第１電圧が供給される第１の配線と前記一対の第１の入力トランジスタの第１端子との間にそれぞれ接続された前記一対の第１の入力トランジスタと異なる第２導電型の一対の負荷トランジスタと、
   前記差動入力信号がそれぞれの制御端子に印加された第２導電型の一対の第２の入力トランジスタと、
   第２電圧が供給される第２の配線と前記一対の第２の入力トランジスタの第１端子との間に接続されたラッチ回路と、
   を有し、
   前記一対の第２の入力トランジスタと前記ラッチ回路とが接続されたノードは、前記一対の第１の入力トランジスタと前記一対の負荷トランジスタとが接続されたノードにそれぞれ接続されたこと、
   を特徴とする受信回路。
5. 前記一対の負荷トランジスタのしきい値電圧は、前記一対の第２の入力トランジスタのしきい値より低いこと、
   を特徴とする請求項４に記載の受信回路。
6. 前記差動入力信号の正相入力信号が制御端子に印加される前記一対の第１の入力トランジスタの一方の第１の入力トランジスタと前記一対の負荷トランジスタの一方の負荷トランジスタとが接続された出力ノードは、前記差動入力信号の正相入力信号が制御端子に印加される前記一対の第２の入力トランジスタの一方の第２の入力トランジスタと前記ラッチ回路とが接続されたノードに接続され、
   前記差動入力信号の逆相入力信号が制御端子に印加される前記一対の第１の入力トランジスタの他方の第１の入力トランジスタと前記一対の負荷トランジスタの他方の負荷トランジスタとが接続された出力ノードは、前記差動入力信号の逆相入力信号が制御端子に印加される前記一対の第２の入力トランジスタの他方の第２の入力トランジスタと前記ラッチ回路とが接続されたノードに接続されること、
   を特徴とする請求項４または５に記載の受信回路。
7. 前記一対の負荷トランジスタの制御端子に接続され、前記差動入力信号のコモンモード電圧に応じた制御電圧を前記一対の負荷トランジスタの制御端子に供給する検出回路を有すること、
   を特徴とする請求項１〜６のいずれか一項に記載の受信回路。
8. 前記検出回路は、
   前記差動入力信号がそれぞれの制御端子に印加され、互いに並列に接続された第１導電型の一対の第３の入力トランジスタと、
   前記一対の第３の入力トランジスタの間の接続点と前記第１の配線との間に接続され、制御端子が前記接続点に接続された第２導電型の第４のトランジスタと、
   を有し、
   前記一対の第３の入力トランジスタと前記第４のトランジスタとが接続されたノードから前記制御電圧を出力すること、
   を特徴とする請求項７に記載の受信回路。