JP2008064500A - 信号強度検出回路 - Google Patents

Abstract

【課題】速やかに信号強度が検出できる信号強度検出回路を提供する。
【解決手段】各々直列に接続され、入力した信号の振幅を所定の利得で増幅して出力する複数の増幅手段と、各々前記増幅手段の出力側に接続され、各増幅手段により増幅された信号を当該信号の振幅が所定の振幅を超えないように整流する複数の整流手段と、各整流手段により整流された信号の振幅に基づいて前記入力した信号の強度を検出する検出手段と、を備えている。
【選択図】図１

Description

この発明は、信号強度検出回路に係り、特に、主に無線機器の受信機に搭載され、受信した信号の強度を検出すること等に用いられる信号強度検出回路に関する。

従来、例えば、携帯電話器などの無線通信装置には、アンテナにより受信した電波信号の強さを数値化した受信信号強度表示信号（以下「ＲＳＳＩ」という。）を出力する信号強度検出回路を内蔵しているものがある。

この種の信号強度検出回路には、入力した信号の振幅を増幅し、一定の振幅で増幅が飽和する飽和増幅回路を複数直列に接続し、受信した信号を直列に接続した飽和増幅回路により段階的に増幅し、何段目の飽和増幅回路で振幅が飽和したかによって受信した信号の強度を検出しているものがある（例えば、特許文献１）。

ところで、この飽和増幅回路は、温度の変化などによって飽和する振幅が変化する場合がある。このため、特許文献１には、飽和増幅回路により増幅された信号の振幅に基づいて当該飽和増幅回路の利得を調整する技術が開示されている。
特開２００３−１６３５５６号公報

しかしながら、上記特許文献１に開示された技術では、飽和増幅回路により増幅された信号の振幅に基づいて当該飽和増幅回路の利得を調整するため、利得の調整に時間がかかり、信号強度が検出できるようになるまでに時間がかかる、という問題点があった。

特に、受信した信号を直列に接続した複数の飽和増幅回路により段階的に増幅している場合、後段の飽和増幅回路は前段の飽和増幅回路の利得の調整が完了するまで利得の調整が完了できないため、飽和増幅回路の接続段数が多い程、信号強度が検出できるようになるまでに時間がかかる。

本発明は上記問題点を解決するためになされたものであり、速やかに信号強度が検出できる信号強度検出回路を提供することを目的とする。

上記目的を達成するため、請求項１記載の発明は、各々直列に接続され、入力した信号の振幅を所定の利得で増幅して出力する複数の増幅手段と、各々前記増幅手段の出力側に接続され、各増幅手段により増幅された信号を当該信号の振幅が所定の振幅を超えないように整流する複数の整流手段と、各整流手段により整流された信号の振幅に基づいて前記入力した信号の強度を検出する検出手段と、を備えている。

請求項１記載の発明によれば、入力した信号の振幅を所定の利得で増幅して出力する複数の増幅手段が各々直列に接続され、入力した信号が複数の増幅手段によって増幅されており、各増幅手段の出力側に接続された各整流手段により、各増幅手段により増幅された信号が当該信号の振幅が所定の振幅を超えないように整流され、検出手段により、各整流手段により整流された信号の振幅に基づいて入力した信号の強度が検出される。

このように請求項１記載の発明によれば、各増幅手段により増幅された信号を、当該信号の振幅が所定の振幅を超えないように整流し、整流した各信号の振幅に基づいて信号の強度を検出しているので、速やかに信号強度が検出できる。

なお、本発明の整流手段は、請求項２記載の発明のように、電圧が印加される方向に２つのボルテージフォロワ回路が直列に接続された回路を含み、当該２つのボルテージフォロワ回路によって前記増幅手段により増幅された信号を半波整流するようにしてもよい。

また、請求項２記載の発明の整流手段は、請求項３記載の発明のように、前記ボルテージフォロワ回路にＭＯＳトランジスタがソースフォロワ構成で設けられ、当該ＭＯＳトランジスタの飽和領域を用いて前記増幅手段により増幅された信号の振幅が一定の振幅を超えないように整流することが好ましい。

以上説明したように、本発明によれば、各増幅手段により増幅された信号を、当該信号の振幅が所定の振幅を超えないように整流し、整流した各信号の振幅に基づいて信号の強度を検出しているので、速やかに信号強度が検出できる、という優れた効果を有する。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

図１には、本実施の形態に係る信号強度検出回路１０の概略構成が示されている。

同図に示されるように、信号強度検出回路１０は、直列に接続された４つの差動増幅回路１００、１０１、１０２、１０３と、差動増幅回路１００、１０１、１０２、１０３によりそれぞれ増幅された信号を整流する４つの一定振幅制限半波整流回路２００、２０１、２０２、２０３と、一定振幅制限半波整流回路２００、２０１、２０２、２０３により整流された電流を加算する加算器３００と、を備えている。

なお、差動増幅回路１００、１０１、１０２、１０３はそれぞれ同様の構成である。このため、以下では差動増幅回路１００についてのみ詳細な構成を説明する
信号強度検出回路１０の入力端子ＩＮＰは差動増幅回路１００の一方の入力端子に接続され、信号強度検出回路１０の入力端子ＩＮＮは前記差動増幅回路１００の他方の入力端子に接続される。

差動増幅回路１００の一方の入力端子は抵抗Ｒ１の一方の端子に接続され、抵抗Ｒ１の他方の端子は差動演算増幅回路１１０の正極入力端子に接続されると共に、抵抗Ｒ２の一方の端子に接続される。前記抵抗Ｒ２の他方の端子は前記差動演算増幅回路１１０の負極出力端子に接続される。差動増幅回路１００の他方の入力端子は抵抗Ｒ３の一方の端子に接続され、抵抗Ｒ３の他方の端子は前記差動演算増幅回路１１０の負極入力端子に接続されると共に、抵抗Ｒ４の一方の端子に接続される。前記抵抗Ｒ４の他方の端子は前記差動演算増幅回路１１０の正極出力端子に接続される。

差動増幅回路１００の一方の出力端子は差動増幅回路１０１の一方の入力端子に接続されると共に、一定振幅制限半波整流回路２００の一方の入力端子に接続される。差動増幅回路１００の他方の出力端子は前記差動増幅回路１０１の他方の入力端子に接続されると共に、一定振幅制限半波整流回路２００の他方の入力端子に接続される。前記一定振幅制限半波整流回路２００の出力端子は、加算器３００の１つの入力端子に接続される。

前記差動増幅回路１０１の一方の出力端子は差動増幅回路１０２の一方の入力端子に接続されると共に、一定振幅制限半波整流回路２０１の一方の入力端子に接続される。前記差動増幅回路１０１の他方の出力端子は差動増幅回路１０２の他方の入力端子に接続されると共に、一定振幅制限半波整流回路２０１の他方の入力端子に接続される。前記一定振幅制限半波整流回路２０１の出力端子は、加算器３００の１つの入力端子に接続される。

前記差動増幅回路１０２の一方の出力端子は差動増幅回路１０３の一方の入力端子に接続されると共に、一定振幅制限半波整流回路２０２の一方の入力端子に接続される。前記差動増幅回路１０２の他方の出力端子は差動増幅回路１０３の他方の入力端子に接続されると共に、一定振幅制限半波整流回路２０２の他方の入力端子に接続される。前記一定振幅制限半波整流回路２０２の出力端子は、加算器３００の１つの入力端子に接続される。

前記差動増幅回路１０３の一方の出力端子は一定振幅制限半波整流回路２０３の一方の入力端子に接続される。前記差動増幅回路１０３の他方の出力端子は一定振幅制限半波整流回路２０３の他方の入力端子に接続される。前記一定振幅制限半波整流回路２０３の出力端子は、加算器３００の１つの入力端子に接続される。

前記加算器３００の出力端子は抵抗Ｒｏｕｔの一方の端子に接続されると共に、容量Ｃｏｕｔの一方の端子に接続される。前記抵抗Ｒｏｕｔの他方の端子と前記容量Ｃｏｕｔの他方の端子は共に接地される。

次に、本実施の形態に係る一定振幅制限半波整流回路２００、２０１、２０２、２０３の構成について説明する。なお、一定振幅制限半波整流回路２００、２０１、２０２、２０３はそれぞれ同様の構成であるため、以下では一定振幅制限半波整流回路２００についてのみ詳細な構成を説明する。

一定振幅制限半波整流回路２００の一方の入力端子は電圧制限半波整流回路２１０の一方の入力端子に接続され、一定振幅制限半波整流回路２００の他方の入力端子は電圧制限半波整流回路２１０の他方の入力端子に接続される。前記電圧制限半波整流回路２１０の出力端子は電圧電流変換回路２２０の入力端子に接続され、前記電圧電流変換回路２２０の出力端子は一定振幅制限半波整流回路２００の出力端子に接続される。

図２には、本実施の形態に係る電圧制限半波整流回路２１０の詳細な構成が示されている。

同図に示されるように、電圧制限半波整流回路２１０は、５個のＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５と、３個のＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３と、２個の演算増幅回路Ｏｐ１、Ｏｐ２と、２個の電流源Ｉ１、Ｉ２と、抵抗Ｒと、を備えている。

ＰＭＯＳトランジスタＭＰ１のドレイン端子はＰＭＯＳトランジスタＭＰ１のゲート端子に接続されると共に電流源Ｉ１の陽極端子に接続され、更にＰＭＯＳトランジスタＭＰ２及びＰＭＯＳトランジスタＭＰ３のゲート端子に接続される。前記電流源Ｉ１の陰極端子は接地される。前記ＰＭＯＳトランジスタＭＰ２のドレイン端子はＰＭＯＳトランジスタＭＰ４のソース端子に接続される。前記ＰＭＯＳトランジスタＭＰ３のドレイン端子はＰＭＯＳトランジスタＭＰ５のソース端子に接続される。前記ＰＭＯＳトランジスタＭＰ４のゲート端子は演算増幅回路Ｏｐ１の出力端子に接続されると共に、前記ＰＭＯＳトランジスタＭＰ５のゲート端子に接続される。ＰＭＯＳトランジスタＭＰ４のドレイン端子は抵抗Ｒの一方の端子に接続されると共に、前記演算増幅回路Ｏｐ１の陽極側入力端子に接続される。

演算増幅回路Ｏｐ１の陰極側入力端子は電圧制限半波整流回路２１０の一方の入力端子ＩＮＰに接続される。前記ＰＭＯＳトランジスタＭＰ５のドレイン端子は電圧制限半波整流回路２１０の出力端子に接続される。前記抵抗Ｒの他方の端子はＮＭＯＳトランジスタＭＮ３のドレイン端子に接続されると共に、演算増幅回路Ｏｐ２の陽極側入力端子に接続される。演算増幅回路Ｏｐ２の陽極側入力端子は電圧制限半波整流回路２１０の他方の入力端子ＩＮＮに接続される。ＮＭＯＳトランジスタＭＮ１のドレイン端子は前記ＮＭＯＳトランジスタＭＮ１のゲート端子に接続されると共に、ＮＭＯＳトランジスタＭＮ２のゲート端子に接続され、更に電流源Ｉ２の陰極端子に接続される。前記電流源Ｉ２の陽極端子は所定電圧ＶＤＤが供給される電源供給端子に接続される。前記ＮＭＯＳトランジスタＭＮ２のドレイン端子は前記ＮＭＯＳトランジスタＭＮ３のソース端子に接続される。前記ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のソース端子は全て所定電圧ＶＤＤが供給される電源供給端子に接続される。前記ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソース端子は全て接地される。

次に、説明の容易のため、本実施の形態に係る一定振幅制限半波整流回路２００の動作について図２を用いて説明する。

ＭＯＳトランジスタの動作は非飽和領域と飽和領域の２つの動作領域に区分され、静特性の式において、飽和領域の動作は以下の（１）式のように表せ、非飽和領域の動作は以下の（２）式のように表せる。

ここで、Ｋはトランジスタサイズに比例する定数、Ｉｄｓはドレイン・ソース電流、Ｖｇｓはゲート・ソース電圧、Ｖｇｄはゲート・ドレイン電圧、Ｖｔｈはトランジスタの閾値電圧である。

非飽和領域はＶｄｓ＜Ｖｇｓ−ＶｔｈかつＶｇｓ＞Ｖｔｈの条件を満たす領域であって、Ｖｇｓ＞Ｖｔｈの条件ではＶｄｓの電圧値によって飽和領域と非飽和領域が区分される。飽和領域のＩｄｓはＶｄｓに依存しない。

図２に示されるように、ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２、ＭＰ３はカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ３が飽和領域で動作している限り、ＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ３のドレイン・ソース電流はＩｌｉｍｉｔとなる。同様に、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２はカレントミラー回路を構成しているため、ＮＭＯＳトランジスタＭＮ２が飽和領域で動作している限り、ＮＭＯＳトランジスタＭＮ２のドレイン・ソース電流はＩｌｉｍｉｔとなる。ＰＭＯＳトランジスタＭＰ２のドレイン・ソース電流はＰＭＯＳトランジスタＭＰ４を介して抵抗Ｒに供給される。同様に、ＮＭＯＳトランジスタＭＮ２のドレイン・ソース電流はＮＭＯＳトランジスタＭＮ３を介して抵抗Ｒに供給される。つまり、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２が共に飽和領域で動作している場合、抵抗Ｒに流れる電流はＩｌｉｍｉｔであって、抵抗Ｒの両端の電位差Ｖｒは以下の（３）式に示す値となる。

つまり、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２が飽和領域で動作していれば、言い換えると、それぞれのドレイン・ソース電圧が十分印加されていれば、ＶｒはＲ×Ｉｌｉｍｉｔを越えることはない。つまり制限されることとなる。逆に、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２が共に非飽和領域で動作している場合、つまりそれぞれのドレイン・ソース電圧が十分印加されていない場合、そのドレイン・ソース電圧に依存してＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２に流れる電流は変化する。仮にそれぞれのドレイン・ソース電圧が０になった場合はＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２のドレイン・ソース電流も０となる。以上より、ＰＭＯＳトランジスタＭＰ２のドレイン・ソース電流をＩｄｓｐ２とすると、抵抗Ｒの両端の電位差Ｖｒは以下の（４）式に示す範囲の値を任意に取り得る。

ＰＭＯＳトランジスタＭＰ２のソース端子は所定電圧ＶＤＤが供給される電源供給端子に接続されているため、ＰＭＯＳトランジスタＭＰ２のドレイン・ソース電圧はＰＭＯＳトランジスタＭＰ２のドレイン電位によって決定される。つまりＰＭＯＳトランジスタＭＰ２のドレイン電位を制御することによって、抵抗Ｒの両端の電位差Ｖｒが制御できる。

ここで、ＰＭＯＳトランジスタＭＰ２のドレイン端子はＰＭＯＳトランジスタＭＰ４のソース端子に接続されているため、ＰＭＯＳトランジスタＭＰ４とＰＭＯＳトランジスタＭＰ２はソースフォロワ構成である。従って、ＰＭＯＳトランジスタＭＰ２のドレイン電位はＰＭＯＳトランジスタＭＰ４のゲート電位に連動して変化し、かつＰＭＯＳトランジスタＭＰ４のゲート電位とＰＭＯＳトランジスタＭＰ４のドレイン・ソース電流によって支配的に決定される。従って、ＰＭＯＳトランジスタＭＰ４のゲート電位を制御することによって、抵抗Ｒの両端の電位差Ｖｒを制御できることになる。

一方、ＮＭＯＳトランジスタＭＮ２のソース端子は接地されているため、ＮＭＯＳトランジスタＭＮ２のドレイン・ソース電圧はＮＭＯＳトランジスタＭＮ２のドレイン電位によって決定される。更にＮＭＯＳトランジスタＭＮ２とＮＭＯＳトランジスタＭＮ３はソースフォロワ構成であるため、ＰＭＯＳトランジスタＭＰ２のドレイン電位制御と同様にＮＭＯＳトランジスタＭＮ３のゲート電位を制御することによって、抵抗Ｒの両端の電位Ｖｒが制御できる。

次に、本実施の形態に係る一定振幅制限半波整流回路２００の一方の入力端子ＩＮＰと他方の入力端子ＩＮＮの電位がＩＮＰ≧ＩＮＮの条件下での動作について説明する。

演算増幅回路Ｏｐ１とＰＭＯＳトランジスタＭＰ４と抵抗Ｒはボルテージフォロワを構成している。

今、任意の状態から演算増幅回路Ｏｐ１の入力信号ＩＮＰが上昇した時を考えると、演算増幅回路Ｏｐ１の出力電圧（ＰＭＯＳトランジスタＭＰ４のゲート電圧）は下降する。前述した如く、ＰＭＯＳトランジスタＭＰ２のドレイン電位はＰＭＯＳトランジスタＭＰ４のゲート電位に連動して変化するため、ＰＭＯＳトランジスタＭＰ２のドレイン電位も下降する。そのため、ＰＭＯＳトランジスタＭＰ２のドレイン・ソース電流（Ｉｄｓｐ２）が増加し、図２のＡ点の電位は上昇する。

反対に、任意の状態から演算増幅回路Ｏｐ１の入力信号ＩＮＰが下降した時を考えると、演算増幅回路Ｏｐ１の出力電圧（ＰＭＯＳトランジスタＭＰ４のゲート電圧）は上昇する。従ってＰＭＯＳトランジスタＭＰ２のドレイン電位も下降し、ＰＭＯＳトランジスタＭＰ２のドレイン・ソース電流（Ｉｄｓｐ２）が減少するため図２のＡ点の電位は下降する。

以上の動作を定常的に繰り返すことによって、図２のＡ点の電位は入力端子ＩＮＰの電位と同電位となる。

同様に、図２の演算増幅回路Ｏｐ２とＮＭＯＳトランジスタＭＮ３と抵抗Ｒはボルテージフォロワを構成している。

そのため図２のＢ点の電位は入力端子ＩＮＮの電位と同電位となる。Ａ点とＢ点の電位差は抵抗Ｒの両端の電位差Ｖｒ、Ａ点の電位をＶａ、Ｂ点の電位をＶｂとすると以下の（５）式に示す関係が成り立つ。

つまり、入力端子ＩＮＰと入力端子ＩＮＮの電位差がＲ×Ｉｌｉｍｉｔを越えない限り、以下の（６）式に示すように、ＰＭＯＳトランジスタＭＰ２のドレイン・ソース電流Ｉｄｓｐ２は入力信号ＩＮＰとＩＮＮに連動して線形に動作し、入力端子ＩＮＰとＩＮＮの電位差がＲ×Ｉｌｉｍｉｔを越えた場合は、以下の（７）式に示すように、ＰＭＯＳトランジスタＭＰ２のドレイン・ソース電流Ｉｄｓｐ２はＩｌｉｍｉｔとなる。

このことは入力信号ＩＮＰとＩＮＮの電位差に対し制限を施し、抵抗Ｒによって電流に変換したことと同じである。

次に、本実施の形態に係る一定振幅制限半波整流回路２００の一方の入力端子ＩＮＰと他方の入力端子ＩＮＮの電位がＩＮＰ≦ＩＮＮの条件下での動作について説明する。

前述した如く、演算増幅回路Ｏｐ１とＰＭＯＳトランジスタＭＰ４と抵抗Ｒはボルテージフォロワ回路を構成している。従って、入力端子ＩＮＰの電位の変化に追従して図２のＡ点の電位は変化する。

同様に、演算増幅回路Ｏｐ２とＮＭＯＳトランジスタＭＮ３と抵抗Ｒはボルテージフォロワを構成しているため、入力端子ＩＮＮの電位の変化に追従して図２のＢ点の電位は変化する。つまり、ＩＮＰ＝ＩＮＮとなった時、Ｖａ＝Ｖｂとなり、抵抗Ｒに流れる電流（ＰＭＯＳトランジスタＭＰ２のドレイン・ソース電流Ｉｄｓｐ２）は０となる。

ここで、Ｉｄｓｐ２＝０であると前述の（５）式に示す関係から、ＩＮＰ＜ＩＮＮとなっても、Ｖａ＝Ｖｂのままとなる。よって、ＩＮＰとＶａ、ＩＮＮとＶｂの関係は以下の通りとなる。
ＩＮＰ＝Ｖａ、ＩＮＮ＝Ｖｂ （ＩＮＰ≧ＩＮＮ）・・・（８）
Ｖａ＝Ｖｂ （ＩＮＰ＜ＩＮＮ）・・・（９）
また、入力端子ＩＮＰと入力端子ＩＮＮの電位の大小関係に依らず、前述した如く、ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ３はカレントミラー構成であるから、ＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ３はそのドレイン電位が同じであれば同じドレイン・ソース電流を流す。ＰＭＯＳトランジスタＭＰ３とＰＭＯＳトランジスタＭＰ５は、ＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ４と同様にソースフォロワを構成しており、更にＰＭＯＳトランジスタＭＰ５のゲート電位はＰＭＯＳトランジスタＭＰ４と共通である。

従って、ＰＭＯＳトランジスタＭＰ３のドレイン電位はＰＭＯＳトランジスタＭＰ２のドレイン電位と同じになり、ＰＭＯＳトランジスタＭＰ３のドレイン・ソース電流もＰＭＯＳトランジスタＭＰ２のドレイン・ソース電流と同じになる（Ｉｏｕｔ＝Ｉｄｓｐ２）ため、出力電流として取り出せる。

次に、本実施の形態に係る一定振幅制限半波整流回路２００の動作を図１〜図３を用いて簡単に説明する。

入力端子ＩＮＰ、ＩＮＮには差動増幅回路１００〜１０３の出力端子が接続されているため、入力端子ＩＮＰ、ＩＮＮには差動信号が入力される。

図３の区間１では、入力信号振幅はＲ×Ｉｌｉｍｉｔ以下である。従って、ＩＮＰ＞ＩＮＮの条件ではＶａ＝ＩＮＰ、Ｖｂ＝ＩＮＮとなり、ＩＮＰ＜ＩＮＮの条件ではＶａ＝Ｖｂとなる。よって、図３に示す波形の如く、Ｖａ及びＶｂは半波整流波形となる。

一方、区間２では、ＩＮＰ＜ＩＮＮの条件ではＶａ＝Ｖｂとなるため、半波整流波形となるのは区間１と同じである。しかし、ＩＮＰ＞ＩＮＮの条件で、かつＩＮＰ−ＩＮＮ≧Ｒ×Ｉｌｉｍｉｔの時はその振幅が制限される。これにより、Ｉｄｓｐ２は以下の（１０）式に示すようになるため、最終出力Ｉｏｕｔは図３の電圧波形を電流波形に置き換えたものとして出力される。

ここで、例えば、電流源Ｉ１、Ｉ２として図４に示すような温度無依存のバンドギャップ電圧を用いれば、電流源Ｉ１、Ｉ２により抵抗ＲＩの変動に依存した電流を生成することは容易に実現できる。このように、電流源Ｉ１、Ｉ２で抵抗ＲＩの変動に依存した電流を生成することにより、Ｒ×Ｉｌｉｍｉｔを温度、電源、プロセスに無依存にすることが可能である。従って、制限振幅値（Ｒ×Ｉｌｉｍｉｔ）は温度、電源、プロセスに無依存となり、出力電流Ｉｏｕｔも温度、電源、プロセスに無依存となる。

次に、図１を用いて本実施の形態に係る信号強度検出回路１０の全体動作を説明する。

まず差動増幅回路１００〜１０３について簡単に説明する。

差動増幅回路１００〜１０３は、差動演算増幅回路と抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４によって構成される。その動作は一般的な演算増幅回路の抵抗帰還型負帰還構成の動作と同じである。従って、抵抗Ｒ１＝Ｒ３、抵抗Ｒ２＝Ｒ４とすれば、差動増幅回路１００〜１０３の各々の利得は抵抗Ｒ１と抵抗Ｒ２の比（Ｒ２／Ｒ１）となる。

ここで、一般に信号強度検出回路１０を１チップに集積して形成した場合、集積回路内部に実現される素子の相対精度は高いため、Ｒ２／Ｒ１は温度変動、電源変動、プロセス変動に依らず一定となる。つまり、図１の差動増幅回路１００〜１０３の利得Ａ（ｄＢ）はそれぞれ２０×ｌｏｇ（Ｒ２／Ｒ１）となり、差動増幅回路１００〜１０３が４段接続されているため、その総合利得は温度変動、電源変動、プロセス変動に依らず一定となる。

一定振幅制限半波整流回路２００〜２０３は、前述した如く入力された差動交流信号を半波整流すると同時に振幅制限を施し、電圧電流変換した後、出力する。更にその振幅制限値は、温度変動、電源変動、プロセス変動に依らず一定である。

加算器は、一定振幅制限半波整流回路２００〜２０３の出力電流を加算し、抵抗Ｒｏｕｔに流すことによって、出力電圧として受信強度を得るものである。

次に、信号の流れに沿って全体動作を説明する。

差動増幅回路１００の入力端子ＩＮＰ、ＩＮＮに入力された差動交流信号は、差動増幅回路１００によってＲ２／Ｒ１倍となる。更に、差動増幅回路１０１によって（Ｒ２／Ｒ１）＾２倍となり、以下同様に増幅され、最終的には差動増幅回路１０３によって（Ｒ２／Ｒ１）＾４倍となる。つまり、利得をＡ（ｄＢ）、入力差動振幅をＶｉｎとすると、Ａ（ｄＢ）は以下の（１１）式に示すように求められ、各差動増幅回路１００〜１０３の出力は以下の（１２）〜（１５）式に示すように求められる。

ここで前述した如く、一定振幅制限半波整流回路２００〜２０３の出力電流は図２のＡ点とＢ点の電位差の変化を抵抗Ｒで電流に変換したものであるので、加算器の出力電流は以下の（１６）式となる。

この加算器出力電流を抵抗Ｒｏｕｔで電圧変換した信号が、受信信号強度表示信号（ＲＳＳＩ）となるので、（１７）式に示すように求められる。

今、４段目の差動増幅回路出力が丁度制限振幅値（Ｒ×Ｉｌｉｍｉｔ）になる入力信号Ｖｉｎ（４）を入力したとすると、その時に出力されるＲＳＳＩ（４）は以下の（１８）式となる。

同様に、３段目の増幅回路出力が丁度制限振幅値になる入力信号Ｖｉｎ（３）を入力した時に出力されるＲＳＳＩ（３）は以下の（１９）式となる。

この入力信号Ｖｉｎ（３）と入力信号Ｖｉｎ（４）には以下の（２０）式の関係が成り立つ。

よって、ＲＳＳＩ（３）は以下の（２１）式のようになる。

よって、ＲＳＳＩ（３）−ＲＳＳＩ（４）は以下の（２２）式のようになる。

今、図５のように入力信号Ｖｉｎを対数特性で横軸とし、縦軸を線形特性のＲＳＳＩ出力とした場合の特性を考えると、２０・ｌｏｇ（Ｖｉｎ（ｎ−１）／Ｖｉｎ（ｎ））＝Ａであるからその特性の傾き（slope）は以下の（２３）式のように表せる。

ここで、

であるから、ＲＳＳＩ（３）とＲＳＳＩ（４）の間の傾きSlope（４）は以下（２５）式のようになる。

上記傾き（slope）の式から明らかなように、ＲＳＳＩ出力特性は差動増幅回路の利得Ａ及び飽和振幅制限値（Ｉｌｉｍｉｔ×Ｒｏｕｔ）に依存する。しかし、本発明では利得及び振幅制限値共に、温度変動、電源変動、プロセス変動に依存しないため、温度変動、電源変動、プロセス変動が発生してもＲＳＳＩ出力特性の傾きが変動しなくなる。

以上のように、本実施の形態によれば、ＲＳＳＩ出力特性の傾きが温度変動、電源変動、プロセス変動に応じてフィードバック制御を行なって利得等を補正する必要がなため、速やかに信号強度が検出できる。

また、例えば、受信信号の変調方式が振幅変調信号（ＡＳＫ信号など）のように信号強度が時間に応じて変化する信号の信号強度を検出する場合、従来の信号強度検出回路では、各増幅回路の利得の補正等の振幅制御を行なう制御応答時間を受信信号の変調周波数より十分短くする必要があるが、各増幅回路毎に受信信号強度を積分した結果を以って振幅制御を行なうため、制御応答時間の短縮が困難であり、信号強度の検出精度が低下する場合がある。これに対して本実施の形態に係る信号強度検出回路１０は、制御応答時間が必要ないため、信号強度を精度良く検出することができる。

また、本実施の形態では、４つの差動増幅回路を直列に接続した場合について説明したが、本発明はこれに限定されるものではなく、差動増幅回路がＮ段接続（Ｎ≧２）された場合でも同様に適用可能である。この場合も、本実施の形態と同様の効果を奏することができる。

その他、本実施の形態で説明した信号強度検出回路１０の構成（図１参照。）、電圧制限半波整流回路２１０の構成（図２参照。）、電流源Ｉ１の構成（図４参照）は、一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

また、本実施の形態で説明した入力信号及び出力信号の波形（図３参照。）も一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

実施の形態に係る信号強度検出回路の構成を示す回路図である。 実施の形態に係る電圧制限半波整流回路の構成を示す回路図である。 実施の形態に係る電圧制限半波整流回路に入力する入力信号及び出力される出力信号の波形を示す波形図である。 実施の形態に係る電流源の構成を示す回路図である。 入力信号ＶｉｎとＲＳＳＩの関係を示すグラフである。

符号の説明

１０ 信号強度検出回路
１００、１０１、１０２、１０３ 差動増幅回路（増幅手段）
２１０ 電圧制限半波整流回路（整流手段）
３００ 加算器（検出手段）

Claims (3)

1. 各々直列に接続され、入力した信号の振幅を所定の利得で増幅して出力する複数の増幅手段と、
   各々前記増幅手段の出力側に接続され、各増幅手段により増幅された信号を当該信号の振幅が所定の振幅を超えないように整流する複数の整流手段と、
   各整流手段により整流された信号の振幅に基づいて前記入力した信号の強度を検出する検出手段と、
   を備えた信号強度検出回路。
2. 前記整流手段は、電圧が印加される方向に２つのボルテージフォロワ回路が直列に接続された回路を含み、当該２つのボルテージフォロワ回路によって前記増幅手段により増幅された信号を半波整流する
   請求項１記載の信号強度検出回路。
3. 前記整流手段は、前記ボルテージフォロワ回路にＭＯＳトランジスタがソースフォロワ構成で設けられ、当該ＭＯＳトランジスタの飽和領域を用いて前記増幅手段により増幅された信号の振幅が一定の振幅を超えないように整流する
   請求項２記載の信号強度検出回路。

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