KR100192582B1 - 반도체 메모리장치의 입력보호회로 및 입력보호방법 - Google Patents

반도체 메모리장치의 입력보호회로 및 입력보호방법 Download PDF

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Abstract

[청구범위에 기재된 발명이 속하는 기술 분야]
본 발명은 반도체 메모리장치의 입력보호회로 및 입력보호방법에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
전압보정되지 않는 전압범위를 포함하여 음전압레벨을 보정하기 위하함.
[발명의 해결방법의 요지]
전원전압단자와 입력노드사이에 엔모오스 트랜지스터를 연결하고 게이트전압으로 상기 엔-모오스 트랜지스터의 드레시홀드전압레벨에 해당하는 전압을 인가하였다. 이로써 입력노드전압레벨이 음전압레벨로 강하할 때 즉각적으로 상기 입력노드전압을 보정하는 입력보호회로가 구현된다.
[발명의 중요한 용도]
입력버퍼로 전달되는 외부신호의 변동을 즉각적으로 보정하므로서 종래보다 훨씬 안정적으로 동작하는 버퍼를 구현하게 되고 이에 따라 신뢰성 있는 반도체 메모리장치를 얻을 수 있게 된다.

Description

반도체 메모리장치의 입력보호회로 및 입력보호방법
제1도는 종래기술에 의한 입력보호회로를 보여주는 회로도.
제2도는 종래기술에 의한 또 다른 입력보호회로를 보여주는 회로도.
제3도는 본 발명에 의한 입력보호회로의 일실시예를 보여주는 회로도.
제4도는 본 발명에 의한 입력보호회로의 다른 실시예를 보여주는 회로도.
제5도는 본 발명에 대한 동작특성을 나타내는 개념도.
제6도는 제2도와 제4도의 입력단자의 전압레벨변화를 보여주는 파형도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 메모리외부에서 전달되는 외부신호를 메모리내부로 입력되기 직전에 안정적으로 만들어주는 입력보호회로 및 그에 따른 입력보호방법에 관한 것이다.
통상적인 반도체 메모리장치에 있어서, 메모리내부와 메모리외부에서 유통되는 신호들의 호환성을 만족시키기 위하여 메모리외부의 레벨신호를 메모리내부에 적합한 레벨신호로 버퍼링(buffering)하는 입력버퍼가 필수적으로 탑재되고 있다. 메모리외부의 인쇄회로기판(PCB : printed circuit board)에서 발생되는 입력신호중 기준전압 예컨대 접지전압보다 낮은 네가티브입력(negative input)과 입력신호의 링잉(ringing)현상은 상기한 입력버퍼의 오동작을 유발하고 동작속도를 지연시키는 것과 같은 문제점을 유발한다. 상술한 문제점을 방지하기 위한 입력보호회로(input protection circuit)에 대한 관심도가 점차 증가하고 있다.
제1도 및 제2도는 종래에 사용된 입력보호회로들을 나타내는 회로도이다.
제1도를 참조하면, 입력보호회로는 입력버퍼(2)의 입력단인 노드N1과 기준전압 VSS사이에 역방향으로 접속된 다이오드(4)로 구성된다. 제2도를 참조하면, 또 다른 입력보호회로는 입력버퍼의 입력노드 N1과 기준전압 VSS 사이에 다이오드접속된 엔모오스 트랜지스터(60로 구성된다.
상술한 구성을 가지는 제1도 및 제2도에 나타난 종래의 입력보호회로는 노드 N1의 전압레벨이 기준전압레벨이하로 떨어지지 않게 클램프(clamp)하는 기능을 수행하도록 설계되었다. 즉, 상기 다이오드(4) 및 엔모오스 트랜지스터(6)와 접속된 노드 N1의 전압레벨이 기준전압 VSS레벨이하로 강하되면 기준전압단자에서 전하를 공급하여 상기 노드 N1의 전압을 보정하게 된다.
그러나, 상기 제1도 및 제2도와 같은 회로에서 다이오드(4) 및 엔모오스 트랜지스터(6)가 도통되어 보정동작을 수행하려면 노드 N1의 전압이 소정의 전압레벨이하이어야 한다. 즉, 제1도의 회로도에서 노드 N1의 전압이 기준전압 VSS보다 다이오드(4)의 드레시홀드전압만큼 낮을때 비로소 상술한 보정동작을 수행하게 된다. 또, 제2도에서와 같은 회로에서는 노드 N1의 전압과 엔모오스 트랜지스터(6)의 게이트전압과의 전압차이인 VGS가 상기 엔모오스 트랜지스터(6)의 드레시홀드전압(threshold voltage)이상이어야 된다. 예를 들어, 상기 다이오드(4) 및 엔모오스 트랜지스터(6)의 드레시홀드전압이 0.7볼트라면, 노드 N1의 전압이 -0.7볼트이하이어야 보정동작을 수행하게 되고 노드 N1으로 입력되는 전압레벨이 -0.7~0볼트일때는 상술한 보정동작을 수행하지 못하게 된다.
따라서 본 발명의 목적은 입력전압레벨이 기준전압이하일때 상기 입력 전압레벨을 감지하여 즉각적으로 보정하는 반도체 메모리장치를 제공함에 있다.
본 발명의 다른 목적은 입력전압레벨이 기준전압이하일때 상기 입력전압레벨을 감지하여 즉각적으로 보정하는 반도체 메모리장치의 입력보호방법을 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명에 따라, 입력버퍼를 구비한 반도체 메모리장치의 입력보호회로는; 내부전원전압과 기준전압사이에 저항과 엔모오스 트랜지스터의 채널이 직렬로 연결되고 상기 엔모오스 트랜지스터의 게이트와 드레인이 상기저항의 일단에 공통으로 접속되는 노드를 통해 일정한 기준설정전압을 출력하는 기준설정전압 공급부와, 상기 입력버퍼의 입력단의 전압레벨이 상기 기준전압보다 낮은 전압레벨로 되어지는 경우에 상기 일정한 기준설정전압에 응답하여 외부전원전압을 상기 입력버퍼의 입력단으로 공급하여 상기 입력단의 전압레벨을 보정하는 엔모오스 트랜지스터를 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 이용하여 상세히 설명한다.
본 발명의 실시예를 설명하는데 있어서 종래도면과 동일한 구성 및 동일동작을 하는 회로 및 소자에 있어서는 종래와 동일한 참조부호 및 동일참조번호를 사용하였다.
제3도는 본 발명의 구성의 일실시예를 보여주는 입력보호회로이다.
제3도를 참조하면, 외부전원공급단자 XVCC와 입력버퍼(2)의 입력노드 N1사이에 엔모오스 트랜지스터(12)의 채널이 접속된다. 또한, 내부전원전압 IVCC와 기준전압 VSS사이에 저항(8)과 엔모오스 트랜지스터(10)의 채널이 접속된다. 상기 엔모오스 트랜지스터(10)의 게이트는 자신의 드레인과 다이오드접속된다. 직렬접속된 저항(8)의 일단과 엔모오스 트랜지스터(10)의 드레인 사이에 존재하는 노드 N2는 상기 엔모오스 트랜지스터(12)의 게이트에 접속된다.
상술한 구성을 가지는 입력보호회로에서 상기 저항(8)의 저항치를 적절히 조치함으로써 노드 N2의 기준설정 전압레벨 Vref이 결정된다. 즉 노드 N2에서는 항상 일정한 전압레벨을 유지하도록 설계되어 있다. 노드 N2의 전압은 엄밀하게는 엔모오스 트랜지스터(12)의 기준전압 VSS보다 드레시홀드전압만큼 높게 인가되도록 설계되어 있다. 따라서 상기 노드 N1의 전압레벨이 미리 설정된 전압레벨인 0볼트이하의 제1로직으로 되면 상기 엔모오스 트랜지스터(12)의 게이트와 소오스간의 전압차가 상기 엔모오스 트랜지스터(12)의 드레시홀드전압이상이 되므로 상기 엔모오스 트랜지스터(12)는 도통된다. 이에 따라 외부전원전압 XVCC는 엔모오스 트랜지스터(12)의 드레인-소오스 채널을 경유하여 노드 N1로 전달되므로 상기 노드 N1의 음전압레벨은 보정된다. 상기에서 제1로직이란 논리'로우'로서 통상 0볼트 이하의 전압을 말한다.
제4도는 본 발명의 다른 실시예를 보여주는 입력보호회로의 회로도이다.
직렬접속된 저항(8)과 엔모오스 트랜지스터(10)사이에 접속된 엔모오스 트랜지스터(9)를 제외하면 제4도의 회로구성은 제3도와 동일하다. 상기 엔모오스 트랜지스터(9)의 게이트는 상기 입력버퍼(2)의 출력단자에 접속된다.
제4도에서 특징적으로 부가된 엔모오스 트랜지스터(9)는 입력버퍼의 출력단신호를 게이트단자로 입력하므로 상기 출력단신호의 레벨에 따라 도통유무가 결정된다. 상기와 같이 엔모오스 트랜지스터(9)를 접속한 이유는 상기 입력보호회로를 활성화시에만 동작하도록 하기 위해서이다. 결국, 비활성화시에 상기 엔모오스 트랜지스터(9)는 비도통되어 노드 N2에는 전압이 인가되지 않으므로 상술한 보정동작을 수행하지 않게 된다. 이에 따라 비활성화시의 전류소비를 줄이게 된다.
제5도는 노드 N1에 전압이 보정되는 개념을 나타내는 개념도이다. 즉, 입력전압이 0볼트보다 낮은 전압일때 상기 제3도 및 제4도에 있는 엔모오스 트랜지스터(12)의 게이트와 소오소의 전압차이인 VGS는 상기 엔모오스 트랜지스터(12)의 드레시홀드전압이상이 되어 도통된다. 이에 따라 노드 N1의 전압은 보정된다.
제6도는 종래와 본 발명에 따른 노드 N1의 전압변화파형도이다.
제6도에 나타난 바와 같이 본 발명에 의한 입력보호회로를 사용하면 노드 N1의 급격한 전압강하를 보정할 수 있게 된다.
결국 종래에는 기준전압에서 공급되는 전압으로 상기 입력노드 N1의 전압강하를 보정하였으나, 본 발명에서는 상기 기준전압이상의 전압으로 노드 N1의 전압을 보정하는 새로운 방법을 도입하였다. 이로 인해 노드 N1의 전압이 음전압레벨로 강하될 때 즉각적으로 보정하는 회로가 구현된다.
표 1은 본 발명의 회로구성으로 인하여 효과를 검증하는 시뮬레이션결과를 나타내었다.
표 1에 나타난 바와 같이 네가티브피크레벨에서 0.72볼트만큼의 이득을 얻을 수 있고, 더불어 포지티브피크레벨도 0.39볼트만큼의 이득을 얻게 되었다. 상기 시뮬레이션은 HSPICE를 사용하였고 XVCC와 온도가 각각 5볼트 및 섭시 25도에서 실시한 결과이다. 상기의 회로구성을 가짐으로써 종래와 비교해서 훨씬 안정적인 신호를 입력하므로써 오동작을 격감시키는 신뢰성있는 반도체 메모리장치가 구현된다.

Claims (2)

  1. 입력버퍼를 구비한 반도체 메모리장치의 입력보호회로에 있어서 : 내부전원전압과 기준전압사이에 저항과 엔모오스 트랜지스터의 채널이 직렬로 연결되고 상기 엔모오스 트랜지스터의 게이트와 드레인이 상기 저항의 일단에 공통으로 접속되는 노드를 통해 일정한 기준설정전압을 출력하는 기준설정전압 공급부와, 상기 입력버퍼의 입력단의 전압레벨이 상기 기준전압보다 낮은 전압레벨로 되어지는 경우에 상기 일정한 기준설정전압에 응답하여 외부전원전압을 상기 입력버퍼의 입력단으로 공급하여 상기 입력단의 전압레벨을 보정하는 엔모오스 트랜지스터를 가짐을 특징으로 하는 입력보호회로.
  2. 제1항에 있어서, 상기 기준설정전압 공급부가, 상기 저항과 엔모오스 트랜지스터 사이에 연결되며 상기 입력버퍼의 출력단전압레벨을 게이트전압으로 입력하는 엔모오스 트랜지스터를 더 구비하여 상기 입력버퍼의 활성화 상태에서만 상기 기준설정전압이 출력되게 함을 특징으로 하는 입력보호회로.
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