JP2001056669A - 定電流出力用ドライバ - Google Patents

定電流出力用ドライバ

Info

Publication number
JP2001056669A
JP2001056669A JP2000008208A JP2000008208A JP2001056669A JP 2001056669 A JP2001056669 A JP 2001056669A JP 2000008208 A JP2000008208 A JP 2000008208A JP 2000008208 A JP2000008208 A JP 2000008208A JP 2001056669 A JP2001056669 A JP 2001056669A
Authority
JP
Japan
Prior art keywords
constant current
effect transistor
field
voltage
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000008208A
Other languages
English (en)
Inventor
Tadao Akamine
忠男 赤嶺
Yoshihide Kanakubo
圭秀 金久保
Tatsuya Kitsuta
達也 橘田
Yasuhiro Omoya
靖弘 母家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2000008208A priority Critical patent/JP2001056669A/ja
Priority to US09/493,773 priority patent/US6469405B1/en
Publication of JP2001056669A publication Critical patent/JP2001056669A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3283—Details of drivers for data electrodes in which the data driver supplies a variable data current for setting the current through, or the voltage across, the light-emitting elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
    • H05B45/60—Circuit arrangements for operating LEDs comprising organic material, e.g. for operating organic light-emitting diodes [OLED] or polymer light-emitting diodes [PLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/06—Passive matrix structure, i.e. with direct application of both column and row voltages to the light emitting or modulating elements, other than LCD or OLED
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/041—Temperature compensation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3216—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using a passive matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/66—Transforming electric information into light information
    • H04N5/70—Circuit details for electroluminescent devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/12—Picture reproducers
    • H04N9/30—Picture reproducers using solid-state colour display devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
    • Y02B20/30—Semiconductor lamps, e.g. solid state lamps [SSL] light emitting diodes [LED] or organic LED [OLED]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

(57)【要約】 【課題】 オーバーシュートの発生をより少なくするこ
とが可能な定電流出力用ドライバを提供する。 【解決手段】 ゲートＧに一定電圧を印加することで定
電流ＦＥＴ５０を定電流素子として機能させる。そし
て、定電流ＦＥＴ５０と出力端子ＯＵＴとの間にスイッ
チング素子を配置せず、定電流ＦＥＴ５０と電源ＶＤＤ
との間にスイッチＦＥＴ４０を配置する。そして、スイ
ッチＦＥＴ４０のオン・オフ動作に連動してオフ・オン
動作するスイッチＦＥＴ６０を、出力端子ＯＵＴとグラ
ンド間に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は定電流出力用ドライ
バに係り、例えば、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉ
ｎｅｓｃｅｎｔ）パネルなどの発光素子を発光させるた
めの定電流出力用ドライバに関する。
【０００２】
【従来の技術】発光ダイオード（ＬＥＤ）や有機ＥＬ
（有機ＬＥＤとも呼ばれる）は、比較的大量の高輝度の
光を自ら発光するために高い視認性が得られることや、
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
液晶などに比べて表示速度が速く、残像が残りにくいこ
とから、直視表示装置や虚像表示装置等の表示装置にお
ける画像源として広く普及しつつある。これらＬＥＤや
有機ＥＬを使用した表示パネルは電流駆動形であるた
め、その駆動装置において定電流出力用ドライバが使用
されている。
【０００３】図２２は、このような有機ＥＬを使用し
た、従来の表示装置の構成を表したものである。
【０００４】この図２２に示すように、有機ＥＬ表示装
置は、有機ＥＬパネル１と、走査回路２と、ドライブ回
路３と、走査回路２とドライブ回路３のスイッチングを
制御する図示しない発光制御回路を備えている。
【０００５】有機ＥＬパネル１は、単純マトリクス（格
子）状に配置された陽極線Ａ１〜Ａｍと陰極線Ｂ１〜Ｂ
ｎ、及び、この格子状に配置した陽極線と陰極線の各交
点位置に接続された有機ＥＬ素子 Ｅ１１〜Ｅｍｎを備
えている。そして、陰極線Ｂ１〜Ｂｎが走査回路５１に
接続され、陽極線Ａ１〜Ａｍがドライブ回路３に接続さ
れている。
【０００６】走査回路２は、スイッチＳ２１〜Ｓ２ｎを
備えており、一定時間間隔で順次アース端子側へ切り換
えながら陰極線Ｂ１〜Ｂｎを順次アース電位（０Ｖ）と
することで走査するようになっている。
【０００７】ドライブ回路３は、スイッチＳ３１〜Ｓ３
ｍと、電源ＶＤＤに接続される定電流素子Ｃ３１〜Ｃ２
ｍを備えている。そして、陰極線走査回路２の走査に同
期させながら各スイッチＳ３１〜Ｓ３ｍをオン・オフ制
御することによって、陽極線Ａ１〜Ａｍを定電流素子Ｃ
３１〜Ｃ３ｍに接続し、所望交点位置の有機ＥＬに駆動
電流を供給して発光させるようになっている。
【０００８】なお、図２２では、陰極線を走査し、陽極
線をドライブする場合を示しているが、陽極線を走査し
陰極線をドライブする構成としても同様である。
【０００９】いま、図示するように、走査回路２のスイ
ッチＳ２２がアース側に接続されて陰極線Ｂ２の列が走
査されているものとする。このタイミングにおいて、ド
ライブ回路３のスイッチＳ３１、Ｓ３３を定電流素子Ｃ
３１、Ｃ３３側に切り換える（オンにする）と、発光素
子Ｅ１２、Ｅ３２に電流Ｉ１２、Ｉ１３が流れて、発光
することになる。
【００１０】なお、走査中の陰極線Ｂ２以外の他の陰極
線Ｂ１、Ｂ３〜Ｂｎには電源電圧と同電位の逆バイアス
電圧ＶＣＣを印加してやることにより、誤発光が防止さ
れるようになっている。
【００１１】このような陰極線Ｂ１〜Ｂｎの走査と、陽
極線Ａ１〜Ａｍのドライブを高速で繰り返すことによっ
て任意の位置の有機ＥＬを発光させるとともに、各有機
ＥＬが画面全体のなかで同時に発光しているように表示
される。
【００１２】その際、有機ＥＬの配線距離の差によっ
て、各有機ＥＬを流れる電流値に差が生じて発光量が不
均一になることを防止するために、各陽極線Ａ１〜Ａｍ
をスイッチＳ３１〜Ｓ３ｍを介して定電流源としての定
電流素子Ｃ３１〜Ｃ３ｍに接続されるようになってい
る。
【００１３】図２３は、このような定電流素子および、
定電流素子と陽極線との接・断を行うスイッチからなる
従来の定電流出力用ドライバを、エンハンスメント型の
ＭＯＳＦＥＴ（金属酸化物電界効果トランジスタ）で構
成した場合に考えられる未公知の構成を表したものであ
る。
【００１４】この図２３に示すように、定電流出力用ド
ライバとしては、定電流素子として機能するｐチャネル
のＭＯＳＦＥＴ４と、スイッチング素子として機能する
ｐチャネルのＭＯＳＦＥＴ５、ｎチャネルのＭＯＳＦＥ
Ｔ６が直列に接続されている。 そして、ＭＯＳＦＥＴ
４のドレインには電源電圧ＶＤＤが印加され、ゲートに
は定電流を出力するために常時一定の電圧ＶＧＣが印加
されている。
【００１５】ＭＯＳＦＥＴ５、６の両ゲートには入力端
子ＩＮが接続され、ＭＯＳＦＥＴ５のソースとＭＯＳＦ
ＥＴ６のドレインには出力端子ＯＵＴが接続され、出力
端子ＯＵＴには有機ＥＬパネルの陽極線が接続されるよ
うになっている。
【００１６】このようにＭＯＳＦＥＴで構成した定電流
出力用ドライバによれば、入力端子に供給されるスイッ
チング信号がオフ（ハイレベル）からオン（ロウレベ
ル）にが変わると、ＭＯＳＦＥＴ６がオンからオフに変
わり、ＭＯＳＦＥＴ５がオフからオンに変わる。これに
よりＭＯＳＦＥＴ６を介してグランドに接続されていた
出力端子ＯＵＴは、ＭＯＳＦＥＴ５を介して定電流素子
であるＭＯＳＦＥＴ４に接続され、定電流が出力される
ことになる。
【００１７】図２５は、有機ＥＬを使用してカラー表示
する表示装置の構成を表したものである。
【００１８】この図２５に示されるように、カラー表示
する有機ＥＬパネル１は、単色の場合に比べて３倍の陽
極線Ａ１〜Ａｓ（ｓ＝３ｍ）が配線され、ドライブ回路
に接続するための陽極端子Ａ１〜Ａｓが配置されてい
る。
【００１９】このカラー表示用の有機ＥＬパネル１は、
図示しないが図２２と同様に、陽極線Ａ１、Ａ４、…Ａ
ｓ−２と、各陰極線Ｂ１〜Ｂｎとの交点位置には、赤
（Ｒ）用の有機ＥＬが接続され、陽極線Ａ２、Ａ５、…
Ａｓ−１と、各陰極線Ｂ１〜Ｂｎとの交点位置には、緑
（Ｇ）用の有機ＥＬが接続され、陽極線Ａ３、Ａ６、…
Ａｓと、各陰極線Ｂ１〜Ｂｎとの交点位置には、赤
（Ｒ）用の有機ＥＬが接続されている。
【００２０】これら、Ｒ用、Ｇ用、Ｂ用の発光素子は、
発光する場合に最適な定電流値がそれぞれ異なってい
る。このため、図２５に示すように、従来のカラー表示
用有機ＥＬパネル１を駆動するドライブ回路としては、
異なる３種類の定電流値を出力するＲ用ドライブ回路３
Ｒと、Ｇ用ドライブ回路３Ｇと、Ｂ用ドライブ回路３Ｂ
とが使用されている。各ドライブ回路３Ｒ、３Ｇ、３Ｂ
は、それぞれｍ個（ｓ／３個）の定電流出力部とｍ個の
定電流出力端子Ｏ１〜Ｏｍを備えている。
【００２１】そして、図２５に示すように、Ｒ用ドライ
ブ回路３Ｒの各出力端子Ｏ１〜Ｏｍは、２つ置きに配置
されているＲ用有機ＥＬを駆動するために、カラー表示
用有機ＥＬパネル１の陽極端子Ａ１、Ａ４、…Ａｓ−２
が接続されている。同様に、Ｇ用ドライブ回路３ＧＲの
各出力端子Ｏ１〜Ｏｍは、カラー表示用有機ＥＬパネル
１の陽極端子Ａ２、Ａ５、…Ａｓ−１２が接続され、Ｂ
用ドライブ回路３Ｂの各出力端子Ｏ１〜Ｏｍは陽極端子
Ａ３、Ａ６、…Ａｓが接続されている。
【００２２】
【発明が解決しようとする課題】このように、従来の定
電流出力用ドライバを図２３に示すようにＭＯＳＦＥＴ
で構成した場合、定電流素子の使用によって各有機ＥＬ
素子に流れる電流をほぼ一定にすることができる。
【００２３】しかし、従来の定電流出力用ドライバには
以下のような課題が有る。
【００２４】第1の課題は、従来の各定電流出力用ドラ
イバの出力端子ＯＵＴから出力される電流にはオーバー
シュートが発生し、実際には所定電流以上の電流が発光
素子に流れる瞬間が存在してしまうということである。
【００２５】図２４は、図２３の定電流出力用ドライバ
における出力電流のシミュレーション結果を表したもの
である。この図２４に示されるように、定電流出力がオ
ンとなった瞬間に矢印Ａに示す大きな電流が流れ、定電
流出力がオフとなった瞬間にも矢印Ｂに示す大きな電流
が流れる。
【００２６】ここで矢印Ａの電流は、図２３のＭＯＳＦ
ＥＴ５がオフしている間にそのソースに充電された電荷
が、ＭＯＳＦＥＴ５がオンした瞬間に出力端子に流れた
ものである。この時同時にマイナス方向の電流も流れて
いるが前記した電流で打ち消され、ここでは見えていな
い。このマイナス方向の電流は、ＭＯＳＦＥＴ５とＭＯ
ＳＦＥＴ６のゲート電圧ＩＮがＶＤＤからグランドに変
化したために、ゲート絶縁膜の容量を介して高周波成分
が流れたものである。
【００２７】矢印Ｂの電流は、ＭＯＳＦＥＴ５とＭＯＳ
ＦＥＴ６のゲート電圧ＩＮがグランドからＶＤＤに変化
したために、ゲート絶縁膜の容量を介して高周波成分が
流れたものである。
【００２８】なお、矢印Ｃに示すマイナス方向の電流
は、出力端子ＯＵＴに接続した有機ＥＬの容量成分に蓄
積された電荷がグランドに放電される電流で、異常なも
のではない。
【００２９】第２の課題は、以下のような課題である。
【００３０】有機ＥＬパネルを駆動する場合には、配線
抵抗が大きいため、図２２の有機ＥＬパネル１の面内で
の有機ＥＬ素子の位置による配線長の違いにより配線抵
抗が大きく異なるため、各定電流素子にかかる電圧も大
きく異なってくる。従ってドライブ回路３の定電流素子
には、出力電流値の電圧依存変化が非常に小さいことが
求められる。しかしながら、従来の定電流出力用ドライ
バを図２３に示すようにＭＯＳＦＥＴで構成した場合、
出力定電流値の電圧依存変化を小さくするためには、定
電流素子として機能するｐチャネルのＭＯＳＦＥＴ４の
ゲート長を大きくする必要があり、ドライブ回路３のＩ
Ｃチップサイズが増大する課題がある。
【００３１】第３の課題は、定電流出力ドライバの定電
流素子として図２３のようにＭＯＳＦＥＴを使用する
と、スイッチングノイズが定電流素子となるＭＯＳＦＥ
Ｔ４のゲート電位に影響を与え、定電流値が変動してし
まうことである。ドライバを複数使用する有機ＥＬパネ
ルを駆動する場合には、多くのノイズが様々なタイミン
グで入るためより大きな課題となる。
【００３２】第４の課題は、以下のような課題である。
【００３３】ＭＯＳＦＥＴには、温度変化によって出力
電流値が変化するという温度特性がある。また、定電流
ＦＥＴ５０から出力される電流値は、ゲート電圧の２乗
にほぼ比例する。
【００３４】このため、定電流ＦＥＴ５０のゲートＧ
に、温度変化にかかわらず常時一定電圧ＶＧＣを印加す
ると、温度変化によって出力電流が大きく変化してしま
いうという課題がある。
【００３５】第５の課題は、以下のような課題である。
【００３６】有機ＥＬを使用してカラー表示する場合
の、従来の定電流出力用ドライバーは、Ｒ用の発光素子
を駆動するｍ個の定電流出力部をＲ用ドライブ回路３Ｒ
にまとめて配置し、Ｇ用の発光素子を駆動するｍ個の定
電流出力部をＧ用ドライブ回路３Ｒにまとめて配置し、
Ｂ用の発光素子を駆動するｍ個の定電流出力部をＧ用ド
ライブ回路３Ｒにまとめて配置している。 一方、カラ
ー表示用有機ＥＬパネル１の各発光素子とその陽極端子
Ａ１〜Ａｓは、Ｒ、Ｇ、Ｂの順番に配置されている。
【００３７】このため、従来の表示装置においてカラー
表示用有機ＥＬパネル１にＲ用ドライブ回路３Ｒ、Ｇ用
ドライブ回路３Ｇ、Ｂ用ドライブ回路３Ｂを接続する場
合に、図２５に示されるように、配線同士が交差するた
め、多層配線にしなければならず、コストアップの原因
になっていた。
【００３８】また、カラー表示用有機ＥＬパネル１を、
ＣＯＧ（チップ・オン・グラス）実装とする場合には、
多層配線することが極めて困難であるため、実質的に図
２５に示す構成で表示装置をＣＯＧ実装することはでき
なかった。
【００３９】本発明は以上のような課題を解決するため
になされたもので、第1にはオーバーシュートの発生が
少ない、第２には出力定電流値の電圧依存変化が非常に
小さい、第３にはスイッチングノイズによる定電流性へ
の悪影響が少ない、第４には温度変化による出力電流値
の変化が少ない、第５にはカラー表示用の発光素子パネ
ルに対して単層配線により接続することが可能な、定電
流出力用ドライバを提供することを目的とする。
【００４０】
【課題を解決するための手段】請求項１に記載した発明
では、図１に概念的に示されるように、定電流を供給す
ることで発光素子を発光させる定電流出力用ドライバで
あって、定電流を出力する定電流出力素子（１００）
と、この定電流出力素子と電源（ＶＤＤ）間に配置され
て、前記電源と前記定電流出力素子との電気的な接続と
遮断を行う第１のスイッチング素子（１０１）と、前記
定電流出力素子の電流出力側と、間にスイッチング素子
を介さずに接続された第１の出力端子（１０２）と、を
定電流出力用ドライバに具備させて前記目的を達成す
る。
【００４１】請求項２に記載した発明では、図２に概念
的に示されるように、定電流を供給することで発光素子
を発光させる定電流出力用ドライバであって、定電流を
出力する定電流出力素子（１００）と、この定電流出力
素子と電源（ＶＤＤ）間に配置されて、前記電源と前記
定電流出力素子との電気的な接続と遮断を行う第１のス
イッチング素子（１０１）と、前記定電流出力素子の電
流出力側と第２の端子（１０４）との間に接続され、前
記第１のスイッチング素子のオン・オフ動作と連動して
オフ・オン動作をする第２のスイッチング素子（１０
３）と、前記定電流出力素子の電流出力側と前記第２の
スイッチング素子（１０３）との間にスイッチング素子
を介さずに接続された第１の出力端子（１０２）と、を
定電流出力用ドライバに具備させて前記目的を達成す
る。
【００４２】請求項３に記載した発明では、図３に例示
されるように、一定電圧（ＶＧＣ）がゲートに印加され
ることで定電流を出力する第１の電界効果トランジスタ
（５０）と、この第１の電界効果トランジスタと電源
（ＶＤＤ）間に配置されて、前記電源と前記第１の電界
効果トランジスタとの電気的な接続と遮断を行う、第２
の電界効果トランジスタ（４０）と、前記第１の電界効
果トランジスタの電流出力側と、間にスイッチング素子
を介さずに接続された第１の出力端子（ＯＵＴ）と、を
定電流出力用ドライバに具備させることで前記目的を達
成する。
【００４３】請求項４に記載した発明では、図４に例示
されるように、一定電圧（ＶＧＣ）がゲートに印加され
ることで定電流を出力する第１の電界効果トランジスタ
（５０）と、この第１の電界効果トランジスタと電源
（ＶＤＤ）間に配置されて、前記電源と前記第１の電界
効果トランジスタとの電気的な接続と遮断を行う、第２
の電界効果トランジスタ（４０）と、前記第1の電界効
果トランジスタの電流出力側に直列接に接続され、前記
第1の電界効果トランジスタのゲートに印加される一定
電圧とは異なる一定電圧（ＶＧＣ２）がゲートに印加さ
れる第３の電界効果トランジスタ（７０）と、前記第３
の電界効果トランジスタの電流出力側と、間にスイッチ
ング素子を介さずに接続された第１の出力端子（ＯＵ
Ｔ）と、を定電流出力用ドライバに具備させることで前
記目的を達成する。
【００４４】請求項５に記載した発明では、図５に例示
されるように、一定電圧（ＶＧＣ）がゲートに印加され
ることで定電流を出力する第１の電解効果トランジスタ
（５０）と、この第１の電解効果トランジスタと電源
（ＶＤＤ）間に配置されて、前記電源と前記第１の電解
効果トランジスタとの電気的な接続と遮断を行う、第２
の電解効果トランジスタ（４０）と、前記第２の電解効
果トランジスタと異なるチャネルを形成し、前記第１の
電解効果トランジスタの電流出力側と第２の端子（グラ
ンドが接続される端子）との間に接続され、前記第２の
電解効果トランジスタとゲートが入力端子（ＩＮ）に共
通接続された第３の電解効果トランジスタ（６０）と、
前記第１の電解効果トランジスタの電流出力側と前記第
３の電解効果トランジスタとの間にスイッチング素子を
介さずに接続された第１の出力端子（ＯＵＴ）と、を定
電流出力用ドライバに具備させることで前記目的を達成
する。
【００４５】請求項６に記載した発明では、図７に例示
されるように、一定電圧（ＶＧＣ）がゲートに印加され
ることで定電流を出力する第１の電界効果トランジスタ
（５０）と、この第１の電界効果トランジスタと電源
（ＶＤＤ）間に配置されて、前記電源と前記第１の電界
効果トランジスタとの電気的な接続と遮断を行う、第２
の電界効果トランジスタ（４０）と、前記第１の電界効
果トランジスタの電流出力側に直列に接続され、前記第
1の電界効果トランジスタのゲートに印加される一定電
圧とは異なる一定電圧（ＶＧＣ２）がゲートに印加され
る第３の電界効果トランジスタ（７０）と、前記第２の
電界効果トランジスタと異なるチャネルを形成し、前記
第３の電界効果トランジスタの電流出力側と第２の端子
（グランドが接続される端子）との間に接続され、前記
第２の電界効果トランジスタとゲートが入力端子（Ｉ
Ｎ）に共通接続された第４の電界効果トランジスタ（６
０）と、前記第３の電界効果トランジスタの電流出力側
と前記第４の電界効果トランジスタとの間にスイッチン
グ素子を介さずに接続された第１の出力端子（ＯＵＴ）
と、を定電流出力用ドライバに具備させることで前記目
的を達成する。
【００４６】請求項７に記載した発明では、図８に例示
されるように、電源（ＶＤＤ）と接続され、一定電圧
（ＶＧＣ）がゲートに印加されることで定電流を出力す
る第１の電界効果トランジスタ（５０）と、この第１の
電界効果トランジスタの電流出力側に直列に接続されて
スイッチングを行う第２の電界効果トランジスタ（４
０）と、前記第２の電界効果トランジスタの電流出力側
に直列に接続され、前記第1の電界効果トランジスタの
ゲートに印加される一定電圧とは異なる一定電圧（ＶＧ
Ｃ２）がゲートに印加される第３の電界効果トランジス
タ（７０）と、前記第２の電界効果トランジスタと異な
るチャネルを形成し、前記第３の電界効果トランジスタ
の電流出力側と第２の端子との間に接続され、前記第２
の電界効果トランジスタとゲートが入力端子（ＩＮ）に
共通接続された第４の電界効果トランジスタ（６０）
と、前記第３の電界効果トランジスタの電流出力側と前
記第４の電界効果トランジスタとの間にスイッチング素
子を介さずに接続された第１の出力端子（ＯＵＴ）と、
を定電流出力用ドライバに具備させることで前記目的を
達成する。
【００４７】請求項８に記載した発明では、図９に例示
されるように、電源（ＶＤＤ）と接続され、一定電圧
（ＶＧＣ）がゲートに印加されることで定電流を出力す
る第１の電界効果トランジスタ（５０）と、前記第１の
電界効果トランジスタの電流出力側に直列に接続され、
前記第1の電界効果トランジスタのゲートに印加される
一定電圧とは異なる一定電圧（ＶＧＣ２）がゲートに印
加される第２の電界効果トランジスタ（７０）と、前記
第２の電界効果トランジスタの電流出力側に直列に接続
されてスイッチングを行う第３の電界効果トランジスタ
（４０）と、 前記第３の電界効果トランジスタと異な
るチャネルを形成し、前記第３の電界効果トランジスタ
の電流出力側と第２の端子との間に接続され、前記第３
の電界効果トランジスタとゲートが入力端子（ＩＮ）に
共通接続された第４の電界効果トランジスタ（６０）
と、前記第３の電界効果トランジスタの電流出力側と前
記第４の電界効果トランジスタとの間に接続された第１
の出力端子（ＯＵＴ）と、を具備させることで前記目的
を達成する。
【００４８】請求項９に記載した発明では、出力端子
（ＯＵＴ）と、この出力端子と電源（ＶＤＤ）との間に
接続され、一定電圧がゲートに印加されることで定電流
を出力する第１電界効果トランジスタ（５０）と、この
第１の電界効果トランジスタと、前記出力端子との間又
は前記電源との間に接続され、前記第１電界効果トラン
ジスタと前記出力端子又は前記電源との電気的な接続と
遮断を行うスイッチング手段（４０）と、前記第１電界
効果トランジスタの温度特性と同様に変化する温度特性
を有し、一定温度において前記第１電界効果トランジス
タに一定の電圧を印加する定電圧印加回路（３１）と、
を定電流出力用ドライバに具備させて前記目的を達成す
る。
【００４９】請求項１０に記載した発明では、請求項９
の発明において、前記定電圧印加回路は、分圧用の抵抗
手段（Ｒ）と、この抵抗手段と電源との間に直列に接続
され、ゲートが飽和結線された第２電界効果トランジス
タ（５１）とを備え、前記第２電界効果トランジスタの
ゲートを前記第１電界効果トランジスタのゲートに接続
して前記目的を達成する。
【００５０】請求項１１に記載した発明では、請求項１
０の発明において、第１スイッチング手段は、ゲートを
スイッチング信号の入力とした第３の電界効果トランジ
スタ（４０）で構成し、ゲートがグランドに接続される
と共に、前記第１スイッチングの接続位置に対応して、
前記第２電界効果トランジスタの電源側又はその反対側
に接続された第４電界効果トランジスタ（４１）とを具
備させて前記目的を達成する。
【００５１】請求項１２に記載した発明では、請求項１
０の発明において、前記第１電界効果トランジスタと前
記第２電界効果トランジスタとして同一規格素子を使用
して前記目的を達成する。
【００５２】請求項１３に記載した発明では、請求項９
から請求項１２のうちのいずれかの請求項の発明におい
て、前記抵抗手段は、ラダー抵抗、可変抵抗、抵抗を外
付けするための端子、又は抵抗とこの抵抗に並列に抵抗
を外付けするための端子で構成することで前記目的を達
成する。
【００５３】請求項１４に記載した発明では、請求項９
から請求項１３のうちのいずれかの請求項の発明におい
て、前記第２電界効果トランジスタのゲートをボルテー
ジフォロア回路（７１）の入力に接続し、このボルテー
ジフォロア回路の出力を前記前記第１電界効果トランジ
スタのゲートに接続して前記目的を達成する。
【００５４】請求項１５に記載した発明では、複数の出
力端子と、この出力端子と同数存在し、前記出力端子と
電源との間に接続され、所定電圧がゲートに印加される
ことで定電流を出力する電界効果トランジスタと、前記
各電界効果トランジスタと前記各出力端子又は前記電源
との電気的な接続と遮断を各々独立して行うスイッチン
グ手段と、第１電圧を発生させる第１定電流制御部と、
第２電圧を発生させる第２定電流制御部と、第３電圧を
発生させる第３定電流制御部と、前記第１定電流制御部
の出力を、前記複数の電界効果トランジスタのゲートに
対して２つ置きに接続する第１配線と、前記第２定電流
制御部の出力を、前記第１配線が接続された各電界効果
トランジスタの隣の各電界効果トランジスタのゲートに
接続する第２配線と、前記第３定電流制御部の出力を、
前記第２配線が接続された各電界効果トランジスタの更
に隣の各電界効果トランジスタのゲートに接続する第３
配線と、を１つの集積回路に形成することで前記第５の
目的を達成する。
【００５５】このように本発明によれば、例えば、カラ
ー表示用有機ＥＬパネル用に使用した場合、１列に配列
された各陽極端子Ａ１〜Ａｓに順次接続された３種類の
発光素子（Ｒ、Ｇ、Ｂの各発光素子）の配列順に対応し
て、異なる定電流値を出力する３種類の電界効果トラン
ジスタと出力端子を配置しているので、多層配線する必
要がなくなり、配線操作が単純化される。また、多層配
線が不要になるので、定電流出力用ドライバをＣＯＧ実
装されたカラー表示用有機ＥＬ等の表示装置に使用する
ことが可能になる。
【００５６】また請求項１５における発明において、前
記出力端子及び前記電界効果トランジスタを、それぞれ
１９２個配置する。このように３×８の公倍数である１
９２個配置することで、実装に適したチップサイズ（例
えば、２０ｍｍ）とすることが可能になり、実装コスト
を下げることができる。
【００５７】また、請求項１５の発明において、前記第
１配線が接続される第１配線端子と、前記第２配線が接
続される第２配線端子と、前記第３配線が接続される第
３配線端子と、を備える。このように第１から第３の各
配線端子を接続することで、前記第１から第３の各定電
圧回路から出力される電圧をモニタすることが可能にな
る。
【００５８】また、請求項１８の発明では、前記第１定
電流制御部、前記第２定電流制御部、及び前記第３定電
流制御部をそれぞれ２つ備え、第１配線は、２つの第１
定電流制御部の両出力間を接続する第１電圧配線と、こ
の第１電圧配線と各ゲートとを接続する第１ゲート配線
とを有し、第２配線は、２つの第２定電流制御部の両出
力間を接続する第２電圧配線と、この第２電圧配線と各
ゲートとを接続する第２ゲート配線とを有し、第３配線
は、２つの第３定電流制御部の両出力間を接続する第３
電圧配線と、この第３電圧配線と各ゲートとを接続する
第３ゲート配線とを有するようにする。
【００５９】このように第１定電流制御部、第２定電流
制御部、及び第３定電流制御部をそれぞれ２つ備えるこ
とで、それぞれの電界効果トランジスタに印加される電
圧の変化の傾きを調節することが可能になる。
【００６０】また本発明では、少なくとも１組のゲート
配線間の電圧配線に抵抗を配置する。この場合、電圧配
線をポリシリコン抵抗で構成することができる。
【００６１】また請求項２１の発明では、複数の出力端
子と、この出力端子と同数存在し、前記出力端子と電源
との間に接続され、所定電圧がゲートに印加されること
で定電流を出力する電界効果トランジスタと、前記各電
界効果トランジスタと前記各出力端子又は前記電源との
電気的な接続と遮断を各々独立して行うスイッチング手
段と、電圧が供給される第１、第２及び第３の電圧入力
端子と、電圧が出力される第１、第２及び第３の電圧出
力端子と、前記第１電圧入力端子と前記第１電圧出力端
子とを接続する第１電圧配線と、前記第２電圧入力端子
と前記第２電圧出力端子とを接続する第２電圧配線と、
前記第３電圧入力端子と前記第３電圧出力端子とを接続
する第３電圧配線と、前記第１電圧配線を、前記複数の
電界効果トランジスタのゲートに対して２つ置きに接続
する第１ゲート配線と、前記第２電圧配線を、前記第１
配線が接続された各電界効果トランジスタの隣の各電界
効果トランジスタのゲートに接続する第２ゲート配線
と、前記第３電圧配線を、前記第２配線が接続された各
電界効果トランジスタの更に隣の各電界効果トランジス
タのゲートに接続する第３ゲート配線とを１つの集積回
路に形成する。
【００６２】このように、電圧が供給される圧電入力端
子を備えることで、電界効果トランジスタのゲートに印
加する第１電圧、第２電圧、及び第３電圧を定電流出力
用ドライバの外部から供給することができる。更に、電
圧が出力される電圧出力端子を備えることで、複数の定
電流出力用ドライバを順次接続することが可能である。
また、電圧出力端子からも第１電圧、第２電圧、及び第
３電圧を印加することができ、電圧入力端子からの印加
電圧と電圧出力端子からの印加電圧に差を設けること
で、それぞれの電界効果トランジスタに印加される電圧
の変化の傾きを調節することが可能になる。
【００６３】そして本発明において、第１電圧を発生さ
せる第１定電流制御部と、第２電圧を発生させる第２定
電流制御部と、第３電圧を発生させる第３定電圧発生回
路と、前記第１定電流制御部の出力が接続された第１端
子と、前記第２定電圧発生回路の出力が接続された第２
端子と、前記第３定電流制御部の出力が接続された第３
端子と、を１つの集積回路に形成した定電流出力用ドラ
イバの電圧供給装置を使用し、第１、第２、第３端子を
第１、第２、第３電圧入力端子に接続することで電圧を
印加するようにしてもよい。
【００６４】
【発明の実施の形態】以下、本発明の定電流出力用ドラ
イバにおける好適な第１の実施形態について、図２、図
５及び図６を参照して詳細に説明する。
【００６５】図５は定電流出力用ドライバの回路構成を
表したものである。
【００６６】本実施形態における定電流出力用ドライバ
は、ＬＥＤパネルのドライバや、その他、定電流駆動を
必要とする装置に使用することができるが、パネル内の
配線抵抗の違いが課題になる図２２の有機ＥＬパネルを
用いた場合に特に有効である。
【００６７】図５に示すように、本実施形態の定電流出
力用ドライバは、ｐチャネルのＭＯＳＦＥＴからなる定
電流ＦＥＴ５０と、ｐチャネルのＭＯＳＦＥＴからなる
スイッチＦＥＴ４０と、ｎチャネルのＭＯＳＦＥＴから
なるスイッチＦＥＴ６０を備えている。各定電流ＦＥＴ
５０、スイッチＦＥＴ４０、６０はエンハンスメント型
のＭＯＳＦＥＴである。
【００６８】スイッチＦＥＴ４０のソースＳは電源ＶＤ
Ｄ（本実施形態では３０Ｖ）に接続され、スイッチＦＥ
Ｔ４０のドレインＤと定電流ＦＥＴ５０のソースＳとが
接続され、定電流ＦＥＴ５０のドレインＤとスイッチＦ
ＥＴ６０のドレインＤとが共に出力端子ＯＵＴに接続さ
れている。スイッチＦＥＴ６０のソースＳ及び基板Ｂは
グランドに接続されている。定電流ＦＥＴ５０のゲート
Ｇには、一定電圧（ＶＧＣ）が印加されているため、Ｆ
ＥＴ５０は飽和動作する範囲で定電流を出力する。
【００６９】スイッチＦＥＴ４０のゲートＧとスイッチ
ＦＥＴ６０のゲートＧは共に入力端子ＩＮに接続されて
いる。これにより、スイッチＦＥＴ６０は、スイッチＦ
ＥＴ４０のオン・オフ動作に連動してオフ・オン動作を
する。定電流ＦＥＴ５０のゲートＧには、定電流素子と
して機能させるために一定のゲート電圧ＶＧＣが常時印
加されている。
【００７０】スイッチＦＥＴ６０の基板Ｂは、ソースＳ
と共通にグランド接続されている。
【００７１】また、定電流ＦＥＴ５０の基板Ｂとスイッ
チＦＥＴ４０の基板Ｂは、ともに電源ＶＤＤに接続され
ている。その結果、定電流ＦＥＴ５０とスイッチＦＥＴ
４０の両基板Ｂの基板電位が共通になり、また定電流Ｆ
ＥＴ４０のソース電位とも共通になっている。
【００７２】このように構成された定電流出力用ドライ
バをｍ個使用してドライブ回路３を構成し、各定電流出
力用ドライバを陽極線Ａ１〜Ａｍに接続することで、有
機ＥＬ表示装置が構成される。
【００７３】この定電流出力用ドライバは、入力端子Ｉ
ＮからＨ（ハイ）レベルの信号が供給されている状態で
は、ｐチャネルのスイッチＦＥＴ４０はチャネルが形成
されないためオフ状態になり、定電流ＦＥＴ５０と電源
ＶＤＤとが電気的に切り離されるため、出力端子ＯＵＴ
に電流はながれない。一方、入力端子ＩＮがＨレベルの
場合、ｎチャネルのスイッチＦＥＴ６０ではチャネルが
形成されてオン状態になるため、出力端子ＯＵＴは、ス
イッチＦＥＴ６０を介してグランドに接続される。
【００７４】そして、スイッチング信号が切り替わり、
入力端子ＩＮからＬ（ロウ）レベルの信号が供給される
と、スイッチＦＥＴ６０のチャネルが消滅して出力端子
ＯＵＴから電気的に切り離されると共に、スイッチＦＥ
Ｔ４０にチャネルが形成されて電源ＶＤＤと定電流ＦＥ
Ｔ７０とが接続される。これにより、出力端子ＯＵＴに
は定電流ＦＥＴ７０を介して電源ＶＤＤから一定の定電
流が供給される。
【００７５】図６は、本実施形態の定電流出力用ドライ
バにおける出力電流のシミュレーション結果を表したも
のである。この図において横軸は時間ｔであり、縦軸は
出力端子ＯＵＴの電流値Ｉである。
【００７６】この図６に示されるように、本実施形態の
定電流出力用ドライバによれば、矢印Ａ、Ｂに示すよう
に、スイッチＦＥＴ４０及びスイッチＦＥＴ６０のオ
ン、オフの瞬間にオーバーシュートの発生が無くなって
いる。
【００７７】なお、図６の矢印Ｃに示すマイナス方向の
電流は、図２４の矢印Ｃと同様に、出力端子ＯＵＴに接
続した有機ＥＬの容量成分に蓄積された電荷がグランド
に放電されたものでオーバーシュートではない。（後述
の図１１で示したシミュレーション結果も同じ）。
【００７８】図６に示されるように、図５の構成の定電
流出力用ドライバによればオーバーシュートの発生が回
避されるのは、以下の理由による。
【００７９】本実施形態の定電流出力用ドライバでは、
定電流ＦＥＴ５０と出力端子ＯＵＴと間にはスイッチン
グ素子が存在せず、スイッチＦＥＴ４０は定電流素子５
０よりも電源ＶＤＤ側に接続されている。このため、ス
イッチＦＥＴ４０のオン、オフによりスイッチＦＥＴ４
０の出力電流にオーバーシュートが発生したとしても、
出力端子ＯＵＴとスイッチＦＥＴ４０との間に定電流Ｆ
ＥＴ５０が配置されているので、出力端子ＯＵＴにはオ
ーバーシュートのない一定電流が出力される。なお、こ
こでのオーバーシュートは、スイッチＦＥＴ４０のゲー
ト絶縁膜の容量を介した電流である。
【００８０】また、本実施形態の定電流出力用ドライバ
では、定電流ＦＥＴ５０の基板Ｂが電源ＶＤＤに接続さ
れているので、スイッチＦＥＴ４０がオン、オフしても
定電流ＦＥＴ５０の基板Ｂの電位は変動せずに一定であ
る。このため、定電流ＦＥＴ５０は、スイッチＦＥＴ４
０の動作に影響を受けることなく、出力端子ＯＵＴから
安定して一定電流を出力することができる。
【００８１】さらに、本実施形態の定電流出力用ドライ
バでは、定電流ＦＥＴ５０の基板Ｂと、スイッチＦＥＴ
４０の基板Ｂを共通にしているので、ウェルを共通にす
ればチップサイズを小さくすることができる。
【００８２】但し、図５の構成の定電流出力用ドライバ
では、定電流値の出力端子ＯＵＴ電圧依存変化を低減す
るためには、定電流ＦＥＴ５０のゲート長を大きくする
必要が有り、ＩＣチップサイズが増大するという課題が
ある。また、定電流ＦＥＴ５０がスイッチングによる電
圧変動の大きい出力端子ＯＵＴに直接接続されているた
めに、定電流ＦＥＴのゲート電圧ＶＧＣがスイッチング
の影響を受けて変動し、定電流値が変動するという課題
もある。
【００８３】図２は、図５のＭＯＳＦＥＴを、定電流素
子１００及びスイッチ１０１、スイッチ１０３で表現し
た概念図である。図２に示すように第１の実施形態は、
ＭＯＳＦＥＴの代わりに他の素子で実現することも可能
である。但し、消費電力が小さいこと、微細化が容易で
あること、後述する定電流の制御性が容易であること等
の理由から、図５のような構成の方がより望ましい。
【００８４】図３は、図５のスイッチＦＥＴ６０および
グランドを除いた構造にした場合を示す構成図である。
図３の構成でも、図５の場合と同様にオーバーシュート
のない定電流出力が可能である。但し、有機ＥＬパネル
を駆動する場合には出力端子ＯＵＴの電位をグランドに
落とすことが必要であるから、図５の構成の方が望まし
い。
【００８５】図１は、図３のＭＯＳＦＥＴを、定電流素
子１００及びスイッチ１０１で表現した概念図である。
図１の構成も、図２の場合と同様の理由から図３の構成
の方がより望ましい。
【００８６】図４は、図３の定電流ＦＥＴ５０と、出力
端子ＯＵＴの間に、ＦＥＴ７０を直列に接続した構成に
なっている。定電流ＦＥＴ５０のゲートには一定電圧
（ＶＧＣ）が印加されており、ＦＥＴ７０のゲートに
は、定電流ＦＥＴ５０のゲート電圧とは異なる一定電圧
（ＶＧＣ２）が印加されている。ここで、ＶＧＣ２はＦ
ＥＴ７０が飽和動作をする程度にＶＧＣと差をつけて設
定される。
【００８７】以上のような図４の構成により、ＦＥＴ７
０は、いわゆるカスケード接続となり、ＦＥＴ５０のソ
ースＳとＦＥＴ７０のドレインＤ間の電圧が大きく変化
した場合でもＦＥＴ５０のソースＳとドレインＤ間の電
圧はほとんど変化しない。従って出力定電流値の出力端
子ＯＵＴ電圧依存変化は、図３の構成に比較して非常に
小さくなる。
【００８８】図４の構成において、定電流ＦＥＴ５０の
チャネル幅／チャネル長をＦＥＴ７０のチャネル幅／チ
ャネル長と同一にすることが望ましい。前記の値を同一
にした場合、ＶＧＣーＶＤＤ−（ＦＥＴ５０の閾電圧）
とＶＧＣ２−ＶＤＤ−（ＦＥＴ７０の閾電圧）の比が
１：２となるようにＶＧＣとＶＧＣ２を設定すればＦＥ
Ｔ７０は常に飽和動作して定電流ＦＥＴ５０の出力定電
流値の出力端子ＯＵＴ電圧に依存する変化は非常に小さ
くなり、かつ定電流出力できる出力端子ＯＵＴ電圧範囲
も最大となる。また、ＶＧＣとＶＧＣ２の電圧の設定も
容易になる。
【００８９】図７は、図５の定電流ＦＥＴ５０と、出力
端子ＯＵＴの間に、スイッチＦＥＴ７０を直列に接続し
た構成になっている。定電流ＦＥＴ５０のゲートには一
定電圧（ＶＧＣ）が印加されており、ＦＥＴ７０のゲー
トには、定電流ＦＥＴ５０のゲート電圧とは異なる一定
電圧（ＶＧＣ２）が印加されている。ここで、ＶＧＣ２
はＦＥＴ７０が飽和動作をする程度にＶＧＣと差をつけ
て設定される。
【００９０】図７の構成は、出力端子ＯＵＴにグランド
を出力する機能が有ることから、有機ＥＬパネルの駆動
に適している。また、定電流ＦＥＴ５０のチャネル幅／
チャネル長をＦＥＴ７０のチャネル幅／チャネル長と同
一にすれば、前述した図４の場合と同様に、出力定電流
値の出力端子ＯＵＴ電圧に依存する変化は非常に小さく
なり、かつ定電流出力できる出力端子ＯＵＴ電圧範囲も
最大となるから、パネル内の配線抵抗の差が大きく効い
てくる有機ＥＬパネルの駆動に非常に適している。
【００９１】また、図７の構成では図５の場合と同様
に、出力定電流値のオーバーシュートは発生しない。ま
た、定電流ＦＥＴ５０はスイッチングによる電圧変動の
大きい出力端子ＯＵＴとは間にＦＥＴ７０を介して接続
されているために、定電流ＦＥＴのゲート電圧ＶＧＣは
スイッチングの影響をあまり受けない。
【００９２】図８の構成は以下のようになっている。電
源ＶＤＤに定電流ＦＥＴ５０のソースＳが接続され、定
電流ＦＥＴ５０のドレインＤにスイッチＦＥＴ４０のソ
ースが接続され、スイッチＦＥＴ５０のドレインＤにＦ
ＥＴ７０のソースＳが接続されており、ＦＥＴ７０のド
レインＤとスイッチＦＥＴ６０のドレインＤとが共に出
力端子ＯＵＴに接続されている。スイッチＦＥＴ６０の
ソースＳ及び基板Ｂはグランドに接続されている。その
他は、図７の場合と同様である。
【００９３】以上の構成にすると、定電流ＦＥＴ５０の
ソースＳが電源ＶＤＤに直接接続されているためにＶＧ
ＣとＶＤＤの電圧差の精度が高くなり、出力定電流値の
精度も高くなる。また、定電流ＦＥＴ５０とＦＥＴ７０
が直列に接続されているから、図７の場合と同様に出力
定電流値の出力端子ＯＵＴ電圧に依存する変化は非常に
小さい。更に、ＦＥＴ７０が定電流ＦＥＴ５０と同様に
働くため、出力電流のオーバーシュートも図７の場合よ
りは大きいが、ある程度防止される。また、図７と同様
に定電流ＦＥＴ５０のゲート電圧ＶＧＣはスイッチング
の影響をあまり受けない。
【００９４】但し、定電流ＦＥＴ５０とＦＥＴ７０との
間にスイッチＦＥＴ４０が存在することにより、ＶＧＣ
とＶＧＣ２の電圧差を前述した図７の場合より広げる必
要があり、その分、定電流出力できる出力端子ＯＵＴ電
圧範囲が図７の場合より狭くなる欠点がある。
【００９５】図９の構成は以下のようになっている。電
源ＶＤＤに定電流ＦＥＴ５０のソースＳが接続され、定
電流ＦＥＴ５０のドレインＤにＦＥＴ７０のソースＳが
接続され、ＦＥＴ７０のドレインＤにスイッチＦＥＴ４
０のソースが接続されている。また、スイッチＦＥＴ４
０のドレインＤとスイッチＦＥＴ６０のドレインＤとが
共に出力端子ＯＵＴに接続されている。スイッチＦＥＴ
６０のソースＳ及び基板Ｂはグランドに接続されてい
る。その他は、図７の場合と同様である。
【００９６】以上の構成にすると、図８の場合と同様
に、出力定電流値の精度が高くなる。また、定電流ＦＥ
Ｔ５０とＦＥＴ７０が直列に接続されているから、図７
の場合と同様に出力定電流値の出力端子ＯＵＴ電圧に依
存する変化は非常に小さい。また、ＦＥＴ５０は出力端
子ＯＵＴと直接接続されていない上に、スイッチングを
行うＦＥＴ４０及びＦＥＴ６０とも直接には接続されて
いない。そのため、図７や図８の構成の場合よりも更に
ＶＧＣ電圧はスイッチングの影響を浮けにくい。
【００９７】次に定電流出力用ドライバの第２の実施形
態について説明する。
【００９８】図１０は、第２の実施形態における定電流
出力用ドライバの回路構成を表したものである。
【００９９】図１０に示されるように、第２実施形態の
定電流出力用ドライバは、図５の各ＦＥＴの基板Ｂをそ
れぞれのソースＳに接続するように変更したもので、他
は第１の実施形態の図５の場合と同一である。
【０１００】図１１は、第２実施形態の図１０の定電流
出力用ドライバにおける出力電流のシミュレーション結
果を表したものである。
【０１０１】この図１１に示されるように、本実施形態
の定電流出力用ドライバによれば、スイッチＦＥＴ４０
をオンした瞬間において矢印Ａに示されるようにオーバ
ーシュートは発生しているが、図２４の矢印Ａで示され
るオーバーシュートに比べて１／４以下に抑えられてい
る。また、スイッチＦＥＴ４０をオフした瞬間において
は矢印部で示されるようにオーバーシュートの発生が無
くなっている。
【０１０２】図１０の構成において、図７の場合と同様
にスイッチＦＥＴ４０と出力端子ＯＵＴの間に定電流Ｆ
ＥＴ５０が存在するにもかかわらず、小さいながらも図
２３の矢印Ａのオーバーシュートが発生するのは、定電
流ＦＥＴ５０の基板ＢとドレインＤ間の容量成分を介し
た電流が流れるからである。この成分は、図２３の矢印
Ｂにおいては、マイナス向きとなる。
【０１０３】以上のように、図１１の構成では、図７の
場合に比較して、出力電流のオーバーシュートが若干発
生する点で劣っている。しかし、ＳＯＩ基板にドライバ
を形成する場合のように、ウェルを形成せずＦＥＴごと
に基板Ｂの電位を取り出す必要がある場合には、基板Ｂ
からの配線を遠いＶＤＤやグランドまで引き回さずに近
くのソースに接続するだけでよいから、チップ面積を縮
小できる利点がある。
【０１０４】このように、第２の実施形態においても、
定電流ＦＥＴ５０と出力端子ＯＵＴとの間にスイッチ素
子を配置せずに、スイッチＦＥＴ４０を定電流ＦＥＴ７
０と電源ＶＤＤとの間に配置することで、オーバーシュ
ートの発生を抑えることができる。
【０１０５】以上、第１の実施形態と第２の実施形態に
おける定電流出力用ドライバについて説明したが、本発
明は、これらの構成に限られるものではなく、請求項に
記載した発明の範囲において種々の変形をすることが可
能である。例えば実施形態では、エンハンスメント型の
ｐチャネルＭＯＳＦＥＴのゲートＧに定電圧ＶＧＣを印
加することで定電流素子として機能させたが、他に、エ
ンハンスメント型のｎチャネルＭＯＳＦＥＴを使用し、
またデプレション型のＭＯＳＦＥＴを使用して定電流素
子として機能させてもよい。
【０１０６】次に、本発明の第３の実施の形態につい
て、図１２及び図１３を参照して詳細に説明する。
【０１０７】図１２は、定電流出力用ドライバの回路構
成を表したものである。
【０１０８】図１２に示すように、本実施形態の定電流
出力用ドライバは、定電流出力部３０と、定電流制御部
３１とから構成されている。
【０１０９】定電流出力部３０は、図２２に示す有機Ｅ
Ｌパネル１に接続される場合には、ドライブ回路３と同
様に、各陽極線Ａ１〜Ａｍの数であるｍに応じて同一の
数のｍ、又はｍ／ｎ（ｎは定電流出力用ドライバを複数
個使用する場合の個数）だけ存在するが、同一構成であ
るためその１つについて図示、説明する。
【０１１０】定電流制御部３１は１つ存在している。そ
して、定電流制御部１個の出力は、複数存在する各定電
流出力部３０の入力部（後述する定電流ＦＥＴ５０のゲ
ートＧ）に並列に入力されている。また、定電流制御部
３１は、定電流出力部３０と同一の温度特性となるよう
に構成されている。
【０１１１】すなわち、本実施形態における定電流出力
用ドライバは、１つの定電流制御部３１と、これに並列
接続された複数の定電流出力部３０とから構成されてい
る。なお、以上の関係については、後述する他の実施形
態においても同様である。
【０１１２】定電流出力部３０は、第1の実施の形態で
述べた図５の構成と同様である。
【０１１３】一方、定電流制御部３１は、電源ＶＤＤか
ら出力部Ｐまでの出力系を、定電流出力部３０における
電源ＶＤＤから出力端子ＯＵＴまでの出力系を構成する
素子と同一の素子で構成することで、定電流制御部３１
の温度特性を定電流出力部３０と同一になるようにして
いる。
【０１１４】すなわち、定電流制御部３１は、スイッチ
ＦＥＴ４０と同一特性（同一規格）のｐチャネルＭＯＳ
ＦＥＴからなる定電流制御ＦＥＴ５１と、定電流ＦＥＴ
５０と同一特性のｐチャネルＭＯＳＦＥＴからなる特性
調節ＦＥＴ４１とを備えており、更に、電源ＶＤＤを分
圧し、定電流ＦＥＴ５０に印加する電圧を調節するため
の抵抗Ｒと、ボルテージフォロア接続されたオペアンプ
７１を備えている。ここで、定電流制御ＦＥＴ５１のゲ
ート長、ゲート幅、ＶＴＨ、ゲート絶縁膜厚を、定電流
ＦＥＴ５０のゲート長、ゲート幅、ＶＴＨ、ゲート絶縁
膜厚と一致させると、設定する出力電流値によらず温度
特性は等しくなるため望ましい。定電流制御部３１の消
費電流を低減するためには、定電流制御ＦＥＴのゲート
幅を定電流ＦＥＴ５０より小さくし、（ゲート幅／ゲー
ト長）の値と、ＶＴＨ、ゲート絶縁膜厚を一致させれば
良い。
【０１１５】各定電流制御ＦＥＴ５１、特性調節ＦＥＴ
４１、６０はエンハンスメント型のＭＯＳＦＥＴであ
る。
【０１１６】特性調節ＦＥＴ４１のソースＳは電源ＶＤ
Ｄに接続され、特性調節ＦＥＴ４１のドレインＤと定電
流制御ＦＥＴ５１のソースＳとが接続されている。
【０１１７】特性調節ＦＥＴ４１のゲートＧは、グラン
ドに接続されている。このため特性調節ＦＥＴ４１は常
時オン状態となり、定電流制御部３１の出力系における
温度特性が、定電流出力部３０の特性調節ＦＥＴ４１を
含む出力系と同一の温度特性となるように調節される。
【０１１８】定電流制御ＦＥＴ５１のゲートＧはドレイ
ンＤに接続されている。このように定電流制御ＦＥＴ５
１は、ゲートＧが飽和接続されることで常時飽和領域で
動作するようになっている。
【０１１９】定電流制御ＦＥＴ５１のドレインＤ（ゲー
トＧ）は、更に、オペアンプ７１の非反転入力端子に接
続されると共に、電源ＶＤＤの電圧を分圧するための抵
抗Ｒの一端に接続されている。
【０１２０】オペアンプ７１は、定電流制御部３１の出
力部Ｐを介して、定電流ＦＥＴ５０のゲートＧに接続さ
れている。また、オペアンプ７１は、出力端子が直接反
転入力端子と接続されることによりボルテージフォロア
回路を構成している。オペアンプ７１はボルテージフォ
ロア接続することで、定電流制御ＦＥＴ５１の出力を安
定化させるために使用される。
【０１２１】抵抗Ｒの他端はグランドに接続されてい
る。
【０１２２】抵抗Ｒの抵抗値は、所望のゲート電圧ＶＧ
Ｃがオペアンプ７１、出力部Ｐを介して定電流ＦＥＴ５
０のゲートＧに印加されるように設定される。設定され
たゲート電圧ＶＧＣによって、定電流ＦＥＴ５０のドレ
イン電流Ｉ１が決まる。ドレイン電流Ｉ１の電流値は、
有機ＥＬパネル１の有機ＥＬの発光に必要な所定の電流
値であり、例えば、Ｉ１＝２００μＡが使用される。
【０１２３】所定のゲート電圧ＶＧＣを得るための抵抗
Ｒは、予め調節された抵抗値の抵抗を使用することも可
能であるが、可変抵抗を使用したり、複数の抵抗をヒュ
ーズトリミングにより抵抗値を調節するようにしてもよ
い。
【０１２４】次にこのように構成された定電流出力用ド
ライバの動作について説明する。
【０１２５】先ず、温度が一定値Ｔ１で、変化しない場
合について説明する。
【０１２６】この場合、定電流制御部３１は、一定温度
なので温度の影響を受けずに設定された所定のゲート電
圧ＶＧＣを定電流ＦＥＴ５０のゲートＧに供給する。
【０１２７】一方、一定のゲート電圧ＶＧＣがゲートＧ
に供給されると定電流ＦＥＴ５０からは、スイッチＦＥ
Ｔ４０のオン・オフに応じて、ゲート電圧ＶＧＣに応じ
たドレイン電流Ｉ１が出力、停止される。
【０１２８】すなわち、入力端子ＩＮからＨ（ハイ）レ
ベルの信号が供給されている状態では、ｐチャネルのス
イッチＦＥＴ４０はチャネルが形成されないためオフ状
態になり、定電流ＦＥＴ５０と電源ＶＤＤとが電気的に
切り離されるため、出力端子ＯＵＴにドレイン電流Ｉ１
は流れない。一方、ｎチャネルのスイッチＦＥＴ６０
は、入力端子ＩＮがＨレベルの場合にチャネルが形成さ
れてオン状態になるため、出力端子ＯＵＴは、スイッチ
ＦＥＴ６０を介してグランドに接続される。
【０１２９】そして、スイッチング信号が切り換わり、
入力端子ＩＮからＬ（ロウ）レベルの信号が供給される
と、スイッチＦＥＴ６０のチャネルが消滅して出力端子
ＯＵＴから電気的に切り離されると共に、スイッチＦＥ
Ｔ４０にチャネルが形成されてオン状態となり、電源Ｖ
ＤＤと定電流ＦＥＴ５０とが接続される。これにより、
出力端子ＯＵＴには定電流ＦＥＴ５０を介して電源ＶＤ
Ｄから一定のドレイン電流Ｉ１が供給される。
【０１３０】次に、温度がＴ１からＴ２に変化した場合
の、定電流出力用ドライバの動作について説明する。
【０１３１】図１３は、定電流ＦＥＴ５０と定電流制御
ＦＥＴ５１における温度変化の影響を表したものであ
る。
【０１３２】この図１３において曲線Ｔ１は、温度Ｔ１
における定電流ＦＥＴ５０、定電流制御ＦＥＴ５１のゲ
ート電圧−ドレイン電流特性曲線Ｔ１、Ｔ２を表してい
る。この特性曲線Ｔ１、Ｔ２は、ほぼ２次曲線で表され
る。
【０１３３】この図１３に示されるように、定電流ＦＥ
Ｔ５０のゲート電圧とドレイン電流との関係は、温度Ｔ
によってＴ１からＴ２に変化する特性を持っている。こ
のため、定電流ＦＥＴ５０のゲートＧに印加されるＶＧ
Ｃが、温度Ｔ１とＴ２とで常時一定値とすると、温度Ｔ
においてＩ１であったドレイン電流Ｉｄが、温度Ｔ２に
おいてＩ３まで大きく変化することになる。このドレイ
ン電流Ｉｄは、曲線Ｔ１に示されるように、ゲート電圧
の略２乗で変化するため、出力ＯＵＴ端子から有機ＥＬ
パネル１に供給される出力電流が温度によって大きく変
化してしまい、一定の輝度が得られないことになる。
【０１３４】これに対して、本実施形態における定電流
制御部３１の定電流制御ＦＥＴ５１は、抵抗Ｒと直列に
接続されると共に、ゲートＧが飽和接続されている。こ
のため、定電流制御ＦＥＴ５１を流れるドレイン電流
は、定電流制御ＦＥＴ５１の特性曲線Ｔ１、Ｔ２と抵抗
Ｒによる直線Ｒとの交点で決定されることになる。
【０１３５】従って、定電流制御ＦＥＴ５１のドレイン
電流は、温度がＴ１からＴ２に変化したとしても、特性
曲線Ｔ１と直線Ｒとの交点で決まるドレイン電流Ｉ１か
ら、特性曲線Ｔ２と直線Ｒとの交点から決まるドレイン
電流Ｉ２に変化するのみであり、温度による影響は多少
受けるものの、その影響を小さく抑えることができる。
【０１３６】すなわち、温度がＴ１からＴ２に下がった
場合に、ゲート電圧がＶＧＣ１からＶＧＣ２に下がるこ
とで、ゲートＧと電源ＶＤＤ間の電圧ＶＧＳ（ゲートと
ソースＳ間の電圧で近似可能）が、ＶＧＳ１からＶＧＳ
２に大きくなる。このため、温度がＴ２に下がっても、
ＶＧＳ１のままである場合の電流Ｉ３よりも大きなドレ
イン電流Ｉ２が流れ、温度Ｔ１の時のドレイン電流Ｉ１
からの変化量を小さく抑えることができる。
【０１３７】そして、本実施形態では、図１２に示すよ
うに、定電流制御部３１の出力系（電源ＶＤＤから出力
部Ｐまで）と、定電流出力部３０の出力系（電源ＶＤＤ
から出力ＯＵＴまで）とが同一に構成されている。更
に、定電流制御ＦＥＴ５１のゲートＧがボルテージフォ
ロア接続されたオペアンプ７１を介して定電流ＦＥＴ５
０のゲートＧに接続されているので、定電流制御ＦＥＴ
５１と定電流ＦＥＴ５０の両ゲート電圧は同一になる。
【０１３８】従って、定電流ＦＥＴ５０も、温度変化に
対して定電流制御ＦＥＴ５１と同様に動作する。すなわ
ち、温度がＴ１からＴ２に変化した場合、ゲート電圧が
一定であれば定電流ＦＥＴ５０のドレイン電流はＩ１か
らＩ３に大きく変化してしまうが、温度変化に伴いゲー
ト電圧もＶＧＣ１からＶＧＣ２に変化するために、定電
流ＦＥＴ５０のドレイン電流はＩ１からＩ２の小さな変
化に抑えられる。
【０１３９】このように本実施形態によれば、定電流制
御部３１における出力系を、定電流出力部３０における
オン時の出力系と同一の構成とし、定電流ＦＥＴ５０に
対応する定電流制御ＦＥＴ５１のゲートＧを、飽和接続
すると共に定電流ＦＥＴ５０のゲートＧに接続したの
で、定電流出力部３０を構成する定電流ＦＥＴ５０の出
力電流（ドレイン電流）の温度に依存した変化を小さく
抑えることができる。
【０１４０】また、本実施形態によれば、定電流制御部
３１における出力系を、定電流出力部３０におけるオン
時の出力系と同一の構成としている。
【０１４１】すなわち、定電流ＦＥＴ５０と同一特性の
定電流制御ＦＥＴ５１を使用している。更に、スイッチ
ＦＥＴ４０による出力電流の温度特性を考慮して、スイ
ッチＦＥＴ４０と同一特性の特性調節ＦＥＴ４１をスイ
ッチＦＥＴ４０と同様に接続すると共に、特性調節ＦＥ
Ｔ４１のゲートＧをグランドに接続して常時オン状態と
することで、スイッチＦＥＴ４０がオンの状態と同一の
特性になるように調節している。これにより、定電流Ｆ
ＥＴ５０のドレイン電流と、定電流制御ＦＥＴ５１のド
レイン電流を同一にすることができる。
【０１４２】このため、複数存在する定電流出力部３０
の各々から有機ＥＬパネル１に供給する定電流値を所定
の電流値、例えば、２００μＡに調節する場合、定電流
制御部３１の抵抗Ｒの抵抗値１カ所を調節して、定電流
制御ＦＥＴ５１のドレイン電流を所望の値（２００μＡ
等）にすることで、定電流ＦＥＴ５０のドレイン電流も
所望の値とすることが可能になる。
【０１４３】すなわち、各定電流出力部３０に調節用の
素子等を配置したり、各定電流出力部３０毎に定電流Ｆ
ＥＴ５０のドレイン電流を調節する必要が無くなり、素
子が小型化されると共に、出力電流調節が容易になる。
【０１４４】次に第４の実施形態について、図１４を参
照して説明する。
【０１４５】図１４は、第４実施形態における定電流出
力用ドライバの構成を表したものである。本実施形態の
定電流出力用ドライバも第３実施形態と同様に、１つの
定電流制御部３１と、これに複数並列接続された定電流
出力部３０とから構成されている。
【０１４６】尚、図１４及び後述する図１５において、
各ＦＥＴの基板ＢはソースＳに接続されており、第２の
実施形態と同様になっている。第１及び第２の実施形態
で述べたように出力定電流のオーバーシュートを低減す
るためには、図１４及び図１５の全てのＦＥＴの基板Ｂ
電位をＶＤＤまたはＶＤＤに接続する方が望ましいが、
図を読み取り易くするためにここではＦＥＴの基板Ｂは
ソースＳに接続してある。
【０１４７】図１４に示されるように、第４実施形態の
定電流出力部３０では、定電流ＦＥＴ５０の基板Ｂが電
源ＶＤＤではなく、スイッチＦＥＴ４０のドレインＤに
接続されており、他は第３の実施形態と同一である。
【０１４８】また、定電流制御部３１も、定電流制御Ｆ
ＥＴ５１の基板Ｂが電源ＶＤＤではなく、特性調節ＦＥ
Ｔ４１のドレインＤに接続されている点、及びドレイン
Ｄに飽和接続された定電流制御ＦＥＴ５１のゲートＧが
オペアンプ７１を介さずに直接定電流ＦＥＴ５０のゲー
トＧに接続されているが異なっている。また、定電流制
御部３１では、抵抗Ｒの両端に抵抗値調節用の抵抗ｒを
抵抗Ｒと並列に外付け接続するための端子８１ａ、８１
ｂが接続されている。他は第１実施形態と同一である。
【０１４９】この第４実施形態においても、定電流制御
部３１の出力系（電源ＶＤＤから出力部Ｐまで）を、定
電流出力部３０の出力系（電源ＶＤＤから出力ＯＵＴま
で）と同一に構成しているので、定電流出力部３０にお
ける出力電流の温度変化による影響を小さく抑えること
ができる。
【０１５０】また、本実施形態においても、定電流出力
部３０の出力電流（定電流ＦＥＴ５０のドレイン電流）
を所望値とする場合に、定電流制御部３１における定電
流制御ＦＥＴ５１のドレイン電流が同一の所望値となる
ように抵抗Ｒを調節することで容易に調節することがで
きる。
【０１５１】また、定電流制御ＦＥＴ５１のゲートＧを
オペアンプ７１を介さずに直接定電流ＦＥＴ５０のゲー
トＧに接続してるので、消費電力を低減することが可能
である。従って、第１実施形態においても同様にオペア
ンプ７１を省略して定電流制御ＦＥＴ５１のゲートＧを
定電流ＦＥＴ５０のゲートＧに直接接続することで、低
消費電力とすることができる。
【０１５２】また第４実施形態によれば、抵抗値調節用
の外付け抵抗ｒをＲと並列接続するための端子８１ａ、
８１ｂが設けられているので、抵抗Ｒを固定値とし、微
調節を外付けの抵抗ｒで行うことができる。このように
抵抗外付け用の端子８１ａ、８１ｂを設けることで、定
電流出力用ドライバを外部から調節することができる。
なお、定電流制御部３１は、抵抗Ｒを設けることな
く、外付け用の端子８１ａ、８１ｂのみを備えるように
してもよい。この場合、出力電流（定電流ＦＥＴ５０の
ドレイン電流）が所定値（例えば、２００マイクロＡ）
となるように端子８１ａ、８１ｂ間に外付け抵抗ｒを定
電流出力用ドライバ製造後に接続することになる。
【０１５３】以上の第４実施形態における、抵抗値調節
用抵抗ｒを接続するための端子８１ａ、８１ｂ（抵抗Ｒ
を無くして端子８１ａ、８１ｂのみ接続する場合を含
む）を設ける構成は、第３の実施形態においても同様に
採用することが可能であり、また、後述する他の各実施
形態においても採用することが可能である。
【０１５４】次に第５実施形態について説明する。
【０１５５】図１５は、第５実施形態における定電流出
力用ドライバの構成を表したものである。本実施形態の
定電流出力用ドライバも第１実施形態と同様に、１つの
定電流制御部３１と、これに複数並列接続された定電流
出力部３０とから構成されている。
【０１５６】この第５実施形態では、定電流出力部３０
として図２３で説明した定電流出力ドライバーを使用
し、この定電流出力部３０の定電流ＦＥＴ５０、スイッ
チＦＥＴ４０、スイッチＦＥＴ６０と同様の配置で定電
流制御部３１を構成している。
【０１５７】本実施形態の定電流制御部３１では、定電
流制御ＦＥＴ５１のゲートＧを定電流制御ＦＥＴ５１の
ドレインＤに飽和接続している。
【０１５８】この第５実施形態においても、定電流制御
部３１の出力系を、定電流出力部３０の出力系と同一に
構成しているので、定電流出力部３０における出力電流
の温度変化による変動を小さく抑えることができる。
【０１５９】また、定電流出力部３０の出力電流（定電
流ＦＥＴ５０のドレイン電流）を所望値とする場合に、
定電流制御部３１における定電流制御ＦＥＴ５１のドレ
イン電流が同一の所望値となるように抵抗Ｒを調節する
ことで容易に調節することができる。
【０１６０】以上第３から第５の実施形態により説明し
たように、定電流出力部３０の構成としては、定電流Ｆ
ＥＴ５０とスイッチＦＥＴ４０の接続については、種々
の接続とすることが可能であり、説明したいずれかの構
成又は他の構成であっても、第３〜第５実施形態で説明
した同一傾向（同一の場合を含む）の温度特性を持った
定電流制御部３１を接続することにより、温度変化によ
る定電流ＦＥＴ５０のドレイン電流の変化量を小さく抑
えることが可能である。
【０１６１】但し、定電流出力用ドライバにおける定電
流出力部３０としては、入力ＩＮのオン・オフによるオ
ン時のオーバーシュートなどを考慮して、第１実施形態
の定電流出力部３０から選択し、それと同じＦＥＴ配列
の定電流制御部３１を選択することが最も好ましい。
【０１６２】以下、本発明の定電流出力用ドライバにお
ける好適な第６の実施の形態について、図１６を参照し
て詳細に説明する。
【０１６３】図１６に示されるように、印加されるゲー
ト電圧ＶＧＣの値に応じて一定の電流を出力する定電流
出力部３０１〜３０ｓを、１列に配置された出力端子Ｏ
１〜Ｏｓに接続する。これら定電流出力部３０１〜３０
ｓのゲートに対して、Ｒ用、Ｇ用、Ｂ用のゲート電圧を
発生させる３つの定電流制御部３１Ｒ、３１Ｇ、３１Ｂ
の順番となるように接続する。すなわち、各定電流制御
部３１Ｒ、３１Ｇ、３１Ｂは、電圧配線３２１Ｒ、３２
１Ｇ、３２１Ｂ、及びゲート配線３２２Ｒ、３２２Ｇ、
３２２Ｂによって、それぞれ、２つ置きに定電流出力部
３０１〜３０ｓに接続する。これにより、出力端子Ｏ１
〜Ｏｓからは、Ｒ用、Ｇ用、Ｂ用の各定電流が配列順に
出力される。
【０１６４】従って、１列に配列された陽極端子Ａ１〜
Ａｓを有するカラー有機ＥＬパネル１に対して、定電流
出力用ドライバの出力端子０１〜０ｓからの配線を単層
にすることが可能になる。
【０１６５】本実施形態における定電流出力用ドライバ
３は、図２２、図２５で説明したカラー表示用有機ＥＬ
パネル１を用いた表示装置のドライブ回路３として使用
することができるだけでなく、ＬＥＤパネルのドライバ
や、その他、定電流駆動を必要とする装置に使用するこ
とができる。
【０１６６】図１６は、定電流出力用ドライバ３の回路
構成を表したものである。
【０１６７】この図１６に示されるように、定電流出力
用ドライバ３は、ｓ個の出力端子Ｏ１〜Ｏｓと、ｓ個の
定電流出力部３０１〜３０ｓと、３個の配線端子ＴＲ、
ＴＧ、ＴＢと、３個の定電流制御部３１Ｒ、３１Ｇ、３
１Ｂを備えている。
【０１６８】なお、これらについて特定の出力端子Ｏ１
〜Ｏｓ、定電流出力部３０１〜３０ｓ、配線端子ＴＲ、
ＴＧ、ＴＢ、定電流制御部３１Ｒ、３１Ｇ、３１Ｂを指
定せずに共通する内容について説明する場合には、それ
ぞれ出力端子Ｏ、配線端子Ｔ、定電流出力部３０、定電
流制御部３１として説明する。他も同様である。
【０１６９】出力端子Ｏ１〜Ｏｓは、定電流出力用ドラ
イバ３が適用される表示装置、例えば、図１６に示され
るカラー有機ＥＬパネル１の陽極線端子Ａ１〜Ａｓに対
応した順で１列に配列されている。なお、本実施形態に
おいて出力端子Ｏ１〜Ｏｓは一列に配列されているが、
カラー有機ＥＬパネル１との単層配線が可能であれば、
例えば、千鳥状に配置することで、複数列に配置するよ
うにしてもよい。
【０１７０】また出力端子Ｏ１〜Ｏｓの数ｓは、カラー
有機ＥＬパネル１の陽極線端子Ａの数ｓと一致させてい
るが、陽極線端子Ａの数の１／ｗ（ｗは正数）とするこ
とで、定電流出力用ドライバ３をｗ個使用してカラー有
機ＥＬパネル１を駆動するようにしてもよい。
【０１７１】更に、数ｓはカラー表示に必要な三原色
Ｒ、Ｇ、Ｂの数３の倍数で、かつ１バイトを構成する数
８の倍数が好ましい。また、実際の表示パネルの解像度
から、本実施形態ではｓ＝１９２個が採用されており、
この数が最も望ましい。
【０１７２】定電流出力部３０は、出力端子Ｏの数ｓに
合わせてｓ個配置されている。この定電流出力部３０
は、電界効果トランジスタ（ＦＥＴ）により構成されて
いる。定電流出力部３０は全て同一に構成されている
が、ゲートＧに印加される定電圧値ＶＧＣの値に応じ
て、一定の電流が対応する出力端子Ｏから出力されるよ
うになっている。すなわち、カラー有機ＥＬパネル１に
おけるＲ、Ｇ、Ｂ用発光素子に必要な各定電流を出力す
る。
【０１７３】この出力定電流の出力は、制御装部等の外
部制御装置（図示しない）から供給されるスイッチング
信号によってオン、オフされるようになっている。
【０１７４】定電流制御部３１は、定電流出力部３０か
らＲ、Ｇ、Ｂ用発光素子に必要な電流を出力させるため
の、Ｒ、Ｇ、Ｂ用のゲート電圧ＶＧＣを出力するＲ用定
電流制御部３１Ｒ、Ｇ用定電流制御部３１Ｇ、Ｂ用定電
流制御部３１Ｂを備えている。
【０１７５】これら３個の定電流制御部３１は、出力電
圧（ゲート電圧ＶＧＣ）の値を調節するための抵抗Ｒ
Ｒ、ＲＧ、ＲＢの抵抗値が異なる点を除いて、他は同一
の構成になっている。
【０１７６】Ｒ用定電流制御部３１Ｒの出力は、Ｒ用電
圧配線３２Ｒにより、配線端子ＴＲと接続されている。
各配線端子Ｔは、各定電流制御部３１の出力電圧を測定
したり、回路の状態を検査したりするために使用される
端子である。
【０１７７】この配線端子ＴＲとＲ用定電流制御部３１
Ｒ間のＲ用電圧配線３２１Ｒは、更に、ゲート配線３２
２Ｒによって定電流出力部３０１、３０４、３０７、
…、３０ｓ−２に接続されている。
【０１７８】同様に、Ｇ用定電流制御部３１Ｇの出力
は、Ｇ用電圧配線３２１Ｇにより、配線端子ＴＧと接続
され、更に、ゲート配線３２２Ｇによって定電流出力部
３０２、３０５、３０８、…、３０ｓ−１に接続されて
いる。また、Ｂ用定電流制御部３１Ｂの出力は、Ｂ用電
圧配線３２１Ｂにより、配線端子ＴＢと接続され、更
に、ゲート配線３２２Ｂによって定電流出力部３０３、
３０６、３０９、…、３０ｓに接続されている。
【０１７９】このように、Ｒ用定電流制御部３１Ｒ、Ｇ
用定電流制御部３１Ｇ、Ｂ用定電流制御部３１Ｂは、そ
れぞれ、Ｒ用電圧配線３２１Ｒとゲート配線３２２Ｒ、
Ｇ用電圧配線３２１Ｇとゲート配線３２２Ｇ、Ｂ用電圧
配線３２１Ｂとゲート配線３２２Ｂによって、２つ置き
に定電流出力部３０１〜３０ｓに接続されている。これ
によって、一列又は複数列に配列された出力端子Ｏ１〜
Ｏｓから、配列順に、Ｒ用の定電流、Ｇ用の定電流、Ｂ
用の定電流が出力される。
【０１８０】尚、Ｒ用定電流制御部３１Ｒ、Ｇ用定電流
制御部３１Ｇ、Ｂ用定電流制御部３１Ｂ及び、定電流出
力部３０１〜３０ｓの構成は、図１６では、第３実施形
態の図１２と同様の構成としたが、前述した第３〜第５
の実施形態のいずれかであれば良い。
【０１８１】次に第７の実施形態について説明する。
【０１８２】この第２実施形態では、カラー有機ＥＬパ
ネル１に対して複数の定電流出力用ドライバのＩＣチッ
プを接続する場合に、カラー有機ＥＬパネル１の両端に
供給される電流に生じる差や、互いに隣り合った定電流
出力用ドライバＩＣの端部間での電流値の差が小さくな
るように調節可能にしたものである。
【０１８３】図１７は、カラー有機ＥＬパネル１に図１
６で説明した第６実施形態の定電流出力用ドライバＩＣ
チップを複数接続した状態及び、各出力端子Ｏから出力
される電流値を表したものである。
【０１８４】この図１７（ａ）に示されるように、カラ
ー有機ＥＬパネル１の陽極端子Ａがｓ×ｎ個存在する場
合、第１実施形態の定電流出力用ドライバ３（出力端子
Ｏの数＝ｓ個）をｎ個使用して接続することになる。
【０１８５】この場合、各定電流出力用ドライバ３内
で、ＲＧＢ各々の定電圧出力回路３１Ｒ、３１Ｇ、３１
Ｂから電圧配線３２１Ｒ、３２１Ｇ、３２１Ｂを介し
て、各定電流出力部３０１〜３０ｓに出力されるゲート
電圧ＶＣＧがチップ内でばらつくと、各定電流出力部３
０１〜３０ｓからの出力電流値がばらつく。
【０１８６】また、ゲート電圧ＶＣＧがばらつかない場
合でも、各定電流出力部３０１〜３０ｓを構成するＦＥ
Ｔの特性バラツキにより、出力される電流値は、チップ
内でバラツキを持つ。
【０１８７】このように、電圧配線３２１やゲート配線
３２２による配線抵抗等の各種条件によって、各定電流
出力部３０に印加されるゲート電圧ＶＧＣは必ずしも同
一値ではなく、配線の距離などによって僅かに異なる電
圧値となる。このゲート電圧ＶＧＣの差や各定電流出力
部３０の特性ばバラツキによって、同一の電圧配線３２
１に接続された各定電流出力部３０から出力端子Ｏに出
力される電流値にも差を生じることになる。
【０１８８】図１７（ｂ）は、Ｒ用電圧配線３２１Ｒ、
Ｒ用ゲート配線３２２ＲによってＲ用定電流制御部３１
に接続された各定電流出力部３０１、３０４、…３０ｓ
−２から出力される電流値（従って、対応する出力端子
Ｏ１、Ｏ４、…Ｏｓ−２から出力される電流値）を縦軸
にとり、横軸に各定電流出力部３０（又は各出力端子）
をとったものである。
【０１８９】この図１７（ｂ）に示されるように、同一
電圧配線３２１Ｒに接続された隣同士の定電流出力部３
０１と定電流出力部３０４の差は僅かであるため、同一
の定電流出力用ドライバに接続された隣同士のＲ用有機
ＥＬに供給される電流差も僅かであり、両有機ＥＬの輝
度の差は認識できない程度であり問題は生じない。
【０１９０】しかし、１個の定電流出力用ドライバ全体
でみると、矢印Ａ１、Ａ２…で示すように、全体として
一定の傾きを持った電流値の変化が存在することにな
る。
【０１９１】このため、定電流出力部３０１と定電流出
力部３０ｓ−２との値がほぼ同一になるような変化（例
えば、電流値が一端下がった後に上昇するような変化）
であれば問題は生じないが、図１７（ｂ）に示すよう
に、両端の出力端子Ｏ１とＯｓ−２（Ｏ２とＯｓ−１、
Ｏ３とＯｓ）との間で出力電流値に一定以上の差が存在
すると、同図中の矢印Ｂで示されるように、次に配置さ
れる定電流出力用ドライバ３との間で、電流値に大きな
差が生じることになる。このため、接続される定電流出
力用ドライバが変わる部分の隣りあったＲ用有機ＥＬに
流れる電流の差が大きいため、認識可能な程度の輝度差
を生じる可能性がある。
【０１９２】図１７（ｃ）は、複数接続する定電流出力
用ドライバ３端部の出力電流の差を小さくなるように調
節した場合の電流値の傾きを表したものである。端部の
出力電流差を小さくするためには、抵抗Ｒの値を調節す
ることで定電流制御部３１の出力電圧（ゲート電圧ＶＧ
Ｃ）を調節することで可能である。すなわち、図１７
（ｃ）に矢印Ａ２′で示したように左から２つ目の定電
流出力用ドライバ３の最初の出力端子Ｏ１からの出力電
流値（Ａ２′の左端の値）を下げることで、隣り合った
定電流出力用ドライバの端部同士の電流値の差を小さく
することが可能である。
【０１９３】しかし、各定電流出力用ドライバ３は基本
的に同一構成であるため、定電流制御部３１の出力電圧
を代えても、右下がり、右上がり等の図１７（ｂ）に示
した電流値に対する傾き（変化）の傾向は同一となる。
すなわち、Ａ２′は絶対値が異なるのみで、変化の傾向
はＡ２やＡ１と同一である。このため、定電流出力用ド
ライバ３と３との間での電流値の差は小さくなっても、
図１７（ｃ）に示すように、カラー有機ＥＬパネル１全
体（または複数の定電流出力用ドライバ全体）とする
と、両端部で大きな電流値の差が発生し、一方の端部が
明るく他端側が暗くなるという弊害が発生する可能性が
ある。
【０１９４】そこで第７の実施形態では、定電流出力用
ドライバの定電流制御部３１が接続されている側の端部
の電圧調整だけでなく、両端の電圧調節を可能入力にし
たものである。
【０１９５】図１８（ａ）は、定電流出力用ドライバに
一列に（又は多段に）配置された定電流出力部３０（す
なわち、出力端子Ｏ）の両端の出力電流を調節可能にし
た定電流出力用ドライバ３の構成を表したものである。
【０１９６】この図１８に示されるように、定電流出力
用ドライバは、それぞれ２つの定電流制御部３１、すな
わち、２つのＲ用定電流制御部３１Ｒ１と３１Ｒ２、２
つのＧ用定電流制御部３１Ｇ１と３１Ｇ２、２つのＢ用
定電流制御部３１Ｂ１と３１Ｂ２（以下代表して、定電
流制御部３１１、３１２で示し、この両者を代表して定
電流制御部３１で示す。）を備えている。これら全体で
６個の定電流制御部３１は、図１２に示した定電流制御
部３１と同一の構成である（但し抵抗Ｒの抵抗値はそれ
ぞれ調節により異なった値である）。
【０１９７】そして、対となっている１組の定電流制御
部３１１と３１１の両出力間が電圧配線３２１で接続さ
れており、この電圧配線３２１と各定電流出力部３０と
が第６実施形態と同様に２つ置きにゲート配線３２２に
よって接続されている。
【０１９８】このように、第７実施形態によれば、ＲＧ
Ｂの各色にして１組２つの定電流制御部３１１、３１２
を配置し、両定電流制御部３１１、３１２間を電圧配線
３２１で接続すると共に、この配線から２つ置きにゲー
ト配線３２２で定電流出力部３０を接続するようにした
ので、一列等に配置された各定電流出力部３０（又は、
各出力端子Ｏ）の配列方向における各出力電流値の傾き
を、両端で調節することができる。
【０１９９】これにより、図１８（ｂ）に示すように出
力端子Ｏの配列方向で、出力電流値が右下がりの傾向に
ある定電流出力用ドライバ３であれば、Ｒ用定電流制御
部３１Ｒ１の出力電圧（ゲート電圧ＶＧＣ）を大きく
（ＶＤＤに対する電圧ＶＧＳを小さく）することによ
り、矢印αで示すように、左端の出力端子Ｏ１（定電流
出力部３０１）から出力される電流値を小さくすること
ができる。更に、Ｒ用定電流制御部３１Ｒ２の出力電圧
を小さくする（ＶＧＳを大きくする）ことで、矢印βで
示されるように、右端の出力端子Ｏｓ−２（定電流出力
部３０ｓ−２）から出力される電流値を大きくすること
ができる。
【０２００】このように第７実施形態によれば、両端の
定電流出力部３０（出力端子Ｏ）〜の出力電流を１組の
定電流制御部３１１、３１２によって調節可能であるた
め、例えば、未調節の状態で両端の電流差をΔｉとした
場合、電流値が高い側の電流値をΔｉ／２だけ下げるよ
うに、電流値が高い出力端子に近い側の定電流制御部３
１を調節し、電流値が低い側の電流値をΔｉ／２だけ上
げるように、反対側の定電流制御部３１を調節すること
で、複数の定電流出力用ドライバ３を配置した場合で
も、隣り合った定電流出力用ドライバ両端部での輝度変
化（図１７（ｂ）の矢印Ｂ参照）や、カラー有機ＥＬパ
ネル１の両端部での明暗の差（図１７（ｃ）参照）の発
生を防止することが可能になる。
【０２０１】次に第８の実施形態について説明する。
【０２０２】図１９は第８実施形態における定電流出力
用ドライバ３の構成を表したものである。
【０２０３】この第８の実施形態では、ＲＧＢ用の各々
に対して１組ずつの定電流制御部３１１、３１２を配置
した第７実施形態において、各定電流制御部３１１、３
１２の電圧調節による出力電流の調節を行った場合に、
調節を確実に行うことができるようにしたものである。
【０２０４】すなわち、図１９に示されるように、１組
の定電流制御部３１１と３１２とを接続している各電圧
配線３２１に所定の間隔で配線抵抗ｒを配置したもので
ある。
【０２０５】通常、定電流制御部３１の出力は、静電気
による影響を防止するたに保護用の抵抗ｒ０を配線３２
１と定電流制御部３１間に配置することがある。そし
て、図１８に示した第７実施形態の定電流出力用ドライ
バ３において、保護用抵抗ｒ０を接続した場合、１組の
定電流制御部３１１、３１２により電圧調節を行って
も、調節した電圧分が保護用抵抗ｒ０における電圧効降
下として使用されてしまい、図１８（ｂ）に示すような
調節ができない場合がある。
【０２０６】すなわち、図１９（ｂ）に示すように、電
圧未調整の場合に出力端子Ｏから出力される電流（点線
で示す）に対して、定電流制御部３１１、３１２の電圧
を調節したとしても、保護用抵抗ｒ０の存在により、点
線で示す未調整の状態をほぼ並行移動した状態になる場
合があり、この場合、定電流制御部３１を１組ずつ配置
した効果が得られなくなる。
【０２０７】そこで、第８実施形態では、図１９（ａ）
に示されるように、各ゲート配線３２２間の配線電圧３
２１に抵抗成分ｒを配置したものである。
【０２０８】本実施形態では、定電流制御部３１１、３
１２間を接続する電圧配線３１１全体をポリシリコン抵
抗とすることで、各抵抗成分ｒ及び保護用抵抗ｒ０が形
成されている。
【０２０９】このように、各ゲート配線３２２間に抵抗
成分ｒを配置することにより、定電流制御部３１１、３
１２で調節した電圧分が両端の保護用抵抗ｒ０分を含め
た電圧配線全体の電圧降下として使用されるため、図１
８（ｂ）の実線で示されるように、各出力端子Ｏから出
力される電流値の傾きを確実に調節することが出来る。
【０２１０】なお、第８実施形態では、保護用抵抗ｒ０
を含めた電圧配線３２１全体をポリシリコン抵抗で構成
したが、電圧配線３２１をポリシリコン抵抗で形成し保
護用抵抗ｒ０は別途接続するようにしてもよい。
【０２１１】また、ポリシリコン抵抗以外の抵抗成分ｒ
を電圧配線３２１に配置するようにしてもよい。この場
合、各ゲート配線３２２間に配置するようにしてもよい
が、所定間隔毎に配置するようにしてもよい。所定間隔
毎としては、例えば、定電流出力部３０１と定電流出力
部３０４とのゲート配線３２２Ｒ間に配置した場合、次
の定電流出力部３０４と定電流出力部３０７とのゲート
配線３２２Ｒ間には配置せず、次の定電流出力部３０７
と定電流出力部３０１０とのゲート配線３２２Ｒ間に配
置し、以後同様に１つ置きに配置するようにしてもよ
い。また、２つ置き、３つ置き、４つ置き、５つ置き、
１０置き等の任意に選択した数置きに配置するようにし
てもよい。更に、１組の定電流制御部３１１と定電流制
御部３１２間の中心１カ所、３等分する２カ所、４等分
する３カ所に配置するようにしてもよい。
【０２１２】次に第９実施形態について説明する。
【０２１３】この第９実施形態では、定電流出力用ドラ
イバ３を、ｓ個の定電流出力部３０を有する定電流出力
装置３００と、３つの定電流制御部３１０を有する定電
流制御装置３１との別々のＩＣチップとして構成したも
のである。
【０２１４】図２０は、この第９実施形態における定電
流出力用ドライバ３の定電流出力装置３００（ａ）と、
定電流制御装置３１０（ｂ）を表したものである。
【０２１５】図２０（ａ）に示すように定電流出力装置
３００は、配線端子ＴＲ、ＴＧ、ＴＢをそれぞれ１組ず
つ、すなわち、合計６個の配線端子ＴＲ１とＴＲ２、Ｔ
Ｇ１とＴＧ２、ＴＢ１とＴＢ２（代表してＴ１、Ｔ２と
する）を備えている。この各組の配線端子Ｔ１とＴ２は
互いに電圧配線３２１で接続されており、電圧配線３２
１には、ゲート配線３２２により２つ置きに定電流出力
部３０が接続されている。
【０２１６】一方、図２０（ｂ）に示すように、定電流
制御装置３１０は、Ｒ用定電流制御部３１Ｒ、Ｇ用定電
流制御部３１Ｇ、Ｂ用定電流制御部３１Ｂを備えてお
り、各定電流制御部３１には、それぞれ配線端子ＴＲ
０、ＴＧＯ、ＴＧＢが接続されている。
【０２１７】図２１は、第９実施形態における定電流出
力装置３００と定電流制御装置３１０とを接続した状態
を表したものである。
【０２１８】この図に示されるように、ｕ個の陽極端子
Ａ１〜Ａｕ（ＴＲ１とＴＲ２、ＴＧ１とＴＧ２、ＴＢ１
とＴＢ２）を有するカラー有機ＥＬパネル１に対して
は、定電流出力装置３００ａ、３００ｂ、…３００ｑの
ｑ個が接続される。
【０２１９】そして、隣あって配置される定電流出力装
置３００同士は、配線端子ＴＲ２と配線端子ＴＲ１とが
接続され、配線端子ＴＧ２と配線端子ＴＧ１とが接続さ
れ、配線端子ＴＢ２と配線端子ＴＢ１とが接続される。
【０２２０】一方、両端部に配置される定電流出力装置
３００のうち、定電流出力装置３００ａの配線端子ＴＲ
１、ＴＧ１、ＴＢ１が、それぞれ定電流制御装置３１０
ａの配線端子ＴＲ０、ＴＧ０、ＴＢ０と接続され、定電
流出力装置３００ｂの配線端子ＴＲ２、ＴＧ２、ＴＢ２
が、それぞれ定電流制御装置３１０ｂの配線端子ＴＲ
０、ＴＧ０、ＴＢ０と接続される。
【０２２１】このように本実施形態によれば、定電流出
力用ドライバ３を、定電流出力装置３００と、定電流制
御装置３１０の別々の素子として構成することにより、
複数の定電流出力装置３００の電圧配線３２１同士を連
続して接続することができ、定電流制御装置３１０を最
低１つ（図２１において定電流制御装置３１０ｂを接続
しない場合）使用することで定電流出力用ドライバ３を
構成することができ、定電流制御部３１の数を減らすこ
とが可能になる。
【０２２２】なお、ｑ個配置する定電流出力装置３００
の電圧配線３２１同士を全て接続する場合について説明
したが、複数個の単位で電圧配線３２１同士を接続する
と共に定電流出力装置３００を接続するようにしてもよ
い。例えば、ｑ個の定電流出力装置３００をｑ／２個ず
つの２組に分け、隣り合ったｑ／２個の電圧配線３２１
同士を接続すると共に、両端又は一端のみの定電流出力
装置３００に定電流制御装置３１０を接続する。
【０２２３】また、第９実施形態における電圧配線３２
１については、第８実施形態と同様に電圧配線３２１全
体をポリシリコン抵抗で構成し、又は一部に抵抗成分ｒ
を配置するようにしてもよい。
【０２２４】以上の第６から第９の実施形態では、各定
電流出力部３０１〜３０ｓを同一構成とし、各定電流制
御部３１Ｒ、３１Ｇ、３１Ｂを抵抗ＲＲ、ＧＧ、ＢＢの
値を除いて同一構成とすることで、チップ内構成が単純
化されて製造が容易になる。
【０２２５】しかし、接続される有機ＥＬパネル１の種
類等や制御上の要求等によっては、Ｒ用、Ｇ用、Ｂ用の
適切な電流値が得られない場合が考えられる。このよう
な場合には、Ｒ用の定電流出力部３０１、３０４、…３
０（ｓ−２）を同一の構成とし、Ｇ用の定電流出力部３
０２、３０５、…３０（ｓ−１）を同一の構成とし、Ｂ
用の定電流出力部３０３、３０６、…３０ｓを同一の構
成としてもよい。そして、各定電流制御部３１Ｒ、３１
Ｇ、３１Ｂの構成も、対応するＲ用、Ｇ用、Ｂ用の定電
流出力部３０の構成にあわせた構成とする。その際、Ｒ
用定電流制御部３１Ｒの定電流ＦＥＴ５１とＲ用定電流
ＦＥＴ５０とを同一の温度特性を持つ素子を使用し、Ｇ
用定電流制御部３１Ｇの定電流ＦＥＴ５１とＧ用定電流
ＦＥＴ５０とを同一の温度特性を持つ素子を使用し、Ｂ
用定電流制御部３１Ｂの定電流ＦＥＴ５１とＢ用定電流
ＦＥＴ５０とを同一の温度特性を持つ素子を使用する。
【０２２６】
【発明の効果】本発明によれば、定電流出力素子と出力
端子間にスイッチング素子を配置することなく、電源を
定電流素子間にスイッチング素子を配置しているので、
出力端子から出力される電流に発生するオーバーシュー
トを抑えることができる。
【０２２７】また、定電流出力素子と出力端子間にゲー
トに一定電圧を印加したＦＥＴを配置しているので、出
力定電流値の電圧依存変化を小さくすることができ、更
に、スイッチングによる定電流値の変動を抑制すること
ができる。
【０２２８】また、出力端子と、この出力端子と電源と
の間に接続され、一定電圧がゲートに印加されることで
定電流を出力する第１電界効果トランジスタと、この第
１の電界効果トランジスタと、前記出力端子との間又は
前記電源との間に接続され、前記第１電界効果トランジ
スタと前記出力端子又は前記電源との電気的な接続と遮
断を行うスイッチング手段と、前記第１電界効果トラン
ジスタの温度特性と同様に変化する温度特性を有し、一
定温度において前記第１電界効果トランジスタに一定の
電圧を印加する定電圧印加回路とにより定電流出力用ド
ライバを構成したので、温度による出力電流の変化を小
さくすることができる。
【０２２９】また、複数の出力端子と、この出力端子と
同数存在し、前記出力端子と電源との間に接続され、所
定電圧がゲートに印加されることで定電流を出力する電
界効果トランジスタと、前記各電界効果トランジスタと
前記各出力端子又は前記電源との電気的な接続と遮断を
各々独立して行うスイッチング手段と、第１電圧を発生
させる第１定電流制御部と、第２電圧を発生させる第２
定電流制御部と、第３電圧を発生させる第３定電流制御
部と、前記第１定電流制御部の出力を、前記複数の電界
効果トランジスタのゲートに対して２つ置きに接続する
第１配線と、前記第２定電流制御部の出力を、前記第１
配線が接続された各電界効果トランジスタの隣の各電界
効果トランジスタのゲートに接続する第２配線と、前記
第３定電流制御部の出力を、前記第２配線が接続された
各電界効果トランジスタの更に隣の各電界効果トランジ
スタのゲートに接続する第３配線とにより定電流出力用
ドライバを構成したので、例えば、カラー表示用の発光
素子パネルに対して単層配線により接続することが可能
になる。
【図面の簡単な説明】
【図１】本発明の請求項１に対応する概念図である。
【図２】本発明の請求項２に対応する概念図である。
【図３】本発明の請求項３に対応して例示した構成図で
ある。
【図４】本発明の請求項４に対応して例示した構成図で
ある。
【図５】本発明の請求項５に対応して例示した構成図で
あり、各発明に対応する第１実施形態の構成図である。
【図６】図５の構成を有する定電流出力用ドライバのシ
ミュレーション結果を表す説明図である。
【図７】本発明の請求項６に対応して例示した構成図で
ある。
【図８】本発明の請求項７に対応して例示した構成図で
ある。
【図９】本発明の請求項８に対応して例示した構成図で
ある。
【図１０】本発明の第２実施形態の構成図である。
【図１１】図１０の構成を有する定電流出力用ドライバ
のシミュレーション結果を表す説明図である。
【図１２】本発明の第３の実施形態における定電流出力
用ドライバの回路構成図である。
【図１３】同上、第３実施形態における定電流ＦＥＴと
定電流制御ＦＥＴにおける温度変化の影響を表した説明
図である。
【図１４】本発明の第４の実施形態における定電流出力
用ドライバの回路構成図である。
【図１５】本発明の第５の実施形態における定電流出力
用ドライバの回路構成図である。
【図１６】本発明の第６の実施形態における定電流出力
用ドライバの回路構成図である。
【図１７】本発明の第６の実施形態における定電流出力
用ドライバを複数配置した場合の説明図である。
【図１８】本発明の第７の実施形態における定電流出力
用ドライバの回路構成図（ａ）、及び電圧調節について
の説明図（ｂ）である。
【図１９】本発明の第８の実施形態における定電流出力
部の回路構成図（ａ）、及び電圧調節についての説明図
（ｂ）である。
【図２０】本発明の第９の実施形態における定電流出力
装置（ａ）と、定電圧発生装置（ｂ）の回路構成図であ
る。
【図２１】本発明の第９の実施形態の使用状態を表した
説明図である。
【図２２】有機ＥＬを使用した、従来の表示装置の構成
を表したものである。
【図２３】従来の定電流出力用ドライバを、エンハンス
メント型のＭＯＳＦＥＴで構成した場合に考えられる構
成図である。
【図２４】図２２の構成を有する定電流出力用ドライバ
のシミュレーション結果を表す説明図である。
【図２５】従来の定電流出力用ドライバをエンハンスメ
ント型のＭＯＳＦＥＴで構成して、有機ＥＬパネルにカ
ラー表示させる、従来の表示装置の構成
【符号の説明】
１ 有機ＥＬパネル ２ 走査回路 ３ ドライブ回路 ４ ＭＯＳＦＥＴ ５ ＭＯＳＦＥＴ ６ ＭＯＳＦＥＴ ３０ 定電流出力部 ３１ 定電流制御部 ３１Ｒ Ｒ用定電流制御部 ３１Ｇ Ｇ用定電流制御部 ３２Ｂ Ｂ用定電流制御部 ４０ スイッチＦＥＴ ４１ 特性調節ＦＥＴ ５０ 定電流ＦＥＴ ５１ 定電流制御ＦＥＴ ６０ スイッチＦＥＴ ７０ ＦＥＴ ７１ オペアンプ ８１ａ 抵抗外付け用の端子 ８１ｂ 抵抗外付け用の端子 １００ 定電流出力素子 １０１ 第１のスイッチング素子 １０２ 第１の出力端子 １０３ 第２のスイッチング素子 １０４ 第２の端子 ３０１〜３０ｓ 定電流出力部 ３２１Ｒ Ｒ用電圧配線 ３２１Ｇ Ｇ用電圧配線 ３２１Ｂ Ｂ用電圧配線 ３２２Ｒ、３２２Ｇ、３２２Ｂ ゲート配線 ＴＲ Ｒ用配線端子 ＴＧ Ｇ用配線端子 ＴＢ Ｂ用配線端子 Ｏ１〜Ｏｓ 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橘田 達也 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 (72)発明者 母家 靖弘 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 定電流を供給することで発光素子を発光
    させる定電流出力用ドライバであって、 定電流を出力する定電流出力素子と、 この定電流出力素子と電源間に配置されて、前記電源と
    前記定電流出力素子との電気的な接続と遮断を行う第１
    のスイッチング素子と、 前記定電流出力素子の電流出力側と、間にスイッチング
    素子を介さずに接続された第１の出力端子と、を具備す
    ることを特徴とする定電流出力用ドライバ。
  2. 【請求項２】 定電流を供給することで発光素子を発光
    させる定電流出力用ドライバであって、 定電流を出力する定電流出力素子と、 この定電流出力素子と電源間に配置されて、前記電源と
    前記定電流出力素子との電気的な接続と遮断を行う第１
    のスイッチング素子と、 前記定電流出力素子の電流出力側と第２の端子との間に
    接続され、前記第１のスイッチング素子のオン・オフ動
    作と連動してオフ・オン動作をする第２のスイッチング
    素子と、 前記定電流出力素子の電流出力側と前記第２のスイッチ
    ング素子との間にスイッチング素子を介さずに接続され
    た第１の出力端子と、を具備することを特徴とする定電
    流出力用ドライバ。
  3. 【請求項３】 一定電圧がゲートに印加されることで定
    電流を出力する第１の電界効果トランジスタと、 この第１の電界効果トランジスタと電源間に配置され
    て、前記電源と前記第１の電界効果トランジスタとの電
    気的な接続と遮断を行う、第２の電界効果トランジスタ
    と、 前記第１の電界効果トランジスタの電流出力側と、間に
    スイッチング素子を介さずに接続された第１の出力端子
    と、を具備することを特徴とする定電流出力用ドライ
    バ。
  4. 【請求項４】 一定電圧がゲートに印加されることで定
    電流を出力する第１の電界効果トランジスタと、 この第１の電界効果トランジスタと電源間に配置され
    て、前記電源と前記第１の電界効果トランジスタとの電
    気的な接続と遮断を行う、第２の電界効果トランジスタ
    と、 前記第１の電界効果トランジスタの電流出力側に直列に
    接続され、前記第1の電界効果トランジスタのゲートに
    印加される一定電圧とは異なる一定電圧がゲートに印加
    される第３の電界効果トランジスタと、 前記第３の電界効果トランジスタの電流出力側と、間に
    スイッチング素子を介さずに接続された第１の出力端子
    と、を具備することを特徴とする定電流出力用ドライ
    バ。
  5. 【請求項５】 一定電圧がゲートに印加されることで定
    電流を出力する第１の電界効果トランジスタと、 この第１の電界効果トランジスタと電源間に配置され
    て、前記電源と前記第１の電界効果トランジスタとの電
    気的な接続と遮断を行う、第２の電界効果トランジスタ
    と、 前記第２の電界効果トランジスタと異なるチャネルを形
    成し、前記第１の電界効果トランジスタの電流出力側と
    第２の端子との間に接続され、前記第２の電界効果トラ
    ンジスタとゲートが入力端子に共通接続された第３の電
    界効果トランジスタと、 前記第１の電界効果トランジスタの電流出力側と前記第
    ３の電界効果トランジスタとの間にスイッチング素子を
    介さずに接続された第１の出力端子と、を具備すること
    を特徴とする定電流出力用ドライバ。
  6. 【請求項６】 一定電圧がゲートに印加されることで定
    電流を出力する第１の電界効果トランジスタと、 この第１の電界効果トランジスタと電源間に配置され
    て、前記電源と前記第１の電界効果トランジスタとの電
    気的な接続と遮断を行う、第２の電界効果トランジスタ
    と、 前記第１の電界効果トランジスタの電流出力側に直列に
    接続され、前記第1の電界効果トランジスタのゲートに
    印加される一定電圧とは異なる一定電圧がゲートに印加
    される第３の電界効果トランジスタと、 前記第２の電界効果トランジスタと異なるチャネルを形
    成し、前記第３の電界効果トランジスタの電流出力側と
    第２の端子との間に接続され、前記第２の電界効果トラ
    ンジスタとゲートが入力端子に共通接続された第４の電
    界効果トランジスタと、 前記第３の電界効果トランジスタの電流出力側と前記第
    ４の電界効果トランジスタとの間にスイッチング素子を
    介さずに接続された第１の出力端子と、を具備すること
    を特徴とする定電流出力用ドライバ。
  7. 【請求項７】 電源と接続され、一定電圧がゲートに印
    加されることで定電流を出力する第１の電界効果トラン
    ジスタと、 この第１の電界効果トランジスタの電流出力側に直列に
    接続されてスイッチングを行う第２の電界効果トランジ
    スタと、 前記第２の電界効果トランジスタの電流出力側に直列に
    接続され、前記第1の電界効果トランジスタのゲートに
    印加される一定電圧とは異なる一定電圧がゲートに印加
    される第３の電界効果トランジスタと、 前記第２の電界効果トランジスタと異なるチャネルを形
    成し、前記第３の電界効果トランジスタの電流出力側と
    第２の端子との間に接続され、前記第２の電界効果トラ
    ンジスタとゲートが入力端子に共通接続された第４の電
    界効果トランジスタと、 前記第３の電界効果トランジスタの電流出力側と前記第
    ４の電界効果トランジスタとの間にスイッチング素子を
    介さずに接続された第１の出力端子と、を具備すること
    を特徴とする定電流出力用ドライバ。
  8. 【請求項８】 電源と接続され、一定電圧がゲートに印
    加されることで定電流を出力する第１の電界効果トラン
    ジスタと、 前記第１の電界効果トランジスタの電流出力側に直列に
    接続され、前記第1の電界効果トランジスタのゲートに
    印加される一定電圧とは異なる一定電圧がゲートに印加
    される第２の電界効果トランジスタと、 この第２の電界効果トランジスタの電流出力側に直列に
    接続されてスイッチングを行う第３の電界効果トランジ
    スタと、 前記第３の電界効果トランジスタと異なるチャネルを形
    成し、前記第３の電界効果トランジスタの電流出力側と
    第２の端子との間に接続され、前記第２の電界効果トラ
    ンジスタとゲートが入力端子に共通接続された第４の電
    界効果トランジスタと、 前記第３の電界効果トランジスタの電流出力側と前記第
    ４の電界効果トランジスタとの間にスイッチング素子を
    介さずに接続された第１の出力端子と、を具備すること
    を特徴とする定電流出力用ドライバ。
  9. 【請求項９】 出力端子と、 この出力端子と電源との間に接続され、一定電圧がゲー
    トに印加されることで定電流を出力する第１電界効果ト
    ランジスタと、 この第１の電界効果トランジスタと、前記出力端子との
    間又は前記電源との間に接続され、前記第１電界効果ト
    ランジスタと前記出力端子又は前記電源との電気的な接
    続と遮断を行うスイッチング手段と、 前記第１電界効果トランジスタの温度特性と同様に変化
    する温度特性を有し、一定温度において前記第１電界効
    果トランジスタに一定の電圧を印加する定電圧印加回路
    と、を具備することを特徴とする定電流出力用ドライ
    バ。
  10. 【請求項１０】 前記定電圧印加回路は、分圧用の抵抗
    手段と、この抵抗手段と電源との間に直列に接続され、
    ゲートが飽和結線された第２電界効果トランジスタとを
    備え、 前記第２電界効果トランジスタのゲートを前記第１電界
    効果トランジスタのゲートに接続したことを特徴とする
    請求項１に記載の定電流出力用ドライバ。
  11. 【請求項１１】 第１スイッチング手段は、ゲートをス
    イッチング信号の入力とした第３の電界効果トランジス
    タで構成し、 ゲートがグランドに接続されると共に、前記第１スイッ
    チングの接続位置に対応して、前記第２電界効果トラン
    ジスタの電源側又はその反対側に接続された第４電界効
    果トランジスタと、を具備することを特徴とする請求項
    ２に記載の定電流出力用ドライバ。
  12. 【請求項１２】 前記第１電界効果トランジスタと前記
    第２電界効果トランジスタとを同一規格素子を使用した
    ことを特徴とする請求項２に記載の定電流出力用ドライ
    バ。
  13. 【請求項１３】 前記抵抗手段は、ラダー抵抗、可変抵
    抗、抵抗を外付けするための端子、又は抵抗とこの抵抗
    に並列に抵抗を外付けするための端子で構成されたこと
    を特徴とする請求項１から請求項５のうちのいずれかの
    請求項に記載の定電流出力用ドライバ。
  14. 【請求項１４】 前記第２電界効果トランジスタのゲー
    トがボルテージフォロア回路の入力に接続され、このボ
    ルテージフォロア回路の出力が前記前記第１電界効果ト
    ランジスタのゲートに接続されていることを特徴とする
    請求項１から請求項６のうちのいずれかの請求項に記載
    の定電流出力用ドライバ。
  15. 【請求項１５】 複数の出力端子と、 この出力端子と同数存在し、前記出力端子と電源との間
    に接続され、所定電圧がゲートに印加されることで定電
    流を出力する電界効果トランジスタと、 前記各電界効果トランジスタと前記各出力端子又は前記
    電源との電気的な接続と遮断を各々独立して行うスイッ
    チング手段と、 第１電圧を発生させる第１定電流制御部と、 第２電圧を発生させる第２定電流制御部と、 第３電圧を発生させる第３定電流制御部と、 前記第１定電流制御部の出力を、前記複数の電界効果ト
    ランジスタのゲートに対して２つ置きに接続する第１配
    線と、 前記第２定電流制御部の出力を、前記第１配線が接続さ
    れた各電界効果トランジスタの隣の各電界効果トランジ
    スタのゲートに接続する第２配線と、 前記第３定電流制御部の出力を、前記第２配線が接続さ
    れた各電界効果トランジスタの更に隣の各電界効果トラ
    ンジスタのゲートに接続する第３配線と、を１つの集積
    回路に形成したことを特徴とする定電流出力用ドライ
    バ。
  16. 【請求項１６】 前記請求項１５の出力端子及び前記電
    界効果トランジスタを、それぞれ１９２個配置したこと
    を特徴とする請求項１５に記載の定電流出力用ドライ
    バ。
  17. 【請求項１７】 前記請求項１５において、 前記第１配線が接続される第１配線端子と、 前記第２配線が接続される第２配線端子と、 前記第３配線が接続される第３配線端子と、を具備する
    ことを特徴とする請求項１５又は請求項１６に記載の定
    電流出力用ドライバ。
  18. 【請求項１８】 前記請求項１５において、 前記第１定電流制御部、前記第２定電流制御部、及び前
    記第３定電流制御部をそれぞれ２つ備え、 第１配線は、２つの第１定電流制御部の両出力間を接続
    する第１電圧配線と、この第１電圧配線と各ゲートとを
    接続する第１ゲート配線とを有し、 第２配線は、２つの第２定電流制御部の両出力間を接続
    する第２電圧配線と、この第２電圧配線と各ゲートとを
    接続する第２ゲート配線とを有し、 第３配線は、２つの第３定電流制御部の両出力間を接続
    する第３電圧配線と、この第３電圧配線と各ゲートとを
    接続する第３ゲート配線とを有することを特徴とする請
    求項１５、請求項１６、又は請求項１７に記載の定電流
    出力用ドライバ。
  19. 【請求項１９】 少なくとも１組のゲート配線間の電圧
    配線に抵抗を配置したことを特徴とする請求項１８に記
    載の定電流出力用ドライバ。
  20. 【請求項２０】 前記電圧配線をポリシリコン抵抗で構
    成したことを特徴とする請求項１８に記載の定電流出力
    用ドライバ。
  21. 【請求項２１】 複数の出力端子と、 この出力端子と同数存在し、前記出力端子と電源との間
    に接続され、所定電圧がゲートに印加されることで定電
    流を出力する電界効果トランジスタと、 前記各電界効果トランジスタと前記各出力端子又は前記
    電源との電気的な接続と遮断を各々独立して行うスイッ
    チング手段と、 電圧が供給される第１、第２及び第３の電圧入力端子
    と、 電圧が出力される第１、第２及び第３の電圧出力端子
    と、 前記第１電圧入力端子と前記第１電圧出力端子とを接続
    する第１電圧配線と、 前記第２電圧入力端子と前記第２電圧出力端子とを接続
    する第２電圧配線と、 前記第３電圧入力端子と前記第３電圧出力端子とを接続
    する第３電圧配線と、 前記第１電圧配線を、前記複数の電界効果トランジスタ
    のゲートに対して２つ置きに接続する第１ゲート配線
    と、 前記第２電圧配線を、前記第１配線が接続された各電界
    効果トランジスタの隣の各電界効果トランジスタのゲー
    トに接続する第２ゲート配線と、 前記第３電圧配線を、前記第２配線が接続された各電界
    効果トランジスタの更に隣の各電界効果トランジスタの
    ゲートに接続する第３ゲート配線と、を１つの集積回路
    に形成したことを特徴とする定電流出力用ドライバ。
JP2000008208A 1999-01-29 2000-01-17 定電流出力用ドライバ Pending JP2001056669A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000008208A JP2001056669A (ja) 1999-01-29 2000-01-17 定電流出力用ドライバ
US09/493,773 US6469405B1 (en) 1999-01-29 2000-01-28 Constant-current output driver with reduced over-shoot

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2288999 1999-01-29
JP15393399 1999-06-01
JP11-153933 1999-06-01
JP11-165527 1999-06-11
JP11-22889 1999-06-11
JP16552799 1999-06-11
JP2000008208A JP2001056669A (ja) 1999-01-29 2000-01-17 定電流出力用ドライバ

Publications (1)

Publication Number Publication Date
JP2001056669A true JP2001056669A (ja) 2001-02-27

Family

ID=27457850

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000008208A Pending JP2001056669A (ja) 1999-01-29 2000-01-17 定電流出力用ドライバ

Country Status (2)

Country Link
US (1) US6469405B1 (ja)
JP (1) JP2001056669A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007072478A (ja) * 2006-10-27 2007-03-22 Semiconductor Energy Lab Co Ltd 半導体集積回路
CN100388329C (zh) * 2001-12-07 2008-05-14 株式会社半导体能源研究所 显示器和使用该显示器的电气设备
JP2010170846A (ja) * 2009-01-22 2010-08-05 Panasonic Electric Works Co Ltd 電源装置及びそれを用いた照明器具
US8004513B2 (en) 2002-03-06 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method of driving the same
US8138681B2 (en) * 2007-09-13 2012-03-20 Oki Data Corporation Driving circuit, LED head and image forming apparatus
JP2013539341A (ja) * 2010-08-30 2013-10-17 日本テキサス・インスツルメンツ株式会社 Ｄｃ−ｄｃコンバータ
KR101519437B1 (ko) 2007-10-04 2015-05-12 라피스 세미컨덕터 가부시키가이샤 전류원 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6879110B2 (en) 2000-07-27 2005-04-12 Semiconductor Energy Laboratory Co., Ltd. Method of driving display device
US6580657B2 (en) * 2001-01-04 2003-06-17 International Business Machines Corporation Low-power organic light emitting diode pixel circuit
US6870196B2 (en) * 2003-03-19 2005-03-22 Eastman Kodak Company Series/parallel OLED light source
CN100383847C (zh) * 2003-03-31 2008-04-23 三洋电机株式会社 显示元件及显示装置
EP2230579B1 (en) * 2009-03-20 2013-01-23 STMicroelectronics Srl Fast switching, overshoot-free, current source and method
US9615409B2 (en) 2014-02-13 2017-04-04 Kaneka Corporation Light emission module, connector, and mounting structure for light emission module

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4182977A (en) * 1978-06-01 1980-01-08 Trw Inc. Constant output light emitting device
US6078347A (en) * 1996-11-11 2000-06-20 Asahi Kogaku Kogyo Kabushiki Kaisha Laser scan based recording apparatus

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388329C (zh) * 2001-12-07 2008-05-14 株式会社半导体能源研究所 显示器和使用该显示器的电气设备
US7737924B2 (en) 2001-12-07 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electric equipment using the same
US8004513B2 (en) 2002-03-06 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method of driving the same
US8373694B2 (en) 2002-03-06 2013-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method of driving the same
JP2007072478A (ja) * 2006-10-27 2007-03-22 Semiconductor Energy Lab Co Ltd 半導体集積回路
JP4658016B2 (ja) * 2006-10-27 2011-03-23 株式会社半導体エネルギー研究所 半導体装置
US8138681B2 (en) * 2007-09-13 2012-03-20 Oki Data Corporation Driving circuit, LED head and image forming apparatus
KR101519437B1 (ko) 2007-10-04 2015-05-12 라피스 세미컨덕터 가부시키가이샤 전류원 장치
JP2010170846A (ja) * 2009-01-22 2010-08-05 Panasonic Electric Works Co Ltd 電源装置及びそれを用いた照明器具
JP2013539341A (ja) * 2010-08-30 2013-10-17 日本テキサス・インスツルメンツ株式会社 Ｄｃ−ｄｃコンバータ

Also Published As

Publication number Publication date
US6469405B1 (en) 2002-10-22

Similar Documents

Publication Publication Date Title
US9548023B2 (en) Display apparatus and display-apparatus driving method
JP3991003B2 (ja) 表示装置およびソース駆動回路
US9583041B2 (en) Pixel circuit and driving method thereof, display panel, and display device
US6924601B2 (en) Display driver
JP5014338B2 (ja) 電流駆動型表示装置
JP4409821B2 (ja) Ｅｌ表示装置
US7969392B2 (en) Current programming apparatus and matrix type display apparatus
US8599227B2 (en) Display apparatus and display-apparatus driving method
US20160027355A1 (en) Data driver for panel display apparatuses
KR100710279B1 (ko) 엘렉트로 루미네센스 패널
US20040095298A1 (en) Electronic circuit, method of driving electronic circuit, electro-optical device, method of driving electro-optical device, and electronic apparatus
TWI431591B (zh) 影像顯示裝置
JP4979772B2 (ja) 電流駆動型表示装置
JP2001056669A (ja) 定電流出力用ドライバ
KR100695639B1 (ko) 발광 소자용 구동 회로
WO2007144976A1 (ja) 電流駆動型の表示装置および画素回路
US20160078808A1 (en) Pixel architecture and driving method thereof
US20130082912A1 (en) Display Drives Circuits and Techniques
KR20130136554A (ko) 화상 표시 장치의 구동 방법
CN109523947B (zh) 像素电路
US7502002B2 (en) Pixel circuit, electro-optical device, and electronic apparatus
US7863970B2 (en) Current source device
US6909410B2 (en) Driving circuit for a light-emitting element
US20240355282A1 (en) Display device and method for controlling display device
JP2003140614A (ja) データ線駆動回路

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20040303

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050428

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050621

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051108