JP2009092744A - 電流源装置 - Google Patents

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Abstract

【課題】個別に出力電流のオンオフ制御が可能な複数の電流出力回路を備えた電流源装置において、多数の電流出力回路の出力を同時に切り替える際に生じる誤動作を防止する。
【解決手段】電流出力FETと、電流出力FETのソース側およびドレイン側の各々に直列に接続されて直列回路を形成する第１および第２スイッチFETと、第１スイッチFETに電源電圧の正側電位を印加するとともに第２スイッチFETに電源電圧の負側電位を印加して直列回路に電源電圧を供給する電源電圧供給手段と、電流出力FETと第２スイッチFETとの間に接続された出力端子と、を各々が含む複数の電流出力回路と、電流出力FETの各々のゲートに共通のゲート電圧を供給するゲート電圧供給回路と、を含む電流源装置において、電流出力回路の各々は、電流出力FETと第２スイッチFETとの間に第３スイッチFETを設けた。
【選択図】図４

Description

本発明は、半導体集積回路等において使用され、特に複数の発光素子がマトリックス状に配置されて構成される画像表示装置において該発光素子の各々に対する発光駆動電流の供給に適した電流源装置に関する。
図１は、一般的な有機エレクトロルミネッセンス（以下有機ＥＬと称する）を使用した画像表示装置の概略構成を示したブロック図である。同図に示す如く、表示パネル４には、ｎ本のデータラインA1〜An及びこれと交差して配列されたｍ本の走査ラインB1〜Bnが形成されており、データライン及び走査ラインの各交差部には画素を担う有機ＥＬ素子Ｅ1,1〜Ｅm,nが形成されている。すなわち、表示パネルに形成されたｍ×ｎ個の有機ＥＬ素子の発光によって、表示されるべき画像が構成される。
走査ラインB1〜Bmは、走査ラインスイッチSWB1〜SWBmを含む走査ライン駆動部２に接続され、この走査ラインスイッチのスイッチング動作によって、各走査ラインには接地電位若しくは所定の正電位VH（例えば１０Ｖ）が印加されるようになっている。各走査ラインスイッチSWB1〜SWBmは、制御部１から供給される制御信号に従って、走査ラインに順次接地電位を印加していく。すなわち、各走査ラインには順次一定の時間間隔で接地電位が印加され、この期間が走査ラインの選択期間とされる。
一方、データラインA1〜Anは、各データラインに供給すべき駆動電流を生成する電流源J1〜Jn及びデータラインスイッチSWA1〜SWAnを含むデータライン駆動部３に接続され、このデータラインスイッチのスイッチング動作によって、各データラインは電流源J1〜Jn若しくは接地電位のいずれかに接続されるようになっている。各データラインスイッチSWA1〜SWAnは、制御部１から供給される制御信号に従って、走査ラインの選択期間に同期して、データラインA1〜Anを選択的に電流源に接続する。走査ラインスイッチによって選択された走査ライン上の有機ＥＬ素子のうち、データラインスイッチによって電流源と接続されたものは、電流源から発光駆動電流が供給され、当該発光駆動電流に応じた輝度で発光する。
例えば、図１においては、走査ラインB1が走査ラインスイッチSWB1によって接地電位に接続されることによって選択され、データラインA2およびA3がデータラインスイッチSWA2、SWA3によってそれぞれ電流源J2およびJ3に接続されている。これにより、走査ラインB1とデータラインA2及びA3の各交差部に設けられた有機ＥＬ素子E1,2およびE1,3には、電流源J2およびJ3からそれぞれ発光駆動電流が供給され、当該発光駆動電流に応じた輝度で発光する。全ての走査ラインB1〜Bmは、所定のフレーム期間内において順次選択され、これに同期して輝度に応じた発光駆動電流が有機ＥＬ素子に供給され、発光することによって１画面が構成される。
図２は、上記した画像表示装置において、データラインA1〜Anを介して各有機ＥＬ素子に発光駆動電流を供給する電流源J1〜Jnを構成する電流源装置の等価回路図である。電流源装置は単一のゲート電圧供給部10と、各データラインA1〜Anの各々に対応するｎ個の電流出力回路30-1〜30-nからなる出力部20と、により構成される。
ゲート電圧供給部10は、演算増幅器OP1と、PMOSトランジスタP1およびP2と、抵抗R1とにより構成される。演算増幅器OP1の反転入力端子には所定の基準電圧V1が供給され、演算増幅器OP1の出力はPMOSトランジスタP2のゲートに接続される。PMOSトランジスタP2のソースはPMOSトランジスタP1のドレインに接続され、ドレインは一端が所定の負側電位Vssに固定された抵抗R1に接続される。PMOSトランジスタP2と抵抗R1との接続点の電位は演算増幅器OP1の非反転入力端子に供給される。PMOSトランジスタP1のゲートは負側電位Vssに固定され、ソースには電源電圧Vddが印加される。かかる構成のゲート電圧供給部10においては、演算増幅器OP1の出力によってPMOSトランジスタP2のゲート電圧が制御されることにより、PMOSトランジスタP1、P2および抵抗R1を経由する電流経路には基準電圧V1に応じた基準電流I1が流れる。尚、PMOSトランジスタP1は常時オン状態であるが、所定のオン抵抗を有しているため、抵抗素子として機能する。
出力部20は、上記したように各データラインA1〜Anに対応するｎ個の電流出力回路30-1〜30-nによって構成され、各電流出力回路30-1〜30-nはそれぞれ同一の構成を有する。各電流出力回路において、PMOSトランジスタP4は、ゲートがPMOSトランジスタP2のゲートラインすなわち、演算増幅器OP1の出力ラインに接続され、データラインに供給すべき出力電流を発生せしめる電流出力FETとして機能する。つまり、各電流出力回路において、PMOSトランジスタP4のゲートには共通のゲート電圧が供給される。PMOSトランジスタP4のドレインはNMOSトランジスタN1のドレインに接続され、ソースはPMOSトランジスタP3のドレインに接続される。NMOSトランジスタN1のソースは負側電位Vssに固定され、ゲートには制御部１より制御信号NSWが供給される。PMOSトランジスタP4とNMOSトランジスタN１の接続点には出力端子OUT1〜OUTnが設けられ、出力端子OUT1〜OUTnにはそれぞれデータラインA1〜Anが接続される。PMOSトランジスタP3のソースには電源電圧Vddが印加され、ゲートには制御部１より制御信号PSWが供給される。かかる構成の電流源装置においてPMOSトランジスタP2とP4、PMOSトランジスタP1とP3のディメンション（ゲート幅とゲート長の比W/L）を同一とすることにより、各出力端子OUT1〜OUTnからは基準電流I1と同じ電流値を示す出力電流を得ることができ、各データラインA1〜Anに対して均一に発光駆動電流を供給することが可能となる。
PMOSトランジスタP3およびNMOSトランジスタN1は、出力電流をデータラインに供給するか否かを切り替えるデータラインスイッチSWA1〜SWAnに相当する。PMOSトランジスタP3のゲートにLowレベルの制御信号が供給されるとともにNMOSトランジスタN1のゲートにLowレベルの制御信号が供給されると、PMOSトランジスタP3はオン状態となり、NMOSトランジスタN1はオフ状態となる。これにより出力端子の電位はHighレベルとなり、データラインには発光駆動電流が供給される。一方、PMOSトランジスタP3のゲートにHighレベルの制御信号が供給されるとともにNMOSトランジスタN1のゲートにHighレベルの制御信号が供給されると、PMOSトランジスタP3はオフ状態となり、NMOSトランジスタN1はオン状態となる。これにより出力端子の電位はLowレベルとなり、データラインへの電流供給は停止される。すなわち、PMOSトランジスタP3およびNMOSトランジスタN1は、電流出力FETとして機能するPMOSトランジスタP4を挟んでそれぞれ電源および負側電位に接続された正側（ハイサイド）スイッチおよび負側（ローサイド）スイッチを構成する。そして、これら正側および負側スイッチがデータラインへの電流供給のオンオフを切り替えることにより、スイッチング電流経路が形成される。かかる電流源装置の出力電流のオンオフ制御は電流出力回路30-1〜30-n毎になされ、データライン毎に発光駆動電流の供給および供給停止が制御される。
上記した如き構成を有する有機ＥＬ画像表示装置に用いられる電流源装置は、例えば特許文献１に記載されている。
特開２００３−１３１６１７号公報
図３は、上記した従来構成の電流源装置において、全ての電流源回路30-1〜30-nが各データラインに対して出力電流を供給している状態からｎ番目の電流出力回路30-nについては出力電流の供給を継続させ、それ以外の１番目からn-1番目の電流出力回路については電流供給を停止状態に移行させたときの各部の動作波形示している。かかる場合、１番目からｎ−１番目の電流出力回路においては、各データラインに対して電流供給を停止させるタイミングで制御信号PSWおよびNSWは、共にLowレベルからHighレベルに切り替えられる。一方、電流供給を維持すべきｎ番目の電流出力回路30-nにおいては制御信号PSWおよびNSWは、Lowレベルが維持される。尚、かかる制御信号PSWおよびNSWの入力制御は画像データに基づいて制御部１によってなされる。
ここで、各電流出力回路30-1〜30-nのPMOSトランジスタP4の各々のゲート−ドレイン間には寄生容量C1が存在し、演算増幅器OP1の出力からみた合成容量はn*C1となる。つまり、演算増幅器OP1の出力ラインには大容量のキャパシタが接続されているものとみなすことができる。この場合において、１番目からn-1番目の電流出力回路のNMOSトランジスタN1の各々が、制御信号NSWの切り替わりに応じて一斉にオン状態となると、上記寄生容量C1の各々に充電電流が一斉に流れる。かかる寄生容量C1への充電が短時間で起る程、充電電流の瞬時値は増大し、演算増幅器OP1の駆動能力が低いと、図３に示す如く演算増幅器OP1の出力ラインの電位は、充電期間中一次的に低下する。演算増幅器OP1の出力ラインの電位が一次的に低下すると、電流供給を継続させるべき電流出力回路30-nにおいては、所定の定電流を出力すべく制御されたPMOSトランジスタP4のゲート電圧が低下することになるため、出力電流が所定の制御値を超えて上昇するといった誤動作が発生する。その結果、データラインAnに接続された有機ＥＬ素子には、誤動作により増加した発光駆動電流が一時的に供給されることになり発光輝度に影響を及ぼすといった問題が生じていた。
本発明は、上記した点に鑑みてなされたものであり、個別に出力電流のオンオフ制御が可能な複数の電流出力回路を備えた電流源装置において、多数の電流出力回路の出力を一斉に切り替えることによって生じる誤動作を防止することができる電流源装置を提供することを目的とする。
本発明に係る電流源装置は、電流出力FETと、前記電流出力FETのソース側およびドレイン側の各々に直列に接続されて直列回路を形成する第１および第２スイッチFETと、前記第１スイッチFETに電源電圧の正側電位を印加するとともに前記第２スイッチFETに前記電源電圧の負側電位を印加して前記直列回路に前記電源電圧を供給する電源電圧供給手段と、前記電流出力FETと前記第２スイッチFETとの間に接続された出力端子と、を各々が含む複数の電流出力回路と、前記電流出力FETの各々のゲートに共通のゲート電圧を供給するゲート電圧供給回路と、を含む電流源装置であって、前記電流出力回路の各々は、前記電流出力FETと前記第２スイッチFETとの間に設けられた第３スイッチFETを更に有することを特徴としている。
本発明の電流源装置によれば、個別に出力電流のオンオフ制御が可能な複数の電流出力回路を備えた電流源装置において、多数の電流出力回路の出力を同時に切り替えた際に生じる誤動作を防止することが可能となる。
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
（第１実施例）
図４は、本発明の第１実施例に係る電流源装置100の構成を示す等価回路図である。尚、図４においては、図２において示した従来の電流源装置の構成と共通する部分については、同一の符号を付している。本発明の電流源装置100は、従来構成のものと同様、単一のゲート電圧供給部40とデータラインA1〜Anの各々に対応するｎ個の電流出力回路60-1〜60-nからなる出力部50により構成される。
ゲート電圧供給部40は、抵抗R1とPMOSトランジスタP2との間にPMOSトランジスタP10が設けられている点が上記従来構成のものと異なる。すなわち、PMOSトランジスタP10はソースがPMOSトランジスタP2のドレインに接続され、ドレインが抵抗R1に接続され、ゲートが負側電位Vssに固定されている。演算増幅器OP1の非反転入力端子はPMOSトランジスタP10と抵抗R1との接続点に接続される。かかる構成においてPMOSトランジスタP10は常時オン状態となるが所定のオン抵抗を有しているため、抵抗素子として機能する。PMOSトランジスタP10が上記した箇所に配置されるのは、後述する電流出力回路60-1〜60-nの各々においてPMOSトランジスタP11が従来構成のものに対して追加されたことに対応させたものであり、各電流出力回路において基準電流I1と同一の電流値を示すミラー電流を発生させるためである。
各電流出力回路60-1〜60-nにおいては、PMOSトランジスタP3(第１スイッチFET)が電流出力FETとして機能するPMOSトランジスタP4のソース側に直列接続され、NMOSトランジスタN1(第２スイッチFET)が後述するPMOSトランジスタP11（第３スイッチFET）を介してPMOSトランジスタP4のドレイン側に接続される。すなわち、PMOSトランジスタP3、P4およびP11とNMOSトランジスタN1とにより直列回路が構成されている。かかる直接回路の両端には、電源電圧Vddが印加される。PMOSトランジスタP3およびNMOSトランジスタN1は、PMOSトランジスタP4を挟み、それぞれ電源電圧の正側電位に接続された正側（ハイサイド）スイッチおよび負側電位に接続された負側（ローサイド）スイッチを構成する。PMOSトランジスタP11はPMOSトランジスタP4とNMOSトランジスタN1の間に挿入される。具体的には、PMOSトランジスタP11のソースはPMOSトランジスタP4のドレインに接続され、ドレインはNMOSトランジスタN1のドレインに接続され、ゲートには制御部1より制御信号PSWが供給される。PMOSトランジスタP11とNMOSトランジスタN1の接続点が各電流出力回路の出力端子とされ、各出力端子には対応するデータラインA1〜Anが接続される。尚、上記した以外の構成部分については、従来構成のものと同様であるため、その説明は省略する。
以下に本発明に係る電流源装置100の動作について図５に示す各部の動作波形を参照しつつ説明する。図５は、図３に示す場合と同様、全ての電流源回路60-1〜60-nが各データラインに対して出力電流を供給している状態からｎ番目の電流出力回路60-nについては出力電流の供給を継続させ、それ以外の１番目からn-1番目の電流出力回路については電流供給を停止状態に移行させたときの各部の動作波形示している。この場合、１番目からｎ−１番目の電流出力回路においては、電流供給を停止させるタイミングで制御信号PSWおよびNSWは共にLowレベルからHighレベルに切り替えられる。一方、電流供給を維持すべきｎ番目の電流出力回路60-nにおいては制御信号PSWおよびNSWはLowレベルが維持される。かかる制御信号PSWおよびNSWの入力制御は画像データに基づいて制御部1によってなされる。
各電流出力回路60-1〜60-nにおいて、制御信号PSWおよびNSWがともにLowレベルとされる期間においては、PMOSトランジスタP3およびP11はオン状態であり、NMOSトランジスタN1はオフ状態である。この場合、各電流出力回路60-1〜60-nの出力端子はHighレベルであり、全てのデータラインA1〜Anに対して出力電流が供給される。
１番目からn-1番目の電流出力回路において、制御信号PSWおよびNSWがともにLowレベルからHighレベルに切り替えられることにより、PMOSトランジスタP3およびP11がオフ状態となり、NMOSトランジスタN1がオン状態となる。PMOSトランジスタP3およびP11がオフ状態となることにより、出力電流の供給が停止され、NMOSトランジスタN1がオン状態となることにより出力端子の電位はLowレベルとなる。ここで、従来の電流源装置おいては、NMOSトランジスタN1とPMOSトランジスタP4とが直接接続されていたために、NMOSトランジスタN1がオン状態に駆動されることにより１番目からn-1番目の電流出力回路のPMOSトランジスタP4に付随する各寄生容量C1に一斉に充電電流が流れ、演算増幅器OP1の駆動能力にも限界があるため、演算増幅器OP1の出力ラインの電位が一瞬低下してしまうという不具合が発生していた。これに対し本発明の電流源装置100においては、PMOSトランジスタP4とNMOSトランジスタN1との間にPMOSトランジスタP11が挿入され、NMOSトランジスタN1がオン状態となるタイミングでPMOSトランジスタP11がオフ状態とされることによりPMOSトランジスタP4とNMOSトランジスタN1とが電気的に分離される。これにより、NMOSトランジスタN1がオン状態になっても、PMOSトランジスタP4のドレイン（図中のノード1）の電位はHighレベルを維持するため寄生容量C1への充電が起らず演算増幅器OP1の出力ラインの電位変動は解消される。従って、電流供給を維持すべき電流出力回路60-nの出力電流の変動も起らず、データラインAnに対して安定した発光駆動電流の供給が可能となる。尚、１番目からn-1番目の電流出力回路において、制御信号PSWと制御信号NSWのLowレベルからHighレベルへの遷移は同時であってもよいが、制御信号PSWを先にHighレベルに遷移させ、PMOSトランジスタP3およびP11をオフ状態とした後に制御信号NSWをHighレベルに遷移させ、NMOSトランジスタN1をオン状態とすることとしてもよい。
（第２実施例）
第１実施例に示す電流源装置100においては、上記の如く、１番目からn-1番目の電流出力回路を電流供給状態から電流供給停止状態に移行させたときに生じる不具合を解消させることが可能である。しかし、電流供給停止状態となっている１番目からn-1番目の電流出力回路を再度同時に電流供給状態に移行させると新たな不具合が発生するおそれがある。この新たな不具合について、図６を参照しつつ説明する。尚、ｎ番目の電流出力回路については、電流供給を継続しているものとする。
１番目からn-1番目の電流出力回路においては、電流供給を開始させるタイミングで制御信号PSWおよびNSWは共にHighレベルからLowレベルに切り替えられる。一方、電流供給を維持すべきｎ番目の電流出力回路60-nにおいては制御信号PSWおよびNSWはLowレベルが維持される。１番目からn-1番目の電流出力回路において、制御信号PSWおよびNSWがともにHighレベルからLowレベルに切り替えられることにより、PMOSトランジスタP3およびP11がオン状態となり、NMOSトランジスタN1がオフ状態となる。これにより、各電流出力回路に対応するデータラインA1〜An-1には出力電流が供給され、出力端子の電位はHighレベルとなる。ここで、１番目からn-1番目の電流出力回路においては、PMOSトランジスタP11がオンした瞬間にPMOSトランジスタP4のドレイン（図中のノード1）の電位は一時的に低下する。かかるノード1の電位変動によって寄生容量C1に充電電流が流れると、演算増幅器OP1の出力ラインの電位が低下する。すると、電流供給を継続させるべき電流出力回路60-nにおいては、所定の定電流を出力すべく制御されたPMOSトランジスタP4のゲート電圧が低下することになるため、上記した場合と同様、出力電流が所定の制御値を超えて上昇するといった誤動作が発生する。
第２実施例に係る電流源装置おいては上記不具合を解消させることが可能となっている。図７に本発明の第２実施例に係る電流源装置200を示す。本実施例の電流源装置200は、第１実施例に係る電流源装置100の構成に加え、電流出力回路60-1〜60-nの各々において電位固定用のNMOSトランジスタN11が設けられている。つまり、本実施例に係る電流出力回路70-1〜70-nの各々において、NMOSトランジスタN11は、ドレインが図中のノード1すなわちPMOSトランジスタP4のドレインに接続され、ソースは負側電位Vssに接続され、ゲートには制御部1より制御信号NSW1が供給される。NMOSトランジスタN11は、そのディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）を十分小さくすることにより、スイッチングスピードがNMOSトランジスタN1よりも十分遅いものが使用される。NMOSトランジスタN11が追加される点以外は、第１実施例の電流源装置100の構成と同一である。
このような構成を有する電流源装置200の動作について図８に示す各部の動作波形を参照しつつ説明する。図８は、図６に示す場合と同様、ｎ番目の電流出力回路70-nについては出力電流の供給を継続させ、それ以外の１番目からn-1番目の電流出力回路については電流供給停止状態から電流供給状態に移行させたときの各部の動作波形示している。この場合、１番目からn-1番目の電流出力回路においては、電流供給を開始させるタイミングで制御信号PSWおよびNSWは共にHighレベルからLowレベルに切り替えられる。一方、電流供給を維持すべきｎ番目の電流出力回路70-nにおいては制御信号PSWおよびNSWはLowレベルが維持される。１番目からn-1番目の電流出力回路のNMOSトランジスタN11のゲートには、これらの電流出力回路が電流供給を開始する前の期間内、すなわち制御信号PSWおよびNSWがHighレベルからLowレベルに切り替わる前のタイミングでHighレベルの制御信号NSW1が供給される。これにより、NMOSトランジスタN11はオン状態となり、ノード1の電位を降下せしめるが、上記の如くNMOSトランジスタのスイッチングスピードはNMOSトランジスタN1と比較して十分遅いためノード1の電位はゆっくりと降下していくこととなる。その結果、寄生容量C1への充電もゆっくり起ることとなるため、演算増幅器OP1の出力ラインの電圧低下は、演算増幅器OP1の駆動能力によって打ち消される。すなわち、NMOSトランジスタN11のスイッチングスピードを遅くすることにより、NMOSトランジスタN11のオン駆動により生じる演算増幅器OP1の出力ラインの電位変動は回避される。NMOSトランジスタN11がオン状態に駆動されることにより、ノード1の電位はLowレベルに固定される。そして、１番目からn-1番目の電流出力回路において、ノード1の電位をLowレベルとした後に制御信号PSW、NSWおよびNSW1を共にHighレベルからLowレベルに切り替える。これにより、PMOSトランジスタP3およびP11はオン状態となり、NMOSトランジスタN1およびN11はオフ状態となるが、ノード１の電位がLowレベルとされた状態からPMOSトランジスタP11がオン状態となってもノード１の瞬間的な電位低下は起らないため、寄生容量C1への充電も起らず、演算増幅器OP1の出力ラインの電圧変動も起らない。従って、電流供給を維持すべきｎ番目の電流出力回路においては、他の電流出力回路による出力切り替え前後に亘って、安定した出力電流をデータラインに供給することが可能となるのである。
このように第２実施例に係る電流源回路によれば、多数の電流出力回路が電流供給状態から電流供給停止状態に移行し、それ以外の電流出力回路においては電流供給を維持する動作モードおよび多数の電流出力回路が電流供給停止状態から電流供給状態に移行し、それ以外の電流出力回路においては電流供給を維持する動作モードの両モードにおいて、該多数の電流出力回路による出力切り替えのタイミングで電流供給を維持すべき電流出力回路において生じる出力電流の変動を防止することが可能となる。従って、本発明の電流源装置を電流出力回路の各々に対応する複数のデータラインを介して該データラインの各々に接続された有機ＥＬ素子の各々に発光駆動電流を供給する電流源として使用することにより、動作モードにかかわらず有機ＥＬ素子に安定した発光駆動電流の供給が可能となり、発光輝度の安定化を図ることが可能となる。
（第３実施例）
図９に、本発明の第３実施例に係る電流源装置300の等価回路図を示す。本実施例の電流源装置300の基本構成は、第２実施例のものと同一であるが、電流出力回路80-1〜80-nの構成が第２実施例のものと若干異なる。すなわち、本実施例に係る電流出力回路80-1〜80-nにおいては、第２実施例に係る電流出力回路に対してNMOSトランジスタN12が更に追加される。具体的にはNMOSトランジスタN12のドレインは、PMOSトランジスタP4のドレイン、すなわちノード1に接続され、ソースはNMOSトランジスタN11のドレインに接続され、ゲートには外部よりゲートバイアス電圧Bias1が供給される。ゲートバイアス電圧Bias1は、NMOSトランジスタN12の閾値電圧より若干高い電位に設定される。これにより、NMOSトランジスタN12はオン状態となるが、ゲートバイアス電圧Bias1に応じたオン抵抗を有することとなる。すなわち、NMOSトランジスタN12はNMOSトランジスタN11に直列接続された抵抗素子として機能する。
本実施例の電流源装置300の動作は、上記第２実施例のものと同様であるが、NMOSトランジスタN12が追加され、これが抵抗素子として機能することにより、NMOSトランジスタN11がオン駆動されたときの電荷の引き抜き速度は更に低下する。従って、ノード1の電位降下のスピードをより低下させることが可能となり、NMOSトランジスタN11がオン駆動されたときの寄生容量C1への瞬間的な充電の抑制効果を助長することが可能となる。すなわち、本実施例の電流源装置によれば、NMOSトランジスタN11がオン駆動される際の演算増幅器OP1の出力ラインの電位変動の抑制効果をより顕著なものにすることが可能となる。
尚、NMOSトランジスタN12の代わりに抵抗を使用しても同様の効果を得ることができる。また、NMOSトランジスタN12とN11の配置を入れ替えても同様の効果を得ることができる。また、NMOSトランジスタN11による電荷の引き抜き箇所は、PMOSトランジスタP3とP4の接続点（すなわち、PMOSトランジスタP4のソース）であっても同様の効果を得ることができる。また、上記各実施例においては、スイッチングスピードの遅いNMOSトランジスタN11を使用してノード1の電荷をゆっくりと引き抜くようにしたが、ノード1の電荷引き抜きのスピードすなわち引き抜き電流を制限する手段が構築されていればよく、PMOSやDMOS等の他の種類の素子を使用してもよい。また、図１０に示す如くNMOSトランジスタN11のソースは、出力端子に接続することとしてもよい。かかる接続形態であってもNMOSトランジスタN11がオン駆動される際には出力端子はLowレベルであるので動作上問題はない。
有機ＥＬ素子を使用した従来の画像表示装置の全体構成を示すブロック図である。 従来の電流源装置の構成を示す等価回路図である。 従来の電流源装置の動作波形を示す図である。 本発明の実施例である電流源装置の構成を示す等価回路図である。 本発明の電流源装置の動作波形を示す図である。 本発明の電流源装置の動作波形を示す図である。 本発明の他の実施例である電流源装置の構成を示す等価回路図である。 本発明の他の実施例である電流源装置の動作波形を示す図である。 本発明の他の実施例である電流源装置の構成を示す等価回路図である。 本発明の他の実施例である電流源装置の構成を示す等価回路図である。
符号の説明
４０ ゲート電圧供給部
５０ 出力部
６０−１〜６０−ｎ 電流出力回路
７０−１〜７０−ｎ 電流出力回路
８０−１〜８０−ｎ 電流出力回路
ＯＰ１ 演算増幅器
Ｐ１〜Ｐ１１ PMOSトランジスタ
Ｎ１〜Ｎ１２ NMOSトランジスタ

Claims (5)

  1. 電流出力FETと、前記電流出力FETのソース側およびドレイン側の各々に直列に接続されて直列回路を形成する第１および第２スイッチFETと、前記第１スイッチFETに電源電圧の正側電位を印加するとともに前記第２スイッチFETに前記電源電圧の負側電位を印加して前記直列回路に前記電源電圧を供給する電源電圧供給手段と、前記電流出力FETと前記第２スイッチFETとの間に接続された出力端子と、を各々が含む複数の電流出力回路と、
    前記電流出力FETの各々のゲートに共通のゲート電圧を供給するゲート電圧供給回路と、を含む電流源装置であって、
    前記電流出力回路の各々は、前記電流出力FETと前記第２スイッチFETとの間に設けられた第３スイッチFETを更に有することを特徴とする電流源装置。
  2. 前記電流出力回路の各々は、前記第２および第３スイッチFETからなる直列回路に並列接続されている電位固定FETを更に有することを特徴とする請求項１に記載の電流源装置。
  3. 前記電位固定FETは、前記第２スイッチFETよりもスイッチングタイムが遅いことを特徴とする請求項２に記載の電流源装置。
  4. 前記電位固定FETに直列接続された抵抗素子を更に有することを特徴とする請求項３に記載の電流源装置。
  5. 前記第１および第３スイッチFETはPMOSトランジスタであり、前記第２スイッチFETはNMOSトランジスタであることを特徴とする請求項１乃至４のいずれか１に記載の電流源装置。
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