JP2006003731A - 表示装置 - Google Patents

Abstract

【課題】 書込時間に対するマージンを損なうことなく完全な黒データ信号を書込むことのできる表示装置を提供する。
【解決手段】 １列に整列する画素（ＰＸ１−ＰＸ３）に対し、複数のデータ線（ＤＬ１Ｏ，ＤＬ１Ｅ）を設け、一方を所定電圧（ＶＰ）にプリチャージし、かつ他方を介して選択画素に書込電流または黒データに対応する電圧を供給する。これらのデータ線には、異なる行の画素が所定のシーケンスで接続される。
【選択図】 図５

Description

この発明は表示装置に関し、特に、画素としてエレクトロルミネッセンス素子（以下、ＥＬ素子と称す）を用いる表示装置の消費電力を低減するための構成に関する。より特定的には、この発明は、表示装置の黒データの書込を、書込時間に対するマージンを低下させることなく実現する構成に関する。

ＥＬ素子は、その駆動電流により発光強度が決定される。この駆動電流量を、書込データに応じて変更することにより、画素の輝度を表示画像に応じて設定することができ、階調表示が可能となる。

このようなＥＬ素子を利用する表示装置の画質改善のために、画素数を増大させた場合、走査線数が増大し、応じて画素の書込時間が短くなり、また、画素数の増大により、消費電流が増大する。

特許文献１（特開２００２−２１４６４５号公報）は、表示パネルの各画素列に対応して配置されるデータ線を分割構造とする構成を示す。分割データ線それぞれに接続される画素の数を低減し、応じて配線の寄生容量を低減し、データ線の充放電に要する電力を低減する。また、各画素列において、異なる分割データ線に接続される画素へ同時にデータの書込を行なうことにより、画素書込時間を長くし、書込マージンを改善することを図る。また、各画素列において、分割データ線を、画素の両側に配置することにより、分割データ線が交差する部分をなくし、分割データ線間の容量結合をなくし、応じて、分割データ線の寄生容量の増大を抑制する。

特許文献２（特開昭６２−５４２９１号公報）は、画素行それぞれに配置されるゲート線に対し、２つのゲート線を対として、対をなすゲート線をスイッチング素子を介して短絡する構成を示す。１つのゲート線ドライバにより、２つのゲート対を駆動する。この特許文献２は、ゲート線駆動回路を低減することにより、回路構成要素数を低減し、応じて消費電流を低減することを図る。

特許文献３（特開２００３−４３９９７号公報）は、有機ＥＬ素子の定電流駆動方式において、高速で、有機ＥＬ素子を所望の発光状態に設定することを図る構成を示す。この特許文献３においては、有機ＥＬ素子の内部寄生容量をプリチャージするプリチャージ電流源と、データ書込時、この有機ＥＬ素子に、定電流を供給するデータ書込電流源とが設けられる。この特許文献３に示される構成においては、データ書込が、ＰＷＭ（パルス幅変調）方式に従って行なわれており、この有機ＥＬ素子の内部寄生容量を予めプリチャージすることにより、データ書込時、この内部寄生容量の充電電圧から所望の輝度電圧レベルに高速で駆動し、有機ＥＬ素子の輝度を高速で安定化させることを図る。

特許文献４（特開２００３−２２３１４０号公報）は、ＰＡＭ（パルス振幅変調）方式またはＰＷＭ方式でＥＬ素子を駆動する装置において、書込データに応じてＥＬ素子をプリチャージする回路を設け、このプリチャージ後、書込データに従って、有機ＥＬ素子に駆動電圧を印加する構成を示す。この特許文献４は、有機ＥＬ素子の発光初期から所望の輝度電圧レベルに維持して、輝度の変化を低減することを図る。
特開２００２−２１４６４５号公報 特開昭６２−５４２９１号公報 特開２００３−４３９９７号公報 特開２００３−２２３１４０号公報

表示装置は、電池電源などにおいて利用される場合に特に消費電流を低減することが要求される。また、画像のコントラストの観点からは黒表示状態においては画素を完全非発光状態に設定するのが望ましい。

特許文献１に示される構成においては、データ線が分割構造とされており、分割データ線それぞれに対して、データ線駆動回路が設けられる。したがって、データ線駆動回路の数が増大するという問題が生じる。また、同一列において、異なる分割データ線と交差する異なる行のゲート線を駆動して、データの書込を行なっており、それぞれ別々のゲート線駆動回路でゲート線が駆動される。このため、並行して選択されるゲート線の選択タイミングを正確に一致させるのが困難となり、データ書込マージンが低下する可能性がある。また、完全黒表示状態については、何ら検討していない。

特許文献２に示される構成においては、ゲート線対を短絡して、ゲート線駆動信号を伝達する。このゲート線駆動信号伝達後、各ゲート線を分離する。したがって、各ゲート線駆動信号は、ゲート線を個々に駆動する場合に比べて２倍の周期で活性化される。この場合、同時に選択状態へ駆動されたゲート線により、２行の画素が、同時に同一のデータ線に接続される。したがって、第１および第２のゲート線において、同時に同一のデータ線に画素素子が接続されてデータの書込が行なわれ、第１のゲート線の画素に対するデータ書込完了後、第２のゲート線に接続される画素に対するデータの書込が行なわれる。このとき、第２のゲート線はフローティング状態にあるため、データ線を書込データに応じて駆動した場合、容量結合により、その電位が変動するおそれがあり、正確なデータ書込を保証することができなくなる問題が生じる。また、完全黒表示状態については何ら検討していない。

特許文献３に示される構成においては、有機ＥＬ素子の内部寄生容量をプリチャージすることにより、書込マージンを拡大することを図る。しかしながら、この内部寄生容量のプリチャージ電流については、プリチャージ制御信号およびプリチャージ電流源バイアス信号により、プリチャージ電流量を調整してバッテリ（電源）の最大容量を超えないようにプリチャージ時間および電流量を調節することを図ることが記載されているものの、内部寄生容量のプリチャージ電圧レベルについては何ら検討していない。また、この特許文献３においては、有機ＥＬ素子における完全黒データ表示状態、すなわちゼロ電流駆動状態を実現する構成については何ら示していない。

特許文献４に示される構成においては、書込データに応じたレベル（電流／電圧レベル）のプリチャージ信号を有機ＥＬ素子に印加している。しかしながら、この特許文献４に示される構成においては、単に有機ＥＬ素子の内部寄生容量を、書込データに応じたプリチャージレベルを設定する必要があり、回路構成が複雑となるという問題が生じる。また、この特許文献４においては、有機ＥＬ素子においては、常にデータ書込時、電流が流れる状態を想定しており、コントラスト改善などのために、有機ＥＬ素子を非発光状態に設定する状態の問題については何ら考慮していない。

それゆえ、この発明の目的は、ＥＬ素子を完全非発光状態とする完全な黒データ書込を、書込時間に対するマージンを低下させることなく行なうことのできる表示装置を提供することである。

この発明の他の目的は、書込に要する時間を短縮して、書込時間に対するマージンを大きくすることのできる表示装置を提供することである。

この発明の第１の観点に係る表示装置は、行列状に配列され、各々が、自身の駆動電流により発光状態が設定される発光素子を含む複数の画素と、同一書込サイクルにおいて同一列の少なくとも１個の第１の画素に対して書込データに従って書込を行なう書込回路と、この第１の画素への書込と並行して第１の画素と同一列の異なる行の画素に対してプリチャージを行なうプリチャージ回路を備える。

この発明の第２の観点に係る表示装置は、行列状に配列され、各々が、自身の駆動電流により発光状態が設定される発光素子を含む複数の画素と、各画素列に対応して１列当たり少なくとも１対の割合で配置される複数のデータ線と、各画素列に対応して、各列当たり少なくとも１対の割合で配置され、各々が、対応のデータ線にプリチャージ電圧を供給する複数のプリチャージ回路と、各画素列に対応して１列当たり少なくとも１つの割合で配置され、各々が、活性化時、対応の列に書込データに応じた大きさの電流を供給する複数の表示データ書込電流供給回路と、各データ線に対応して配置され、各々が、活性化時、対応のデータ線に選択画素の発光素子の電流駆動を停止させる状態に設定する電位を伝達する黒データ書込回路とを備える。

第１の観点に係る表示装置においては、選択画素への画像データ信号の書込と並行して、別の行の画素に対するプリチャージを行なっている。したがって、書込サイクル時、別にプリチャージを行なうための時間を設ける必要がなく、書込サイクル時間を十分に利用して、画素信号の書込を行なうことができる。また、各選択画素においてはプリチャージレベルからの画素データ信号の変化であり、このプリチャージ電圧レベルを適当な電圧レベルに設定することにより、データ書込時において書込電流が最小値であっても、高速で、内部ノードの電位を目標電圧レベルへ到達させることができ、書込時間のマージンを大きくすることができる。

この発明の第２の観点に係る表示装置においては、黒データ書込回路を設けており、確実に、選択画素への黒データ書込時、発光素子に電流が流れるのを防止することができ、確実に、発光素子を非発光状態に設定することができ、画像のコントラストを高くすることができる。また、黒データが書き込まれた画素の電流消費を無くすことができ、消費電流を低減することができる。

［実施の形態１］
図１は、この発明に従う表示装置において用いられる画素ＰＸの構成を概略的に示す図である。図１において、画素ＰＸは、その一方側電極（アノード電極）が電源ノードに接続される発光素子（以下、ＥＬ素子と称す）１と、データ線ＤＬと内部ノードＮＤ１の間に接続されるスイッチング素子Ｓ１と、内部ノードＮＤ１およびＮＤ２の間に接続され、スイッチング素子Ｓ１と同相で導通するスイッチング素子Ｓ２と、ＥＬ素子１と内部ノードＮＤ１の間に接続され、スイッチング素子Ｓ１およびＳ２と相補的に導通状態となるスイッチング素子Ｓ３と、内部ノードＮＤ１と接地ノードの間に接続されかつそのゲートが内部ノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）２と、内部ノードＮＤ２と接地ノードの間に接続される容量素子３を含む。

ＥＬ素子１は、その駆動電流に応じて発光強度が決定される。このＥＬ素子１の駆動電流量を書込データ（画素信号）に応じて設定することにより、画素ＰＸの輝度を設定することができ、応じて階調表示を行うことができる。

次に、この図１に示す画素ＰＸの画素信号の書込および発光動作について説明する。

画素信号の書込時においては、図２に示すように、スイッチング素子Ｓ１およびＳ２がオン状態に設定され、スイッチング素子Ｓ３がオフ状態に設定される。この状態で、データ線ＤＬから、画素信号に応じた電流ＩＥＬが供給される。この状態においては、図２にその電気的等価回路を示すように、ＭＯＳトランジスタ２は、ゲートおよびドレインが相互接続され、ダイオード接続状態となっており、飽和領域で動作する。ＭＯＳトランジスタ２のゲート電圧ＶＧ（＝ドレイン電圧ＶＤ）と電流ＩＥＬの関係は、次式で表わされる。

ＩＥＬ＝β・（ＶＧ−ＶＴＮ）^２／２・・・（１）
上式において、βは、トランジスタ２の電流増幅係数を示し、ＶＴＮは、トランジスタ２のしきい値電圧を示す。

上式（１）より、ゲート電圧ＶＧおよびドレイン電圧ＶＤは、次式で表わされる。

ＶＧ＝ＶＤ＝ＶＴＮ＋（２・ＩＥＬ／β）^1/2 ・・・ （２）
すなわち、ゲート電圧ＶＧ（ドレイン電圧ＶＤ）は、ＭＯＳトランジスタ２のしきい値電圧ＶＴＮに対して、画素信号に応じた書込電流ＩＥＬにより生じた電圧上昇分が加算された電圧レベルとなる。

スイッチング素子Ｓ１がオン状態にあるため、データ線ＤＬも、この電圧ＶＤ（＝ＶＧ）の電圧レベルとなる。このゲート電圧ＶＧは、容量素子３により保持される。

画素信号の書込が完了すると、次いで発光状態（表示状態）となる。この表示状態においては、図３に示すように、スイッチング素子Ｓ１およびＳ２がオフ状態となり、スイッチング素子Ｓ３がオン状態となる。この状態において、容量素子３には、上式（２）で示される電圧ＶＧが保持されており、ＭＯＳトランジスタ２は、そのゲート電圧ＶＧに従って、電流を駆動する。ＥＬ素子１は、このＭＯＳトランジスタ２が、飽和領域で動作するような電流供給能力を持つように、その電圧−電流特性が設定される（ＶＤ≧ＶＧ−ＶＴＮ）。

したがって、ＭＯＳトランジスタ２が、飽和領域で動作し、そのドレイン電流は、書込時にデータ線を介して供給される電流ＩＥＬに等しくなる。このＭＯＳトランジスタ２を介して流れる電流は、ＥＬ素子１から供給され、ＥＬ素子１の駆動電流も、電流ＩＥＬとなり、ＥＬ素子１が、書込まれた画素信号に対応する発光状態となる。

図４は、画素回路の書込状態を示し、具体的には、画素ＰＸの内部ノードの電圧ＶＤおよびＶＧとＥＬ素子１を流れる電流の関係を示す図である。図４において、横軸に、ＥＬ素子１を流れる電流を示し、縦軸に、内部ノードの電圧ＶＤおよびＶＧを示す。この図４に示すように、画素信号として、複数の離散レベルの電流ＩＥＬ１−ＩＥＬｎの１つが、供給される。最小書込電流ＩＥＬ１のときに、内部ノードの電圧が最小電圧ＶＤｍｉｎおよびＶＧｍｉｎとなり、最高輝度の場合の最高書込電流ＩＥＬｎのときに、内部ノードの電圧が最大値ＶＤｍａｘおよびＶＧｍａｘとなる。

ＥＬ素子１を黒表示状態に設定するためには、この電流ＩＥＬが０に設定される。この場合、データ線をプリチャージせずにフローティング状態に維持した場合、黒データ書込時ＭＯＳトランジスタ２でゲートおよびドレインの放電が行われる。ＭＯＳトランジスタ２は、ゲートおよびドレイン電圧がしきい値電圧ＶＴＮに等しくなるとオフ状態となる。しかしながら、この場合、ＭＯＳトランジスタ２においては、完全にオフ状態とならず、リーク電流（サブスレショルド電流）が流れる。従って、この状態では、ＥＬ素子１を完全に非発光状態に設定することができない。

このような状態を避けるために、内部ノードの電圧ＶＤおよびＶＧも、０Ｖに設定する。これにより、ＭＯＳトランジスタ２を確実に、オフ状態に維持して、ＥＬ素子１において電流は流れず、ＥＬ素子１を、黒表示状態に設定することができる。黒データ書込を行なった場合、次のサイクルにおいて、最小書込電流ＩＥＬ１が供給された場合、ＭＯＳトランジスタ２のゲート電位を接地電圧から最小書込電流ＩＥＬ１を駆動する電圧レベルにまで駆動するのに長時間を要する。この書込時間を短縮するために、本発明においては、データ線を、所定電位にプリチャージし、黒データの書込の実現および最低輝度データの書込を高速で行なう。

図５は、この発明の実施の形態１に従う表示装置の要部の構成を概略的に示す図である。図５においては、１列に整列して配置される画素に対して設けられる部分の構成を示す。この図５においては、また、１列に整列して配置される画素のうち、３つの画素ＰＸ１−ＰＸ３を、代表的に示す。

画素の各行に対応して、ゲート線ＧＬ（ＧＬ１，ＧＬ２，ＧＬ３）が配置される。これらのゲート線ＧＬ１−ＧＬ３上のゲート線駆動信号Ｇ（Ｇ１−Ｇ３）は、図１に示すスイッチング素子Ｓ１およびＳ２のオン状態／オフ状態を制御する。これらのゲート線ＧＬ１−ＧＬ３と平行に、図１に示すスイッチング素子Ｓ３のオン／オフ状態を制御するゲート制御線が配設されるが、図５においては、図面を簡略化するために、図１に示すスイッチング素子Ｓ３を制御するゲート制御線は示していない。ゲート制御線とゲート線ＧＬ１−ＧＬ３とには、互いに相補な信号が伝達される。図５においては、ゲート線ＧＬ１−ＧＬ３それぞれに、ゲート線駆動信号Ｇ１−Ｇ３が伝達される。

画素列に対応して、各列に、奇数行の画素ＰＸ１、ＰＸ３が接続される奇数データ線ＤＬ１Ｏおよび偶数行の画素ＰＸ２…が接続される偶数データ線ＤＬ１Ｅが平行に配設される。

データ線ＤＬ１ＯおよびＤＬ１Ｅの一方側に、書込用の切換スイッチＳＷが設けられる。この切換スイッチＳＷには、書込定電流源ＩＷと黒データ書込スイッチＳＢが接続される。書込定電流源ＩＷが、書込画素信号に応じて電流ＩＥＬ１−ＩＥＬｎのいずれかのレベルの電流を供給する。黒データ書込スイッチＳＢは、黒データ書込時、黒データ書込指示信号ＢＷＲに応答してオン状態となり、たとえば接地電圧を伝達する。この黒データ書込時においては、書込定電流源ＩＷは非活性状態であり、その出力ノードはフローティング状態に維持される。

なお、黒データ書込スイッチＳＢは、導通時、接地電位を伝達する。しかしながら、図１に示すＭＯＳトランジスタ２がオフ状態に維持される電圧レベルであれば、この黒データ書込電圧は、接地電圧でなくてもよい。

データ線ＤＬ１ＯおよびＤＬ１Ｅのそれぞれの他方側に、プリチャージ用スイッチング素子ＳＰ１ＯおよびＳＰ１Ｅが設けられる。プリチャージ用スイッチング素子ＳＰ１Ｏは、プリチャージ制御信号線ＰＯ上のプリチャージ指示信号ＶＰＯに従って選択的に導通し、導通時、プリチャージ電圧ＶＰを、奇数データ線ＤＬ１Ｏ上に伝達する。プリチャージ用スイッチング素子ＳＰ１Ｅは、プリチャージ制御信号線ＰＥ上のプリチャージ制御信号ＶＰＥに従って、選択的に導通し、導通時、プリチャージ電圧ＶＰを、偶数データ線ＤＬ１Ｅ上に伝達する。

このプリチャージ電圧ＶＰは、後にその詳細は説明するが、最小書込電圧ＶＤｍｉｎ以上の電圧レベルである（ＶＰ≧ＶＤｍｉｎ，ＶＧｍｉｎ）。

この発明の実施の形態１においては、データ線ＤＬ１ＯおよびＤＬ１Ｅにおいて一方が書込電流を供給するとき、他方にプリチャージ電圧ＶＰが伝達される。これにより、黒データの書込を行なうとともに、高速の書込を実現する。

なお、データ線ＤＬ１Ｏとデータ線ＤＬ１Ｅとの交差部に示される破線丸印は、これらのデータ線ＤＬ１ＯおよびＤＬ１Ｅの間に形成される配線間容量を示す。

図６は、図５に示す表示装置の動作を示すタイミング図である。以下、図６を参照して、図５に示す表示装置の動作について説明する。

時刻ｔ０において、プリチャージ制御信号ＶＰＯがＨレベルとなり、プリチャージ用スイッチＳＰ１Ｏがオン状態となり、プリチャージ電圧ＶＰが、奇数データ線ＤＬ１Ｏに伝達される。すなわち、画素へのデータ書込の直前に、黒色データが書込まれると想定し、すべての画素への書込の前のサイクルにおいて、データ線ＤＬ（ＤＬ１ＯおよびＤＬ１Ｅ）に対しては、無条件に、プリチャージ電圧ＶＰが伝達される。

ここで、プリチャージ電圧ＶＰの電圧レベルとして、最小書込電圧ＶＤｍｉｎに設定することができるのが最も好ましい。しかしながら、画素ＰＸにおいては、ＭＯＳトランジスタ２のしきい値電圧が、画素ごとにばらつき、応じて、画素ごとに、この最小書込電圧ＶＤｍｉｎの値が異なる。任意の画素に、最小書込電流ＩＥＬｍｉｎを書込む場合を考えると、このプリチャージ電圧ＶＰが、任意の画素の最小書込電圧ＶＤｍｉｎよりも低い場合、ＶＤｍｉｎ−ＶＰの電圧差を、最小書込電流ＩＥＬ１で充電する必要がある。このときの、データ線の充電時間ｔｗは、次式で表わされる。

ｔｗ＝ＣＤ・（ＶＤｍｉｎ−ＶＰ）／ＩＥＬ１
ここで、ＣＤは、データ線ＤＬ１Ｏ、ＤＬ１Ｅの寄生容量である。

今、データ線容量ＣＤが１０ｐＦ、最小書込電流ＩＥＬ１が１０ｎＡであり、しきい値電圧のばらつきに起因する電圧差が、ＶＤｍｉｎ−ＶＰが０．５Ｖの条件を仮定すると、この充電時間ｔｗは、次式で表わされる。

ｔｗ＝（１０×１０^-12×０．５）／１０×１０^-9
＝５００（μＳ）
通常、データ線の充電時間ｔｗの許容値は、数十μＳ程度である。したがって、上述の充電時間ｔｗが５００μＳという条件は許容されないため、上述のプリチャージ電圧ＶＰの条件は許容されない。

データ線の充電の場合は、最小書込電流ＩＥＬ１で書込時間が規定され、一方、データ線の放電の場合は、画素ＰＸ内のＭＯＳトランジスタ２のコンダクタンスにより放電時間が規定される。したがって、このＭＯＳトランジスタ２のコンダクタンスを大きく設定すれば、放電時間を短縮することができる。ＭＯＳトランジスタのコンダクタンスの大きさは、主として、そのＭＯＳトランジスタのゲート幅で決定される。ゲート幅の限界は、画素ＰＸの大きさで決定されるものの、通常の画素の大きさでは、放電時間を数十μＳ内に設定することは十分に可能である。したがって、このすべての画素の最小書込電圧ＶＤｍｉｎの電圧レベルを考慮して、最小書込電圧ＶＤｍｉｎの最大値を想定して、プリチャージ電圧ＶＰを設定する（ＶＰ≧ＭＡＸ（ＶＤｍｉｎ））。

この時刻ｔ０においては、切換スイッチＳＷは、データ線ＤＬ１ＯおよびＤＬ１Ｅから分離されている。

時刻ｔ１において、切換スイッチＳＷが、奇数データ線ＤＬ１Ｏに接続される。書込定電流源ＩＷは、第１階調（最小書込電流ＩＥＬ１）から、第ｎ階調（最大書込電流ＩＥＬｎ）の電流を供給する電流源である。この時刻ｔ１において、またゲート線駆動信号Ｇ１がＨレベルとなり、ゲート線ＧＬ１に接続される画素のスイッチング素子Ｓ１およびＳ２がオン状態となり、選択画素内の電流値記憶用のＭＯＳトランジスタ２に、書込定電流源ＩＷから、書込画素信号に応じた電流値（たとえば最小書込電流ＩＥＬ１）が供給され、この奇数データ線ＤＬ１Ｏの電圧レベルが、画素内のＭＯＳトランジスタ２の固有の最小書込電圧ＶＤｍｉｎの電圧レベルに近づいていく。

一方、この時刻ｔ１において、またプリチャージ制御信号ＶＰＥがＨレベルとなり、プリチャージ用スイッチング素子ＳＰ１Ｅがオン状態となり、偶数データ線ＤＬ１Ｅにプリチャージ電圧ＶＰが供給される。このときまたプリチャージ用スイッチング素子ＳＰ１Ｏは、プリチャージ制御信号ＶＰＯがＬレベルであり、オフ状態にある。これにより、画素ＰＸ１に対する画素信号の書込と並行して、偶数データ線のプリチャージが行なわれ、次の画素ＰＸ２に対するプリチャージ動作が実行される。

画素ＰＸ１に対する書込サイクルが完了すると、時刻ｔ２において、ゲート線駆動信号Ｇ１がＬレベルとなり、次の画素ＰＸ２に対するゲート線駆動信号Ｇ２がＨレベルへ立上がる。このとき、またプリチャージ制御信号ＶＰＯがＨレベルとなり、プリチャージ制御信号ＶＰＥがＬレベルとなる。切換スイッチＳＷが、偶数データ線ＤＬ１Ｅに接続される。したがって、この場合にはデータ線ＤＬ１Ｅに、書込定電流源ＩＷからの書込電流または黒データ書込スイッチＳＢからの接地電圧が供給され、一方、奇数データ線ＤＬ１Ｏには、プリチャージ用スイッチング素子ＳＰ１Ｏを介してプリチャージ電圧ＶＰが伝達される。この書込定電流源ＩＷに対しては、書込画素信号に応じた書込電流値が、図示しない制御回路により設定され、その書込電流が、偶数データ線ＤＬ１Ｅを介して画素ＰＸ２の電流値記憶用のＭＯＳトランジスタ２に供給され、そのゲート電圧が書込画素信号に応じた電流ＩＥＬを流す電圧レベルに設定される（黒データ書込以外のとき）。黒データ書込時においては、書込定電流源は、非活性状態に設定され、黒データ書込スイッチＳＢにより、プリチャージ電圧ＶＰが放電され、データ線ＤＬは接地電圧に設定される。

一方、時刻ｔ３以降、同様の動作が繰返され、この画素アレイのすべての行についてプリチャージおよび書込が実行される。

したがって、１つのフレーム（フィールド）の全行の書込に要する時間は、データ線が１本設けられている場合に比べて、最初の奇数データ線ＤＬ１Ｏのプリチャージ動作に要する時間、すなわち図６に示す時刻ｔ０から時刻ｔ１の間の時間だけ長くなるだけであり、全行に対する書込に要する時間は、ほとんど従来と同程度である。

以下、図７に示す電気的等価回路を参照して、このプリチャージおよび書込動作の定量的な解析を行なう。図７においては、画素ＰＸの書込電圧記憶用のＭＯＳトランジスタ２を示す。データ線ＤＬには、寄生容量ＣＤが接続され、また書込定電流源ＩＷにより、書込電流ＩＥＬが供給され、寄生容量によりプリチャージ電流ｉｄが供給される。今、データ線ＤＬが、電圧ＶＰにプリチャージされた状態で、書込定電流源ＩＷから、最小書込電流ＩＥＬ１が供給され、ＭＯＳトランジスタ２のゲート電圧が、最小書込電圧ＶＤｍｉｎに遷移する状態を考える。

画素ＰＸへの書込時においては、データ線容量ＣＤからの放電電流ｉｄと、書込定電流源ＩＷからの最小書込電流ＩＥＬ１（定電流）がＭＯＳトランジスタ２を介して流れる。データ線容量ＣＤからは、次式で示される放電電流ｉｄが流れる。

ｉｄ＝−ｄＱ／ｄｔ…（９）
上式（９）において、符号“−”は、放電を示す。また、Ｑは、データ線容量ＣＤの蓄積電荷を示す。書込電流源ＩＷからは、最小書込電流ＩＥＬ１が供給される。したがって、ＭＯＳトランジスタ２を介して流れる電流ｉＥＬは、次式で表わされる。

ｉＥＬ＝−ｄＱ／ｄｔ＋ＩＥＬ１…（１０）
画素ＰＸへの画素信号の書込時においては、データ線容量ＣＤとＭＯＳトランジスタ２のゲート電圧ｖｇが等しいため、データ線容量ＣＤの蓄積電荷Ｑは、Ｑ＝ＣＤ・ｖｇの関係を満たす。上式（１０）に、この関係式を代入すると、次式（１１）が得られる。

ｉＥＬ＝−ＣＤ・ｄｖｇ／ｄｔ＋ＩＥＬ１ …（１１）
他方、ＭＯＳトランジスタ２を介して流れる電流ｉＥＬは、次式で表わされる。

ｉＥＬ＝β・（ｖｇ−ＶＴＮ）²／２ …（１２）
上式（１１）および（１２）から次式が得られる。

−（２・ＣＤ／β）・ｄｖｇ／ｄｔ＋２・ＩＥＬ１／β
＝（ｖｇ−ＶＴＮ）² …（１３）
２・ＩＥＬ１／β＝Ｖａ²と置くと、上式（１３）は次式（１４）に変形することができる。

−ｄｖｇ／｛（ｖｇ−ＶＴＮ）²−Ｖａ²｝＝（β／２・ＣＤ）・ｄｔ…（１４）
上式（１４）の両辺を積分すると、次式（１５）が得られる。

−（１／２・Ｖａ）・ｌｎ｛（ｖｇ−ＶＴＮ−Ｖａ）／（ｖｇ−ＶＴＮ＋Ｖａ）｝
＝（β／２・ＣＤ）・ｔ＋Ｋ…（１５）
ただし、Ｋは、積分定数である。上式（１５）から次式（１６）が求められる。

（ｖｇ−ＶＴＮ−Ｖａ）／（ｖｇ−ＶＴＮ＋Ｖａ）
＝ｅｘｐ｛（−Ｖａ・β／ＣＤ）・ｔ−２・Ｖａ・Ｋ｝
＝［ｅｘｐ｛（−Ｖａ・β／ＣＤ）・ｔ｝］・［ｅｘｐ（−２・Ｖａ・Ｋ）］
…（１６）
書込開始時点ｔ＝０においては、ゲート電圧ｖｇは、プリチャージ電圧ＶＰであり、上式（１６）から、次式（１７）が得られる。

ｅｘｐ（−２・Ｖａ・Ｋ）＝（ＶＰ−ＶＴＮ−Ｖａ）／（ＶＰ−ＶＴＮ＋Ｖａ）
＝Ａ、０＜Ａ＜１ …（１７）
上式（１７）を、式（１６）に代入すると、次の関係が求められる。

（ｖｇ−ＶＴＮ−Ｖａ）／（ｖｇ−ＶＴＮ＋Ｖａ）
＝Ａ・ｅｘｐ｛（−Ｖａ・β／ＣＤ）・ｔ｝ …（１８）
上式（１８）をゲート電圧ｖｇについて整理すると、次式（１９）が得られる。

ｖｇ＝（ＶＴＮ＋Ｖａ）／［１−Ａ・ｅｘｐ｛（−Ｖａ・β／ＣＤ）・ｔ｝］
−（ＶＴＮ−Ｖａ）・Ａ・ｅｘｐ｛（−Ｖａ・β／ＣＤ）・ｔ）｝［１−Ａ・ｅｘｐ｛（−Ｖａ・β／ＣＤ）・ｔ｝］ …（１９）
図８は、この式（１９）で表わされるゲート電圧ｖｇと時間ｔの関係を示す図である。図８において、横軸に時間ｔを示し、縦軸に、ゲート電圧ｖｇを示す。

この図８に示すように、時間ｔが経過するにつれて、式（１９）における指数項が０に近づき、最終的に、ゲート電圧ｖｇは、最小書込電流ＩＥＬ１に相当する電圧レベルＶＧｍｉｎに到達する。式（１９）において、時間ｔを無限大にすると、ゲート電圧ｖｇの到達電位は、次式で表わされる電圧レベルとなる。

ｖｇ≒ＶＴＮ＋Ｖａ
＝ＶＴＮ＋（２・ＩＥＬ１／β）^1/2
＝ＶＤｍｉｎ（＝ＶＧｍｉｎ）…（２０）
上式（２０）は、先に示した式（２）と同じである。すなわち、時間ｔの経過とともに、データ線容量ＣＤからの放電電流の影響が小さくなり、書込定電流源ＩＷにより供給される電流の影響のみが現われることを意味する。すなわち、書込定電流源ＩＷからの書込電流ＩＥＬに従った電圧レベルに、この画素ＰＸ内の電圧記憶用のＭＯＳトランジスタ２のゲートおよびドレインの電圧が設定される。

黒データの書込時においては、プリチャージ電圧ＶＰが、図５に示す黒データ書込スイッチＳＢにより、データ線ＤＬが接地電圧レベルに放電される。したがって、この場合には、プリチャージ電圧ＶＰが、データ線ＤＬの配線抵抗および寄生容量ＣＤで規定される時定数に従って放電される。

この黒データ書込時に、データ線ＤＬを、黒データ書込スイッチＳＢにより強制的に、画素ＰＸのＭＯＳトランジスタ２のドレイン電圧およびゲート電圧を接地電圧レベルにされる。これにより、ＭＯＳトランジスタ２のドレイン電圧が、黒表示状態時に、そのしきい値電圧ＶＴＮの電圧レベルに維持される状態を防止することができ、確実に、対応のＥＬ素子による電流の駆動を禁止して、完全な非発光状態に設定することができる。

図９は、この発明の実施の形態１に従う表示装置の要部の構成を概略的に示す図である。図９において、表示装置は、行列状に配列される複数の画素（ＰＸ）を有する画素マトリックス１０と、垂直クロック信号ＶＣＬＫおよび水平クロック信号ＨＣＬＫに従って、画素マトリックス１０のゲート線を駆動するゲート線駆動信号Ｇ１−Ｇｎを順次選択状態へ駆動するゲート線駆動回路１１と、プリチャージ電圧ＶＰを生成するプリチャージ電圧発生回路１２と、ゲート線駆動回路１１からのタイミング信号に従ってプリチャージ制御信号ＶＰＯおよびＶＰＥを生成するプリチャージ制御回路１３と、プリチャージ制御回路１３からのプリチャージ制御信号ＶＰＯおよびＶＰＥに従って画素マトリックス１０の各列に対応して配置されるデータ線に対するプリチャージ電圧ＶＰの伝達経路を切換えるプリチャージスイッチ回路１４と、ゲート線駆動回路１１からのタイミング信号に従ってデータ線切換制御信号を生成する切換制御回路１６と、図示しない画素信号に従って、書込電流または接地電圧を生成する書込回路１５と、切換制御回路１６の出力する切換制御信号に従って、書込回路１５からの画素信号の伝達経路を切換える切換スイッチ回路１７を含む。

垂直クロック信号ＶＣＬＫは、画面の表示サイクルを決定し、この垂直クロック信号ＶＣＬＫの１サイクル内において画素マトリックス１０内の全行（ゲート線）が１回選択状態とされる。水平クロック信号ＨＣＬＫは、ゲート線の活性化期間を規定し、画面の水平走査期間を決定する。

画素マトリックス１０には、図５に示す画素ＰＸが行列状に配置され、各列に対応してデータ線ＤＬｉＯおよびＤＬｉＥが配置され、また各画素行に対応して、ゲート線ＧＬが配置される。

ゲート線駆動回路１１は、たとえばシフトレジスタで構成され、垂直クロック信号ＶＣＬＫが与えられると、その駆動シーケンスが初期値に設定され、水平クロック信号ＨＣＬＫに従ってシフト動作を行って、ゲート線駆動信号Ｇ１〜Ｇｎを順次選択状態へ駆動する。

プリチャージ制御回路１３は、ゲート線駆動回路１１からのタイミング信号に従って、プリチャージ制御信号ＶＰＯおよびＶＰＥを順次選択状態へ駆動する。ゲート線駆動信号の切り換えを示すタイミング信号に従ってプリチャージ制御信号ＶＰＯおよびＶＰＥを交互に活性化する。

プリチャージスイッチ回路１４は、画素マトリックス１０の各データ線に対応して配置されるプリチャージ用スイッチング素子（ＳＰ１Ｏ，ＳＰ１Ｅ）を含み、プリチャージ制御回路１３からのプリチャージ制御信号ＶＰＯおよびＶＰＥに従って、画素マトリックス１０の各列に配置されるデータ線ＤＬｉＯおよびＤＬｉＥのうちの選択画素が接続されるデータ線と異なるデータ線へプリチャージ電圧ＶＰを伝達する。

切換制御回路１６も、ゲート線駆動回路１１からのタイミング信号に従って、各書込サイクルごとにその状態が反転される信号を生成し、書込回路１５の出力信号の伝達経路を、偶数データ線および奇数データ線の一方に設定する。

切換スイッチ回路１７は、図５に示す切換スイッチＳＷを各画素列に対応して有し、書込回路１５からの書込電流または接地電圧を、各列のデータ線に伝達する。プリチャージ制御回路１３および切換制御回路１６は、したがって、その対応のスイッチの伝達経路の選択態様が逆であり、プリチャージ制御回路１３が、偶数データ線を選択する制御信号を生成するときには、切換制御回路１６は、奇数データ線を選択するようにその出力信号を設定し、また、プリチャージ制御回路１３が、偶数データ線を選択するようにその出力信号を設定しているときには、切換制御回路１６は、奇数データ線を選択する状態に切換スイッチ回路１７を設定する。

これらのプリチャージ制御回路１３および切換制御回路１６は、１例として、１ビットカウンタまたはＴフリップフロップで構成され、ゲート線駆動回路１１から水平クロック信号ＨＣＬＫに従って生成されるタイミング信号に基づいて、その出力信号の状態を設定する。

以上のように、この発明の実施の形態１に従えば、各画素列に対応して、２本のデータ線を設け、１本のデータ線を所定の電圧レベルのプリチャージ電圧レベルにプリチャージし、他方のデータ線は、そのプリチャージ電圧を出発電圧として、画素信号を書込むように構成しており、画素信号が接地電圧レベルとなる黒色データ書込後であっても、最小書込電流書込時の書込時間のマージンを大きくすることができる。

また、完全黒表示とすることにより、リーク電流を低減することができ、応じて消費電流を低減することができる。

［実施の形態２］
図１０は、この発明の実施の形態２に従う表示装置のデータ線プリチャージおよび画素信号書込動作を示すタイミング図である。実施の形態２における表示装置の構成自体は、図５および図９に示す構成と同じである。

図１０に示すように、プリチャージ制御信号ＶＰＯおよびＶＰＥは、交互に、時刻ｔ０、ｔ１、ｔ２…において活性化される。これらのプリチャージ制御信号ＶＰＯおよびＶＰＥは、また、時刻ｔ０、ｔ１、ｔ２の間の時刻Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、…において、交互に非活性化される。

プリチャージ制御信号ＶＰＯの非活性化に従って、奇数行に対するゲート線駆動信号Ｇ（Ｇ１，Ｇ３）が選択状態へ駆動される。また、プリチャージ制御信号ＶＰＥの非活性化に従って、偶数行に対するゲート線駆動信号Ｇ（Ｇ２，Ｇ４）が順次活性状態へ駆動される。画素への書込は、時刻ｔ０、ｔ１、ｔ２、…において実行される。

ゲート線駆動信号Ｇ（Ｇ１−Ｇ４）が活性状態に維持される期間が、先の実施の形態１よりも長くされ、データ線のプリチャージ電圧ＶＰが、実際の画素信号の書込前に、画素内の電位記憶用のＭＯＳトランジスタ２を介して放電される。実際にデータ線ＤＬに対し、書込回路からの画素信号が伝達される期間は、実施の形態１と同じ長さであるものの、ゲート線ＧＬが選択状態に維持される期間が長くされており、したがって、放電時間が長くなり、選択画素内において、内部ノードの放電時間が長くされ、応じて、最小書込電流による書込時の書込時間を実効的に長くすることができる（プリチャージ電圧ＶＰは、最小書込電流値に対応する電圧レベルよりも高い電圧レベルである）。

図１１は、図１０に示す時刻ｔ０から時刻ｔ２の間のデータ線ＤＬ１Ｏの電位変化を示す図である。図１１を参照して、時刻ｔ０において、プリチャージ制御信号ＶＰＯがオン状態（活性状態；Ｈレベル）となり、データ線ＤＬ１Ｏのプリチャージが開始される。ここで、図１１においては、時刻ｔ０以前においては、データ線ＤＬ１Ｏが接地電圧レベルに保持されており、前のサイクルで黒データが書込まれたときの状態を示す。

時刻ｔ０において、プリチャージ制御信号ＶＰＯがオン状態（Ｌレベル）に駆動される。応じて、データ線ＤＬ１Ｏの充電動作が開始し、このデータ線ＤＬ１Ｏの電圧レベルは、プリチャージ電圧ＶＰレベルとなる。

時刻Ｔ０において、ゲート線駆動信号Ｇ１がオン状態（Ｈレベル）へ駆動される。このときには、まだデータ線ＤＬ１Ｏへは、書込電流は供給されていない。したがって、データ線ＤＬ１Ｏとゲート線ＧＬ１の交差部に対応して配置される画素においては、その内部ノードが、電位記憶用のＭＯＳトランジスタ（２）を介して放電される。時刻ｔ１において、データ線ＤＬ１Ｏの電圧レベルがプリチャージ電圧ＶＰよりΔＶ低下した電圧レベルＶＰｓとなる。

時刻ｔ１において、データ線ＤＬ１Ｏに対して書込電流が供給される。この時刻ｔ１からの書込時において最小書込電流ＩＥＬ１が供給された場合、目標の最小書込電圧ＶＤｍｉｎに、より早い時点で画素の内部ノードの電圧レベルを設定することができ、実効的に、書込時間を長くすることができ、最小書込電流に対する書込時間のマージンを大きくすることができる。

図１２は、この発明の実施の形態２に従う表示装置の制御信号発生部の構成を概略的に示す図である。図１２において、制御信号発生部は、垂直クロック信号ＶＣＬＫと水平クロック信号ＨＣＬＫとに従って、プリチャージ制御信号ＶＰＯおよびＶＰＥを生成するプリチャージスイッチ制御回路２０と、奇数ゲート線Ｇ１、…、Ｇ（２ｍ−１）に対して設けられ、プリチャージ制御信号ＶＰＯの立下がりに応答してシフト動作を行なって、奇数ゲート線を順次選択状態へ駆動する奇数ゲート線駆動回路２２と、偶数ゲート線Ｇ２、…、Ｇ（２ｍ）に対して設けられ、プリチャージ制御信号ＶＰＥの立下がりに応答してシフト動作を行なって偶数ゲート線を順次選択状態へ駆動する偶数ゲート線駆動回路２４と、垂直クロック信号ＶＣＬＫと水平クロック信号ＨＣＬＫとに従って、書込切換スイッチＳＷに対する切換制御信号を生成する切換スイッチ制御回路２６を含む。

プリチャージスイッチ制御回路２０は、たとえば、垂直クロック信号ＶＣＬＫに従ってリセットされかつ水平クロック信号ＨＣＬＫに従ってその出力状態を切換えるＴフリップフロップで構成される。奇数ゲート線駆動回路２２および偶数ゲート線駆動回路２４は、それぞれ、シフトレジスタで構成され、垂直クロック信号ＶＣＬＫの活性化に応答してその活性位置が初期位置に設定され、それぞれ、プリチャージ制御信号ＶＰＯおよびＶＰＥに従ってシフト動作を行なう。

切換スイッチ制御回路２６は、垂直クロック信号ＶＣＬＫの活性化に従ってその出力がリセットされ、かつ水平クロック信号ＨＣＬＫに従ってその出力状態が変更されるＴフリップフロップでたとえば構成され、水平クロック信号ＨＣＬＫに従って、書込回路とデータ線との接続を切り替える。

図１３は、図１２に示す制御信号発生部の動作を示すタイミング図である。以下、図１３を参照して、図１２に示す制御信号発生部の動作について説明する。

表示装置の活性化時、１フレーム（１画面）を規定する垂直クロック信号ＶＣＬＫが所定の周期で活性化され、また水平クロック信号ＨＣＬＫが、所定の周期で発生され、各ゲート線の選択期間を規定する。プリチャージスイッチ制御回路２０は、この水平クロック信号ＨＣＬＫの立上がりに応答して、その出力状態を切換え、プリチャージ制御信号ＶＰＯおよびＶＰＥを交互に活性化する。

奇数ゲート線駆動回路２２は、プリチャージ制御信号ＶＰＯの立下がりに応答してシフト動作を行ない、最初のゲート線駆動信号Ｇ１を選択状態へ駆動する。

次の水平クロック信号ＨＣＬＫの立上がりに応答して、切換スイッチ制御回路２６の接続が切換えられ、奇数データ線ＤＬｏへ、書込画素信号が伝達される。この奇数データ線ＤＬｏに対しての画素信号の書込に並行して、偶数プリチャージ制御信号ＶＰＥが活性化され、偶数データ線ＤＬｅに対するプリチャージが実行される。偶数データ線プリチャージ制御信号ＶＰＥが非活性化されると、偶数ゲート線駆動回路２４がシフト動作を行ない、最初の偶数ゲート線に対するゲート線駆動信号Ｇ２を選択状態へ駆動する。次の水平クロック信号ＨＣＬＫの立上がりに従って、切換スイッチ制御回路２６の接続が切換えられ、偶数データ線ＤＬｅに対する書込画素信号の伝達が行なわれる。切り換えスイッチ制御回路２６は、垂直クロック信号ＶＣＬＫの発生時、最初のサイクルにおいてプリチャージ期間書込切換スイッチＳＷを非導通状態として、データ線ＤＬｏおよびＤＬｅと書込回路とを切り離す。最初の書き込みサイクル時において奇数データ線ＤＬｏを書込回路に接続し、奇数ゲート線ＧＬ１選択時にこの奇数データ線を介して選択画素に対して書き込み電流または黒データ書込電圧を伝達する。

以上のように、この発明の実施の形態２に従えば、データ線のプリチャージ期間を短くし、この短くなったプリチャージ期間に、選択行の画素をデータ線に接続している。したがって、実効的に、選択画素に対する最小書込電流の書込時間を長くすることができ、書込時間のマージンを大きくすることができる。

［実施の形態３］
図１４は、この発明の実施の形態３に従う表示装置の要部の構成を概略的に示す図である。この図１４に示す表示装置においては、各列に配置されるデータ線ＤＬ１ＯおよびＤＬ１Ｅの対に対して、プリチャージ電流切換スイッチＳＰＷが設けられる。このプリチャージ電流切換スイッチＳＰＷは、プリチャージ用定電流源ＩＰを介して、対応のデータ線にプリチャージ電流Ｉｐを供給する。プリチャージ用定電流源ＩＰは、電源電圧ＶＣＣを供給する電源ノードに結合され、所定の大きさのプリチャージ電流Ｉｐを供給する。

この図１４に示す表示装置の他の構成は、図５に示す表示装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１５は、図１４に示す表示装置の動作を示すタイミング図である。以下、図１５を参照して、図１４に示す表示装置のプリチャージおよび書込動作について説明する。

時刻ｔ０においてプリチャージ制御信号ＶＰＯが活性状態となり、プリチャージ用スイッチング素子ＳＰ１Ｏがオン状態となり、プリチャージ電圧ＶＰが、奇数データ線ＤＬ１Ｏに伝達される。このとき、プリチャージ用切換スイッチＳＰＷは、データ線ＤＬ１ＯおよびＤＬ１Ｅと両者から分離されている。プリチャージ電圧ＶＰの供給により、奇数データ線ＤＬ１Ｏの電圧レベルが、プリチャージ電圧ＶＰレベルにまで上昇する。

時刻Ｔ０において、プリチャージ制御信号ＶＰＯが非活性状態となり、奇数データ線プリチャージ用スイッチング素子ＳＰ１Ｏがオフ状態となり、奇数データ線ＤＬ１Ｏは、プリチャージ電圧源から切り離される。

この時刻Ｔ０において、ゲート線駆動信号Ｇ１が活性化されて、画素ＰＸ１の内部ノードが奇数データ線ＤＬ１Ｏに結合される。このとき、また、プリチャージ用切換スイッチＳＰＷが、プリチャージ電流制御信号ＳＰＥ／Ｏに従ってプリチャージ用定電流源ＩＰを、奇数データ線ＤＬ１Ｏに結合する。応じて、データ線ＤＬ１Ｏには、プリチャージ電流Ｉｐが供給されて、選択画素ＰＸ１の内部ノードの電位低下が抑制される。

時刻ｔ１において、書込切換スイッチＳＷが、書込定電流源ＩＷを奇数データ線ＤＬ１Ｏに接続し、書込定電流源ＩＷからの書込電流が奇数データ線ＤＬ１Ｏに供給される。この書込時において、最小書込電流ＩＥＬ１が供給されると、選択画素ＰＸ１の内部ノードが、電圧ＶＤｍｉｎに設定される。

時刻ｔ２において、ゲート線駆動信号Ｇ１が非活性状態となり、ゲート線Ｇ１に接続される画素の書込が完了する。

この図１４に示すように、プリチャージ用定電流源ＩＰを配置することにより、プリチャージされたデータ線を画素に接続した場合の選択画素内の電位記憶用のＭＯＳトランジスタを介してのデータ線の放電を抑制することができ、応じて、選択がその内部ノードの電位低下を抑制でき、最小書込電流ＩＥＬ１による書込動作時に、高速で、所定の電圧ＶＤｍｉｎレベルに、選択画素の内部ノードを設定することができる。

このプリチャージ定電流源ＩＰが存在しない場合、図１５において実線で示すように、目標電圧ＶＤｍｉｎよりも低い電圧ＶＰｂレベルにまで、このデータ線ＤＬ１Ｏおよび画素の内部ノードの放電が行なわれる（最終的に、ＶＴＮに接近する）。その電位低下を最小書込電流ＩＥＬ１で上昇させる場合、目標電圧ＶＤｍｉｎに到達するまでの時間が長くなり、書込マージンが低下する。したがって、最小書込電流ＩＥＬ１による書込時において、時刻Ｔ０から時刻ｔ１までの時間、プリチャージ電流により実効的に書込時間を長くすることができ、書込時間のマージンを増大することができる。このプリチャージ用定電流源ＩＰの供給するプリチャージ電流Ｉｐは、したがって、最小書込電流ＩＥＬ１以下の電流量であればよく、時刻ｔ１において、選択画素の内部ノードの電位が、最小書込電圧ＶＤｍｉｎの電圧レベル以上に維持される条件が満たされればよい。特に、このプリチャージ電流Ｉｐを最小書込電流と実質的に等しい電流値に設定した場合、最小書込電流に対応する電圧ＶＤｍｉｎのレベル以下に内部ノードの電圧が低下するのを防止することができ、また、最小書込電流の書込時間を実質的に長くすることができ、最小書込電流に対する書込マージンを大きくすることができる。

図１６は、この発明の実施の形態３に従う表示装置の動作を示すタイミング図である。以下、図１６を参照して、この発明の実施の形態３に従う表示装置の動作について説明する。

プリチャージ制御信号ＶＰＯおよびＶＰＥとゲート線駆動信号Ｇの発生シーケンスは、先の実施の形態２の場合と同様である。プリチャージ制御信号ＶＰＯおよびＶＰＥの非活性化時プリチャージ用定電流源からプリチャージ電圧が伝達されたデータ線に対してプリチャージ電流Ｉｐが供給される。このプリチャージ用定電流源ＩＰからのプリチャージ電流の供給を除けば、プリチャージ電圧ＶＰの伝達およびプリチャージ後の画素信号の書込動作は、先の実施の形態２と同様である。ゲート線Ｇ１、Ｇ２、Ｇ３、Ｇ４に対して順次プリチャージおよび画素信号の書込Ｗが実行される。

図１７は、この発明の実施の形態３に従う表示装置の全体の構成を概略的に示す図である。図１７において、この表示装置は、プリチャージ制御回路２０の出力信号に従ってプリチャージ電流切換制御信号ＳＰＥ／Ｏを生成するプリチャージ電流切換回路３２と、画素マトリックス１０の各列に対応して配置される定電流源を含み、プリチャージ電流Ｉｐを供給するプリチャージ電流供給回路３０と、プリチャージ電流切換回路３２の出力信号ＳＰＥ／Ｏおよびプリチャージ制御回路２０からのプリチャージ制御信号ＶＰＯおよびＶＰＥに従って、プリチャージ電圧およびプリチャージ電流の供給経路を切換えるプリチャージ電圧／電流スイッチ回路３４を含む。この図１７に示す表示装置の他の構成は、図９に示す表示装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

プリチャージ電圧／電流スイッチ回路３４は、画素マトリックス１０の各データ線に対して設けられるプリチャージ用スイッチング素子ＳＰｉＯおよびＳＰｉＥとプリチャージ電流切換スイッチＳＰＷを含む。プリチャージ制御回路２０からのプリチャージ制御信号ＶＰＯおよびＶＰＥに従ってプリチャージされたデータ線に対し、このプリチャージ電圧供給後、プリチャージ電流切換回路３２の出力信号ＳＰＥ／Ｏに従って、同じプリチャージされたデータ線に対してプリチャージ電流供給回路３０からプリチャージ電流Ｉｐが供給される。

図１８は、図１７に示すプリチャージ電流供給回路３０の構成の一例を概略的に示す図である。図１８において、プリチャージ電流供給回路３０は、定電圧ＶＣＳを生成する定電圧発生回路４０と、定電圧ＶＣＳをゲートに受けるＮチャネルＭＯＳトランジスタ４１と、ＭＯＳトランジスタ４１へ電流を供給するＰチャネルＭＯＳトランジスタ４２と、画素マトリックス１０の各列に対応して設けられるプリチャージ用定電流源ＩＰを含む。

ＭＯＳトランジスタ４２は、そのゲートおよびドレインが相互接続され、ＭＯＳトランジスタ４１が接地ノードへ放電する電流を供給する。

プリチャージ用定電流源ＩＰは、ＭＯＳトランジスタ４２とゲートが相互接続されるＰチャネルＭＯＳトランジスタ４３でたとえば構成される。ＭＯＳトランジスタ４２および４３は、カレントミラー回路を構成し、定電圧ＶＣＳおよびこのカレントミラー回路のミラー比を適当な値に設定することにより、ＭＯＳトランジスタ４３が供給するプリチャージ電流Ｉｐの大きさを調整することができる。

このプリチャージ用定電流源ＩＰは、プリチャージ用切換スイッチＳＰＷに結合される。このプリチャージ用切換スイッチＳＰＷは、奇数データ線ＤＬＯ（ＤＬ１Ｏ、…）に対して設けられるＮチャネルＭＯＳトランジスタ４４と、偶数データ線ＤＬＥ（ＤＬ２Ｅ…）に対して設けられるＮチャネルＭＯＳトランジスタ４５を含む。ＭＯＳトランジスタ４４は、そのゲートにプリチャージ制御信号ＳＰＯを受け、ＭＯＳトランジスタ４５はそのゲートにプリチャージ制御信号ＳＰＥを受ける。これらのプリチャージ制御信号ＳＰＥおよびＳＰＯが、図１４に示すプリチャージ制御信号ＳＰＥ／Ｏに対応する。

このプリチャージ制御信号ＳＰＥおよびＳＰＯに従って、選択されたデータ線に対して、プリチャージ用定電流源ＩＰからのプリチャージ電流が供給される。

なお、この図１７に示すプリチャージ電流供給回路３０の構成において、プリチャージ制御信号ＳＰＥおよびＳＰＯがともに非活性状態にあり、切換スイッチＳＰＷが非導通状態のときに、プリチャージ用定電流源ＩＰからの電流により、プリチャージ用定電流ＩＰの出力ノードが電源電圧ＶＣＣレベルに充電されるため、プリチャージ制御信号の活性化時、比較的大きなプリチャージ電流が突入電流として流れる可能性がある。このような大きな突入電流が流れる可能性がある場合には、プリチャージ制御信号ＳＰＥおよびＳＰＯがともに非活性状態のときに、ＭＯＳトランジスタ４２および４３のゲートを電源電圧ＶＣＣレベルに固定する活性／非活性制御トランジスタが設けられればよい。

図１９は、図１７に示すプリチャージ電流切換回路３２の構成の一例を示す図である。図１９において、プリチャージ電流切換回路３２は、プリチャージ制御信号ＶＰＯの非活性化に応答してセットされかつプリチャージ制御信号ＶＰＥの活性化に応答してリセットされ、かつその出力Ｑから電流切換制御信号ＳＰＯを出力するセット／リセットフリップフロップ４７と、プリチャージ制御信号ＶＰＥの非活性化に応答してセットされかつプリチャージ制御信号ＶＰＯの活性化に応答してリセットされ、その出力Ｑから、電流切換制御信号ＳＰＥを出力するセット／リセットフリップフロップ４９を含む。これらのプリチャージ電流切換制御信号ＳＰＯおよびＳＰＥが、図１４に示すプリチャージ電流切換制御信号ＳＰＥ／Ｏに対応する。

図２０は、図１９に示すプリチャージ電流切換回路３２の動作を示すタイミング図である。以下、図２０を参照して、図１９に示すプリチャージ電流切換回路３２の動作について説明する。

プリチャージ制御信号ＶＰＯの非活性化に応答して奇数ゲート線に対するゲート線駆動信号（たとえばＧ１）が活性状態へ駆動される。またこのプリチャージ制御信号ＶＰＯの非活性化に応答して、セット／リセットフリップフロップ４７がセットされ、プリチャージ電流切換制御信号ＳＰＯが活性化され、奇数データ線に対するプリチャージ電流が供給される。このとき、プリチャージ電流切換制御信号ＳＰＥは非活性状態にある。

次いで、プリチャージ制御信号ＶＰＥが活性化されると、セット／リセットフリップフロップ４７がリセットされ、プリチャージ電流切換制御信号ＳＰＯが非活性化され、奇数データ線へのプリチャージ電流の供給が停止される。このプリチャージ制御信号ＶＰＥの非活性化に応答して偶数ゲート線に対するゲート線駆動信号（たとえばＧ２）が選択状態へ駆動される。また、これと並行して、プリチャージ制御信号ＶＰＥの非活性化に応答してセット／リセットフリップフロップ４９がセットされ、プリチャージ電流切換制御信号ＳＰＥが活性化され、偶数データ線に対するプリチャージ電流の供給が開始される。

次いで、再び、プリチャージ制御信号ＶＰＯが活性化されると、セット／リセットフリップフロップ４９がリセットされ、プリチャージ電流切換信号ＳＰＥが非活性化され、プリチャージ電流の偶数データ線への供給が停止される。

このプリチャージ制御信号ＶＰＯおよびＶＰＥを利用して、プリチャージ電流切換信号ＳＰＯおよびＳＰＥを生成することにより、正確に、プリチャージ電圧が伝達されたデータ線に対するプリチャージ電流の供給を、書込開始前に行なうことができる。

以上のように、この発明の実施の形態３に従えば、データ線のプリチャージ電圧供給期間を短くし、かつゲート線の選択状態の期間を長くし、そのゲート線選択期間の初期時にプリチャージ電流を供給しており、データ線の電圧レベルを、最小書込電圧ＶＤｍｉｎより低下するのを防止することができ、最小書込電流の書込時間を長くすることができ、最小書込電流の書込時間のマージンを大きくすることができる。

［実施の形態４］
図２１は、この発明の実施の形態４に従う表示装置の要部の構成を概略的に示す図である。図２１においては、１列に配置される画素ＰＸ１−ＰＸ４に対する構成を代表的に示す。この図２１に示す構成においては、１つの画素列に対応して、４つのデータ線ＤＬ１１−ＤＬ１４が平行して配列される。これらのデータ線ＤＬ１１−ＤＬ１４それぞれに対して、画素ＰＸ１−ＰＸ４がそれぞれ接続される。データ線ＤＬ１１およびＤＬ１２は、書込切換スイッチＳＷ１を介して書込定電流源ＩＷ１および黒データ書込スイッチＳＢ１に結合され、データ線ＤＬ１３およびＤＬ１４は、書込切換スイッチＳＷ２を介して書込定電流源ＩＷ２および黒データ書込スイッチＳＢ２に接続される。

黒データ書込スイッチＳＢ１およびＳＢ２は、黒データ書込指示信号ＢＷＲ１およびＢＷＲ２にそれぞれ応答してオン状態となり、黒データ書込時、接地電圧を伝達する。書込定電流源ＩＷ１およびＩＷ２は、それぞれ、書込画素信号に応じた定電流を供給する。データ線ＤＬ１１およびＤＬ１３は、それぞれ、プリチャージ用スイッチング素子ＳＰ１１およびＳＰ１３を介してプリチャージ電圧ＶＰを受け、データ線ＤＬ１２およびＤＬ１４は、それぞれ、プリチャージ用スイッチング素子ＳＰ１２およびＳＰ１４を介してプリチャージ電圧ＶＰを受ける。プリチャージ用スイッチング素子ＳＰ１１およびＳＰ１３は、プリチャージ制御信号線ＰＯ上のプリチャージ制御信号ＶＰＯに従って選択的にオン状態となり、プリチャージ用スイッチＳＰ１２およびＳＰ１４は、プリチャージ制御信号線ＰＥ上のプリチャージ制御信号ＶＰＥに従って選択的にオン状態となる。

画素ＰＸ１−ＰＸ４それぞれに対応してゲート線ＧＬ１−ＧＬ４が配設される。このゲート線配置においては、１行置きのゲート線が共通に接続されて同一のゲート線駆動信号を受ける。すなわち、ゲート線ＧＬ１およびＧＬ３には、ゲート線駆動信号Ｇ１．３が与えられ、ゲート線ＧＬ２およびＧＬ４には、共通に、ゲート線駆動信号Ｇ２．４が与えられる。したがって、隣接奇数行の画素または隣接偶数行の画素に対し、並行して画素信号の書込が行なわれる。

この図２１に示す表示装置においては、４つの隣接画素ＰＸ１−ＰＸ４を１つの組として、偶数行または奇数行の画素に対する書込と並行して、奇数行または偶数行のプリチャージを行なう。したがって、データ線ＤＬ１１には、画素ＰＸ（４ｋ＋１）が接続され、データ線ＤＬ１２には、画素ＰＸ（４ｋ＋２）が接続され、データ線ＤＬ１３には、画素ＰＸ（４ｋ＋３）が接続され、データ線ＤＬ１４には、画素ＰＸ（４ｋ＋４）が接続される。ここで、ｋは、ゲート線ＧＬの数をｎとすると、０≦ｋ≦ｎ／４で表わされる整数である。

図２２は、図２１に示す表示装置のプリチャージおよび画素信号書込動作を示すタイミング図である。以下、図２２を参照して、この図２１に示す表示装置のプリチャージおよび書込動作について説明する。なお、この図２２において、時間ｔ０，ｔ２，ｔ４およびｔ６の時間幅は、図６に示す時間幅と同じである。

時刻ｔ０において、プリチャージ制御信号ＶＰＯが活性状態となり、プリチャージ用スイッチング素子ＳＰ１１およびＳＰ１３がオン状態となり、データ線ＤＬ１１およびＤＬ１３にプリチャージ電圧ＶＰが伝達される。このとき、書込用切換スイッチＳＷ１およびＳＷ２は非導通状態であり、データ線ＤＬ１１−ＤＬ１４は、書込定電流源ＩＷ１およびＩＷ２から分離されている。

時刻ｔ２において、プリチャージ制御信号ＶＰＯが非活性状態となり、一方、プリチャージ制御信号ＶＰＥが活性状態となる。プリチャージ用スイッチング素子ＳＰ１１およびＳＰ１３がオフ状態となり、一方、プリチャージ用スイッチング素子ＳＰ１２およびＳＰ１４がオン状態となり、データ線ＤＬ１２およびＤＬ１４にプリチャージ電圧ＶＰが伝達される。

書込用切換スイッチＳＷ１およびＳＷ２は、書込切換制御信号ＣＳＷＥ／Ｏに従って、データ線ＤＬ１１およびＤＬ１３に書込定電流源ＩＷ１およびＩＷ２をそれぞれ結合する。このとき、また、ゲート線駆動信号Ｇ１．３が選択状態へ駆動され、画素ＰＸ１およびＰＸ３へ、それぞれ、書込画素信号が伝達される。黒データの書込時においては、黒データ書込スイッチＳＰ１またはＳＰ２が黒データ書込指示信号ＢＷＲ１またはＢＷＲ２に従ってオン状態となり、接地電圧を対応のデータ線に伝達する。このときには、対応の書込定電流源ＩＷ１またはＩＷ２は、非活性状態であり、出力ハイインピーダンス状態に設定される。

ゲート線ＧＬ１およびＧＬ３にそれぞれ接続される画素ＰＸ１およびＰＸ３に対する画素信号の書込が完了すると、時刻ｔ４においてプリチャージ制御信号ＶＰＥが非活性状態となり、またプリチャージ制御信号ＶＰＯが活性状態へ駆動される。また、ゲート線駆動信号Ｇ１．３が非活性状態となり、ゲート線ＧＬ１およびＧＬ３にそれぞれ接続される画素ＰＸ１およびＰＸ３の内部ノードが、対応のデータ線ＤＬ１１およびＤＬ１３から分離される。

この時刻ｔ４において、プリチャージ制御信号ＶＰＥが非活性化されると、ゲート線駆動信号Ｇ２．４が活性状態へ駆動され、ゲート線ＧＬ２およびＧＬ４にそれぞれ接続される画素ＰＸ２およびＰＸ４の内部ノードが対応のデータ線ＤＬ１２およびＤＬ１４に接続される。このときまた、書込切換スイッチＳＷ１およびＳＷ２が、書込切換制御信号ＣＳＷＥ／Ｏに従ってデータ線ＤＬ１２およびＤＬ１４をそれぞれ対応の書込定電流源ＩＷ１およびＩＷ２を結合し、また黒データ書込スイッチＳＢ１およびＳＢ２が、それぞれ、データ線ＤＬ１２およびＤＬ１４に接続される。これにより、ゲート線ＧＬ２およびＧＬ４に接続される画素ＰＸ２およびＰＸ４に対する画素信号の書込が行なわれる。

時刻ｔ６において、このゲート線駆動信号Ｇ２．４が非選択状態へ駆動され、再びデータ線ＤＬ１２およびＤＬ１４に対するプリチャージが開始される。以降、この動作が表示装置内のすべての行に接続される画素に対する書込が完了するまで繰返される。

この図２１に示す表示装置の場合、２行の画素に対して同時に書込が行なわれる。しかしながら、一行の各画素に対する書込時間は、図６に示す書込動作タイミング図に比べて、２倍の時間に設定されている。したがって、各行あたりの書込時間は等価的にデータ線が一本しか設けられていない場合と同じである。すなわち、データ線が１本しか設けられていない構成に比べて、時刻ｔ０から時刻ｔ２の間のプリチャージ期間だけ、１画面の書込時間が長くなるものの、この時間は、１画面の書込に要する時間に比べて十分小さく、データ線が１本設けられている場合の１画面の書込時間とほぼ同程度の書込時間で１画面の画素信号を書込むことができる。

この図２１に示すように２行の画素に同時に書込み、書込時間を２倍に設定することにより、確実に、書込時間を十分に確保することができ、書込時間のマージンを拡大することができる。２行の画素信号の生成のための構成については、２ライン遅延線を利用することにより、奇数ゲート線対または偶数ゲート線対のデータを画素信号を並列に生成することができる。

また、書込切換スイッチＳＷ１およびＳＷ２に対する書込切換制御信号ＣＳＷＥ／Ｏは、実施の形態１の場合と同様の構成を用いて生成することができる（図１２参照）。

同様、プリチャージ制御信号ＶＰＥおよびＶＰＯも、実施の形態１の場合と同様の構成を利用して生成することができる。

なお、図２１に示す構成においては、１行置きのゲート線が、共通に接続されて同一のゲート線駆動信号を受けている。しかしながら、隣接行のゲート線（たとえばＧＬ１およびＧＬ２が同時に共通のゲート線駆動信号を受けて選択状態へ駆動されるように構成されてもよい。すなわち画素ＰＸ１およびＰＸ２のプリチャージが同時に行なわれ、また画素ＰＸ１およびＰＸ２に対する書込が並行して行なわれる。画素ＰＸ１およびＰＸ２への書込時に、画素ＰＸ３およびＰＸ４に対するプリチャージが実行される。したがって、この４本のデータ線ＤＬ１１−ＤＬ１４が設けられている場合、これらと各行の画素の接続は、プリチャージ動作と書込動作が衝突しない限り、任意に設定することができる。

［変更例］
図２３は、この発明の実施の形態４の変更例の構成を概略的に示す図である。図２３において、１列に整列して配置される画素ＰＸ１−ＰＸｋに対し、データ線ＤＬＯ１，ＤＬＥ１−ＤＬＯｋ，ＤＬＥｋが設けられる。データ線ＤＬＯ１およびＤＬＥ１に対し、書込定電流源ＩＷ１が設けられ、データ線ＤＬＯ２，ＤＬＥ２に対し書込定電流源ＩＷ２が設けられる。データ線ＤＬＯｋ，ＤＬＥｋに対し、書込定電流源ＩＷｋが設けられる。画素ＰＸ１−ＰＸｋがそれぞれ接続されるゲート線ＧＬ１−ＧＬｋは、共通に、ゲート線駆動信号Ｇ１／ｋを受ける。画素ＰＸ１−ＰＸｋが、それぞれ、データ線ＤＬＯ１−ＤＬＯｋに接続される。

データ線ＤＬＥ１−ＤＬＥｋは、図示しない別のｋ行の画素がそれぞれ接続される。この図２３に示す構成においては、ｋ行の画素を単位として、プリチャージおよび書込が行なわれる。したがって書込時間を、データ線が１つ設けられている場合のｋ倍の時間に設定することができ、ほぼｋ倍、書込時間のマージンを拡大することができる。

なお、図２３においても、プリチャージ電圧ＶＰを伝達するプリチャージ用スイッチが、各データ線ＤＬＯ１，ＤＬＥ１−ＤＬＯｋ，ＤＬＥｋに対して設けられ、書込およびプリチャージが交互に実行される。

図２４は、図２３に示す表示装置の動作を示すタイミング図である。この図２４に示すように、奇数データ線ＤＬＯ１−ＤＬＯｋおよび偶数データ線ＤＬＥ１−ＤＬＥｋそれぞれを組としてプリチャージ電圧ＶＰの伝達および画素信号の書込Ｗが交互に実行される。ゲート線駆動信号Ｇ１／ｋの活性化時、プリチャージ制御信号ＶＰＥが活性化され、奇数データ線ＤＬＯ１−ＤＬＯｋへの書込と並行して偶数データ線ＧＬＥ１−ＧＬＥｋに対するプリチャージが実行される。また、逆に、ゲート線駆動信号Ｇ２／ｋの活性化時、プリチャージ制御信号ＶＰＯが活性化され、偶数データ線ＤＬＥ１−ＤＬＥｋへの書込と並行して奇数データ線ＧＬＯ１−ＧＬＯｋに対するプリチャージが実行される。

以上のように、この発明の実施の形態４に従えば、１列に整列して配置される画素に対し複数対のデータ線を設けて、複数行の画素に対して同時に書込またはプリチャージを行っており、画素に対する書込時間を長くすることができ、書込時間マージンを拡大することができる。

［実施の形態５］
図２５は、この発明の実施の形態５に従う表示装置のプリチャージおよび書込動作を示すタイミング図である。表示装置の構成は、先の実施の形態４と同様、図２１に示す構成が用いられる。すなわち、各画素列に対して、４本のデータ線が配置され、２本のデータ線を単位として、プリチャージおよび書込電流伝達が行なわれる。

この図２５に示すタイミング図においては、プリチャージ制御信号ＶＰＯおよびＶＰＥの活性化期間が、実施の形態２の場合と同様、短くされる。すなわち、時刻ｔ０から時刻ｔ１の間、プリチャージ制御信号ＶＰＯが活性化され、時刻ｔ２から時刻ｔ３の間、プリチャージ制御信号ＶＰＥが活性化される。これらのプリチャージ制御信号ＶＰＯおよびＶＰＥの非活性化に応答して、ゲート線駆動信号Ｇ１．３およびＧ２．４がそれぞれ活性化される。実際のデータ書込は、先の実施の形態と同様、データ線ＤＬ１１およびＤＬ１３に対しては、時刻ｔ２から時刻ｔ４の間書込が行なわれ、データ線ＤＬ１２およびＤＬ１４に対しては、時刻ｔ４から時刻ｔ６の間、書込が行なわれる。

図２５に示す動作タイミングでプリチャージおよび書込を行なうと、画素への書込時において書込前に（例えば時刻ｔ１からｔ２の間）、データ線のプリチャージ電圧ＶＰを画素内の電位記憶用のＭＯＳトランジスタを介して放電することができ、実効的に最小書込電流の書込時間を長くすることができ、最小書込電流供給時においても、確実に、画素の内部ノードを最小書込電圧ＶＤｍｉｎの電圧レベルに到達させることができる。したがって、複数行の画素に対して同時に書込を行なう場合において、画素数が増大し、各書込サイクル時間が短くされる場合においても、安定に画素信号を書込むことができる。

また、実施の形態４と同様、ゲート線駆動回路は、その出力ノードの数が半減され、ゲート線駆動回路の占有面積を低減することができる。

なお、この実施の形態５におけるプリチャージ制御信号ＶＰＯ，ＶＰＥおよびゲート線駆動信号Ｇ１．３およびＧ２．４などのゲート線駆動信号を発生する構成およびデータ書込切換スイッチＳＷの制御は、先の実施の形態２において用いられた制御部の構成を利用することができる。各制御信号の活性化期間が、ゲート線駆動信号の活性化期間が長くされるのに応じて長くされるだけである。

また、図２３に示すように、各画素列に対して、２・ｋ本のデータ線およびｋ個の書込定電流源が設けられ、また各データ線にそれぞれプリチャージ用スイッチが設けられる構成に対しても、同様、本実施の形態５の駆動方式を適用することができる。

［実施の形態６］
図２６は、この発明の実施の形態６に従う表示装置の要部の構成を概略的に示す図である。この図２６に示す表示装置は、以下の点で、図２１に示す表示装置とその構成が異なる。すなわち、データ線ＤＬ１１およびＤＬ１２に対し、プリチャージ用スイッチング素子ＳＰＷ１を介してプリチャージ定電流源ＩＰ１が結合され、データ線ＤＬ１３およびＤＬ１４が、プリチャージ用スイッチング素子ＳＰＷ２を介してプリチャージ定電流源ＩＰ２に結合される。これらのプリチャージ用スイッチング素子ＳＰＷ１およびＳＰＷ２には、プリチャージ電流切換制御信号ＳＰＥ／Ｏが共通に与えられる。

この図２６に示す表示装置の他の構成は、図２１に示す表示装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２７は、図２６に示す表示装置のプリチャージ／書込動作を示すタイミング図である。以下、図２７を参照して、この図２６に示す表示装置のプリチャージおよび書込動作について簡単に説明する。

プリチャージ制御信号ＶＰＯおよびＶＰＥは、それぞれ、書込サイクル時間の約半分の期間活性状態に維持される。プリチャージ制御信号ＶＰＯが時刻ｔ１において非活性化されると、プリチャージ電流切換制御信号ＳＰＥ／Ｏが、データ線ＤＬ１１およびＤＬ１３を選択する状態に設定され、プリチャージ用スイッチング素子ＳＰＷ１およびＳＰＷ２が、それぞれプリチャージ定電流源ＩＰ１およびＩＰ２をデータ線ＤＬ１１およびＤＬ１３に結合する。この時刻ｔ１において、また、ゲート線駆動信号Ｇ１．３が選択状態へ駆動される。

時刻ｔ２において、プリチャージ制御信号ＶＰＥが活性化されると、プリチャージ電流切換制御信号ＳＰＥ／Ｏが非活性化され、スイッチＳＰＷ１およびＳＰＷ２は、オフ状態となり、プリチャージ定電流源ＩＰ１およびＩＰ２は、データ線ＤＬ１１−ＤＬ１４から切離される。この時刻ｔ２から、書込定電流源ＩＷ１およびＩＷ２または黒データ書込スイッチＳＢ１およびＳＢ２に従って画素信号の書込が行なわれる。

時刻ｔ３において、プリチャージ制御信号ＶＰＥが非活性化されると、再び、プリチャージ電流切換制御信号ＳＰＥ／Ｏが、データ線ＤＬ１２およびＤＬ１４を選択する状態に設定され、プリチャージ用スイッチング素子ＳＰＷ１およびＳＰＷ２が、プリチャージ定電流源ＩＰ１およびＩＰ２を、それぞれ、データ線ＤＬ１２およびＤＬ１４に結合する。

時刻ｔ４において、再び、プリチャージ制御信号ＶＰＯが活性化されると、このプリチャージ切換制御信号ＳＰＥ／Ｏが非活性化され、プリチャージ用スイッチング素子ＳＰＷ１およびＳＰＷ２はオフ状態となり、定電流源ＩＰ１およびＩＰ２は、データ線ＤＬ１１−ＤＬ１４から分離される。時刻ｔ３においては、ゲート線駆動信号Ｇ２．４が活性状態へ駆動されており、選択がその内部ノードのプリチャージが行なわれている。時刻ｔ４において、書込定電流源ＩＷ１およびＩＷ２または黒データ書込スイッチＳＢ１およびＳＢ２を用いて、選択画素に対するデータの書込が行なわれる。

この図２６に示す表示装置の構成の場合、実際の書込サイクル期間を長くすることができ、したがって、プリチャージ電圧ＶＰの伝達時間が短くされた場合、画素の内部ノードの電位が目標電圧ＶＤｍｉｎよりも大きく低下することが考えられる。しかしながら、この期間に、プリチャージ定電流源ＩＰ１およびＩＰ２を書込画素が接続されるデータ線に供給することにより、選択画素の内部ノードの電位低下を抑制でき、最小書込電流書込の場合においても、高速で、書込を行なうことができる。

なお、このプリチャージ電流を利用する構成は、また、図２３に示すｋ個の書込定電流源が設けられ、データ線が２・ｋ本配置される構成に対しても適用することができる。

この図２６に示す表示装置の構成は、実質的に実施の形態３および４を組合せたものであり、これらの実施の形態３および４と同様の効果を得ることができる。

［実施の形態７］
図２８は、この発明の実施の形態７に従う表示装置の要部の構成を概略的に示す図である。図２８においては、１列に整列して配置される画素ＰＸ１−ＰＸ４の両側に、データ線ＤＬ１ＯおよびＤＬ１Ｅがそれぞれ配設される。

この図２８に示すデータ線の配置の場合、データ線ＤＬ１ＯおよびＤＬ１Ｅの交差部は存在しないため、これらのデータ線ＤＬ１ＯおよびＤＬ１Ｅの間の結合容量は存在しない。したがって、これらのデータ線ＤＬ１ＯおよびＤＬ１Ｅに存在する寄生容量ＣＤＯおよびＣＤＥは、先の実施の形態１に示すデータ線の配置の場合に比べて、より低減することができ、高速でデータ線ＤＬ１ＯおよびＤＬ１Ｅを充放電することができる。

画素内におけるスイッチング素子（図１参照）は、図２８に示すように、通常、ＮチャネルＭＯＳトランジスタで構成される。図２８においては、画素ＰＸ１内のスイッチング素子Ｓ１を代表的に示す。このスイッチング素子Ｓ１がＭＯＳトランジスタで構成される場合、ゲート電極とドレイン／ソース電極との重なり領域により、オーバラップ容量（寄生容量）Ｃｏｖが形成される。データ線ＤＬ１ＯおよびＤＬ１Ｅには、１列に整列して配置される画素のうちの半数の画素が接続されるだけであり、１本のデータ線が配置される構成に比べて、データ線ＤＬ１ＯおよびＤＬ１Ｅに接続されるオーバーラップ容量Ｃｏｖの数を半減することができ、応じて、寄生容量ＣＤＯおよびＣＤＥの容量値を低減することができ、より書込時間を短縮することができる。

この実施の形態７において、データ線のプリチャージおよび画素信号の書込を行う構成としては、先の実施の形態１から３に示す構成のいずれが用いられても良い。

以上のように、この発明の実施の形態７に従えば、１列に整列される画素の両側にデータ線を配置しており、これらのデータ線の寄生容量を低減することができ、高速でデータ線の充放電を行なうことができ、書込時間を短縮することができる。

［実施の形態８］
図２９は、この発明の実施の形態８に従う表示装置の要部の構成を概略的に示す図である。図２９において、１列に整列して配置される画素ＰＸ１−ＰＸ８の一方側に、データ線ＤＬ１１およびＤＬ１２が配置され、これらの画素ＰＸ１−ＰＸ８の反対側に、データ線ＤＬ１３およびＤＬ１４が配置される。ゲート線ＧＬ１およびＧＬ３には共通にゲート線駆動信号Ｇ１．３が伝達され、ゲート線ＧＬ２およびＧＬ４には、共通に、ゲート線駆動信号Ｇ２．４が伝達される。同様、ゲート線ＧＬ５およびＧＬ７に対して、ゲート線駆動信号Ｇ５．７が伝達され、ゲート線ＧＬ６およびＧＬ８に対して共通に、ゲート線駆動信号ＧＬ６．８が伝達される。

データ線ＤＬ１１およびＤＬ１２は、図２６に示すように、書込定電流源ＩＷおよび黒データ書込スイッチを共有し、データ線ＤＬ１３およびＤＬ１４が、書込定電流源ＩＷおよび黒データ書込スイッチを共有する。画素ＰＸ１−ＰＸ４は、データ線ＤＬ１１−ＤＬ１４にそれぞれ接続され、画素ＰＸ５−ＰＸ８が、また、データ線ＤＬ１１−ＤＬ１４にそれぞれ接続される。

この図２９に示す配置の場合、データ線ＤＬ１１と画素ＰＸ１とを接続する取出配線とデータ線ＤＬ１２の間に重なりが生じ、寄生容量Ｃｐｒが形成される。同様、画素ＰＸ４をデータ線ＤＬ１４に接続する取出配線が、データ線ＤＬ１３と交差し、寄生容量Ｃｐｒが形成される。したがって、データ線ＤＬ１１−ＤＬ１４は、各々、４画素当り１つの交差部を有しているだけであり、配線間結合容量を、データ線ＤＬ１１−ＤＬ１４を全て一方側に配置する場合に比べて低減することができ、応じてこれらのデータ線ＤＬ１１−ＤＬ１４の配線容量ＣＤの容量値を低減することができる。

［変更例］
図３０は、この発明の実施の形態８の変更例の構成を概略的に示す図である。図３０において、１列に整列して配置される画素ＰＸ１−ＰＸ（ｋ＋１）…に対して、一方側にデータ線ＤＬＯ１，ＤＬＥ１−ＤＬＯｈ，ＤＬＥｈが配置され、他方側に、データ線ＤＬＯ（ｈ＋１），ＤＬＥ（ｈ＋１）−ＤＬＯｋ，ＤＬＥｋが配置される。画素ＰＸ１−ＰＸｋは、データ線ＤＬＯ１−ＤＬＯｋに順次接続され、画素ＰＸ（ｋ＋１）が、データ線ＤＬＥ１に接続される。画素ＰＸ１−ＰＸｋそれぞれに対応して配置されるゲート線ＧＬ１−ＧＬｋは、共通に、ゲート駆動信号Ｇ１／ｋを受ける。画素ＰＸ（ｋ＋１）に対して設けられるゲート線ＧＬ（ｋ＋１）に対しては、ゲート線駆動信号Ｇ２／ｋが伝達される。

このデータ線ＤＬＯ１，ＤＬＥ１−ＤＬＯｈ，ＤＬＥｈの数と、データ線ＤＬＯ（ｈ＋１），ＤＬＥ（ｈ＋１）−ＤＬＯｋ，ＤＬＥｋの数は同じである。

この図３０に示す配置の場合、画素列の一方側に、データ線ＤＬＯ１，ＤＬＥ１−ＤＬＯｋ，ＤＬＥｋを配置する構成に比べて、データ線間の交差部の数を低減することができ、データ線の寄生容量を低減することができる。

なお、この図３０に示す構成において、同一のゲート線駆動信号を受けるゲート線は、ｋ行ずつ離れて配置されていても良い。隣接行のゲート線を組として同一のゲート線駆動信号を伝達することは特に要求されず、データ線のプリチャージと画素信号の書込が衝突しなければ良い。

この実施の形態８の構成においても、データ線のプリチャージおよび書込のための構成としては、先の実施の形態４から６のいずれかの構成を利用することができる。

以上のように、この発明の実施の形態８に従えば、１列に整列して配置される画素の両側にデータ線を配置しており、データ線間の交差部の数を低減することができ、データ線の配線容量を低減でき高速で書込を行なうことができる。

［実施の形態９］
図３１は、この発明の実施の形態９に従う表示装置の要部の構成を概略的に示す図である。この図３１に示す表示装置においては、画素ＰＸの電位記憶素子として、ＰチャネルＭＯＳトランジスタ２ｐが用いられる。図３１においては、画素ＰＸ１の内部構成を代表的に示す。この画素ＰＸ１は、電源ノードと内部ノードＮＤ１Ｐとの間に接続されるＰチャネルＭＯＳトランジスタ２ｐと、対応のゲート線（図示せず）上の信号に応答して選択的にオン状態となり、内部ノードＮＤ１Ｐを、データ線ＤＬ１Ｏに接続するスイッチング素子Ｓ１と、対応のゲート線上の信号に応答して選択的にオン状態となり、内部ノードＮＤ１ＰをＭＯＳトランジスタ２ｐのゲートに接続するスイッチング素子Ｓ２と、電源ノードとＭＯＳトランジスタ２ｐのゲートの間に接続される容量素子３ｐと、スイッチング素子Ｓ１およびＳ２と相補的にオン状態となるスイッチング素子Ｓ３と、スイッチング素子Ｓ３と接地ノードの間に接続されるＥＬ素子１を含む。電源ノードへは、電源電圧ＶＣＣが供給される。

データ線ＤＬ１ＯおよびＤＬ１Ｅに対しては、書込電流切換スイッチＳＷが設けられる。この書込電流切換スイッチＳＷには、書込定電流源ＩＷＰおよび黒データ書込スイッチＳＢＰが並列に接続される。書込定電流源ＩＷＰは、データ画素信号の書込時、この書込電流切換スイッチＳＷを介して接続されるデータ線からロウ側電源ノードＶＮへ電流を放電する。また、黒データ書込スイッチＳＢＰは、黒データ書込指示信号ＢＷＲの活性化時、書込電流切換スイッチＳＷを介して、電源電圧ＶＣＣを、選択されたデータ線へ伝達する。

データ線ＤＬ１ＯおよびＤＬ１Ｅに対して、それぞれ、プリチャージ制御信号ＶＰＯおよびＶＰＥの活性化時オン状態となり、それぞれ、プリチャージ電圧ＶＰＱをデータ線ＤＬ１ＯおよびＤＬ１Ｅに伝達するプリチャージ用スイッチング素子ＳＰＱ１ＯおよびＳＰＱ１Ｅが設けられる。

データ線ＤＬ１Ｅには、隣接行の画素ＰＸ２が接続される。

図３２は、図３１に示す表示装置のプリチャージおよびデータ書込動作を示す図である。以下、図３２を参照して、図３１に示す画素ＰＸ１へのプリチャージおよび画像信号書込動作について説明する。

データ線ＤＬ１Ｏは、プリチャージ電圧ＶＰＱレベルにプリチャージされる。このプリチャージ電圧ＶＰＱは、内部ノードＮＤ１Ｐの最小書込電流ＩＥＬ１に対応する電圧（最小値書込電圧）ＶＤＰｍａｘよりも低い電圧レベルである。ＭＯＳトランジスタ２ｐのしきい値電圧ＶＴＰのばらつきを考慮して、このプリチャージ電圧ＶＰＱは、以下の条件を満たすように設定される。

ＶＰＱ≦ＭＩＮ（ＶＤＰｍａｘ）
すなわち、最小値書込電圧ＶＤＰｍａｘがしきい値電圧ＶＴＰに応じて変化するため、この最小値書込電圧ＶＤＰｍａｘの最小値以下の電圧レベルに、プリチャージ電圧ＶＰＱが設定される。この状態で、画素ＰＸ１に対し、書込定電流源ＩＷＰが接続されて、電流を駆動する場合、書込データに応じて、定電流ＩＥＬ１からＩＥＬｎのいずれかの電流が放電される。この書込定電流源ＩＷＰの放電動作により、画素ＰＸ１の内部ノードＮＤ１Ｐの電位が、書込定電流源ＩＷＰの駆動する電流ＩＥＬに対応する電圧レベルに設定される（ＭＯＳトランジスタ２ｐがゲートおよびドレインが相互接続されてダイオードモードで動作し、放電電流に対応する大きさの電流を供給する）。プリチャージ電圧ＶＰＱを最大書込電圧ＶＤＰｍａｘ以下に設定する場合、最小書込電流ＩＥＬ１を駆動する場合、画素のトランジスタ２ｐを用いてデータ線の充電を行う。この場合、画素のトランジスタ２ｐの電流駆動力は、ＮチャネルＭＯＳトランジスタを用いる場合と同様、画素の面積と同程度の大きさのトランジスタを利用することができ、十分に最小書込電流ＩＥＬ１を駆動する場合においても、画素のトランジスタ２ｐを用いてプリチャージ電圧ＶＰＱから最小値書込電圧ＶＤＰｍａｘの電圧レベルにまで短時間で駆動することができる。他の書込電流ＩＥＬ２からＩＥＬｎを駆動する場合には、その電流値が大きく高速で書き込み電流に応じた電圧レベルにデータ線および内部ノードＮＤ１Ｐを放電して所定の電圧レベルに駆動することができる。これにより、書込電流値に係らず、画素信号書込時に書込定電流源ＩＷＰの駆動電流に応じて、データ線の電圧レベルを、短時間で書込データ（画素信号）に応じた電圧レベルに設定することができる。

書込動作が完了すると、スイッチング素子Ｓ１およびＳ２がオフ状態となり、次いで、スイッチング素子Ｓ３がオン状態となる。容量素子３ｐが、書込電圧を保持しており、ＭＯＳトランジスタ２ｐが、この書込電流に応じた電流を、ＥＬ素子１へ供給する。ＥＬ素子１は、ＭＯＳトランジスタ２ｐを飽和領域で動作させる電流駆動力を有しており、したがってＥＬ素子１は、書込電流に応じた電流を駆動して、発光する。

最小書込電流ＩＥＬ１が書込定電流源ＩＷＰにより放電される場合、プリチャージ電圧ＶＰＱが徐々に充電され、最小書込電流ＩＥＬ１に対応する電圧ＶＤＰｍａｘに内部ノードＮＤ１Ｐの電圧レベルが到達する。一方、書込電流が最大書込電流ＩＥＬｎの場合には、ノードＮＤ１Ｐの電圧レベルは、高速で電圧ＶＤＰｍｉｎに到達する。この電圧ＶＤＰｍｉｎは、接地電圧レベルであってもよい。

また、黒データ書込スイッチＳＢＰは、導通時、電源電圧ＶＣＣを伝達し、選択画素の内部ノードＮＤ１Ｐの電圧レベルが、電源電圧ＶＣＣレベルに設定され、ＭＯＳトランジスタ２ｐが、ゲートおよびソースの電位が同じとなりオフ状態を維持する。

なお、ゲート線を書込前に活性状態に駆動して、実効的に書込時間を長くする構成の場合においてデータ線ＤＬ１ＯおよびＤＬ１Ｅにプリチャージ電流を供給する場合、ＭＯＳトランジスタ２ｐを介して充電され、プリチャージ電圧ＶＰＱの電圧レベルが上昇するのを防止するために（最大ＶＣＣ−｜ＶＴＰ｜のレベルに到達する）、データ線へのプリチャージ電流供給の場合には、データ線を放電する方向にプリチャージ電流が供給される。

このＰチャネルＭＯＳトランジスタ２ｐを電位保持記憶用のＭＯＳトランジスタとして利用する場合においても、図１５に示す動作波形と同様、画素のトランジスタ２ｐにより、内部ノードＮＤ１Ｐがプリチャージ電圧ＶＰＱよりも高い電圧レベルに充電され、最小値書込電流ＩＥＬ１に対応する電圧（最小値書込電圧）ＶＤＰｍａｘに対応する電圧レベルに近づけることができ、高速で最小値書込電流ＩＥＬ１に対応する電圧レベルに内部ノードＮＤ１Ｐを設定することができる。また、この場合、画素のトランジスタ２ｐにより充電電位が高くなりすぎる場合には、その後のプリチャージ電流により内部ノードＮＤ１Ｐの電圧レベルを低下させて最小値書込電圧ＶＤＰｍａｘとの差を小さくすることができる。従って、プリチャージ電圧ＶＰＱを、最小書込電流ＩＬＥ１が規定する内部ノード電位よりも低い電圧レベルに設定しても、ＮチャネルＭＯＳトランジスタを画素の電流駆動トランジスタとして利用する場合と同様、高速で、データの書込を行なうことができる。

上述のように、ＰチャネルＭＯＳトランジスタを画素の電流設定用のトランジスタとして利用する場合、先のＮチャネルＭＯＳトランジスタ２を画素のトランジスタとして利用する際のゲート選択期間を長くして実効的に書き込み時間を長くする構成を利用することができ、また、このゲート選択期間を調整する動作の実現回路としては、ＮチャネルＭＯＳトランジスタを利用する際の制御回路の構成を利用することができる。

また、このデータ線は複数対が、画素列それぞれに対して設けられてもよく、この複数対のデータ線を利用する場合においても、ＮチャネルＭＯＳトランジスタを画素トランジスタとして利用する場合と同様の動作を実現することができる。

以上のように、この発明の実施の形態９に従えば、画素素子としてＰチャネルＭＯＳトランジスタを記憶用のトランジスタとして利用している場合においても、データ線のプリチャージおよび書込画素信号の伝達を順次行なっており、高速でデータの書込を行なうことができる。

この発明は、エレクトロルミネッセンス素子を発光素子として利用する表示装置に対して適用することができ、有機ＥＬ素子などを画素素子として利用する表示装置に対して適用することができる。

この発明に従う表示装置において用いられる画素の構成を概略的に示す図である。 図１に示す画素のデータ書込時の状態を概略的に示す図である。 図１に示す画素の表示状態の内部状態を概略的に示す図である。 この発明に従う表示装置の書込電流と内部書込電圧の対応関係を概略的に示す図である。 この発明の実施の形態１に従う表示装置の要部の構成を概略的に示す図である。 図５に示す表示装置の動作を示すタイミング図である。 この発明の実施の形態１における書込電流供給時の関係を概略的に示す図である。 図７に示すゲート電圧ｖｇの最小書込電流書込時の変化を示す図である。 この発明の実施の形態１に従う表示装置の全体の構成を概略的に示す図である。 この発明の実施の形態２に従う表示装置のデータ書込時の動作を示すタイミング図である。 この発明の実施の形態２における表示装置の一書込サイクル時のデータ線の電圧変化を概略的に示す図である。 この発明の実施の形態２における表示装置の制御信号を発生する部分の構成を概略的に示す図である。 図１２に示す制御信号発生部の動作を示すタイミング図である。 この発明の実施の形態３に従う表示装置の要部の構成を概略的に示す図である。 図１４に示す表示装置の１つの画素の一書込サイクル時のデータ線の電圧変化を概略的に示す図である。 図１４に示す表示装置の動作を示すタイミング図である。 この発明の実施の形態３に従う表示装置の全体の構成を概略的に示す図である。 図１７に示すプリチャージ電流供給回路の構成の一例を示す図である。 図１７に示すプリチャージ電流切換回路の構成の一例を概略的に示す図である。 図１９に示すプリチャージ電流切換回路の動作を示すタイミング図である。 この発明の実施の形態４に従う表示装置の要部の構成を概略的に示す図である。 図２１に示す表示装置の動作を示すタイミング図である。 この発明の実施の形態４の変更例の構成を概略的に示す図である。 図２３に示す表示装置の動作を示すタイミング図である。 この発明の実施の形態５に従う表示装置の動作を示すタイミング図である。 この発明の実施の形態６に従う表示装置の要部の構成を概略的に示す図である。 図２６に示す表示装置の動作を示すタイミング図である。 この発明の実施の形態７に従う表示装置の要部の構成を概略的に示す図である。 この発明の実施の形態８に従う表示装置の要部の構成を概略的に示す図である。 この発明の実施の形態８の変更例の構成を概略的に示す図である。 この発明の実施の形態９に従う表示装置の要部の構成を概略的に示す図である。 図３１に示す表示装置の書込電流と書込電圧の関係を概略的に示す図である。

符号の説明

１ ＥＬ素子、２，２ｐ ＭＯＳトランジスタ、３，３ｐ 容量素子、ＰＸ１−ＰＸｋ 画素、ＩＷ，ＩＷＰ 書込定電流源、ＳＷ 書込電流切換スイッチ、ＳＰ１Ｏ，ＳＰ１Ｅ プリチャージ用スイッチング素子、ＩＰ プリチャージ用定電流源、ＳＢ，ＳＢＰ 黒データ書込スイッチ、ＳＷ１，ＳＷ２ 書込電流切換スイッチ、ＳＰ１１−ＳＰ１４ プリチャージ用スイッチング素子、ＩＰ１，ＩＰ２ プリチャージ用定電流源。

Claims (9)

1. 行列状に配列され、各々が、自身の駆動電流により発光状態が設定される発光素子を含む複数の画素、
   同一書込サイクルにおいて同一列の少なくとも１個の第１の画素に対して書込データに従って書込を行なう書込回路、および
   前記第１の画素への書込と並行して前記第１の画素と同一列の異なる行の画素に対してプリチャージを行なうプリチャージ回路を備える、表示装置。
2. 行列状に配列され、各々が、自身の駆動電流により発光状態が設定される発光素子を含む複数の画素、
   各画素列に対応して、１列あたり少なくとも１対以上の割合で配置される複数のデータ線、
   各画素列に対応して、１列あたり少なくとも１対の割合で配置され、各々が、対応のデータ線にプリチャージ電圧を供給する複数のプリチャージ回路、
   各画素列に対応して、１列当たり少なくとも１つの割合で配置され、各々が、活性化時、対応の列に書込データに応じた大きさの電流を供給する複数の表示データ書込電流供給回路、および
   各前記データ線に対応して配置され、各々が、活性化時、対応のデータ線に選択画素の発光素子の電流駆動を停止させる状態に設定する電位を伝達する黒データ書込回路を備える、表示装置。
3. 各画素列に対応して配置され、プリチャージ指示信号に従って対応の列のデータ線に一定の大きさのプリチャージ電流を供給する複数のプリチャージ電流供給回路をさらに備える、請求項２記載の表示装置。
4. 各前記画素は、対応の発光素子を流れる電流量を書込データに従って決定するトランジスタを含み、
   前記黒データ書込回路は、前記トランジスタをオフ状態に設定する電位を対応のデータ線に伝達する、請求項２記載の表示装置。
5. 各前記画素は、書込データに従って対応の発光素子を流れる電流量を決定する絶縁ゲート型トランジスタを含み、
   各前記プリチャージ回路は、一定の大きさの定電圧を供給する定電圧源を備え、
   前記一定の大きさの定電圧は、前記トランジスタのソースの電位を基準として前記トランジスタに供給される書込データの最小書込電圧の絶対値以上の電圧レベルであり、前記最小書込電圧は、前記発光素子を流れる有意の大きさの電流量の最小値を規定する、請求項１または２記載の表示装置。
6. 各前記画素は、書込データに従って対応の発光素子を流れる電流量を決定する絶縁ゲート型トランジスタを含み、
   各前記プリチャージ回路は、
   前記トランジスタに供給される対応の発光素子の駆動電流量の有意の最小値を規定する、前記トランジスタのソース電位を基準として前記トランジスタに供給される最小値書込電圧の絶対値以上の大きさの定電圧を供給する定電圧源と、
   前記有意の最小値と実質的に同じ大きさの定電流を供給する定電流源とを備える、請求項１または２記載の表示装置。
7. 前記少なくとも１対のデータ線は、対応の列の画素の両側に分散して配置されるデータ線を含み、対をなすデータ線は交互に共通の書込回路および共通のプリチャージ回路に結合される、請求項２記載の表示装置。
8. 各画素行に対応して配置され、各々が対応の行の画素を選択する信号を伝達する複数のゲート線と、
   各々が所定数のゲート線に対応して設けられる出力ノードを有し、前記所定数のゲート線に同一波形のゲート線制御信号を伝達するゲート線駆動回路をさらに備える、請求項１または２記載の表示装置。
9. 各画素列においては、前記所定数の２倍の数のデータ線が配置され、
   同一列において前記所定数のゲート線に対応して配置される画素に対してはプリチャージおよびデータ書込動作のうちの同じ動作が行なわれ、
   前記所定数のデータ線の組はプリチャージに利用されかつ残りの所定数の組のデータ線がデータ書込に利用される、請求項８記載の表示装置。

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