[実施の形態1]
図1は、この発明に従う表示装置において用いられる画素PXの構成を概略的に示す図である。図1において、画素PXは、その一方側電極(アノード電極)が電源ノードに接続される発光素子(以下、EL素子と称す)1と、データ線DLと内部ノードND1の間に接続されるスイッチング素子S1と、内部ノードND1およびND2の間に接続され、スイッチング素子S1と同相で導通するスイッチング素子S2と、EL素子1と内部ノードND1の間に接続され、スイッチング素子S1およびS2と相補的に導通状態となるスイッチング素子S3と、内部ノードND1と接地ノードの間に接続されかつそのゲートが内部ノードND2に接続されるNチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)2と、内部ノードND2と接地ノードの間に接続される容量素子3を含む。
EL素子1は、その駆動電流に応じて発光強度が決定される。このEL素子1の駆動電流量を書込データ(画素信号)に応じて設定することにより、画素PXの輝度を設定することができ、応じて階調表示を行うことができる。
次に、この図1に示す画素PXの画素信号の書込および発光動作について説明する。
画素信号の書込時においては、図2に示すように、スイッチング素子S1およびS2がオン状態に設定され、スイッチング素子S3がオフ状態に設定される。この状態で、データ線DLから、画素信号に応じた電流IELが供給される。この状態においては、図2にその電気的等価回路を示すように、MOSトランジスタ2は、ゲートおよびドレインが相互接続され、ダイオード接続状態となっており、飽和領域で動作する。MOSトランジスタ2のゲート電圧VG(=ドレイン電圧VD)と電流IELの関係は、次式で表わされる。
IEL=β・(VG−VTN)2/2・・・(1)
上式において、βは、トランジスタ2の電流増幅係数を示し、VTNは、トランジスタ2のしきい値電圧を示す。
上式(1)より、ゲート電圧VGおよびドレイン電圧VDは、次式で表わされる。
VG=VD=VTN+(2・IEL/β)1/2 ・・・ (2)
すなわち、ゲート電圧VG(ドレイン電圧VD)は、MOSトランジスタ2のしきい値電圧VTNに対して、画素信号に応じた書込電流IELにより生じた電圧上昇分が加算された電圧レベルとなる。
スイッチング素子S1がオン状態にあるため、データ線DLも、この電圧VD(=VG)の電圧レベルとなる。このゲート電圧VGは、容量素子3により保持される。
画素信号の書込が完了すると、次いで発光状態(表示状態)となる。この表示状態においては、図3に示すように、スイッチング素子S1およびS2がオフ状態となり、スイッチング素子S3がオン状態となる。この状態において、容量素子3には、上式(2)で示される電圧VGが保持されており、MOSトランジスタ2は、そのゲート電圧VGに従って、電流を駆動する。EL素子1は、このMOSトランジスタ2が、飽和領域で動作するような電流供給能力を持つように、その電圧−電流特性が設定される(VD≧VG−VTN)。
したがって、MOSトランジスタ2が、飽和領域で動作し、そのドレイン電流は、書込時にデータ線を介して供給される電流IELに等しくなる。このMOSトランジスタ2を介して流れる電流は、EL素子1から供給され、EL素子1の駆動電流も、電流IELとなり、EL素子1が、書込まれた画素信号に対応する発光状態となる。
図4は、画素回路の書込状態を示し、具体的には、画素PXの内部ノードの電圧VDおよびVGとEL素子1を流れる電流の関係を示す図である。図4において、横軸に、EL素子1を流れる電流を示し、縦軸に、内部ノードの電圧VDおよびVGを示す。この図4に示すように、画素信号として、複数の離散レベルの電流IEL1−IELnの1つが、供給される。最小書込電流IEL1のときに、内部ノードの電圧が最小電圧VDminおよびVGminとなり、最高輝度の場合の最高書込電流IELnのときに、内部ノードの電圧が最大値VDmaxおよびVGmaxとなる。
EL素子1を黒表示状態に設定するためには、この電流IELが0に設定される。この場合、データ線をプリチャージせずにフローティング状態に維持した場合、黒データ書込時MOSトランジスタ2でゲートおよびドレインの放電が行われる。MOSトランジスタ2は、ゲートおよびドレイン電圧がしきい値電圧VTNに等しくなるとオフ状態となる。しかしながら、この場合、MOSトランジスタ2においては、完全にオフ状態とならず、リーク電流(サブスレショルド電流)が流れる。従って、この状態では、EL素子1を完全に非発光状態に設定することができない。
このような状態を避けるために、内部ノードの電圧VDおよびVGも、0Vに設定する。これにより、MOSトランジスタ2を確実に、オフ状態に維持して、EL素子1において電流は流れず、EL素子1を、黒表示状態に設定することができる。黒データ書込を行なった場合、次のサイクルにおいて、最小書込電流IEL1が供給された場合、MOSトランジスタ2のゲート電位を接地電圧から最小書込電流IEL1を駆動する電圧レベルにまで駆動するのに長時間を要する。この書込時間を短縮するために、本発明においては、データ線を、所定電位にプリチャージし、黒データの書込の実現および最低輝度データの書込を高速で行なう。
図5は、この発明の実施の形態1に従う表示装置の要部の構成を概略的に示す図である。図5においては、1列に整列して配置される画素に対して設けられる部分の構成を示す。この図5においては、また、1列に整列して配置される画素のうち、3つの画素PX1−PX3を、代表的に示す。
画素の各行に対応して、ゲート線GL(GL1,GL2,GL3)が配置される。これらのゲート線GL1−GL3上のゲート線駆動信号G(G1−G3)は、図1に示すスイッチング素子S1およびS2のオン状態/オフ状態を制御する。これらのゲート線GL1−GL3と平行に、図1に示すスイッチング素子S3のオン/オフ状態を制御するゲート制御線が配設されるが、図5においては、図面を簡略化するために、図1に示すスイッチング素子S3を制御するゲート制御線は示していない。ゲート制御線とゲート線GL1−GL3とには、互いに相補な信号が伝達される。図5においては、ゲート線GL1−GL3それぞれに、ゲート線駆動信号G1−G3が伝達される。
画素列に対応して、各列に、奇数行の画素PX1、PX3が接続される奇数データ線DL1Oおよび偶数行の画素PX2…が接続される偶数データ線DL1Eが平行に配設される。
データ線DL1OおよびDL1Eの一方側に、書込用の切換スイッチSWが設けられる。この切換スイッチSWには、書込定電流源IWと黒データ書込スイッチSBが接続される。書込定電流源IWが、書込画素信号に応じて電流IEL1−IELnのいずれかのレベルの電流を供給する。黒データ書込スイッチSBは、黒データ書込時、黒データ書込指示信号BWRに応答してオン状態となり、たとえば接地電圧を伝達する。この黒データ書込時においては、書込定電流源IWは非活性状態であり、その出力ノードはフローティング状態に維持される。
なお、黒データ書込スイッチSBは、導通時、接地電位を伝達する。しかしながら、図1に示すMOSトランジスタ2がオフ状態に維持される電圧レベルであれば、この黒データ書込電圧は、接地電圧でなくてもよい。
データ線DL1OおよびDL1Eのそれぞれの他方側に、プリチャージ用スイッチング素子SP1OおよびSP1Eが設けられる。プリチャージ用スイッチング素子SP1Oは、プリチャージ制御信号線PO上のプリチャージ指示信号VPOに従って選択的に導通し、導通時、プリチャージ電圧VPを、奇数データ線DL1O上に伝達する。プリチャージ用スイッチング素子SP1Eは、プリチャージ制御信号線PE上のプリチャージ制御信号VPEに従って、選択的に導通し、導通時、プリチャージ電圧VPを、偶数データ線DL1E上に伝達する。
このプリチャージ電圧VPは、後にその詳細は説明するが、最小書込電圧VDmin以上の電圧レベルである(VP≧VDmin,VGmin)。
この発明の実施の形態1においては、データ線DL1OおよびDL1Eにおいて一方が書込電流を供給するとき、他方にプリチャージ電圧VPが伝達される。これにより、黒データの書込を行なうとともに、高速の書込を実現する。
なお、データ線DL1Oとデータ線DL1Eとの交差部に示される破線丸印は、これらのデータ線DL1OおよびDL1Eの間に形成される配線間容量を示す。
図6は、図5に示す表示装置の動作を示すタイミング図である。以下、図6を参照して、図5に示す表示装置の動作について説明する。
時刻t0において、プリチャージ制御信号VPOがHレベルとなり、プリチャージ用スイッチSP1Oがオン状態となり、プリチャージ電圧VPが、奇数データ線DL1Oに伝達される。すなわち、画素へのデータ書込の直前に、黒色データが書込まれると想定し、すべての画素への書込の前のサイクルにおいて、データ線DL(DL1OおよびDL1E)に対しては、無条件に、プリチャージ電圧VPが伝達される。
ここで、プリチャージ電圧VPの電圧レベルとして、最小書込電圧VDminに設定することができるのが最も好ましい。しかしながら、画素PXにおいては、MOSトランジスタ2のしきい値電圧が、画素ごとにばらつき、応じて、画素ごとに、この最小書込電圧VDminの値が異なる。任意の画素に、最小書込電流IELminを書込む場合を考えると、このプリチャージ電圧VPが、任意の画素の最小書込電圧VDminよりも低い場合、VDmin−VPの電圧差を、最小書込電流IEL1で充電する必要がある。このときの、データ線の充電時間twは、次式で表わされる。
tw=CD・(VDmin−VP)/IEL1
ここで、CDは、データ線DL1O、DL1Eの寄生容量である。
今、データ線容量CDが10pF、最小書込電流IEL1が10nAであり、しきい値電圧のばらつきに起因する電圧差が、VDmin−VPが0.5Vの条件を仮定すると、この充電時間twは、次式で表わされる。
tw=(10×10-12×0.5)/10×10-9
=500(μS)
通常、データ線の充電時間twの許容値は、数十μS程度である。したがって、上述の充電時間twが500μSという条件は許容されないため、上述のプリチャージ電圧VPの条件は許容されない。
データ線の充電の場合は、最小書込電流IEL1で書込時間が規定され、一方、データ線の放電の場合は、画素PX内のMOSトランジスタ2のコンダクタンスにより放電時間が規定される。したがって、このMOSトランジスタ2のコンダクタンスを大きく設定すれば、放電時間を短縮することができる。MOSトランジスタのコンダクタンスの大きさは、主として、そのMOSトランジスタのゲート幅で決定される。ゲート幅の限界は、画素PXの大きさで決定されるものの、通常の画素の大きさでは、放電時間を数十μS内に設定することは十分に可能である。したがって、このすべての画素の最小書込電圧VDminの電圧レベルを考慮して、最小書込電圧VDminの最大値を想定して、プリチャージ電圧VPを設定する(VP≧MAX(VDmin))。
この時刻t0においては、切換スイッチSWは、データ線DL1OおよびDL1Eから分離されている。
時刻t1において、切換スイッチSWが、奇数データ線DL1Oに接続される。書込定電流源IWは、第1階調(最小書込電流IEL1)から、第n階調(最大書込電流IELn)の電流を供給する電流源である。この時刻t1において、またゲート線駆動信号G1がHレベルとなり、ゲート線GL1に接続される画素のスイッチング素子S1およびS2がオン状態となり、選択画素内の電流値記憶用のMOSトランジスタ2に、書込定電流源IWから、書込画素信号に応じた電流値(たとえば最小書込電流IEL1)が供給され、この奇数データ線DL1Oの電圧レベルが、画素内のMOSトランジスタ2の固有の最小書込電圧VDminの電圧レベルに近づいていく。
一方、この時刻t1において、またプリチャージ制御信号VPEがHレベルとなり、プリチャージ用スイッチング素子SP1Eがオン状態となり、偶数データ線DL1Eにプリチャージ電圧VPが供給される。このときまたプリチャージ用スイッチング素子SP1Oは、プリチャージ制御信号VPOがLレベルであり、オフ状態にある。これにより、画素PX1に対する画素信号の書込と並行して、偶数データ線のプリチャージが行なわれ、次の画素PX2に対するプリチャージ動作が実行される。
画素PX1に対する書込サイクルが完了すると、時刻t2において、ゲート線駆動信号G1がLレベルとなり、次の画素PX2に対するゲート線駆動信号G2がHレベルへ立上がる。このとき、またプリチャージ制御信号VPOがHレベルとなり、プリチャージ制御信号VPEがLレベルとなる。切換スイッチSWが、偶数データ線DL1Eに接続される。したがって、この場合にはデータ線DL1Eに、書込定電流源IWからの書込電流または黒データ書込スイッチSBからの接地電圧が供給され、一方、奇数データ線DL1Oには、プリチャージ用スイッチング素子SP1Oを介してプリチャージ電圧VPが伝達される。この書込定電流源IWに対しては、書込画素信号に応じた書込電流値が、図示しない制御回路により設定され、その書込電流が、偶数データ線DL1Eを介して画素PX2の電流値記憶用のMOSトランジスタ2に供給され、そのゲート電圧が書込画素信号に応じた電流IELを流す電圧レベルに設定される(黒データ書込以外のとき)。黒データ書込時においては、書込定電流源は、非活性状態に設定され、黒データ書込スイッチSBにより、プリチャージ電圧VPが放電され、データ線DLは接地電圧に設定される。
一方、時刻t3以降、同様の動作が繰返され、この画素アレイのすべての行についてプリチャージおよび書込が実行される。
したがって、1つのフレーム(フィールド)の全行の書込に要する時間は、データ線が1本設けられている場合に比べて、最初の奇数データ線DL1Oのプリチャージ動作に要する時間、すなわち図6に示す時刻t0から時刻t1の間の時間だけ長くなるだけであり、全行に対する書込に要する時間は、ほとんど従来と同程度である。
以下、図7に示す電気的等価回路を参照して、このプリチャージおよび書込動作の定量的な解析を行なう。図7においては、画素PXの書込電圧記憶用のMOSトランジスタ2を示す。データ線DLには、寄生容量CDが接続され、また書込定電流源IWにより、書込電流IELが供給され、寄生容量によりプリチャージ電流idが供給される。今、データ線DLが、電圧VPにプリチャージされた状態で、書込定電流源IWから、最小書込電流IEL1が供給され、MOSトランジスタ2のゲート電圧が、最小書込電圧VDminに遷移する状態を考える。
画素PXへの書込時においては、データ線容量CDからの放電電流idと、書込定電流源IWからの最小書込電流IEL1(定電流)がMOSトランジスタ2を介して流れる。データ線容量CDからは、次式で示される放電電流idが流れる。
id=−dQ/dt…(9)
上式(9)において、符号“−”は、放電を示す。また、Qは、データ線容量CDの蓄積電荷を示す。書込電流源IWからは、最小書込電流IEL1が供給される。したがって、MOSトランジスタ2を介して流れる電流iELは、次式で表わされる。
iEL=−dQ/dt+IEL1…(10)
画素PXへの画素信号の書込時においては、データ線容量CDとMOSトランジスタ2のゲート電圧vgが等しいため、データ線容量CDの蓄積電荷Qは、Q=CD・vgの関係を満たす。上式(10)に、この関係式を代入すると、次式(11)が得られる。
iEL=−CD・dvg/dt+IEL1 …(11)
他方、MOSトランジスタ2を介して流れる電流iELは、次式で表わされる。
iEL=β・(vg−VTN)2/2 …(12)
上式(11)および(12)から次式が得られる。
−(2・CD/β)・dvg/dt+2・IEL1/β
=(vg−VTN)2 …(13)
2・IEL1/β=Va2と置くと、上式(13)は次式(14)に変形することができる。
−dvg/{(vg−VTN)2−Va2}=(β/2・CD)・dt…(14)
上式(14)の両辺を積分すると、次式(15)が得られる。
−(1/2・Va)・ln{(vg−VTN−Va)/(vg−VTN+Va)}
=(β/2・CD)・t+K…(15)
ただし、Kは、積分定数である。上式(15)から次式(16)が求められる。
(vg−VTN−Va)/(vg−VTN+Va)
=exp{(−Va・β/CD)・t−2・Va・K}
=[exp{(−Va・β/CD)・t}]・[exp(−2・Va・K)]
…(16)
書込開始時点t=0においては、ゲート電圧vgは、プリチャージ電圧VPであり、上式(16)から、次式(17)が得られる。
exp(−2・Va・K)=(VP−VTN−Va)/(VP−VTN+Va)
=A、0<A<1 …(17)
上式(17)を、式(16)に代入すると、次の関係が求められる。
(vg−VTN−Va)/(vg−VTN+Va)
=A・exp{(−Va・β/CD)・t} …(18)
上式(18)をゲート電圧vgについて整理すると、次式(19)が得られる。
vg=(VTN+Va)/[1−A・exp{(−Va・β/CD)・t}]
−(VTN−Va)・A・exp{(−Va・β/CD)・t)}[1−A・exp{(−Va・β/CD)・t}] …(19)
図8は、この式(19)で表わされるゲート電圧vgと時間tの関係を示す図である。図8において、横軸に時間tを示し、縦軸に、ゲート電圧vgを示す。
この図8に示すように、時間tが経過するにつれて、式(19)における指数項が0に近づき、最終的に、ゲート電圧vgは、最小書込電流IEL1に相当する電圧レベルVGminに到達する。式(19)において、時間tを無限大にすると、ゲート電圧vgの到達電位は、次式で表わされる電圧レベルとなる。
vg≒VTN+Va
=VTN+(2・IEL1/β)1/2
=VDmin(=VGmin)…(20)
上式(20)は、先に示した式(2)と同じである。すなわち、時間tの経過とともに、データ線容量CDからの放電電流の影響が小さくなり、書込定電流源IWにより供給される電流の影響のみが現われることを意味する。すなわち、書込定電流源IWからの書込電流IELに従った電圧レベルに、この画素PX内の電圧記憶用のMOSトランジスタ2のゲートおよびドレインの電圧が設定される。
黒データの書込時においては、プリチャージ電圧VPが、図5に示す黒データ書込スイッチSBにより、データ線DLが接地電圧レベルに放電される。したがって、この場合には、プリチャージ電圧VPが、データ線DLの配線抵抗および寄生容量CDで規定される時定数に従って放電される。
この黒データ書込時に、データ線DLを、黒データ書込スイッチSBにより強制的に、画素PXのMOSトランジスタ2のドレイン電圧およびゲート電圧を接地電圧レベルにされる。これにより、MOSトランジスタ2のドレイン電圧が、黒表示状態時に、そのしきい値電圧VTNの電圧レベルに維持される状態を防止することができ、確実に、対応のEL素子による電流の駆動を禁止して、完全な非発光状態に設定することができる。
図9は、この発明の実施の形態1に従う表示装置の要部の構成を概略的に示す図である。図9において、表示装置は、行列状に配列される複数の画素(PX)を有する画素マトリックス10と、垂直クロック信号VCLKおよび水平クロック信号HCLKに従って、画素マトリックス10のゲート線を駆動するゲート線駆動信号G1−Gnを順次選択状態へ駆動するゲート線駆動回路11と、プリチャージ電圧VPを生成するプリチャージ電圧発生回路12と、ゲート線駆動回路11からのタイミング信号に従ってプリチャージ制御信号VPOおよびVPEを生成するプリチャージ制御回路13と、プリチャージ制御回路13からのプリチャージ制御信号VPOおよびVPEに従って画素マトリックス10の各列に対応して配置されるデータ線に対するプリチャージ電圧VPの伝達経路を切換えるプリチャージスイッチ回路14と、ゲート線駆動回路11からのタイミング信号に従ってデータ線切換制御信号を生成する切換制御回路16と、図示しない画素信号に従って、書込電流または接地電圧を生成する書込回路15と、切換制御回路16の出力する切換制御信号に従って、書込回路15からの画素信号の伝達経路を切換える切換スイッチ回路17を含む。
垂直クロック信号VCLKは、画面の表示サイクルを決定し、この垂直クロック信号VCLKの1サイクル内において画素マトリックス10内の全行(ゲート線)が1回選択状態とされる。水平クロック信号HCLKは、ゲート線の活性化期間を規定し、画面の水平走査期間を決定する。
画素マトリックス10には、図5に示す画素PXが行列状に配置され、各列に対応してデータ線DLiOおよびDLiEが配置され、また各画素行に対応して、ゲート線GLが配置される。
ゲート線駆動回路11は、たとえばシフトレジスタで構成され、垂直クロック信号VCLKが与えられると、その駆動シーケンスが初期値に設定され、水平クロック信号HCLKに従ってシフト動作を行って、ゲート線駆動信号G1〜Gnを順次選択状態へ駆動する。
プリチャージ制御回路13は、ゲート線駆動回路11からのタイミング信号に従って、プリチャージ制御信号VPOおよびVPEを順次選択状態へ駆動する。ゲート線駆動信号の切り換えを示すタイミング信号に従ってプリチャージ制御信号VPOおよびVPEを交互に活性化する。
プリチャージスイッチ回路14は、画素マトリックス10の各データ線に対応して配置されるプリチャージ用スイッチング素子(SP1O,SP1E)を含み、プリチャージ制御回路13からのプリチャージ制御信号VPOおよびVPEに従って、画素マトリックス10の各列に配置されるデータ線DLiOおよびDLiEのうちの選択画素が接続されるデータ線と異なるデータ線へプリチャージ電圧VPを伝達する。
切換制御回路16も、ゲート線駆動回路11からのタイミング信号に従って、各書込サイクルごとにその状態が反転される信号を生成し、書込回路15の出力信号の伝達経路を、偶数データ線および奇数データ線の一方に設定する。
切換スイッチ回路17は、図5に示す切換スイッチSWを各画素列に対応して有し、書込回路15からの書込電流または接地電圧を、各列のデータ線に伝達する。プリチャージ制御回路13および切換制御回路16は、したがって、その対応のスイッチの伝達経路の選択態様が逆であり、プリチャージ制御回路13が、偶数データ線を選択する制御信号を生成するときには、切換制御回路16は、奇数データ線を選択するようにその出力信号を設定し、また、プリチャージ制御回路13が、偶数データ線を選択するようにその出力信号を設定しているときには、切換制御回路16は、奇数データ線を選択する状態に切換スイッチ回路17を設定する。
これらのプリチャージ制御回路13および切換制御回路16は、1例として、1ビットカウンタまたはTフリップフロップで構成され、ゲート線駆動回路11から水平クロック信号HCLKに従って生成されるタイミング信号に基づいて、その出力信号の状態を設定する。
以上のように、この発明の実施の形態1に従えば、各画素列に対応して、2本のデータ線を設け、1本のデータ線を所定の電圧レベルのプリチャージ電圧レベルにプリチャージし、他方のデータ線は、そのプリチャージ電圧を出発電圧として、画素信号を書込むように構成しており、画素信号が接地電圧レベルとなる黒色データ書込後であっても、最小書込電流書込時の書込時間のマージンを大きくすることができる。
また、完全黒表示とすることにより、リーク電流を低減することができ、応じて消費電流を低減することができる。
[実施の形態2]
図10は、この発明の実施の形態2に従う表示装置のデータ線プリチャージおよび画素信号書込動作を示すタイミング図である。実施の形態2における表示装置の構成自体は、図5および図9に示す構成と同じである。
図10に示すように、プリチャージ制御信号VPOおよびVPEは、交互に、時刻t0、t1、t2…において活性化される。これらのプリチャージ制御信号VPOおよびVPEは、また、時刻t0、t1、t2の間の時刻T0、T1、T2、T3、T4、…において、交互に非活性化される。
プリチャージ制御信号VPOの非活性化に従って、奇数行に対するゲート線駆動信号G(G1,G3)が選択状態へ駆動される。また、プリチャージ制御信号VPEの非活性化に従って、偶数行に対するゲート線駆動信号G(G2,G4)が順次活性状態へ駆動される。画素への書込は、時刻t0、t1、t2、…において実行される。
ゲート線駆動信号G(G1−G4)が活性状態に維持される期間が、先の実施の形態1よりも長くされ、データ線のプリチャージ電圧VPが、実際の画素信号の書込前に、画素内の電位記憶用のMOSトランジスタ2を介して放電される。実際にデータ線DLに対し、書込回路からの画素信号が伝達される期間は、実施の形態1と同じ長さであるものの、ゲート線GLが選択状態に維持される期間が長くされており、したがって、放電時間が長くなり、選択画素内において、内部ノードの放電時間が長くされ、応じて、最小書込電流による書込時の書込時間を実効的に長くすることができる(プリチャージ電圧VPは、最小書込電流値に対応する電圧レベルよりも高い電圧レベルである)。
図11は、図10に示す時刻t0から時刻t2の間のデータ線DL1Oの電位変化を示す図である。図11を参照して、時刻t0において、プリチャージ制御信号VPOがオン状態(活性状態;Hレベル)となり、データ線DL1Oのプリチャージが開始される。ここで、図11においては、時刻t0以前においては、データ線DL1Oが接地電圧レベルに保持されており、前のサイクルで黒データが書込まれたときの状態を示す。
時刻t0において、プリチャージ制御信号VPOがオン状態(Lレベル)に駆動される。応じて、データ線DL1Oの充電動作が開始し、このデータ線DL1Oの電圧レベルは、プリチャージ電圧VPレベルとなる。
時刻T0において、ゲート線駆動信号G1がオン状態(Hレベル)へ駆動される。このときには、まだデータ線DL1Oへは、書込電流は供給されていない。したがって、データ線DL1Oとゲート線GL1の交差部に対応して配置される画素においては、その内部ノードが、電位記憶用のMOSトランジスタ(2)を介して放電される。時刻t1において、データ線DL1Oの電圧レベルがプリチャージ電圧VPよりΔV低下した電圧レベルVPsとなる。
時刻t1において、データ線DL1Oに対して書込電流が供給される。この時刻t1からの書込時において最小書込電流IEL1が供給された場合、目標の最小書込電圧VDminに、より早い時点で画素の内部ノードの電圧レベルを設定することができ、実効的に、書込時間を長くすることができ、最小書込電流に対する書込時間のマージンを大きくすることができる。
図12は、この発明の実施の形態2に従う表示装置の制御信号発生部の構成を概略的に示す図である。図12において、制御信号発生部は、垂直クロック信号VCLKと水平クロック信号HCLKとに従って、プリチャージ制御信号VPOおよびVPEを生成するプリチャージスイッチ制御回路20と、奇数ゲート線G1、…、G(2m−1)に対して設けられ、プリチャージ制御信号VPOの立下がりに応答してシフト動作を行なって、奇数ゲート線を順次選択状態へ駆動する奇数ゲート線駆動回路22と、偶数ゲート線G2、…、G(2m)に対して設けられ、プリチャージ制御信号VPEの立下がりに応答してシフト動作を行なって偶数ゲート線を順次選択状態へ駆動する偶数ゲート線駆動回路24と、垂直クロック信号VCLKと水平クロック信号HCLKとに従って、書込切換スイッチSWに対する切換制御信号を生成する切換スイッチ制御回路26を含む。
プリチャージスイッチ制御回路20は、たとえば、垂直クロック信号VCLKに従ってリセットされかつ水平クロック信号HCLKに従ってその出力状態を切換えるTフリップフロップで構成される。奇数ゲート線駆動回路22および偶数ゲート線駆動回路24は、それぞれ、シフトレジスタで構成され、垂直クロック信号VCLKの活性化に応答してその活性位置が初期位置に設定され、それぞれ、プリチャージ制御信号VPOおよびVPEに従ってシフト動作を行なう。
切換スイッチ制御回路26は、垂直クロック信号VCLKの活性化に従ってその出力がリセットされ、かつ水平クロック信号HCLKに従ってその出力状態が変更されるTフリップフロップでたとえば構成され、水平クロック信号HCLKに従って、書込回路とデータ線との接続を切り替える。
図13は、図12に示す制御信号発生部の動作を示すタイミング図である。以下、図13を参照して、図12に示す制御信号発生部の動作について説明する。
表示装置の活性化時、1フレーム(1画面)を規定する垂直クロック信号VCLKが所定の周期で活性化され、また水平クロック信号HCLKが、所定の周期で発生され、各ゲート線の選択期間を規定する。プリチャージスイッチ制御回路20は、この水平クロック信号HCLKの立上がりに応答して、その出力状態を切換え、プリチャージ制御信号VPOおよびVPEを交互に活性化する。
奇数ゲート線駆動回路22は、プリチャージ制御信号VPOの立下がりに応答してシフト動作を行ない、最初のゲート線駆動信号G1を選択状態へ駆動する。
次の水平クロック信号HCLKの立上がりに応答して、切換スイッチ制御回路26の接続が切換えられ、奇数データ線DLoへ、書込画素信号が伝達される。この奇数データ線DLoに対しての画素信号の書込に並行して、偶数プリチャージ制御信号VPEが活性化され、偶数データ線DLeに対するプリチャージが実行される。偶数データ線プリチャージ制御信号VPEが非活性化されると、偶数ゲート線駆動回路24がシフト動作を行ない、最初の偶数ゲート線に対するゲート線駆動信号G2を選択状態へ駆動する。次の水平クロック信号HCLKの立上がりに従って、切換スイッチ制御回路26の接続が切換えられ、偶数データ線DLeに対する書込画素信号の伝達が行なわれる。切り換えスイッチ制御回路26は、垂直クロック信号VCLKの発生時、最初のサイクルにおいてプリチャージ期間書込切換スイッチSWを非導通状態として、データ線DLoおよびDLeと書込回路とを切り離す。最初の書き込みサイクル時において奇数データ線DLoを書込回路に接続し、奇数ゲート線GL1選択時にこの奇数データ線を介して選択画素に対して書き込み電流または黒データ書込電圧を伝達する。
以上のように、この発明の実施の形態2に従えば、データ線のプリチャージ期間を短くし、この短くなったプリチャージ期間に、選択行の画素をデータ線に接続している。したがって、実効的に、選択画素に対する最小書込電流の書込時間を長くすることができ、書込時間のマージンを大きくすることができる。
[実施の形態3]
図14は、この発明の実施の形態3に従う表示装置の要部の構成を概略的に示す図である。この図14に示す表示装置においては、各列に配置されるデータ線DL1OおよびDL1Eの対に対して、プリチャージ電流切換スイッチSPWが設けられる。このプリチャージ電流切換スイッチSPWは、プリチャージ用定電流源IPを介して、対応のデータ線にプリチャージ電流Ipを供給する。プリチャージ用定電流源IPは、電源電圧VCCを供給する電源ノードに結合され、所定の大きさのプリチャージ電流Ipを供給する。
この図14に示す表示装置の他の構成は、図5に示す表示装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図15は、図14に示す表示装置の動作を示すタイミング図である。以下、図15を参照して、図14に示す表示装置のプリチャージおよび書込動作について説明する。
時刻t0においてプリチャージ制御信号VPOが活性状態となり、プリチャージ用スイッチング素子SP1Oがオン状態となり、プリチャージ電圧VPが、奇数データ線DL1Oに伝達される。このとき、プリチャージ用切換スイッチSPWは、データ線DL1OおよびDL1Eと両者から分離されている。プリチャージ電圧VPの供給により、奇数データ線DL1Oの電圧レベルが、プリチャージ電圧VPレベルにまで上昇する。
時刻T0において、プリチャージ制御信号VPOが非活性状態となり、奇数データ線プリチャージ用スイッチング素子SP1Oがオフ状態となり、奇数データ線DL1Oは、プリチャージ電圧源から切り離される。
この時刻T0において、ゲート線駆動信号G1が活性化されて、画素PX1の内部ノードが奇数データ線DL1Oに結合される。このとき、また、プリチャージ用切換スイッチSPWが、プリチャージ電流制御信号SPE/Oに従ってプリチャージ用定電流源IPを、奇数データ線DL1Oに結合する。応じて、データ線DL1Oには、プリチャージ電流Ipが供給されて、選択画素PX1の内部ノードの電位低下が抑制される。
時刻t1において、書込切換スイッチSWが、書込定電流源IWを奇数データ線DL1Oに接続し、書込定電流源IWからの書込電流が奇数データ線DL1Oに供給される。この書込時において、最小書込電流IEL1が供給されると、選択画素PX1の内部ノードが、電圧VDminに設定される。
時刻t2において、ゲート線駆動信号G1が非活性状態となり、ゲート線G1に接続される画素の書込が完了する。
この図14に示すように、プリチャージ用定電流源IPを配置することにより、プリチャージされたデータ線を画素に接続した場合の選択画素内の電位記憶用のMOSトランジスタを介してのデータ線の放電を抑制することができ、応じて、選択がその内部ノードの電位低下を抑制でき、最小書込電流IEL1による書込動作時に、高速で、所定の電圧VDminレベルに、選択画素の内部ノードを設定することができる。
このプリチャージ定電流源IPが存在しない場合、図15において実線で示すように、目標電圧VDminよりも低い電圧VPbレベルにまで、このデータ線DL1Oおよび画素の内部ノードの放電が行なわれる(最終的に、VTNに接近する)。その電位低下を最小書込電流IEL1で上昇させる場合、目標電圧VDminに到達するまでの時間が長くなり、書込マージンが低下する。したがって、最小書込電流IEL1による書込時において、時刻T0から時刻t1までの時間、プリチャージ電流により実効的に書込時間を長くすることができ、書込時間のマージンを増大することができる。このプリチャージ用定電流源IPの供給するプリチャージ電流Ipは、したがって、最小書込電流IEL1以下の電流量であればよく、時刻t1において、選択画素の内部ノードの電位が、最小書込電圧VDminの電圧レベル以上に維持される条件が満たされればよい。特に、このプリチャージ電流Ipを最小書込電流と実質的に等しい電流値に設定した場合、最小書込電流に対応する電圧VDminのレベル以下に内部ノードの電圧が低下するのを防止することができ、また、最小書込電流の書込時間を実質的に長くすることができ、最小書込電流に対する書込マージンを大きくすることができる。
図16は、この発明の実施の形態3に従う表示装置の動作を示すタイミング図である。以下、図16を参照して、この発明の実施の形態3に従う表示装置の動作について説明する。
プリチャージ制御信号VPOおよびVPEとゲート線駆動信号Gの発生シーケンスは、先の実施の形態2の場合と同様である。プリチャージ制御信号VPOおよびVPEの非活性化時プリチャージ用定電流源からプリチャージ電圧が伝達されたデータ線に対してプリチャージ電流Ipが供給される。このプリチャージ用定電流源IPからのプリチャージ電流の供給を除けば、プリチャージ電圧VPの伝達およびプリチャージ後の画素信号の書込動作は、先の実施の形態2と同様である。ゲート線G1、G2、G3、G4に対して順次プリチャージおよび画素信号の書込Wが実行される。
図17は、この発明の実施の形態3に従う表示装置の全体の構成を概略的に示す図である。図17において、この表示装置は、プリチャージ制御回路20の出力信号に従ってプリチャージ電流切換制御信号SPE/Oを生成するプリチャージ電流切換回路32と、画素マトリックス10の各列に対応して配置される定電流源を含み、プリチャージ電流Ipを供給するプリチャージ電流供給回路30と、プリチャージ電流切換回路32の出力信号SPE/Oおよびプリチャージ制御回路20からのプリチャージ制御信号VPOおよびVPEに従って、プリチャージ電圧およびプリチャージ電流の供給経路を切換えるプリチャージ電圧/電流スイッチ回路34を含む。この図17に示す表示装置の他の構成は、図9に示す表示装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
プリチャージ電圧/電流スイッチ回路34は、画素マトリックス10の各データ線に対して設けられるプリチャージ用スイッチング素子SPiOおよびSPiEとプリチャージ電流切換スイッチSPWを含む。プリチャージ制御回路20からのプリチャージ制御信号VPOおよびVPEに従ってプリチャージされたデータ線に対し、このプリチャージ電圧供給後、プリチャージ電流切換回路32の出力信号SPE/Oに従って、同じプリチャージされたデータ線に対してプリチャージ電流供給回路30からプリチャージ電流Ipが供給される。
図18は、図17に示すプリチャージ電流供給回路30の構成の一例を概略的に示す図である。図18において、プリチャージ電流供給回路30は、定電圧VCSを生成する定電圧発生回路40と、定電圧VCSをゲートに受けるNチャネルMOSトランジスタ41と、MOSトランジスタ41へ電流を供給するPチャネルMOSトランジスタ42と、画素マトリックス10の各列に対応して設けられるプリチャージ用定電流源IPを含む。
MOSトランジスタ42は、そのゲートおよびドレインが相互接続され、MOSトランジスタ41が接地ノードへ放電する電流を供給する。
プリチャージ用定電流源IPは、MOSトランジスタ42とゲートが相互接続されるPチャネルMOSトランジスタ43でたとえば構成される。MOSトランジスタ42および43は、カレントミラー回路を構成し、定電圧VCSおよびこのカレントミラー回路のミラー比を適当な値に設定することにより、MOSトランジスタ43が供給するプリチャージ電流Ipの大きさを調整することができる。
このプリチャージ用定電流源IPは、プリチャージ用切換スイッチSPWに結合される。このプリチャージ用切換スイッチSPWは、奇数データ線DLO(DL1O、…)に対して設けられるNチャネルMOSトランジスタ44と、偶数データ線DLE(DL2E…)に対して設けられるNチャネルMOSトランジスタ45を含む。MOSトランジスタ44は、そのゲートにプリチャージ制御信号SPOを受け、MOSトランジスタ45はそのゲートにプリチャージ制御信号SPEを受ける。これらのプリチャージ制御信号SPEおよびSPOが、図14に示すプリチャージ制御信号SPE/Oに対応する。
このプリチャージ制御信号SPEおよびSPOに従って、選択されたデータ線に対して、プリチャージ用定電流源IPからのプリチャージ電流が供給される。
なお、この図17に示すプリチャージ電流供給回路30の構成において、プリチャージ制御信号SPEおよびSPOがともに非活性状態にあり、切換スイッチSPWが非導通状態のときに、プリチャージ用定電流源IPからの電流により、プリチャージ用定電流IPの出力ノードが電源電圧VCCレベルに充電されるため、プリチャージ制御信号の活性化時、比較的大きなプリチャージ電流が突入電流として流れる可能性がある。このような大きな突入電流が流れる可能性がある場合には、プリチャージ制御信号SPEおよびSPOがともに非活性状態のときに、MOSトランジスタ42および43のゲートを電源電圧VCCレベルに固定する活性/非活性制御トランジスタが設けられればよい。
図19は、図17に示すプリチャージ電流切換回路32の構成の一例を示す図である。図19において、プリチャージ電流切換回路32は、プリチャージ制御信号VPOの非活性化に応答してセットされかつプリチャージ制御信号VPEの活性化に応答してリセットされ、かつその出力Qから電流切換制御信号SPOを出力するセット/リセットフリップフロップ47と、プリチャージ制御信号VPEの非活性化に応答してセットされかつプリチャージ制御信号VPOの活性化に応答してリセットされ、その出力Qから、電流切換制御信号SPEを出力するセット/リセットフリップフロップ49を含む。これらのプリチャージ電流切換制御信号SPOおよびSPEが、図14に示すプリチャージ電流切換制御信号SPE/Oに対応する。
図20は、図19に示すプリチャージ電流切換回路32の動作を示すタイミング図である。以下、図20を参照して、図19に示すプリチャージ電流切換回路32の動作について説明する。
プリチャージ制御信号VPOの非活性化に応答して奇数ゲート線に対するゲート線駆動信号(たとえばG1)が活性状態へ駆動される。またこのプリチャージ制御信号VPOの非活性化に応答して、セット/リセットフリップフロップ47がセットされ、プリチャージ電流切換制御信号SPOが活性化され、奇数データ線に対するプリチャージ電流が供給される。このとき、プリチャージ電流切換制御信号SPEは非活性状態にある。
次いで、プリチャージ制御信号VPEが活性化されると、セット/リセットフリップフロップ47がリセットされ、プリチャージ電流切換制御信号SPOが非活性化され、奇数データ線へのプリチャージ電流の供給が停止される。このプリチャージ制御信号VPEの非活性化に応答して偶数ゲート線に対するゲート線駆動信号(たとえばG2)が選択状態へ駆動される。また、これと並行して、プリチャージ制御信号VPEの非活性化に応答してセット/リセットフリップフロップ49がセットされ、プリチャージ電流切換制御信号SPEが活性化され、偶数データ線に対するプリチャージ電流の供給が開始される。
次いで、再び、プリチャージ制御信号VPOが活性化されると、セット/リセットフリップフロップ49がリセットされ、プリチャージ電流切換信号SPEが非活性化され、プリチャージ電流の偶数データ線への供給が停止される。
このプリチャージ制御信号VPOおよびVPEを利用して、プリチャージ電流切換信号SPOおよびSPEを生成することにより、正確に、プリチャージ電圧が伝達されたデータ線に対するプリチャージ電流の供給を、書込開始前に行なうことができる。
以上のように、この発明の実施の形態3に従えば、データ線のプリチャージ電圧供給期間を短くし、かつゲート線の選択状態の期間を長くし、そのゲート線選択期間の初期時にプリチャージ電流を供給しており、データ線の電圧レベルを、最小書込電圧VDminより低下するのを防止することができ、最小書込電流の書込時間を長くすることができ、最小書込電流の書込時間のマージンを大きくすることができる。
[実施の形態4]
図21は、この発明の実施の形態4に従う表示装置の要部の構成を概略的に示す図である。図21においては、1列に配置される画素PX1−PX4に対する構成を代表的に示す。この図21に示す構成においては、1つの画素列に対応して、4つのデータ線DL11−DL14が平行して配列される。これらのデータ線DL11−DL14それぞれに対して、画素PX1−PX4がそれぞれ接続される。データ線DL11およびDL12は、書込切換スイッチSW1を介して書込定電流源IW1および黒データ書込スイッチSB1に結合され、データ線DL13およびDL14は、書込切換スイッチSW2を介して書込定電流源IW2および黒データ書込スイッチSB2に接続される。
黒データ書込スイッチSB1およびSB2は、黒データ書込指示信号BWR1およびBWR2にそれぞれ応答してオン状態となり、黒データ書込時、接地電圧を伝達する。書込定電流源IW1およびIW2は、それぞれ、書込画素信号に応じた定電流を供給する。データ線DL11およびDL13は、それぞれ、プリチャージ用スイッチング素子SP11およびSP13を介してプリチャージ電圧VPを受け、データ線DL12およびDL14は、それぞれ、プリチャージ用スイッチング素子SP12およびSP14を介してプリチャージ電圧VPを受ける。プリチャージ用スイッチング素子SP11およびSP13は、プリチャージ制御信号線PO上のプリチャージ制御信号VPOに従って選択的にオン状態となり、プリチャージ用スイッチSP12およびSP14は、プリチャージ制御信号線PE上のプリチャージ制御信号VPEに従って選択的にオン状態となる。
画素PX1−PX4それぞれに対応してゲート線GL1−GL4が配設される。このゲート線配置においては、1行置きのゲート線が共通に接続されて同一のゲート線駆動信号を受ける。すなわち、ゲート線GL1およびGL3には、ゲート線駆動信号G1.3が与えられ、ゲート線GL2およびGL4には、共通に、ゲート線駆動信号G2.4が与えられる。したがって、隣接奇数行の画素または隣接偶数行の画素に対し、並行して画素信号の書込が行なわれる。
この図21に示す表示装置においては、4つの隣接画素PX1−PX4を1つの組として、偶数行または奇数行の画素に対する書込と並行して、奇数行または偶数行のプリチャージを行なう。したがって、データ線DL11には、画素PX(4k+1)が接続され、データ線DL12には、画素PX(4k+2)が接続され、データ線DL13には、画素PX(4k+3)が接続され、データ線DL14には、画素PX(4k+4)が接続される。ここで、kは、ゲート線GLの数をnとすると、0≦k≦n/4で表わされる整数である。
図22は、図21に示す表示装置のプリチャージおよび画素信号書込動作を示すタイミング図である。以下、図22を参照して、この図21に示す表示装置のプリチャージおよび書込動作について説明する。なお、この図22において、時間t0,t2,t4およびt6の時間幅は、図6に示す時間幅と同じである。
時刻t0において、プリチャージ制御信号VPOが活性状態となり、プリチャージ用スイッチング素子SP11およびSP13がオン状態となり、データ線DL11およびDL13にプリチャージ電圧VPが伝達される。このとき、書込用切換スイッチSW1およびSW2は非導通状態であり、データ線DL11−DL14は、書込定電流源IW1およびIW2から分離されている。
時刻t2において、プリチャージ制御信号VPOが非活性状態となり、一方、プリチャージ制御信号VPEが活性状態となる。プリチャージ用スイッチング素子SP11およびSP13がオフ状態となり、一方、プリチャージ用スイッチング素子SP12およびSP14がオン状態となり、データ線DL12およびDL14にプリチャージ電圧VPが伝達される。
書込用切換スイッチSW1およびSW2は、書込切換制御信号CSWE/Oに従って、データ線DL11およびDL13に書込定電流源IW1およびIW2をそれぞれ結合する。このとき、また、ゲート線駆動信号G1.3が選択状態へ駆動され、画素PX1およびPX3へ、それぞれ、書込画素信号が伝達される。黒データの書込時においては、黒データ書込スイッチSP1またはSP2が黒データ書込指示信号BWR1またはBWR2に従ってオン状態となり、接地電圧を対応のデータ線に伝達する。このときには、対応の書込定電流源IW1またはIW2は、非活性状態であり、出力ハイインピーダンス状態に設定される。
ゲート線GL1およびGL3にそれぞれ接続される画素PX1およびPX3に対する画素信号の書込が完了すると、時刻t4においてプリチャージ制御信号VPEが非活性状態となり、またプリチャージ制御信号VPOが活性状態へ駆動される。また、ゲート線駆動信号G1.3が非活性状態となり、ゲート線GL1およびGL3にそれぞれ接続される画素PX1およびPX3の内部ノードが、対応のデータ線DL11およびDL13から分離される。
この時刻t4において、プリチャージ制御信号VPEが非活性化されると、ゲート線駆動信号G2.4が活性状態へ駆動され、ゲート線GL2およびGL4にそれぞれ接続される画素PX2およびPX4の内部ノードが対応のデータ線DL12およびDL14に接続される。このときまた、書込切換スイッチSW1およびSW2が、書込切換制御信号CSWE/Oに従ってデータ線DL12およびDL14をそれぞれ対応の書込定電流源IW1およびIW2を結合し、また黒データ書込スイッチSB1およびSB2が、それぞれ、データ線DL12およびDL14に接続される。これにより、ゲート線GL2およびGL4に接続される画素PX2およびPX4に対する画素信号の書込が行なわれる。
時刻t6において、このゲート線駆動信号G2.4が非選択状態へ駆動され、再びデータ線DL12およびDL14に対するプリチャージが開始される。以降、この動作が表示装置内のすべての行に接続される画素に対する書込が完了するまで繰返される。
この図21に示す表示装置の場合、2行の画素に対して同時に書込が行なわれる。しかしながら、一行の各画素に対する書込時間は、図6に示す書込動作タイミング図に比べて、2倍の時間に設定されている。したがって、各行あたりの書込時間は等価的にデータ線が一本しか設けられていない場合と同じである。すなわち、データ線が1本しか設けられていない構成に比べて、時刻t0から時刻t2の間のプリチャージ期間だけ、1画面の書込時間が長くなるものの、この時間は、1画面の書込に要する時間に比べて十分小さく、データ線が1本設けられている場合の1画面の書込時間とほぼ同程度の書込時間で1画面の画素信号を書込むことができる。
この図21に示すように2行の画素に同時に書込み、書込時間を2倍に設定することにより、確実に、書込時間を十分に確保することができ、書込時間のマージンを拡大することができる。2行の画素信号の生成のための構成については、2ライン遅延線を利用することにより、奇数ゲート線対または偶数ゲート線対のデータを画素信号を並列に生成することができる。
また、書込切換スイッチSW1およびSW2に対する書込切換制御信号CSWE/Oは、実施の形態1の場合と同様の構成を用いて生成することができる(図12参照)。
同様、プリチャージ制御信号VPEおよびVPOも、実施の形態1の場合と同様の構成を利用して生成することができる。
なお、図21に示す構成においては、1行置きのゲート線が、共通に接続されて同一のゲート線駆動信号を受けている。しかしながら、隣接行のゲート線(たとえばGL1およびGL2が同時に共通のゲート線駆動信号を受けて選択状態へ駆動されるように構成されてもよい。すなわち画素PX1およびPX2のプリチャージが同時に行なわれ、また画素PX1およびPX2に対する書込が並行して行なわれる。画素PX1およびPX2への書込時に、画素PX3およびPX4に対するプリチャージが実行される。したがって、この4本のデータ線DL11−DL14が設けられている場合、これらと各行の画素の接続は、プリチャージ動作と書込動作が衝突しない限り、任意に設定することができる。
[変更例]
図23は、この発明の実施の形態4の変更例の構成を概略的に示す図である。図23において、1列に整列して配置される画素PX1−PXkに対し、データ線DLO1,DLE1−DLOk,DLEkが設けられる。データ線DLO1およびDLE1に対し、書込定電流源IW1が設けられ、データ線DLO2,DLE2に対し書込定電流源IW2が設けられる。データ線DLOk,DLEkに対し、書込定電流源IWkが設けられる。画素PX1−PXkがそれぞれ接続されるゲート線GL1−GLkは、共通に、ゲート線駆動信号G1/kを受ける。画素PX1−PXkが、それぞれ、データ線DLO1−DLOkに接続される。
データ線DLE1−DLEkは、図示しない別のk行の画素がそれぞれ接続される。この図23に示す構成においては、k行の画素を単位として、プリチャージおよび書込が行なわれる。したがって書込時間を、データ線が1つ設けられている場合のk倍の時間に設定することができ、ほぼk倍、書込時間のマージンを拡大することができる。
なお、図23においても、プリチャージ電圧VPを伝達するプリチャージ用スイッチが、各データ線DLO1,DLE1−DLOk,DLEkに対して設けられ、書込およびプリチャージが交互に実行される。
図24は、図23に示す表示装置の動作を示すタイミング図である。この図24に示すように、奇数データ線DLO1−DLOkおよび偶数データ線DLE1−DLEkそれぞれを組としてプリチャージ電圧VPの伝達および画素信号の書込Wが交互に実行される。ゲート線駆動信号G1/kの活性化時、プリチャージ制御信号VPEが活性化され、奇数データ線DLO1−DLOkへの書込と並行して偶数データ線GLE1−GLEkに対するプリチャージが実行される。また、逆に、ゲート線駆動信号G2/kの活性化時、プリチャージ制御信号VPOが活性化され、偶数データ線DLE1−DLEkへの書込と並行して奇数データ線GLO1−GLOkに対するプリチャージが実行される。
以上のように、この発明の実施の形態4に従えば、1列に整列して配置される画素に対し複数対のデータ線を設けて、複数行の画素に対して同時に書込またはプリチャージを行っており、画素に対する書込時間を長くすることができ、書込時間マージンを拡大することができる。
[実施の形態5]
図25は、この発明の実施の形態5に従う表示装置のプリチャージおよび書込動作を示すタイミング図である。表示装置の構成は、先の実施の形態4と同様、図21に示す構成が用いられる。すなわち、各画素列に対して、4本のデータ線が配置され、2本のデータ線を単位として、プリチャージおよび書込電流伝達が行なわれる。
この図25に示すタイミング図においては、プリチャージ制御信号VPOおよびVPEの活性化期間が、実施の形態2の場合と同様、短くされる。すなわち、時刻t0から時刻t1の間、プリチャージ制御信号VPOが活性化され、時刻t2から時刻t3の間、プリチャージ制御信号VPEが活性化される。これらのプリチャージ制御信号VPOおよびVPEの非活性化に応答して、ゲート線駆動信号G1.3およびG2.4がそれぞれ活性化される。実際のデータ書込は、先の実施の形態と同様、データ線DL11およびDL13に対しては、時刻t2から時刻t4の間書込が行なわれ、データ線DL12およびDL14に対しては、時刻t4から時刻t6の間、書込が行なわれる。
図25に示す動作タイミングでプリチャージおよび書込を行なうと、画素への書込時において書込前に(例えば時刻t1からt2の間)、データ線のプリチャージ電圧VPを画素内の電位記憶用のMOSトランジスタを介して放電することができ、実効的に最小書込電流の書込時間を長くすることができ、最小書込電流供給時においても、確実に、画素の内部ノードを最小書込電圧VDminの電圧レベルに到達させることができる。したがって、複数行の画素に対して同時に書込を行なう場合において、画素数が増大し、各書込サイクル時間が短くされる場合においても、安定に画素信号を書込むことができる。
また、実施の形態4と同様、ゲート線駆動回路は、その出力ノードの数が半減され、ゲート線駆動回路の占有面積を低減することができる。
なお、この実施の形態5におけるプリチャージ制御信号VPO,VPEおよびゲート線駆動信号G1.3およびG2.4などのゲート線駆動信号を発生する構成およびデータ書込切換スイッチSWの制御は、先の実施の形態2において用いられた制御部の構成を利用することができる。各制御信号の活性化期間が、ゲート線駆動信号の活性化期間が長くされるのに応じて長くされるだけである。
また、図23に示すように、各画素列に対して、2・k本のデータ線およびk個の書込定電流源が設けられ、また各データ線にそれぞれプリチャージ用スイッチが設けられる構成に対しても、同様、本実施の形態5の駆動方式を適用することができる。
[実施の形態6]
図26は、この発明の実施の形態6に従う表示装置の要部の構成を概略的に示す図である。この図26に示す表示装置は、以下の点で、図21に示す表示装置とその構成が異なる。すなわち、データ線DL11およびDL12に対し、プリチャージ用スイッチング素子SPW1を介してプリチャージ定電流源IP1が結合され、データ線DL13およびDL14が、プリチャージ用スイッチング素子SPW2を介してプリチャージ定電流源IP2に結合される。これらのプリチャージ用スイッチング素子SPW1およびSPW2には、プリチャージ電流切換制御信号SPE/Oが共通に与えられる。
この図26に示す表示装置の他の構成は、図21に示す表示装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図27は、図26に示す表示装置のプリチャージ/書込動作を示すタイミング図である。以下、図27を参照して、この図26に示す表示装置のプリチャージおよび書込動作について簡単に説明する。
プリチャージ制御信号VPOおよびVPEは、それぞれ、書込サイクル時間の約半分の期間活性状態に維持される。プリチャージ制御信号VPOが時刻t1において非活性化されると、プリチャージ電流切換制御信号SPE/Oが、データ線DL11およびDL13を選択する状態に設定され、プリチャージ用スイッチング素子SPW1およびSPW2が、それぞれプリチャージ定電流源IP1およびIP2をデータ線DL11およびDL13に結合する。この時刻t1において、また、ゲート線駆動信号G1.3が選択状態へ駆動される。
時刻t2において、プリチャージ制御信号VPEが活性化されると、プリチャージ電流切換制御信号SPE/Oが非活性化され、スイッチSPW1およびSPW2は、オフ状態となり、プリチャージ定電流源IP1およびIP2は、データ線DL11−DL14から切離される。この時刻t2から、書込定電流源IW1およびIW2または黒データ書込スイッチSB1およびSB2に従って画素信号の書込が行なわれる。
時刻t3において、プリチャージ制御信号VPEが非活性化されると、再び、プリチャージ電流切換制御信号SPE/Oが、データ線DL12およびDL14を選択する状態に設定され、プリチャージ用スイッチング素子SPW1およびSPW2が、プリチャージ定電流源IP1およびIP2を、それぞれ、データ線DL12およびDL14に結合する。
時刻t4において、再び、プリチャージ制御信号VPOが活性化されると、このプリチャージ切換制御信号SPE/Oが非活性化され、プリチャージ用スイッチング素子SPW1およびSPW2はオフ状態となり、定電流源IP1およびIP2は、データ線DL11−DL14から分離される。時刻t3においては、ゲート線駆動信号G2.4が活性状態へ駆動されており、選択がその内部ノードのプリチャージが行なわれている。時刻t4において、書込定電流源IW1およびIW2または黒データ書込スイッチSB1およびSB2を用いて、選択画素に対するデータの書込が行なわれる。
この図26に示す表示装置の構成の場合、実際の書込サイクル期間を長くすることができ、したがって、プリチャージ電圧VPの伝達時間が短くされた場合、画素の内部ノードの電位が目標電圧VDminよりも大きく低下することが考えられる。しかしながら、この期間に、プリチャージ定電流源IP1およびIP2を書込画素が接続されるデータ線に供給することにより、選択画素の内部ノードの電位低下を抑制でき、最小書込電流書込の場合においても、高速で、書込を行なうことができる。
なお、このプリチャージ電流を利用する構成は、また、図23に示すk個の書込定電流源が設けられ、データ線が2・k本配置される構成に対しても適用することができる。
この図26に示す表示装置の構成は、実質的に実施の形態3および4を組合せたものであり、これらの実施の形態3および4と同様の効果を得ることができる。
[実施の形態7]
図28は、この発明の実施の形態7に従う表示装置の要部の構成を概略的に示す図である。図28においては、1列に整列して配置される画素PX1−PX4の両側に、データ線DL1OおよびDL1Eがそれぞれ配設される。
この図28に示すデータ線の配置の場合、データ線DL1OおよびDL1Eの交差部は存在しないため、これらのデータ線DL1OおよびDL1Eの間の結合容量は存在しない。したがって、これらのデータ線DL1OおよびDL1Eに存在する寄生容量CDOおよびCDEは、先の実施の形態1に示すデータ線の配置の場合に比べて、より低減することができ、高速でデータ線DL1OおよびDL1Eを充放電することができる。
画素内におけるスイッチング素子(図1参照)は、図28に示すように、通常、NチャネルMOSトランジスタで構成される。図28においては、画素PX1内のスイッチング素子S1を代表的に示す。このスイッチング素子S1がMOSトランジスタで構成される場合、ゲート電極とドレイン/ソース電極との重なり領域により、オーバラップ容量(寄生容量)Covが形成される。データ線DL1OおよびDL1Eには、1列に整列して配置される画素のうちの半数の画素が接続されるだけであり、1本のデータ線が配置される構成に比べて、データ線DL1OおよびDL1Eに接続されるオーバーラップ容量Covの数を半減することができ、応じて、寄生容量CDOおよびCDEの容量値を低減することができ、より書込時間を短縮することができる。
この実施の形態7において、データ線のプリチャージおよび画素信号の書込を行う構成としては、先の実施の形態1から3に示す構成のいずれが用いられても良い。
以上のように、この発明の実施の形態7に従えば、1列に整列される画素の両側にデータ線を配置しており、これらのデータ線の寄生容量を低減することができ、高速でデータ線の充放電を行なうことができ、書込時間を短縮することができる。
[実施の形態8]
図29は、この発明の実施の形態8に従う表示装置の要部の構成を概略的に示す図である。図29において、1列に整列して配置される画素PX1−PX8の一方側に、データ線DL11およびDL12が配置され、これらの画素PX1−PX8の反対側に、データ線DL13およびDL14が配置される。ゲート線GL1およびGL3には共通にゲート線駆動信号G1.3が伝達され、ゲート線GL2およびGL4には、共通に、ゲート線駆動信号G2.4が伝達される。同様、ゲート線GL5およびGL7に対して、ゲート線駆動信号G5.7が伝達され、ゲート線GL6およびGL8に対して共通に、ゲート線駆動信号GL6.8が伝達される。
データ線DL11およびDL12は、図26に示すように、書込定電流源IWおよび黒データ書込スイッチを共有し、データ線DL13およびDL14が、書込定電流源IWおよび黒データ書込スイッチを共有する。画素PX1−PX4は、データ線DL11−DL14にそれぞれ接続され、画素PX5−PX8が、また、データ線DL11−DL14にそれぞれ接続される。
この図29に示す配置の場合、データ線DL11と画素PX1とを接続する取出配線とデータ線DL12の間に重なりが生じ、寄生容量Cprが形成される。同様、画素PX4をデータ線DL14に接続する取出配線が、データ線DL13と交差し、寄生容量Cprが形成される。したがって、データ線DL11−DL14は、各々、4画素当り1つの交差部を有しているだけであり、配線間結合容量を、データ線DL11−DL14を全て一方側に配置する場合に比べて低減することができ、応じてこれらのデータ線DL11−DL14の配線容量CDの容量値を低減することができる。
[変更例]
図30は、この発明の実施の形態8の変更例の構成を概略的に示す図である。図30において、1列に整列して配置される画素PX1−PX(k+1)…に対して、一方側にデータ線DLO1,DLE1−DLOh,DLEhが配置され、他方側に、データ線DLO(h+1),DLE(h+1)−DLOk,DLEkが配置される。画素PX1−PXkは、データ線DLO1−DLOkに順次接続され、画素PX(k+1)が、データ線DLE1に接続される。画素PX1−PXkそれぞれに対応して配置されるゲート線GL1−GLkは、共通に、ゲート駆動信号G1/kを受ける。画素PX(k+1)に対して設けられるゲート線GL(k+1)に対しては、ゲート線駆動信号G2/kが伝達される。
このデータ線DLO1,DLE1−DLOh,DLEhの数と、データ線DLO(h+1),DLE(h+1)−DLOk,DLEkの数は同じである。
この図30に示す配置の場合、画素列の一方側に、データ線DLO1,DLE1−DLOk,DLEkを配置する構成に比べて、データ線間の交差部の数を低減することができ、データ線の寄生容量を低減することができる。
なお、この図30に示す構成において、同一のゲート線駆動信号を受けるゲート線は、k行ずつ離れて配置されていても良い。隣接行のゲート線を組として同一のゲート線駆動信号を伝達することは特に要求されず、データ線のプリチャージと画素信号の書込が衝突しなければ良い。
この実施の形態8の構成においても、データ線のプリチャージおよび書込のための構成としては、先の実施の形態4から6のいずれかの構成を利用することができる。
以上のように、この発明の実施の形態8に従えば、1列に整列して配置される画素の両側にデータ線を配置しており、データ線間の交差部の数を低減することができ、データ線の配線容量を低減でき高速で書込を行なうことができる。
[実施の形態9]
図31は、この発明の実施の形態9に従う表示装置の要部の構成を概略的に示す図である。この図31に示す表示装置においては、画素PXの電位記憶素子として、PチャネルMOSトランジスタ2pが用いられる。図31においては、画素PX1の内部構成を代表的に示す。この画素PX1は、電源ノードと内部ノードND1Pとの間に接続されるPチャネルMOSトランジスタ2pと、対応のゲート線(図示せず)上の信号に応答して選択的にオン状態となり、内部ノードND1Pを、データ線DL1Oに接続するスイッチング素子S1と、対応のゲート線上の信号に応答して選択的にオン状態となり、内部ノードND1PをMOSトランジスタ2pのゲートに接続するスイッチング素子S2と、電源ノードとMOSトランジスタ2pのゲートの間に接続される容量素子3pと、スイッチング素子S1およびS2と相補的にオン状態となるスイッチング素子S3と、スイッチング素子S3と接地ノードの間に接続されるEL素子1を含む。電源ノードへは、電源電圧VCCが供給される。
データ線DL1OおよびDL1Eに対しては、書込電流切換スイッチSWが設けられる。この書込電流切換スイッチSWには、書込定電流源IWPおよび黒データ書込スイッチSBPが並列に接続される。書込定電流源IWPは、データ画素信号の書込時、この書込電流切換スイッチSWを介して接続されるデータ線からロウ側電源ノードVNへ電流を放電する。また、黒データ書込スイッチSBPは、黒データ書込指示信号BWRの活性化時、書込電流切換スイッチSWを介して、電源電圧VCCを、選択されたデータ線へ伝達する。
データ線DL1OおよびDL1Eに対して、それぞれ、プリチャージ制御信号VPOおよびVPEの活性化時オン状態となり、それぞれ、プリチャージ電圧VPQをデータ線DL1OおよびDL1Eに伝達するプリチャージ用スイッチング素子SPQ1OおよびSPQ1Eが設けられる。
データ線DL1Eには、隣接行の画素PX2が接続される。
図32は、図31に示す表示装置のプリチャージおよびデータ書込動作を示す図である。以下、図32を参照して、図31に示す画素PX1へのプリチャージおよび画像信号書込動作について説明する。
データ線DL1Oは、プリチャージ電圧VPQレベルにプリチャージされる。このプリチャージ電圧VPQは、内部ノードND1Pの最小書込電流IEL1に対応する電圧(最小値書込電圧)VDPmaxよりも低い電圧レベルである。MOSトランジスタ2pのしきい値電圧VTPのばらつきを考慮して、このプリチャージ電圧VPQは、以下の条件を満たすように設定される。
VPQ≦MIN(VDPmax)
すなわち、最小値書込電圧VDPmaxがしきい値電圧VTPに応じて変化するため、この最小値書込電圧VDPmaxの最小値以下の電圧レベルに、プリチャージ電圧VPQが設定される。この状態で、画素PX1に対し、書込定電流源IWPが接続されて、電流を駆動する場合、書込データに応じて、定電流IEL1からIELnのいずれかの電流が放電される。この書込定電流源IWPの放電動作により、画素PX1の内部ノードND1Pの電位が、書込定電流源IWPの駆動する電流IELに対応する電圧レベルに設定される(MOSトランジスタ2pがゲートおよびドレインが相互接続されてダイオードモードで動作し、放電電流に対応する大きさの電流を供給する)。プリチャージ電圧VPQを最大書込電圧VDPmax以下に設定する場合、最小書込電流IEL1を駆動する場合、画素のトランジスタ2pを用いてデータ線の充電を行う。この場合、画素のトランジスタ2pの電流駆動力は、NチャネルMOSトランジスタを用いる場合と同様、画素の面積と同程度の大きさのトランジスタを利用することができ、十分に最小書込電流IEL1を駆動する場合においても、画素のトランジスタ2pを用いてプリチャージ電圧VPQから最小値書込電圧VDPmaxの電圧レベルにまで短時間で駆動することができる。他の書込電流IEL2からIELnを駆動する場合には、その電流値が大きく高速で書き込み電流に応じた電圧レベルにデータ線および内部ノードND1Pを放電して所定の電圧レベルに駆動することができる。これにより、書込電流値に係らず、画素信号書込時に書込定電流源IWPの駆動電流に応じて、データ線の電圧レベルを、短時間で書込データ(画素信号)に応じた電圧レベルに設定することができる。
書込動作が完了すると、スイッチング素子S1およびS2がオフ状態となり、次いで、スイッチング素子S3がオン状態となる。容量素子3pが、書込電圧を保持しており、MOSトランジスタ2pが、この書込電流に応じた電流を、EL素子1へ供給する。EL素子1は、MOSトランジスタ2pを飽和領域で動作させる電流駆動力を有しており、したがってEL素子1は、書込電流に応じた電流を駆動して、発光する。
最小書込電流IEL1が書込定電流源IWPにより放電される場合、プリチャージ電圧VPQが徐々に充電され、最小書込電流IEL1に対応する電圧VDPmaxに内部ノードND1Pの電圧レベルが到達する。一方、書込電流が最大書込電流IELnの場合には、ノードND1Pの電圧レベルは、高速で電圧VDPminに到達する。この電圧VDPminは、接地電圧レベルであってもよい。
また、黒データ書込スイッチSBPは、導通時、電源電圧VCCを伝達し、選択画素の内部ノードND1Pの電圧レベルが、電源電圧VCCレベルに設定され、MOSトランジスタ2pが、ゲートおよびソースの電位が同じとなりオフ状態を維持する。
なお、ゲート線を書込前に活性状態に駆動して、実効的に書込時間を長くする構成の場合においてデータ線DL1OおよびDL1Eにプリチャージ電流を供給する場合、MOSトランジスタ2pを介して充電され、プリチャージ電圧VPQの電圧レベルが上昇するのを防止するために(最大VCC−|VTP|のレベルに到達する)、データ線へのプリチャージ電流供給の場合には、データ線を放電する方向にプリチャージ電流が供給される。
このPチャネルMOSトランジスタ2pを電位保持記憶用のMOSトランジスタとして利用する場合においても、図15に示す動作波形と同様、画素のトランジスタ2pにより、内部ノードND1Pがプリチャージ電圧VPQよりも高い電圧レベルに充電され、最小値書込電流IEL1に対応する電圧(最小値書込電圧)VDPmaxに対応する電圧レベルに近づけることができ、高速で最小値書込電流IEL1に対応する電圧レベルに内部ノードND1Pを設定することができる。また、この場合、画素のトランジスタ2pにより充電電位が高くなりすぎる場合には、その後のプリチャージ電流により内部ノードND1Pの電圧レベルを低下させて最小値書込電圧VDPmaxとの差を小さくすることができる。従って、プリチャージ電圧VPQを、最小書込電流ILE1が規定する内部ノード電位よりも低い電圧レベルに設定しても、NチャネルMOSトランジスタを画素の電流駆動トランジスタとして利用する場合と同様、高速で、データの書込を行なうことができる。
上述のように、PチャネルMOSトランジスタを画素の電流設定用のトランジスタとして利用する場合、先のNチャネルMOSトランジスタ2を画素のトランジスタとして利用する際のゲート選択期間を長くして実効的に書き込み時間を長くする構成を利用することができ、また、このゲート選択期間を調整する動作の実現回路としては、NチャネルMOSトランジスタを利用する際の制御回路の構成を利用することができる。
また、このデータ線は複数対が、画素列それぞれに対して設けられてもよく、この複数対のデータ線を利用する場合においても、NチャネルMOSトランジスタを画素トランジスタとして利用する場合と同様の動作を実現することができる。
以上のように、この発明の実施の形態9に従えば、画素素子としてPチャネルMOSトランジスタを記憶用のトランジスタとして利用している場合においても、データ線のプリチャージおよび書込画素信号の伝達を順次行なっており、高速でデータの書込を行なうことができる。