CN1710635A

CN1710635A - 显示装置

Info

Publication number: CN1710635A
Application number: CNA2005100823635A
Authority: CN
Inventors: 飞田洋一; 上里将史
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-06-18
Filing date: 2005-06-17
Publication date: 2005-12-21
Anticipated expiration: 2025-06-17
Also published as: US20060007215A1; JP2006003731A; KR20060048306A; CN100423048C; KR100639691B1; TW200608339A; JP5105699B2

Abstract

对于排成1列的像素(PX1－PX3)设置多根数据线(DL1Q、DL1E)，将一边预充电至预定电压(VP)，并经由另一边对选择像素供给与写入电流或黑数据对应的电压。这些数据线与不同行的像素以预定的顺序连接。从而，提供不影响写入时间之容限的情况下可进行完全的黑数据信号的写入的显示装置。

Description

显示装置

技术领域

本发明涉及显示装置，特别是涉及作为像素采用电致发光元件(以下称为EL元件)的显示装置的减少耗电的结构。更具体说，本发明涉及不降低对写入时间的容限而实现显示装置的黑数据写入的结构。

背景技术

EL元件由其驱动电流确定发光强度。通过将该驱动电流量按写入数据变更，能够按显示图像设定像素的亮度，并能实现灰度显示。

为了改善利用这种EL元件的显示装置的图像品质，而增大像素数，则扫描线数增大，且相应像素的写入时间变短，并且随着像素数的增大而消耗电流也增大。

在专利文献1的特开2002-214645号公报中公开了这样的结构，其中对应于显示面板的各像素列配置的数据线采用分割结构。减少各分割数据线上连接的像素数，并相应减少布线的寄生电容，且减少数据线的充放电所要的功率。另外，在各像素列中，通过向不同分割数据线上连接的像素同时进行数据写入，延长像素写入时间，并改善写入容限。并且，在各像素列中，通过在像素两侧配置分割数据线，消除分割数据线交叉的部分，并消除分割数据线间的电容耦合，进而抑制分割数据线寄生电容的增大。

在专利文献2的特开昭62-054291号公报中公开了对各像素行配置的栅极线，以2根栅极线为一对，将成对的栅极线经由开关元件短路的结构。用一个栅极线驱动器驱动2个栅极对。该专利文献2中，通过减少栅极线驱动电路，减少电路的构成元件，并相应减少了消耗电流。

在专利文献3的特开2003-043997号公报中公开了实现有机EL元件的恒流驱动方式中高速地将有机EL元件设定为所要的发光状态的结构。该专利文献3公开的结构中设有：使有机EL元件的内部寄生电容预充电的预充电电流源和数据写入时向该有机EL元件供给恒流的数据写入电流源。在该专利文献3所示的结构中，数据写入是按照PWM(脉宽调制)方式进行，通过预先将该有机EL元件的内部寄生电容预充电，在数据写入时由该内部寄生电容的充电电压高速驱动到所要的亮度电压电平，使有机EL元件的亮度高速达到稳定。

在专利文献4的特开2003-223140号公报中公开了这样的结构：即在用PAM(脉冲振幅调制)方式或PWM方式驱动EL元件的装置中，设置按照写入数据将EL元件预充电的电路，在预充电后，根据写入数据对有机EL元件施加驱动电压。该专利文献4公开的结构中，从有机EL元件的发光初始就维持所要的亮度电压电平，实现减少亮度变化之目的。

显示装置特别是在使用电池电源等场合要求减少消耗电流。并且，从图像对比度上考虑，黑显示状态下最好将像素设定为完全非发光状态。

专利文献1所示的结构中，数据线设计成分割结构，对各分割数据线分别设有数据线驱动电路。因而，出现数据线驱动电路的数量增大的问题。并且，在同一列中，驱动与不同分割数据线交叉的不同行的栅极线，进行数据写入，分别由各自栅极线驱动电路驱动栅极线。因此，难以使并行选择的栅极线的选择定时准确一致，可能降低数据写入容限。另外，对于完全黑显示状态未作任何处理。

在专利文献2所示的结构中，将栅极线对短路后传送栅极线驱动信号。在该栅极线驱动信号传送后，将各栅极线分离。因而，与分别驱动栅极线的场合相比各栅极线驱动信号要用2倍的周期激活。这种情况下，通过被同时驱动到选择状态的栅极线，2行的像素同时连接到同一数据线上。因而，在第一和第二栅极线中，像素元件同时连接到同一数据线上并进行数据写入，在完成对第一栅极线像素的数据写入后，进行对第二栅极线连接的像素的数据写入。这时，由于第二栅极线处于浮动状态，按照写入数据驱动数据线时，因电容耦合而可引起该电位的变动，出现不能确保准确的数据写入的问题。并且，对于完全黑显示状态未作任何处理。

在专利文献3所示的结构中，通过将有机EL元件的内部寄生电容预充电，试图扩大写入容限。虽然关于该内部寄生电容的预充电电流记载了通过预充电控制信号和预充电电流线偏压信号，以对预充电时间和电流量进行调节，使得调整了预充电电流量后不超过电池(电源)的最大容量，但对内部寄生电容的预充电电压电平并未加以处理。另外，该专利文献3中，就实现有机EL元件的完全黑数据显示状态即零电流驱动状态的结构未做任何说明。

在专利文献4所示的结构中，与写入数据对应的电平(电流/电压电平)的预充电信号加到有机EL元件。但是，在该专利文献4所示的结构中，需要仅将有机EL元件的内部寄生电容设定成与写入数据对应的预充电电平，存在使电路结构复杂的问题。并且，在该专利文献4中，经常在对有机EL元件数据写入时，估计电流流过的状态，但对于为改善对比度等而将有机EL元件设定为非发光状态的状态的这一问题未作任何考虑。

发明内容

本发明的目的在于：提供能够在不降低对写入时间的容限的条件下进行使EL元件成为完全非发光状态的完全的黑数据写入的显示装置。

本发明的另一目的在于：提供能够缩短写入所需时间，并增大对写入时间的容限的显示装置。

本发明第一方面的显示装置中设有：矩阵状排列的、各自包含由本身的驱动电流设定发光状态的发光元件的多个像素；在同一写入周期对同一列的至少1个第一像素按照写入数据进行写入的写入电路；以及与该第一像素的写入并行地对与第一像素同一列但不同行的像素进行预充电的预充电电路。

本发明第二方面的显示装置中设有：矩阵状排列的、各自包含由本身的驱动电流设定发光状态的发光元件的多个像素；对应于各像素列按每列至少一对的比例配置的多根数据线；对应于各像素列按每列至少一对的比例配置的、各自向对应数据线供给预充电电压的多个预充电电路；对应于各像素列按每列至少1个的比例配置的、各自在激活时向对应列供给其大小与写入数据对应的电流的多个显示数据写入电流供给电路；以及对应于各数据线配置的、各自在激活时向对应数据线传送用以设定到停止选择像素的发光元件的电流驱动的状态的电位的黑数据写入电路。

在本发明第一方面的显示装置中，与对选择像素的图像数据信号的写入并行地进行对其它行的像素的预充电。因而，在写入周期无需特别设定进行预充电的时间，可充分利用写入周期时间，进行像素信号的写入。并且，在各选择像素中像素数据信号因预充电电平而变化，但通过将该预充电电压电平设定成适当的电压电平，即使在数据写入时写入电流达到最小值也能高速使内部节点的电位达到目标电压电平，从而可增大写入时间的容限。

在本发明第二方面的显示装置中，设有黑数据写入电路，能够可靠防止在对选择像素作黑数据写入时电流流入发光元件，并能可靠将发光元件设定为非发光状态，能够提高图像的对比度。并且，能够消除黑数据写入的像素的电流消耗，可减少消耗电流。

对于本发明的上述以及其它目的、特征、形态及优点，以下借助附图理解的关于本发明的详细说明将给出清晰阐述。

附图说明

图1是本发明的显示装置中采用的像素结构的概略示图。

图2是图1所示的像素的数据写入时状态的概略示图。

图3是图1所示的像素的显示状态的内部状态的概略示图。

图4是本发明的显示装置的写入电流与内部写入电压的对应关系的概略示图。

图5是本发明实施例1的显示装置的要部结构的概略示图。

图6是表示图5所示的显示装置的动作的定时图。

图7是本发明实施例1的写入电流供给时的关系的概略示图。

图8是图7所示的栅极电压vg在最小写入电流写入时的变化的示图。

图9是本发明实施例1的显示装置整体结构的概略示图。

图10是表示本发明实施例2的显示装置数据写入时的动作的定时图。

图11是本发明实施例2的显示装置在一个写入周期时数据线的电压变化的概略示图。

图12是本发明实施例2中的显示装置的发生控制信号的部分的结构的概略示图。

图13是表示图12所示的控制信号发生部的动作的定时图。

图14是本发明实施例3的显示装置的要部结构的概略示图。

图15是图14所示的显示装置的一个像素在一个写入周期时数据线的电压变化的概略示图。

图16是表示图14所示的显示装置的动作的定时图。

图17是本发明实施例3的显示装置的整体结构的概略示图。

图18是一例图17所示的预充电电流供给电路的结构的示图。

图19是一例图17所示的预充电电流切换电路的结构的概略示图。

图20是表示图19所示的预充电电流切换电路的动作的定时图。

图21是本发明实施例4的显示装置的要部结构的概略示图。

图22是表示图21所示的显示装置的动作的定时图。

图23是本发明实施例4的变形例的结构的概略示图。

图24是表示图23所示的显示装置的动作的定时图。

图25是表示本发明实施例5的显示装置的动作的定时图。

图26是本发明实施例6的显示装置的要部结构的概略示图。

图27是表示图26所示的显示装置的动作的定时图。

图28是本发明实施例7的显示装置的要部结构的概略示图。

图29是本发明实施例8的显示装置的要部结构的概略示图。

图30是本发明实施例8的变形例的结构的概略示图。

图31是本发明实施例9的显示装置的要部结构的概略示图。

图32是图31所示的显示装置的写入电流与写入电压的关系的概略示图。

具体实施方式

实施例1

图1是本发明的显示装置中采用的像素PX的结构的概略示图。图1中，像素PX包含有：其一侧电极(阳极)连接到电源节点的发光元件(以下称为EL元件)1；在数据线DL与内部节点ND1之间连接的开关元件S1；在内部节点ND1和ND2之间连接并与开关元件S1同相导通的开关元件S2；在EL元件1与内部节点ND1之间连接的成为与开关元件S1和S2互补的导通状态的开关元件S3；在内部节点ND1与接地节点之间连接且其栅极连接到内部节点ND2的N沟道型MOS晶体管(绝缘栅型场效应晶体管)2；以及在内部节点ND2与接地节点之间连接的电容元件3。

EL元件1按其驱动电流确定发光强度。通过按写入数据(像素信号)设定该EL元件1的驱动电流量，能够设定像素PX的亮度，相应地能进行灰度显示。

接着，就图1所示的像素PX的像素信号的写入和发光动作进行说明。

在像素信号写入时，如图2所示，开关元件S1和S2设定为导通状态，开关元件S3设定为断开状态。该状态下，从数据线DL供给与像素信号对应的电流IEL。该状态时，如图2中其等效电路所示，MOS晶体管2的栅极与漏极互相连接，成为二极管连接状态，并在饱和区域动作。MOS晶体管2的栅极电压VG(＝漏极电压VD)与电流IEL的关系如下式所示：

IEL＝β·(VG-VTN)²/2 (1)

式中，β表示晶体管2的电流放大系数，VTN表示晶体管2的阈值电压。

由式(1)，栅极电压VG和漏极电压VD如下式所示：

VG＝VD＝VTN+(2·IEL/β)^1/2 (2)

即，栅极电压VG(漏极电压VD)成为在MOS晶体管2的阈值电压VTN上加像素信号对应的写入电流TEL而产生的电压上升量的电压电平。

由于开关元件S1处在导通状态，数据线DL也成为该电压VD(＝VG)的电压电平。该栅极电压VG由电容元件3保持。

像素信号的写入一完成，接着就成为发光状态(显示状态)。在该显示状态，如图3所示，开关元件S1和S2成为断开状态，开关元件S3成为导通状态。在该状态，电容元件3上保持由上式(2)所示的电压VG，MOS晶体管2根据该栅极电压VG驱动电流。EL元件1的电压-电流特性设定成具有使该MOS晶体管2在饱和区域动作(VD≥VG-VTN)的电流供给能力。

因而，MOS晶体管2在饱和区域动作，其漏极电流在写入时与经由数据线供给的电流IEL相等。经由该MOS晶体管2流过的电流由EL元件1供给，EL元件1的驱动电流也成为电流IEL，EL元件成为与写入的像素信号对应的发光状态。

图4表示像素电路的写入状态，具体是像素PX的内部节点的电压VD、VG与流过EL元件1的电流的关系的示图。图4中，横轴表示流过EL元件1的电流，纵轴表示内部节点的电压VD和VG。如图4所示，作为像素信号供给多个离散电平的电流IEL1-IELn之一。在最小写入电流IEL1时，内部节点的电压成为最小电压VDmin和VGmin，在最高亮度下最高写入电流IELn时，内部节点的电压成为最大值VDmax和VGmax。

为了将EL元件1设定成黑显示状态，该电流IEL设定为0。这种情况下，不将数据线预充电而维持浮动状态的场合，黑数据写入时MOS晶体管2上进行栅极和漏极的放电。MOS晶体管2在栅极和漏极电压与阈值电压VTN相等时成为断开状态。但这时MOS晶体管2中，不处于完全断开状态而有漏电流(亚阈值电流)。因而，在该状态下，不能完全将EL元件1设定为非发光状态。

为了避免这种状态，将内部节点的电压VD和VG也设定为0V。从而，将MOS晶体管2确实维持在断开状态，在EL元件1上无电流流过而可将EL元件1设定为黑显示状态。进行了黑数据写入时，若下个周期被供给最小写入电流IEL1，则在将MOS晶体管2的栅极电位由接地电压驱动到驱动最小写入电流IEL1的电压电平时需要较长时间。为了缩短该写入时间，本发明中，将数据线预充电至预定电位，实现黑数据写入以及高速进行最低亮度数据的写入。

图5是本发明实施例1的显示装置的要部结构的概略示图。图5中示出对排成1列而配置的像素设置的部分的结构。图5中代表性地示出将排成1列而配置的像素中的3个像素PX1-PX3。

对应于像素的各行，配置栅极线GL(GL1、GL2、GL3)。该栅极线GL1-GL3上的栅极线驱动信号G(G1-G3)控制图1所示的开关元件S1和S2的导通状态/断开状态。与这些栅极线GL1-GL3并行地配置控制图1所示的开关元件S3的导通/断开状态的栅极控制线，但图5中为了简化而未示出控制图1所示的开关元件S3的栅极控制线。在栅极控制线与栅极线GL1-GL3上传送彼此互补的信号。图5中，栅极线GL1-GL3上分别传送栅极线驱动信号G1-G3。

对应于像素列，在各列上平行配置与奇数行的像素PX1、PX3连接的奇数数据线DL1O和与偶数行的像素PX2...连接的偶数数据线DL1E。

在数据线DL1O和DL1E的一侧设有写入用切换开关SW。该切换开关SW与写入恒流源IW和黑数据写入开关SB连接。写入恒流源IW按照写入像素信号供给电流IEL1-IELn中任一电平的电流。黑数据写入开关SB在黑数据写入时，响应黑数据写入指示信号BWR而成为导通状态，例如传送接地电压。该黑数据写入时，写入恒流源IW处于去激活状态，其输出节点维持在浮动状态。

再有，黑数据写入开关SB在导通时传送接地电位。但是，只要图1所示的MOS晶体管2是维持在断开状态的电压电平，该黑数据写入电压也可以不是接地电压。

数据线DL1O和DL1E的另一侧分别设有预充电用开关元件SP1O和SP1E。预充电用开关元件SP1O根据预充电控制信号线PO上的预充电指示信号VPO有选择地导通，导通时将预充电电压VP传送到奇数数据线DL1O上。预充电用开关元件SP1E根据预充电控制信号线PE上的预充电控制信号VPE而有选择地导通，导通时将预充电电压VP传送到偶数数据线DL1E上。

关于该预充电电压VP在后面进行详细说明，它是最小写入电压VDmin以上的电压电平(VP≥VDmin、VGmin)。

在本发明的实施例1中，数据线DL1O和DL1E中的一方供给写入电流时另一方被供给预充电电压VP。从而，进行黑数据写入，并实现高速写入。

另外，数据线DL1O和数据线DL1E的交叉部上所示的虚线圆圈表示该数据线DL1O和DL1E之间形成的布线电容。

图6是表示图5所示的显示装置的动作的定时图。以下，参照图6，就图5所示的显示装置的动作进行说明。

在时刻t0，预充电控制信号VPO成为H电平，预充电用开关SP1O成为导通状态，预充电电压VP传送给奇数数据线DL1O。即，假设在紧接对像素数据写入之前有黑色数据写入，则在对所有像素写入之前的周期，对数据线DL(DL1O和DL1E)无条件传送预充电电压VP。

这里，作为预充电电压VP的电压电平，最好能设定为最小写入电压VDmin。但是，像素PX中，MOS晶体管2的阈值电压每个像素各有偏差，因而每个像素上的最小写入电压VDmin值不同。在考虑任意像素上写入最小写入电流IELmin的场合，该预充电电压VP低于任意像素的最小写入电压VDmin时，需要用最小写入电流IEL1将VDmin-VP的电压差充电。这时数据线的充电时间tw由下式表示。

tw＝CD·(VDmin-VP)/IEL1

这里，CD是数据线DL1O、DL1E的寄生电容。

在此，假设数据线电容CD为10pF、最小写入电流IEL1为10nA、阈值电压因偏差而造成的电压差VDmin-VP为0.5V的条件，则该充电时间tw如下式所示：

tw＝(10×10^-12×0.5)/10×10^-9

＝500(μS)

通常，数据线的充电时间tw的允许值为数十μS左右。因而，不允许上述充电时间tw达到500μS的条件，因此上述预充电电压VP的条件是不成立的。

数据线充电时，由最小写入电流IEL1规定写入时间，另一方面，数据线放电时，由像素PX内的MOS晶体管2的电导规定放电时间。因而，将该MOS晶体管2的电导设定得较大，则能缩短放电时间。MOS晶体管的电导大小，主要由该MOS晶体管的栅极宽度决定。虽然栅极宽度的界限由像素PX的大小决定，但在通常的像素大小下设定放电时间为数十μS内是完全可能的。因而，考虑该所有像素的最小写入电压VDmin的电压电平，假设最小写入电压VDmin的最大值来设定预充电电压VP(VP≥MAX(VDmin))。

在该时刻t0，切换开关SW与数据线DL1O和DL1E分离。

在时刻t1，切换开关SW与奇数数据线DL1O连接。写入恒流源IW是供给从第1灰度(最小写入电流IEL1)到第n灰度(最大写入电流IELn)的电流的电流源。在该时刻t1，栅极线驱动信号G1成为H电平，与栅极线GL1连接的像素的开关元件S1和S2成为导通状态，选择像素内的电流值存储用MOS晶体管2由写入恒流源IW供给与写入像素信号对应的电流值(例如最小写入电流IEL1)，该奇数数据线DL1O的电压电平接近像素内MOS晶体管2的固有的最小写入电压VDmin的电压电平。

另一方面，在该时刻t1，预充电控制信号VPE成为H电平，预充电用开关元件SP1E成为导通状态，偶数数据线DL1E上被供给预充电电压VP。这时由于预充电控制信号VPO是L电平，预充电用开关元件SP1O处于断开状态。从而，与对像素PX1的像素信号的写入并行地进行偶数数据线的预充电，执行对下个像素PX2的预充电动作。

若对像素PX1的写入周期结束，则在时刻t2，栅极线驱动信号G1成为L电平，对下个像素PX2的栅极线驱动信号G2上升到H电平。这时，预充电控制信号VPO成为H电平，预充电控制信号VPE成为L电平。切换开关SW与偶数数据线DL1E连接。因而，这时数据线DL1E上被供给来自写入恒流源IW的写入电流或来自黑数据写入开关SB的接地电压，另一方面，奇数数据线DL1O上经由预充电用开关元件SP1O被供给预充电电压VP。对于该写入恒流源IW，与写入像素信号对应的写入电流值由控制电路(未图示)设定，该写入电流经由偶数数据线DL1E提供给像素PX2的电流值存储用MOS晶体管2，其栅极电压设定为使与写入像素信号对应的电流IEL流过的电压电平(黑数据写入以外时)。在黑数据写入时，写入恒流源设定为去激活状态，通过黑数据写入开关SB使预充电电压VP放电，数据线DL设定为接地电压。

另一方面，时刻t3以后重复同样的动作，执行对该像素阵列中所有行的预充电和写入。

因而，1个帧(场)的全部行写入所需的时间，与在设置一根数据线的情况相比，只需要最初对奇数数据线DL1O的预充电动作的时间，即只是图6所示的时刻t0到时刻t1之间的时间，对全部行写入所需要的时间大致与传统的相同。

以下，参照图7所示的等效电路，进行该预充电和写入动作的定量分析。图7中表示像素PX的写入电压存储用MOS晶体管2。数据线DL与寄生电容CD连接，并且由写入恒流源IW供给写入电流IEL，由寄生电容供给预充电电流id。在此，考虑数据线DL在预充电至电压VP的状态下，由写入恒流源IW供给最小写入电流IEL1，MOS晶体管2的栅极电压转换到最小写入电压VDmin的状态。

对像素PX写入时，来自数据线电容CD的放电电流id和来自写入恒流源IW的最小写入电流IEL1(恒流)经由MOS晶体管2流过。从数据线电容CD流出由下式表示的放电电流id。

id＝-dQ/dt (9)

上式(9)中，符号“-”表示放电。另外，Q表示数据线电容CD的蓄积电荷。从写入电流源IW供给最小写入电流IEL1。因而，经由MOS晶体管2流过的电流iEL由下式表示。

iEL＝-dQ/dt+IEL1 (10)

对像素PX写入像素信号时，数据线电容CD与MOS晶体管2的栅极电压Vg相等，因此数据线电容CD的蓄积电荷Q满足Q＝CD·vg的关系。将该关系式代入到上式(10)，则得到下式(11)。

iEL＝-CD·dVg/dt+IEL1 (11)

另一方面，经由MOS晶体管2流过的电流iEL由下式表示。

iEL＝β·(ve-VTN)²/2 (12)

由上式(11)和(12)得到下式。

-(2·CD/β)·dvg/dt+2·IEL1/β＝(vg-VTN)² (13)

用2·IEL1/β＝Va²置换，则上式(13)可变形到下式(14)。

-dvg/{(vg-VTN)²-Va²}＝(β/2·CD)·dt (14)

对上式(14)的两边进行积分，则得到下式(15)。

-(1/2·Va)·1n{(Vg-VTN-Va)/(vg-VTN+Va)}

＝(β/2·CD)·t+K (15)

其中，K是积分常数。由上式(15)求得下式(16)。

(ve-VTN-Va)/(vg-VTN+Va)

＝exp{(-Va·β/CD)·t-2·Va·K}

＝[exp{(-Va·β/CD)·t}]·[exp(-2·Va·K)] (16)

在写入开始时刻t＝0，栅极电压vg是预充电电压VP，由上式(16)得到下式(17)。

exp(-2·Va·K)＝(VP-VTN-Va)/(VP-VTN+Va)

＝A、0＜A＜1 (17)

将上式(17)代入到式(16)，则求得如下关系。

(vg-VTN-Va)/(vg-VTN+Va)

＝A·exp{(-Va·β/CD)·t} (18)

整理上式(18)求出栅极电压vg，得到下式(19)。

vg＝(VTN+Va)/[1-A·exp{(-Va·β/CD)·t}]

-(VTN-Va)·A·exp{(-Va·β/CD)·t}[1-A·

exp{(-Va·β/CD)·t}] (19)

图8是由该式(19)表示的栅极电压vg与时间t之间关系的示图。图8中，横轴表示时间t，纵轴表示栅极电压vg。

如图8所示，随着时间t的经过，式(19)中的指数项接近0，最终，栅极电压vg达到与最小写入电流IEL1相当的电压电平VGmin。式(19)中，若时间t无穷大，栅极电压vg的到达电位成为由下式表示的电压电平。

vgVTN+Va＝VTN+(2·IEL1/β)^1/2

＝VDmin(＝VGmin) (20)

上式(20)与前面所示的式(2)相同。即，随着经过时间t，来自数据线电容CD的放电电流的影响变小，表示只出现由写入恒流源IW供给的电流的影响。即，该像素PX内的电压存储用MOS晶体管2的栅极和漏极的电压设定为依据来自写入恒流源IW的写入电流IEL的电压电平。

黑数据写入时，预充电电压VP通过图5所示的黑数据写入开关SB使数据线DL放电至接地电压电平。因而，这时预充电电压VP按照数据线DL的布线电阻和寄生电容CD所规定的时间常数放电。

该黑数据写入时，通过黑数据写入开关SB强制地将数据线DL设成像素PX的MOS晶体管2的漏极电压并将栅极电压设成接地电压电平。从而，能够防止在黑显示状态时MOS晶体管2的漏极电压被维持在其阈值电压VTN的电压电平的状态，确实禁止由对应EL元件造成的电流驱动，可设定成完全的非发光状态。

图9是本发明实施例1的显示装置的要部结构的概略示图。图9中，显示装置包括：设有矩阵状排列的多个像素(PX)的像素矩阵10；根据垂直时钟信号VCLK和水平时钟信号HCLK，将驱动像素矩阵10的栅极线的栅极线驱动信号G1-Gn依次驱动到选择状态的栅极线驱动电路11；生成预充电电压VP的预充电电压发生电路12；根据来自栅极线驱动电路11的定时信号生成预充电控制信号VPO和VPE的预充电控制电路13；根据来自预充电控制电路13的预充电控制信号VPO和VPE，切换对与像素矩阵10的各列对应配置的数据线的预充电电压VP的传输路径的预充电开关电路14；根据来自栅极线驱动电路11的定时信号，生成数据线切换控制信号的切换控制电路16；根据像素信号(未图示)生成写入电流或接地电压的写入电路15；以及根据切换控制电路16输出的切换控制信号切换来自写入电路15的像素信号的传输路径的切换开关电路17。

垂直时钟信号VCLK确定画面的显示周期，在该垂直时钟信号VCLK的1个周期内使像素矩阵10内的全部行(栅极线)经过1次选择状态。水平时钟信号HCLK规定栅极线的激活期间，并确定画面的水平扫描期间。

像素矩阵10中，图5所示的像素PX矩阵状配置，且对应于各列配置数据线DLiO和DLiE，并且对应于各像素行配置栅极线GL配置。

栅极线驱动电路11例如由移位寄存器构成，被供给垂直时钟信号VCLK时，其驱动时序设定为初始值，根据水平时钟信号HCLK进行移位动作，将栅极线驱动信号G1～Gn依次驱动到选择状态。

预充电控制电路13根据来自栅极线驱动电路11的定时信号，将预充电控制信号VPO和VPE依次驱动到选择状态。按照表示栅极线驱动信号的切换的定时信号将预充电控制信号VPO和VPE交替激活。

预充电开关电路14包含对应于像素矩阵10的各数据线配置的预充电用开关元件(SP1O、SP1E)，根据来自预充电控制电路13的预充电控制信号VPO和VPE，向与像素矩阵10的各列上配置的数据线DLiO和DliE中的选择像素连接的数据线不同的数据线传送预充电电压VP。

切换控制电路16也根据来自栅极线驱动电路11的定时信号，生成在每个写入周期其状态反相的信号，将写入电路15的输出信号的传输路径设定到偶数数据线和奇数数据线之一。

切换开关电路17中对应于各像素列设有图5所示的切换开关SW，将来自写入电路15的写入电流或接地电压传送给各列的数据线。因而，预充电控制电路13和切换控制电路16的对应开关的传输路径的选择形态相反，在预充电控制电路13生成选择偶数数据线的控制信号时，切换控制电路16设定其输出信号来选择奇数数据线，另外，预充电控制电路13设定其输出信号选择偶数数据线时，切换控制电路16将切换开关电路17设定成选择奇数数据线的状态。

预充电控制电路13和切换控制电路16例如由1位计数器或T触发器构成，基于栅极线驱动电路11根据水平时钟信号HCLK生成的定时信号，设定其输出信号的状态。

如上所述，依据本发明的实施例1，对应于各像素列设置2根数据线，使1根数据线预充电至预定的电压电平即预充电电压电平，而使另一数据线以该预充电电压作为出发电压写入像素信号，即使像素信号成为接地电压电平的黑色数据写入后，也能增大最小写入电流写入时的写入时间的容限。

另外，能够通过设成完全黑显示来减少漏电流，进而可以减少消耗电流。

实施例2

图10是表示本发明实施例2的显示装置的数据线预充电及像素信号写入动作的定时图。实施例2中的显示装置的结构本身与图5和图9所示的结构相同。

如图10所示，预充电控制信号VPO和VPE交互地在时刻t0、t1、t2...被激活。预充电控制信号VPO和VPE在时刻t0、t1、t2之间的时刻T0、T1、T2、T3、T4、...，交互地被去激活。

随着预充电控制信号VPO的去激活，对应奇数行的栅极线驱动信号G(G1、G3)被驱动到选择状态。并且，随着预充电控制信号VPE的去激活，对应偶数行的栅极线驱动信号G(G2、G4)依次被驱动至激活状态。对像素的写入在时刻t0、t1、t2、...执行。

栅极线驱动信号G(G1-G4)维持在激活状态的期间长于上述的实施例1，数据线的预充电电压VP在实际像素信号写入前经由像素内的电位存储用MOS晶体管2放电。实际对数据线DL传送来自写入电路的像素信号的期间具有与实施例1相同的长度，但维持栅极线GL在选择状态的期间被延长，因而，放电时间变长，选择像素内的内部节点的放电时间变长，进而能有效延长以最小写入电流写入时的写入时间(预充电电压VP的电压电平高于与最小写入电流值对应的电压电平)。

图11是图10所示的时刻t0到时刻t2之间的数据线DL1O的电位变化的示图。参照图11，在时刻t0，预充电控制信号VPO成为导通状态(激活状态：H电平)，开始数据线DL1O的预充电。这里，图11中示出在时刻t0以前，数据线DL1O保持接地电压电平，在前一周期写入黑数据时的状态。

在时刻t0，预充电控制信号VPO被驱动至导通状态(L电平)。相应地，数据线DL1O的充电动作开始，该数据线DL1O的电压电平成为预充电电压VP电平。

在时刻T0，栅极线驱动信号G1被驱动至导通状态(H电平)。这时，还未向数据线DL1O供给写入电流。因而，对应于数据线DL1O和栅极线GL1的交叉部配置的像素中，其内部节点经由电位存储用MOS晶体管(2)放电。在时刻t1，数据线DL1O的电压电平成为比预充电电压VP低ΔV的电压电平VPs。

在时刻t1，对数据线DL1O供给写入电流。在从该时刻t1开始的写入时供给最小写入电流IEL1时，能够在更早的时刻将像素的内部节点的电压电平设定为目标最小写入电压VDmin，可有效延长写入时间，并能增大对最小写入电流的写入时间的容限。

图12是本发明实施例2的显示装置的控制信号发生部的结构的概略示图。图12中，控制信号发生部包含：根据垂直时钟信号VCLK和水平时钟信号HCLK，生成预充电控制信号VPO和VPE的预充电开关控制电路20；对奇数栅极线G1、...、G(2m-1)设置的、响应预充电控制信号VPO的下降沿进行移位动作并将奇数栅极线依次驱动至选择状态的奇数栅极线驱动电路22；对偶数栅极线G2、...、G(2m)设置的、响应预充电控制信号VPE的下降沿进行移位动作并将偶数栅极线依次驱动至选择状态的偶数栅极线驱动电路24；以及根据垂直时钟信号VCLK和水平时钟信号HCLK，生成对写入切换开关SW的切换控制信号的切换开关控制电路26。

预充电开关控制电路20例如由根据垂直时钟信号VCLK复位且根据水平时钟信号HCLK切换其输出状态的T触发器构成。奇数栅极线驱动电路22和偶数栅极线驱动电路24分别由移位寄存器构成，响应垂直时钟信号VCLK的激活，将其激活位置设定成初始位置，并根据预充电控制信号VPO和VPE分别进行移位动作。

切换开关控制电路26例如由根据垂直时钟信号VCLK的激活使输出复位，并根据水平时钟信号HCLK使输出状态变更的T触发器构成，根据水平时钟信号HCLK切换写入电路与数据线的连接。

图13是表示图12所示的控制信号发生部的动作的定时图。以下，参照图13，就图12所示的控制信号发生部的动作进行说明。

显示装置激活时，规定1帧(1画面)的垂直时钟信号VCLK以预定周期激活，另外，水平时钟信号HCLK以预定周期发生，规定各栅极线的选择期间。预充电开关控制电路20响应该水平时钟信号HCLK的上升沿，切换其输出状态，并将预充电控制信号VPO和VPE交互激活。

奇数栅极线驱动电路22响应预充电控制信号VPO的下降沿进行移位动作，将最初的栅极线驱动信号G1驱动至选择状态。

响应下个水平时钟信号HCLK的上升沿，切换开关控制电路26的连接被切换，写入像素信号传送到奇数数据线DLo。与对该奇数数据线DLo的像素信号写入并行地激活偶数预充电控制信号VPE，进行对偶数数据线DLe的预充电。一旦偶数数据线预充电控制信号VPE被去激活，偶数栅极线驱动电路24就进行移位动作，将对应于最初偶数栅极线的栅极线驱动信号G2驱动至选择状态。根据下个水平时钟信号HCLK的上升，切换开关控制电路26的连接被切换，进行对应于偶数数据线DLe的写入像素信号的传送。切换开关控制电路26在垂直时钟信号VCLK发生时，在最初的周期将预充电期间写入切换开关SW设成非导通状态，将数据线DLo和DLe与写入电路分离。最初写入周期时将奇数数据线DLo与写入电路连接，奇数栅极线GL1选择时经由该奇数数据线向选择像素传输写入电流或黑数据写入电压。

如上所述，依据本发明的实施例2，缩短数据线的预充电期间，在该缩短的预充电期间，将选择行的像素与数据线连接。因而，能够有效延长对选择像素的最小写入电流的写入时间，可增大写入时间的容限。

实施例3

图14是本发明实施例3的显示装置的要部结构的概略示图。在该图14所示的显示装置中，对于各列上配置的数据线DL1O和DL1E对，设有预充电电流切换开关SPW。该预充电电流切换开关SPW经由预充电用恒流源IP，向对应的数据线供给预充电电流Ip。预充电用恒流源IP与供给电源电压VCC的电源节点连接，供给预定大小的预充电电流Ip。

该图14所示的显示装置的另一结构与图5所示的显示装置的结构相同，对应的部分采用同一参考标记，省略其详细说明。

图15是表示图14所示的显示装置的动作的定时图。以下，参照图15，就图14所示的显示装置的预充电和写入动作进行说明。

在时刻t0，预充电控制信号VPO成为激活状态，预充电用开关元件SP1O成为导通状态，预充电电压VP加到奇数数据线DL1O。这时，预充电用切换开关SPW被从数据线DL1O和DL1E这两者分离。通过预充电电压VP的供给，奇数数据线DL1O的电压电平上升至预充电电压VP电平。

在时刻T0，预充电控制信号VPO成为去激活状态，奇数数据线预充电用开关元件SP1O成为断开状态，奇数数据线DL1O与预充电电压源分离。

在该时刻T0，栅极线驱动信号G1被激活，像素PX1的内部节点与奇数数据线DL1O连接。这时，预充电用切换开关SPW根据预充电电流控制信号SPE/O，将预充电用恒流源IP与奇数数据线DL1O连接。进而，数据线DL1O上被供给预充电电流IP，抑制了选择像素PX1的内部节点的电位下降。

在时刻t1，写入切换开关SW将写入恒流源IW与奇数数据线DL1O连接，来自写入恒流源IW的写入电流供给到奇数数据线DL1O。在该写入时，若被供给最小写入电流IEL1，则选择像素PX1的内部节点被设定为电压VDmin。

在时刻t2，栅极线驱动信号G1成为去激活状态，与栅极线G1连接的像素的写入完成。

如该图14所示，通过配置预充电用恒流源IP，能够抑制将预充电的数据线与像素连接时经由选择像素内的电位存储用MOS晶体管向数据线的放电，进而能够抑制选择像素的内部节点的电位下降，在最小写入电流IEL1的写入动作时，能够高速地将选择像素的内部节点设定到预定的电压VDmin电平。

不存在该预充电恒流源IP时，如图15中实线所示，该数据线DL1O和像素的内部节点的放电进行到低于目标电压VDmin的电压VPb电平(最终接近VTN)。若用最小写入电流IEL1使该电位下降抬高，则达到目标电压VDmin为止时间变长，写入容限降低。因而，最小写入电流IEL1的写入时，能够延长时刻T0到时刻t的时间、基于预充电电流的有效写入时间，并能增大写入时间的容限。该预充电用恒流源IP供给的预充电电流Ip可为最小写入电流IEL1以下的电流量，只要满足在时刻t1选择像素的内部节点的电位维持在最小写入电压VDmin的电压电平以上的条件即可。特别是，将该预充电电流Ip设定为基本上与最小写入电流相等的电流值时，能够防止内部节点的电压下降到与最小写入电流对应的电压VDmin的电平以下的情况，并且，能够有效延长最小写入电流的写入时间，并能增大对最小写入电流的写入容限。

图16是表示本发明实施例3的显示装置的动作的定时图。以下，参照图16，就本发明实施例3的显示装置的动作进行说明。

预充电控制信号VPO和VPE及栅极线驱动信号G的发生顺序与前面的实施例2的情况相同。在预充电控制信号VPO和VPE去激活时对从预充电用恒流源供给预充电电压的数据线供给预充电电流Ip。除了来自该预充电用恒流源IP的预充电电流的供给以外，预充电电压VP的传输和预充电后的像素信号的写入动作与前面的实施例2相同。对栅极线G1、G2、G3、G4依次进行预充电和像素信号的写入W。

图17是本发明实施例3的显示装置的整体结构的概略示图。图17中，该显示装置包含有：根据预充电控制电路20的输出信号生成预充电电流切换控制信号SPE/O的预充电电流切换电路32；包含对应于像素矩阵10的各列配置的恒流源的、供给预充电电流Ip的预充电电流供给电路30；以及根据预充电电流切换电路32的输出信号SPE/O和来自预充电控制电路20的预充电控制信号VPO和VPE，将预充电电压和预充电电流的供给路径切换的预充电电压/电流开关电路34。该图17所示的显示装置的其它结构与图9所示的显示装置的结构相同，且对应的部分采用同一参考标记，省略其详细说明。

预充电电压/电流开关电路34包含对应于像素矩阵10的各数据线设置的预充电用开关元件SPiO、SPiE及预充电电流切换开关SPW。根据来自预充电控制电路20的预充电控制信号VPO和VPE，向预充电的数据线供给该预充电电压，然后根据预充电电流切换电路32的输出信号SPE/O，由预充电电流供给电路30向相同的被预充电的数据线供给预充电电流Ip。

图18是一例图17所示的预充电电流供给电路30的结构的概略示图。图18中，预充电电流供给电路30包含有：生成恒压VCS的恒压发生电路40；其栅极上加有恒压VCS的N沟道型MOS晶体管41；向MOS晶体管41供给电流的P沟道型MOS晶体管42；以及对应于像素矩阵10的各列设置的预充电用恒流源IP。

MOS晶体管42的栅极和漏极互相连接，MOS晶体管41供给向接地节点放电的电流。

预充电用恒流源IP例如由其栅极与MOS晶体管42的栅极互相连接的P沟道型MOS晶体管43构成。MOS晶体管42和43构成电流镜电路，通过将恒压VCS和该电流镜电路的反射系数(mirror ratio)设定为适当值，能够调整MOS晶体管43供给的预充电电流Ip大小。

该预充电用恒流源IP与预充电用切换开关SPW连接。该预充电用切换开关SPW包括对奇数数据线DLO(DL1O、...)设置的N沟道型MOS晶体管44和对偶数数据线DLE(DL2E...)设置的N沟道型MOS晶体管45。MOS晶体管44的栅极接收预充电控制信号SPO，MOS晶体管45的栅极接收预充电控制信号SPE。预充电控制信号SPE和SPO与图14所示的预充电控制信号SPE/O对应。

根据该预充电控制信号SPE和SPO，向选择的数据线供给来自预充电用恒流源IP的预充电电流。

另外，该图17所示的预充电电流供给电路30的结构中，预充电控制信号SPE和SPO均处于去激活状态，切换开关SPW为非导通状态时，根据来自预充电用恒流源IP的电流，使预充电用恒流IP的输出节点充电至电源电压VCC电平，因此预充电控制信号激活时，可能流过比较大的预充电电流即涌流。在有可能流过这样大的涌流的场合，可以设置激活/去激活控制晶体管，以在预充电控制信号SPE和SPO均处于去激活状态时，将MOS晶体管42和43的栅极固定于电源电压VCC电平。

图19是一例图17所示的预充电电流切换电路32的结构的示图。图19中，预充电电流切换电路32中包含有：响应预充电控制信号VPO的去激活而置位且响应预充电控制信号VPE的激活而复位，并从其输出端Q输出电流切换控制信号SPO的置位/复位触发器47；以及响应预充电控制信号VPE的去激活而置位且响应预充电控制信号VPO的激活而复位，并从其输出Q输出电流切换控制信号SPE的置位/复位触发器49。预充电电流切换控制信号SPO和SPE与图14所示的预充电电流切换控制信号SPE/O对应。

图20是表示图19所示的预充电电流切换电路32的动作的定时图。以下，参照图20，就图19所示的预充电电流切换电路32的动作进行说明。

响应预充电控制信号VPO的去激活，对应于奇数栅极线的栅极线驱动信号(例如G1)被驱动到激活状态。并且响应该预充电控制信号VPO的去激活，置位/复位触发器47被置位，预充电电流切换控制信号SPO被激活，向奇数数据线供给预充电电流。这时，预充电电流切换控制信号SPE处于去激活状态。

接着，预充电控制信号VPE被激活时，置位/复位触发器47被复位，预充电电流切换控制信号SPO被去激活，并停止对奇数数据线的预充电电流供给。响应该预充电控制信号VPE的去激活，对应于偶数栅极线的栅极线驱动信号(例如G2)被驱动至选择状态。并且，与此并行地响应预充电控制信号VPE的去激活，置位/复位触发器49被置位，预充电电流切换控制信号SPE被激活，并开始对偶数数据线的预充电电流供给。

然后，预充电控制信号VPO再激活时，置位/复位触发器49被复位，预充电电流切换信号SPE被去激活，并停止预充电电流对偶数数据线的供给。

通过利用该预充电控制信号VPO和VPE生成预充电电流切换信号SPO和SPE，能够在写入开始前准确向传输预充电电压的数据线供给预充电电流。

如上所述，依据本发明的实施例3，缩短数据线的预充电电压供给期间，并延长栅极线的选择状态的期间，并在该栅极线选择期间的初始时供给预充电电流，可防止数据线的电压电平降到最小写入电压VDmin以下，并可延长最小写入电流的写入时间，还可增大最小写入电流的写入时间的容限。

实施例4

图21是本发明实施例4的显示装置的要部结构的概略示图。图21中，以对应于配置成1列的像素PX1-PX4的结构作为代表图示。图21所示的结构中，对应于1个像素列，4根数据线DL11-DL14平行排列。对各数据线DL11-DL14分别连接像素PX1-PX4。数据线DL11和DL12经由写入切换开关SW1与写入恒流源IW1和黑数据写入开关SB1连接，数据线DL13和DL14经由写入切换开关SW2与写入恒流源IW2和黑数据写入开关SB2连接。

黑数据写入开关SB1和SB2分别响应黑数据写入指示信号BWR1和BWR2成为导通状态，黑数据写入时传输接地电压。写入恒流源IW1和IW2分别供给与写入像素信号对应的恒流。数据线DL11和DL13分别经由预充电用开关元件SP11和SP13接收预充电电压VP，数据线DL12和DL14分别经由预充电用开关元件SP12和SP14接收预充电电压VP。预充电用开关元件SP11和SP13根据预充电控制信号线PO上的预充电控制信号VPO有选择地成为导通状态，预充电用开关SP12和SP14根据预充电控制信号线PE上的预充电控制信号VPE有选择地成为导通状态。

分别对应于像素PX1-PX4设置栅极线GL1-GL4。该栅极线配置中，隔1行的栅极线共同连接而接收同一栅极线驱动信号。即，栅极线GL1和GL3被供给栅极线驱动信号G1.3，栅极线GL2和GL4共同被供给栅极线驱动信号G2.4。因而，对相邻奇数行的像素或相邻偶数行的像素并行进行像素信号写入。

图21所示的显示装置中，4个相邻像素PX1-PX4为一组，与对偶数行或奇数行像素的写入并行地进行奇数行或偶数行的预充电。因而，数据线DL11与像素PX(4k+1)连接，数据线DL12与像素PX(4k+2)连接，数据线DL13与像素PX(4k+3)连接，数据线DL14与像素PX(4k+4)连接。这里，k是设栅极线GL的数为n时由0≤k≤n/4表的整数。

图22是表示图21所示的显示装置的预充电和像素信号写入动作的定时图。以下，参照图22，就该图21所示的显示装置的预充电和写入动作进行说明。另外，图22中，时间t0、t2、t4和t6的时间宽度与图6所示的时间宽度相同。

在时刻t0，预充电控制信号VPO成为激活状态，预充电用开关元件SP11和SP13成为导通状态，数据线DL11和DL13被供给预充电电压VP。这时，写入用切换开关SW1和SW2处于非导通状态，数据线DL11-DL14与写入恒流源IW1和IW2分离。

在时刻t2，预充电控制信号VPO成为去激活状态，而预充电控制信号VPE成为激活状态。预充电用开关元件SP11和SP13成为断开状态，而预充电用开关元件SP12和SP14成为导通状态，且数据线DL12和DL14被供给预充电电压VP。

写入用切换开关SW1和SW2根据写入切换控制信号CSWE/O，使数据线DL11和DL13分别连接到写入恒流源IW1和IW2。这时，栅极线驱动信号G1.3驱动至选择状态，向像素PX1和PX3分别传输写入像素信号。黑数据写入时，黑数据写入开关SP1或SP2根据黑数据写入指示信号BWR1或BWR2成为导通状态，并将接地电压传输给对应的数据线。这时，对应的写入恒流源IW1或IW2处于去激活状态，设定成输出高阻抗状态。

对分别与栅极线GL1和GL3连接的像素PX1和PX3的像素信号写入完成时，在时刻t4预充电控制信号VPE成为去激活状态，并且预充电控制信号VPO被驱动至激活状态。另外，栅极线驱动信号G1.3成为去激活状态，分别与栅极线GL1和GL3连接的像素PX1和PX3的内部节点与对应的数据线DL11和DL13分离。

在时刻t4，预充电控制信号VPE一旦被去激活，栅极线驱动信号G2.4被驱动至激活状态，分别与栅极线GL2和GL4连接的像素PX2和PX4的内部节点与对应的数据线DL12和DL14连接。这时，写入切换开关SW1和SW2根据写入切换控制信号CSWE/O使数据线DL12和DL14分别连接到对应的写入恒流源IW1和IW2，并且黑数据写入开关SB1和SB2分别连接到数据线DL12和DL14。从而，进行对与栅极线GL2和GL4连接的像素PX2和PX4的像素信号写入。

在时刻t6，该栅极线驱动信号G2.4驱动至非选择状态，再次开始对数据线DL12和DL14的预充电。以后，该动作反复进行，直到对与显示装置内所有行连接的像素的写入完成为止。

在图21所示的显示装置的场合，对2行像素同时进行写入。但是，对一行的各像素的写入时间设定为图6的写入动作定时图所示时间的2倍。因而，各行的写入时间等效于只设置一根数据线的场合。即，与只设置一根数据线的结构相比，虽然1画面的写入时间长了由时刻t0到时刻t2之间的预充电期间，但该时间与1画面的写入所要的时间相比充分小，可用与设置一根数据线时的1画面的写入时间大致相等的写入时间写入1画面的像素信号。

如图21所示，通过对2行的像素同时写入，并设定写入时间为2倍，能够可靠地充分确保写入时间，并可扩大写入时间的容限。用以生成2行的像素信号的结构中，通过利用2根延迟线，能够使奇数栅极线对或偶数栅极线对的数据与像素信号并行生成。

并且，对写入切换开关SW1和SW2的写入切换控制信号CSWE/O能够采用与实施例1的场合同样的结构来生成(参照图12)。

同样，预充电控制信号VPE和VPO也可采用与实施例1的场合同样的结构来生成。

另外，图21所示的结构中，隔1行的栅极线共同连接并接收同一栅极线驱动信号。但是，相邻行的栅极线例如可构成为使GL1和GL2同时接收共同的栅极线驱动信号并驱动至选择状态。即像素PX1和PX2的预充电同时进行，并且对像素PX1和PX2的写入并行进行。对像素PX1和PX2写入时，执行对像素PX3和PX4的预充电。因而，在设有4根数据线DL11-DL14的场合，只要其预充电动作与写入动作不冲突，各行的像素与它们的连接可任意设定。

变形例

图23是本发明实施例4的变形例的结构的概略示图。图23中，对于排成1列配置的像素PX1-PXk，设有数据线DLO1、DLE1-DLOk、DLEk。对于数据线DLO1和DLE1，设有写入恒流源IW1，对于数据线DLO2、DLE2设有写入恒流源IW2。对于数据线DLOk、DLEk设有写入恒流源IWk。分别与像素PX1-PXk连接的栅极线GL1-GLk共同接收栅极线驱动信号G1/k。像素PX1-PXk分别与数据线DLO1-DLOk连接。

数据线DLE1-DLEk分别连接到未图示的另一k行的像素。该图23所示的结构中，以k行的像素为单位进行预充电及写入。因而能够将写入时间设定为数据线设有1根时的k倍时间，可扩大大致k倍的写入时间的容限。

另外，图23中，传输预充电电压VP的预充电用开关也对各数据线DLO1、DLE1-DLOk、DLEk设置，且交替执行写入和预充电。

图24是表示图23所示的显示装置的动作的定时图。如该图24所示，将奇数数据线DLO1-DLOk和偶数数据线DLE1-DLKk分别作为一组，交替执行预充电电压VP的传输和像素信号的写入W。在栅极线驱动信号G1/k激活时，预充电控制信号VPE被激活，与对奇数数据线DLO1-DLOk的写入并行地执行对偶数数据线GLE1-GLEk的预充电。相反，在栅极线驱动信号G2/k激活时，预充电控制信号VPO被激活，与对偶数数据线DLE1-DLEk的写入并行地执行对奇数数据线GLO1-GLOk的预充电。

如上所述，依据本发明的实施例4，对于排成1列而配置的像素设置多对数据线，对多个行的像素同时进行写入或预充电，可延长对像素的写入时间，并可扩大写入时间容限。

实施例5

图25是表示本发明实施例5的显示装置的预充电和写入动作的定时图。显示装置的结构与前述实施例4同样，采用图21所示的结构。即，对于各像素列配置4根数据线，以2根数据线为单位进行预充电和写入电流传输。

该图25所示的定时图中，预充电控制信号VPO和VPE的激活期间与实施例20的场合同样短。即，在时刻t0到时刻t1的期间，预充电控制信号VPO被激活，在时刻t2到时刻t3的期间，预充电控制信号VPE被激活。响应预充电控制信号VPO和VPE的去激活，栅极线驱动信号G1.3和G2.4分别被激活。实际的数据写入与前述实施例同样，在时刻t2到时刻t4的期间对数据线DL11和DL13进行写入，在时刻t4到时刻t6的期间对数据线DL12和DL14进行写入。

若以图25所示的动作定时进行预充电和写入，则在对像素写入时，写入前(例如由时刻t1到t2的期间)可经由像素内的电位存储用MOS晶体管放电数据线的预充电电压VP，实际上可延长最小写入电流的写入时间，即使在最小写入电流供给时，也能可靠地使像素的内部节点达到最小写入电压VDmin的电压电平。因而，对多个行的像素同时进行写入时，即使在像素数增大，且各写入周期时间变短时，也能稳定地写入像素信号。

并且，与实施例4同样，栅极线驱动电路使其输出节点的数量减半，可降低栅极线驱动电路的占有面积。

另外，该实施例5中的发生预充电控制信号VPO、VPE和栅极线驱动信号G1.3和G2.4等的栅极线驱动信号的结构及数据写入切换开关SW的控制，可利用前述实施例2所采用的控制部的结构。各控制信号的激活期间随着栅极线驱动信号的激活期间变长而延长。

并且，如图23所示，对于各像素列设有2·k根数据线和k个写入恒流源，对于各数据线分别设置预充电用开关的结构，同样可适用本实施例5的驱动方式。

实施例6

图26是本发明实施例6的显示装置的要部结构的概略示图。该图26所示的显示装置与图21所示的显示装置的结构在以下各点上不同。即，预充电恒流源IP1经由预充电用开关元件SPW1连接到数据线DL11和DL12数据线DL13和DL14经由预充电用开关元件SPW2连接到预充电恒流源IP2。预充电用开关元件SPW1和SPW2共同被供给预充电电流切换控制信号SPE/O。

图26所示的显示装置的另一结构与图21所示的显示装置的结构相同，对应部分采用同一参考标记，并省略其详细说明。

图27是表示图26所示的显示装置的预充电/写入动作的定时图。以下，参照图27，就图26所示的显示装置的预充电和写入动作进行简单说明。

预充电控制信号VPO和VPE分别在写入周期时间的大致一半的期间维持激活状态。预充电控制信号VPO在时刻t1被去激活时，预充电电流切换控制信号SPE/O设定为选择数据线DL11和DL13的状态，预充电用开关元件SPW1和SPW2分别将预充电恒流源IP1和IP2连接到数据线DL11和DL13。在该时刻t1，还将栅极线驱动信号G1.3驱动至选择状态。

在时刻t2，预充电控制信号VPE被激活时，预充电电流切换控制信号SPE/O被去激活，且开关SPW1和SPW2成为断开状态，预充电恒流源IP1和IP2与数据线DL11-DL14分离。从该时刻t2起，根据写入恒流源IW1和IW2或黑数据写入开关SB1和SB2进行像素信号的写入。

在时刻t3，预充电控制信号VPE被去激活时，预充电电流切换控制信号SPE/O再次设定为选择数据线DL12和DL14的状态，预充电用开关元件SPW1和SPW2将预充电恒流源IP1和IP2分别连接到数据线DL12和DL14。

在时刻t4，预充电控制信号VPO被再次激活时，该预充电切换控制信号SPE/O被去激活，预充电用开关元件SPW1和SPW2成为断开状态，恒流源IP1和IP2从数据线DL11-DL14分离。在时刻t3，栅极线驱动信号G2.4被驱动至激活状态，进行对选择像素的内部节点的预充电。在时刻t4，用写入恒流源IW1和IW2或黑数据写入开关SB1和SB2，进行对选择像素的数据写入。

在图26所示的显示装置的结构中，可延长实际写入周期期间，因而，在预充电电压VP的传输时间缩短时，可知像素的内部节点的电位大大低于目标电压VDmin。但是，该期间通过将预充电恒流源IP1和IP2供给连接写入像素的数据线，可抑制选择像素的内部节点的电位下降，在最小写入电流写入时也可高速进行写入。

再有，在采用该预充电电流的结构中，还设有图23所示的k个写入恒流源，也适用于数据线配置2·k根的结构。

图26所示的显示装置的结构基本上是实施例3和4的组合，可得到与该实施例3和4同样的效果。

实施例7

图28是本发明实施例7的显示装置的要部结构的概略示图。图28中，在排成1列而配置的像素PX1-PX4的两侧，分别配置了数据线DL1O和DL1E。

在图28所示的数据线配置中，由于不存在数据线DL1O和DL1E的交叉部，所以也不存在该数据线DL1O和DL1E之间的耦合电容。因而，该数据线DL1O和DL1E上存在的寄生电容CDO和CDE在与前述的实施例1所示的数据线配置时相比可更加减少，并可高速使数据线DL1O和DL1E进行充放电。

如图28所示，像素内的开关元件(参照图1)，通常由N沟道型MOS晶体管构成。图28中，以像素PX1内的开关元件S 1为代表加以表示。该开关元件S1由MOS晶体管构成时，由栅电极与漏/源电极叠加的区域形成重叠电容(寄生电容)Cov。数据线DL1O和DL1E上仅连接排成1列而配置的像素中的一半像素，与配置1根数据线的结构相比，可使数据线DL1O和DL1E上连接的重叠电容Cov的数量减少一半，且相应地可以减少寄生电容CDO和CDE的电容值，并可更加缩短写入时间。

在该实施例7中，作为进行对数据线的预充电和对像素信号的写入的结构，可采用前述的实施例1至3所示的结构。

如上所述，依据本发明的实施例7，在排成1列的像素两侧配置数据线，可减少这些数据线的寄生电容，并可高速进行数据线的充放电，且可缩短写入时间。

实施例8

图29是本发明实施例8的显示装置的要部结构的概略示图。图29中，在排成1列而配置的像素PX1-PX8的一侧配置数据线DL11和DL12，在像素PX1-PX8的另一侧配置数据线DL13和DL14。栅极线GL1和GL3上共同被供给栅极线驱动信号G1.3，栅极线GL2和GL4上共同被供给栅极线驱动信号G2.4。同样，对栅极线GL5和GL7供给栅极线驱动信号G5.7，对栅极线GL6和GL8共同供给栅极线驱动信号G6.8。

如图26所示，数据线DL11和DL12共用写入恒流源IW和黑数据写入开关，数据线DL13和DL14共用写入恒流源IW和黑数据写入开关。像素PX1-PX4分别与数据线DL11-DL14连接，另外，像素PX5-PX8分别与数据线DL11-DL14连接。

在图29所示的配置中，在连接数据线DL11和像素PX1的取出布线与数据线DL12之间产生叠加，形成寄生电容Cpr。同样，将像素PX4与数据线DL14连接的取出布线与数据线DL13交叉，形成寄生电容Cpr。因而，各数据线DL11-DL14在每4个像素只有一个交叉部，与在一侧配置所有数据线DL11-DL14的场合相比，可减少布线间耦合电容，且可相应地减少数据线DL11-DL14的布线电容CD的电容值。

变形例

图30是本发明实施例8的变形例的结构的概略示图。图30中，对于排成1列而配置的像素PX1-PX(k+1)...，在一侧配置数据线DLO1、DLE1-DLOh、DLEh，而在另一侧配置数据线DLO(h+1)、DLE(h+1)-DLOk、DLEk。像素PX1-PXk与数据线DLO1-DLOk依次连接，像素PX(k+1)与数据线DLE1连接。对应于各像素PX1-PXk配置的栅极线GL1-GLk共同接收栅极驱动信号G1/k。对像素PX(k+1)设置的栅极线GL(k+1)上被供给栅极线驱动信号G2/k。

该数据线DLO1、DLE1-DLOh、DLEh的数量与数据线DLO(h+1)、DLE(h+1)-DLOk、DLEk的数量相同。

图30所示的配置与在像素列的一侧配置数据线DLO1、DLE1-DLOk、DLEk的结构相比，可减少数据线间的交叉部的数量，并可减少数据线的寄生电容。

另外，在该图30所示的结构中，接收同一栅极线驱动信号的栅极线，可每隔k行地分离配置。并不特别要求以相邻行的栅极线为一组传输同一栅极线驱动信号，只要不与数据线的预充电和像素信号的写入冲突即可。

实施例8的结构中，作为对数据线的预充电和写入的结构，可采用前述的实施例4至6中的任一结构。

如上所述，依据本发明的实施例8，在排成1列而配置的像素两侧配置数据线，可减少数据线间的交叉部的数量，并可减少数据线的布线电容，从而可进行高速写入。

实施例9

图31是本发明实施例9的显示装置的要部结构的概略示图。在图31所示的显示装置中，作为像素PX的电位存储元件采用P沟道型MOS晶体管2p。图31中，以像素PX1的内部结构为代表加以表示。该像素PX1中包含：在电源节点与内部节点ND1P之间连接的P沟道型MOS晶体管2p；响应对应的栅极线(未图示)上的信号而有选择地成为导通状态，并将内部节点ND1P与数据线DL1O连接的开关元件S1；响应对应的栅极线上的信号而有选择地成为导通状态，并将内部节点ND1P与MOS晶体管2p的栅极连接的开关元件S2；在电源节点与MOS晶体管2p的栅极之间连接的电容元件3p；与开关元件S1和S2互补地成为导通状态的开关元件S3；以及在开关元件S3与接地节点之间连接的EL元件1。电源节点上被供给电源电压VCC。

在数据线DL1O和DL1E上设有写入电流切换开关SW。该写入电流切换开关SW上并联连接写入恒流源IWP和黑数据写入开关SBP。写入恒流源IWP在数据像素信号写入时，从经由该写入电流切换开关SW连接的数据线向行侧电源节点VN释放电流。另外，黑数据写入开关SBP在黑数据写入指示信号BWR激活时，经由写入电流切换开关SW将电源电压VCC传输给被选择的数据线。

在数据线DL1O和DL1E上分别设有预充电用开关元件SPQ1O和SPQ1E，它们分别在预充电控制信号VPO和VPE激活时成为导通状态，且分别将预充电电压VPQ传输给数据线DL1O和DL1E。

数据线DL1E与相邻行的像素PX2连接。

图32是图31所示的显示装置的预充电和数据写入动作的示图。以下，参照图32，就图31所示的对像素PX1的预充电和图像信号写入动作进行说明。

数据线DL1O被预充电至预充电电压VPQ电平。该预充电电压VPQ是比与内部节点ND1P的最小写入电流IEL1对应的电压(最小值写入电压)VDPmax低的电压电平。考虑到MOS晶体管2p的阈值电压VTP的偏差，该预充电电压VPQ设定成满足以下条件。

VPQ≤MIN(VDPmax)

即，由于最小值写入电压VDPmax按照阈值电压VTP变化，预充电电压VPQ设定到该最小值写入电压VDPmax的最小值以下的电压电平。在该状态下，像素PX1与写入恒流源IWP连接，在驱动电流时，按照写入数据，从恒流IEL1到IELn的任意电流被释放。根据该写入恒流源IWP的放电动作，像素PX1的内部节点ND1P的电位设定为与写入恒流源IWP驱动的电流IEL对应的电压电平(MOS晶体管2p与栅极和漏极互相连接以二极管模式动作，并供给其大小与放电电流对应的电流)。将预充电电压VPQ设定为最大写入电压VDPmax以下时，驱动最小写入电流IEL1的场合，用像素的晶体管2p对数据线进行充电。这时，像素的晶体管2p的电流驱动力与采用N沟道型MOS晶体管时同样，可利用与像素面积大致相同大小的晶体管，即使充分驱动最小写入电流IEL1时，也可用像素的晶体管2p在短时间内从预充电电压VPQ驱动至最小值写入电压VDPmax的电压电平。而驱动其它写入电流IEL2-IELn时，其电流值大且高速写入，数据线和内部节点ND1P放电至与电流对应的电压电平，然后驱动至预定的电压电平。从而，与写入电流值无关地，像素信号写入时按照写入恒流源IWP的驱动电流，可在短时间内将数据线的电压电平设定成与写入数据(像素信号)对应的电压电平。

写入动作完成时，开关元件S1和S2成为断开状态，接着，开关元件S3成为导通状态。电容元件3p保持写入电压，MOS晶体管2p向EL元件1供给与该写入电流对应的电流。EL元件1具有使MOS晶体管2p在饱和区域动作的电流驱动力，因而EL元件1驱动与写入电流对应的电流并发光。

由写入恒流源IWP释放最小写入电流IEL1时，预充电电压VPQ被缓慢充电，内部节点ND1P的电压电平达到最小写入电流IEL1对应的电压VDPmax。另一方面，写入电流为最大写入电流IELn时，节点ND1P的电压电平高速达到电压VDPmin。该电压VDPmin可为接地电压电平。

并且，黑数据写入开关SBP在导通时传输电源电压VCC，选择像素的内部节点ND1P的电压电平设定为电源电压VCC电平，MOS晶体管2p中栅极和源极的电位成为相同而维持截止状态。

另外，在写入前将栅极线驱动至激活状态，在有效延长写入时间的结构中对数据线DL1O和DL1E供给预充电电流时，经由MOS晶体管2p充电，且为了防止预充电电压VPQ的电压电平上升(最大到VCC-|VTP|的电平)，在对数据线供给预充电电流时，在数据线放电方向供给预充电电流。

作为电位保持存储用MOS晶体管利用该P沟道型MOS晶体管2p时，也与图15所示的动作波形同样，由像素的晶体管2p使内部节点ND1P充电至高于预充电电压VPQ的电压电平，可接近与最小值写入电流IEL1对应的电压(最小值写入电压)VDPmax对应的电压电平，可高速将内部节点ND1P设定为与最小值写入电流IEL1对应的电压电平。并且，这时，因像素的晶体管2p而充电电位过高时，可由其后的预充电电流降低内部节点ND1P的电压电平而减小与最小值写入电压VDPmax之差。因而，即使将预充电电压VPQ设定到比最小写入电流ILE1规定的内部节点电位低的电压电平，也与将N沟道型MOS晶体管用作像素的电流驱动晶体管时同样，可高速进行数据写入。

如上所述，用P沟道型MOS晶体管作为像素的电流设定用晶体管时，可利用通过延长前述用N沟道型MOS晶体管2作为像素的晶体管时的栅极选择期间来有效延长写入时间的结构，并且，作为调整该栅极选择期间的动作的实现电路，可采用利用N沟道型MOS晶体管时的控制电路的结构。

并且，该数据线可分别对像素列设置多对，利用该多对数据线时，也可实现与用N沟道型MOS晶体管作为像素晶体管时同样的动作。

如上所述，依据本发明的实施例9，像素元件中用P沟道型MOS晶体管作为存储用晶体管时，也可依次进行对数据线的预充电和写入像素信号的传输，并可高速进行数据写入。

本发明可适用于利用电致发光元件作为发光元件的显示装置，也可适用于利用有机EL元件等作为像素元件的显示装置。

以上对本发明进行了详细说明，但仅为示例，并不构成本发明的限定，应清楚本发明的精神和范围仅由权利要求限定。

Claims

1.一种显示装置，其中设有：

矩阵状排列的各自包含由本身的驱动电流设定发光状态的发光元件的多个像素；

在同一写入周期内对同一列的至少1个第一像素进行按照写入数据的写入的写入电路；以及

与对所述第一像素的写入并行地对所述第一像素同一列而不同行的像素进行预充电的预充电电路。

2.如权利要求1所述的显示装置，其特征在于：

各所述像素包含按照写入数据确定流过对应的发光元件的电流量的绝缘栅型晶体管；

各所述预充电电路具备供给一定大小的恒压的恒压源；

所述一定大小的恒压是以所述晶体管的源极电位为基准供给所述晶体管的写入数据的最小写入电压的绝对值以上的电压电平，所述最小写入电压规定流过所述发光元件的有效大小的电流量最小值。

3.如权利要求1所述的显示装置，其特征在于：

各所述像素包含按照写入数据确定流过对应的发光元件的电流量的绝缘栅型晶体管；各所述预充电电路具备，

规定供给所述晶体管的对应的发光元件的驱动电流量的有效最小值，供给以所述晶体管的源极电位为基准供给所述晶体管的供给最小值写入电压的绝对值以上大小的恒压的恒压源；以及

供给基本上与所述有效最小值相同大小的恒流的恒流源。

4.如权利要求1所述的显示装置，其特征在于还设有：

对应于各像素行配置的、且各自传输选择对应行的像素的信号的多根栅极线；以及

各自有对应于预定数量的栅极线设置的输出节点，对所述预定数量的栅极线传输同一波形的栅极线控制信号的栅极线驱动电路。

5.如权利要求4所述的显示装置，其特征在于：

各像素列上配置所述预定数量之2倍的数据线；

对于同一列中对应于所述预定数量的栅极线配置的像素进行预充电及数据写入动作中的同一动作；

一组所述预定数量的数据线用于预充电且一组剩下的预定数量的数据线用于数据写入。

6.一种显示装置，其中设有：

对应于各像素列按每列至少一对以上的比例配置的多根数据线；

对应于各像素列按每列至少一对的比例配置的各自向对应的数据线供给预充电电压的多个预充电电路；

对应于各像素列按每列至少1个的比例配置的、各自在激活时向对应列供给其大小与写入数据对应的电流的多个显示数据写入电流供给电路；以及

对应于各所述数据线配置的、各自在激活时向对应的数据线传送用以设定使选择像素的发光元件的电流驱动停止的状态的电位的黑数据写入电路。

7.如权利要求6所述的显示装置，其特征在于还设有：

对应于各像素列配置的、根据预充电指示信号向对应列的数据线供给一定大小的预充电电流的多个预充电电流供给电路。

8.如权利要求6所述的显示装置，其特征在于：

各所述像素包含根据写入数据确定流过对应的发光元件的电流量的晶体管；

所述黑数据写入电路给对应数据线传送将所述晶体管设定为截止状态的电位。

9.如权利要求6所述的显示装置，其特征在于：

各所述预充电电路具备供给一定大小的恒压的恒压源；

10.如权利要求6所述的显示装置，其特征在于：

供给基本上与所述有效最小值相同大小的恒流的恒流源。

11.如权利要求6所述的显示装置，其特征在于：所述至少一对数据线包含在对应列的两侧分散配置的数据线，成对的数据线交替与共同的写入电路及共同的预充电电路连接。

12.如权利要求6所述的显示装置，其特征在于还设有：

对应于各像素行配置的、各自传输用以选择对应行的像素的信号的多根栅极线；以及

13.如权利要求12所述的显示装置，其特征在于：

各像素列上配置所述预定数量之2倍的数据线；

对同一列中对应于所述预定数量的栅极线配置的像素进行预充电及数据写入动作中的同一动作；

一组所述预定数量的数据线用于预充电且剩下的一组预定数量的数据线用于数据写入。