JP5627694B2 - 表示装置 - Google Patents

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Description

本発明は、表示装置およびその制御方法に関し、特に電流駆動型の発光素子を用いた表示装置およびその制御方法に関する。
電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。
一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。
パッシブマトリクス型の有機ＥＬ表示装置では、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光する。それに対して、アクティブマトリクス型の有機ＥＬ表示装置は、次の走査（選択）まで有機ＥＬ素子を発光させることが可能である。そのため、走査線の数が増えてもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイでは、駆動トランジスタの特性のばらつきに起因して、同じデータ信号を与えても、各画素において有機ＥＬ素子に流れる電流が異なることに起因して輝度が異なり、輝度むらが発生するという欠点がある。
この問題に対し、例えば、特許文献１では、駆動トランジスタの特性のばらつきによる輝度ムラの補償方法として、簡単な画素回路で、画素ごとの特性バラツキを補償する方法が開示されている。
図２６は、特許文献１に記載された従来の表示装置の構成を示すブロック図である。同図に記載された表示装置５００は、画素アレイ部５０２と、これを駆動する駆動部からなる。画素アレイ部５０２は、行ごとに配置された走査線７０１〜７０ｍと、列ごとに配置された信号線６０１〜６０ｎと、両者が交差する部分に配置された行列状の発光画素５０１と、行ごとに配置された給電線８０１〜８０ｍとを備える。また、駆動部は、信号セレクタ５０３と、走査線駆動部５０４と、給電線駆動部５０５とを備える。
走査線駆動部５０４は、各走査線７０１〜７０ｍに水平周期（１Ｈ）で順次制御信号を供給して発光画素５０１を行単位で線順次走査する。給電線駆動部５０５は、この線順次走査に合わせて各給電線８０１〜８０ｍに第１電圧と第２電圧で切り換える電源電圧を供給する。信号セレクタ５０３は、この線順次走査に合わせて映像信号となる信号電圧と基準電圧とを切り換えて列状の信号線６０１〜６０ｎに供給する。
ここで、列状の信号線６０１〜６０ｎは、それぞれ、列ごとに２本配置されており、一方の信号線は奇数行の発光画素５０１に基準電圧及び信号電圧を供給し、他方の信号線は偶数行の発光画素５０１に基準電圧及び信号電圧を供給している。
図２７は、特許文献１に記載された従来の表示装置の有する発光画素の回路構成図である。なお、同図には１行目かつ１列目の発光画素５０１を記載している。この発光画素５０１に対して走査線７０１、給電線８０１及び信号線６０１が配されている。なお、信号線６０１は２本あるうちの１本が、発光画素５０１に接続されている。発光画素５０１は、スイッチングトランジスタ５１１と、駆動トランジスタ５１２と、保持容量素子５１３と、発光素子５１４とを備える。スイッチングトランジスタ５１１は、ゲートが走査線７０１に、ソース及びドレインの一方が信号線６０１に、その他方が駆動トランジスタ５１２のゲートにそれぞれ接続されている。駆動トランジスタ５１２は、ソースが発光素子５１４のアノードに、ドレインが給電線８０１にそれぞれ接続されている。発光素子５１４は、カソードが接地配線５１５に接続されている。保持容量素子５１３は、駆動トランジスタ５１２のソース及びゲートに接続されている。
上記構成において、給電線駆動部５０５は、信号線６０１が基準電圧である状態で、給電線８０１を第１電圧（高電圧）から第２電圧（低電圧）に切り換える。走査線駆動部５０４は、同じく信号線６０１が基準電圧である状態で、走査線７０１の電圧を“Ｈ”レベルにしてスイッチングトランジスタ５１１を導通させ、基準電圧を駆動トランジスタ５１２のゲートに印加するとともに、駆動トランジスタ５１２のソースをリセット電圧である第２電圧に設定する。以上の動作により、駆動トランジスタ５１２の閾値電圧Ｖｔｈの補正のための準備が完了する。続いて、給電線駆動部５０５は、信号線６０１の電圧が基準電圧から信号電圧に切り換わる前の補正期間で、給電線８０１の電圧を第２電圧から第１電圧に切り換えて、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量素子５１３に保持させる。次に、スイッチングトランジスタ５１１の電圧を“Ｈ”レベルにして信号電圧を保持容量素子５１３に保持させる。つまり、この信号電圧は、先に保持された駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧に加算されて保持容量素子５１３に書き込まれる。そして、駆動トランジスタ５１２は、第１電圧にある給電線８０１から電流の供給を受け、上記保持電圧に応じた駆動電流を発光素子５１４に流す。
上述した動作では、信号線６０１は列ごとに２本配置されていることにより、各信号線が基準電圧にある時間帯を長くしている。よって、駆動トランジスタ５１２の初期化期間及び閾値電圧Ｖｔｈに相当する電圧を保持容量素子５１３に保持するための補正期間を確保するようにしている。
図２８は、特許文献１に記載された表示装置の動作タイミングチャートである。同図には、上から順に、１ライン目の走査線７０１及び給電線８０１、２ライン目の走査線７０２及び給電線８０２、３ライン目の走査線７０３及び給電線８０３、奇数行の発光画素に割り当てられた信号線、偶数行の発光画素に割り当てられた信号線の信号波形が記載されている。走査線に印加される走査信号は、１水平期間（１Ｈ）ずつ順次１ラインごとにシフトしていく。１ライン分の走査線に印加される走査信号は、２個のパルスを含んでいる。１番目のパルスは時間幅が長く１Ｈ以上である。２番目のパルスは時間幅が狭く、１Ｈの一部である。１番目のパルスは上述した初期化期間及び閾値補正期間に対応し、２番目のパルスは信号電圧サンプリング期間及び移動度補正期間に対応している。また、給電線に供給される電源パルスも１Ｈ周期で１ラインごとにシフトしていく。これに対して、各信号線は２Ｈに１回、信号電圧が印加され、基準電圧にある時間帯を１Ｈ以上確保することが可能となる。
以上のように、特許文献１に記載された従来の表示装置では、発光画素ごとに駆動トランジスタ５１２の閾値電圧Ｖｔｈがばらついても、十分な初期化期間及び閾値補正期間が確保されることにより、発光画素ごとに当該ばらつきはキャンセルされ、画像の輝度ムラ抑止が図られるとしている。
特開２００８−１２２６３３号公報
しかしながら、特許文献１に記載された従来の表示装置は、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、初期化期間及び閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。よって、画素行ごとの初期化期間及び閾値補正タイミング及び発光タイミングを設定する必要がある。このため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。
また、特許文献１に記載された従来の表示装置は、駆動トランジスタの初期化期間及び閾値電圧Ｖｔｈの補正期間は２Ｈ未満であり、高精度の補正が要求される表示装置としては限界がある。
さらに、特許文献１に記載された従来の表示装置では、一の信号線と、他の信号線との間で配線交差が生じている。具体的には、任意の列に対応して配置された２つの信号線のうち、当該列の近くに配置された信号線と、当該列の遠くに配置された信号線と当該列に属する発光画素とを接続する配線との間で配線交差が発生している。
このとき、配線交差が発生している箇所では、一の信号線と、他の信号線との間に寄生容量が発生する。ここで、寄生容量とは、多層基板において、異なる２つの層に形成された配線間に生じる容量（以下、層間容量とも言う）である。
この寄生容量は、例えば図２６に示す表示装置では、奇数行の発光画素と当該発光画素に対応する信号線と、他の信号線との間の全てにおいて発生する。そのため、例えば画素数が２倍になれば寄生容量の合計容量も２倍になってしまう。すなわち、表示パネルが大面積化すると、寄生容量の合計容量も増大してしまう。
特許文献１記載の表示装置において、所望の信号電圧を各発光画素に供給するためには、上述した寄生容量を１水平期間ごとに充放電する必要がある。よって、特許文献１記載の表示装置では、１水平期間ごとに、非常に多くの寄生容量を充放電する必要がある。
その結果、特許文献１に記載された従来の表示装置では、消費電力が増大するという課題ある。
また、特許文献１に記載された従来の表示装置では、上述した一の信号線と他の信号線との間に生じる寄生容量により、基準電圧が変動する。すなわち、一の信号線に基準電圧が供給され、かつ、他の信号線に信号電圧が供給されている期間、つまり、一の信号線に接続された発光画素では閾値補正期間、他の信号線に接続された発光画素では書き込み期間の場合に、上述した寄生容量を介して、他の信号線の電圧変動が一の信号線に伝達する。
その結果、一の信号線では基準電圧の電圧レベルが変動するので、当該一の信号線に接続された発光画素における閾値検出の精度が劣化するという課題がある。
上記課題に鑑み、本発明は、駆動トランジスタの初期化期間及び閾値電圧を高精度に補正できる期間が確保された表示装置及びその制御方法を提供することを目的とする。加えて、駆動回路の出力負荷が低減された表示装置及びその制御方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る表示装置は、ｍ（ｍは４以上の整数）行ｎ（ｎは２以上の整数）列のマトリクス状に配置された複数の発光画素を有する表示装置であって、前記複数の発光画素のうち、前記ｍ行ｎ列のマトリクスにおけるｎ個の列の各々に対応するｍ個の発光画素毎に、該ｍ個の発光画素に対応づけて列方向に配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、前記第１電源線及び前記発光素子の他方の端子に接続され、前記信号電圧を前記信号電流に変換する電流制御部とを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が第１接続線を介して前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が第２接続線を介して前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチングトランジスタを備え、前記第1信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置され、前記第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、前記第１接続線は前記第２信号線と交差しないように配置され、前記第２接続線は前記第１信号線と交差しないように配置されており、同一の前記駆動ブロック内の全発光画素では、前記電流制御部の閾値電圧を検出する閾値検出期間及び前記電流制御部を初期化する初期化期間の少なくとも一方が共通化されており、異なる前記駆動ブロック間では、各駆動ブロック内で共通化された前記閾値検出期間及び前記初期化期間の少なくとも一方が独立しており、前記ｍ行ｎ列のマトリクスにおけるｉ（ｉは１≦ｉ≦ｎ−１の整数）番目の列においては、前記第１信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置され、前記第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、（ｉ＋１）番目の列においては、前記第１信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、前記第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置されている。
本発明の表示装置及びその制御方法によれば、駆動トランジスタの初期化期間及び閾値補正期間を駆動ブロック内で一致させることが可能となるので、当該初期化期間及び補正期間を１フレーム期間の中で大きくとることができる。よって、高精度に補正された駆動電流が発光素子に流れ、画像表示品質が向上する。また、駆動ブロック化により、上記期間における制御部の出力する信号レベルの切替え回数を減らすことができる。
さらに、２本の信号線同士の配線交差がないので、当該信号線間の層間容量が存在せず、信号線の充放電に伴う消費電力を軽減することができる。さらに、層間容量が存在しないことにより、閾値電圧検出中及び初期化期間の信号線の電位変動を抑制し、閾値の検出精度を向上させる。つまり、高精度な閾値電圧補正が実現できる。
図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。 図２Ａは、本発明の実施の形態１に係る表示装置における奇数駆動ブロックの発光画素の回路構成図である。 図２Ｂは、本発明の実施の形態１に係る表示装置における偶数駆動ブロックの発光画素の回路構成図である。 図３は、本発明の実施の形態１に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図４は、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。 図５は、本発明の実施の形態１に係る表示装置の有する発光画素の状態遷移図である。 図６は、本発明の実施の形態１に係る表示装置の動作フローチャートである。 図７は、走査線及び信号線の波形特性を説明する図である。 図８は、本発明の実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図９は、本発明の実施の形態１の変形例に係る表示装置の電気的な構成を示すブロック図である。 図１０は、本発明の実施の形態２に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図１１は、本発明の実施の形態２に係る表示装置の駆動方法の動作タイミングチャートである。 図１２は、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１３Ａは、本発明の実施の形態３に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図１３Ｂは、本発明の実施の形態３に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図１４は、本発明の実施の形態３に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図１５は、本発明の実施の形態３に係る表示装置の駆動方法の動作タイミングチャートである。 図１６は、本発明の実施の形態３に係る表示装置の有する発光画素の状態遷移図である。 図１７は、本発明の実施の形態３に係る表示装置の動作フローチャートである。 図１８Ａは、本発明の実施の形態４に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図１８Ｂは、本発明の実施の形態４に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図１９は、本発明の実施の形態４に係る表示装置の駆動方法の動作タイミングチャートである。 図２０は、本発明の実施の形態４に係る表示装置の動作フローチャートである。 図２１Ａは、本発明の実施の形態５に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図２１Ｂは、本発明の実施の形態５に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図２２は、本発明の実施の形態５に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図２３は、本発明の実施の形態５に係る表示装置の駆動方法の動作タイミングチャートである。 図２４は、本発明の実施の形態に係る表示装置の動作フローチャートである。 図２５は、本発明の画像表示装置を内蔵した薄型フラットＴＶの外観図である。 図２６は、特許文献１に記載された従来の表示装置の構成を示すブロック図である。 図２７は、特許文献１に記載された従来の表示装置の有する発光画素の回路構成図である。 図２８は、特許文献１に記載された表示装置の動作タイミングチャートである。
上記目的を達成するために、本発明の一態様に係る表示装置は、ｍ（ｍは４以上の整数）行ｎ（ｎは１以上の整数）列のマトリクス状に配置された複数の発光画素を有する表示装置であって、前記複数の発光画素のうち、前記ｍ行ｎ列のマトリクスにおけるｎ個の列の各々に対応するｍ個の発光画素毎に、該ｍ個の発光画素に対応づけて列方向に配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、前記第１電源線及び前記発光素子の他方の端子に接続され、前記信号電圧を前記信号電流に変換する電流制御部とを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が第１接続線を介して前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が第２接続線を介して前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチングトランジスタを備え、前記第1信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置され、前記第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、前記第１接続線は前記第２信号線と交差しないように配置され、前記第２接続線は前記第１信号線と交差しないように配置されており、同一の前記駆動ブロック内の全発光画素では、前記電流制御部の閾値電圧を検出する閾値検出期間及び前記電流制御部を初期化する初期化期間の少なくとも一方が共通化されており、異なる前記駆動ブロック間では、各駆動ブロック内で共通化された前記閾値検出期間及び前記初期化期間の少なくとも一方が独立している。
本態様によれば、駆動トランジスタの初期化期間及び閾値補正期間を駆動ブロック内で一致させることが可能となるので、当該初期化期間及び補正期間を１フレーム期間の中で大きくとることができる。よって、高精度に補正された駆動電流が発光素子に流れ、画像表示品質が向上する。また、駆動ブロック化により、上記期間における制御部の出力する信号レベルの切替え回数を減らすことができる。
さらに、２本の信号線同士の配線交差がないので、当該信号線間の層間容量が存在せず、信号線の充放電に伴う消費電力を軽減することができる。さらに、層間容量が存在しないことにより、閾値電圧検出中及び初期化期間の信号線の電位変動を抑制し、閾値の検出精度を向上させる。つまり、高精度な閾値電圧補正が実現できる。
また、本発明の一態様に係る表示装置は、前記ｍ行ｎ列のマトリクスにおけるｉ（ｉは１≦ｉ≦ｎ−１の整数）番目の列においては、前記第１信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置され、前記第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、（ｉ＋１）番目の列においては、前記第１信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、前記第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置されていてもよい。
本態様によれば、隣接する列の間には、２本の第１信号線又は２本の第２信号線が配置される。言い換えると、隣接する列の間には、第１信号線と第２信号線とが並んで配置されることがない。これにより、第１信号線と第２信号線との間に発生する寄生容量をさらに低減できるので、閾値電圧を検出するために電圧を供給している信号線が、信号電圧を供給している信号線の電位変動の影響を受けることを一層低減する。よって、一層高精度に閾値電圧を補正できる。
また、本発明の一態様に係る表示装置は、さらに、発光画素行ごとに配置され、前記電流制御部に接続された第１制御線を備え、前記第１制御線は、同一の前記駆動ブロック内の全発光画素では共通化されており、異なる前記駆動ブロック間では独立していてもよい。
本態様によれば、第１制御線信号のタイミングを駆動ブロック内で一致させることが可能となる。よって、発光素子に流れる駆動電流を制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、第１制御線による電流制御部の制御動作期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質を向上させることが可能となる。
また、本発明の一態様に係る表示装置は、さらに、発光画素行ごとに配置され、前記電流制御部に接続された第２制御線を備え、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第１容量素子と、一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第２容量素子と、ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記発光素子の他方の端子との間に挿入され、前記駆動トランジスタのドレイン電流のオンオフを切り換える第３スイッチングトランジスタとを備え、前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されていてもよい。
本態様によれば、電流制御部は、信号電圧を信号電流に変換する駆動トランジスタと、信号電圧に対応した電圧を保持する第１容量素子と、駆動トランジスタのゲート及びソース電位を安定化する第２容量素子と、ドレイン電流のオンオフを切り換える第３スイッチングトランジスタとで構成される。上記電流制御部の回路構成、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆの中で大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。さらに、第３スイッチングトランジスタにより、駆動トランジスタへの信号電圧印加タイミングと独立して発光素子の発光動作を制御することが可能となる。
また、本発明の一態様に係る表示装置は、前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していてもよい。
本態様によれば、第２制御線により第３スイッチングトランジスタを同一ブロック内で同時制御することにより、同一ブロック内での同時発光を実現することが可能となり、第２制御線からの信号を出力する駆動回路の負荷が低減する。
また、本発明の一態様に係る表示装置は、さらに、発光画素行ごとに配置され、前記電流制御部に接続された第２制御線を備え、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第３容量素子と、一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第４容量素子と、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記第３容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第４スイッチングトランジスタとを備え、前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されていてもよい。
本態様によれば、電流制御部は、信号電圧を信号電流に変換する駆動トランジスタと、信号電圧に対応した電圧を保持する第３容量素子と、駆動トランジスタのゲート及びソース電位を安定化する第４容量素子と、駆動トランジスタのソースと第３容量素子との導通及び非導通を切り換える第４スイッチングトランジスタとで構成される。上記電流制御部の回路構成、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆの中で大きくとることができる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。また、第４スイッチングトランジスタの配置により、第３容量素子に正確な信号電圧に対応した電圧を保持させることが可能となる。
また、本発明の一態様に係る表示装置は、前記電流制御部は、ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された第５容量素子と、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の一方の端子に接続され、ソース及びドレインの他方が参照電源線に接続された第５スイッチングトランジスタと、ゲートが前記第１制御線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第６スイッチングトランジスタとを備え、前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続され、前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続されていてもよい。
本態様によれば、電流制御部は、信号電圧を信号電流に変換する駆動トランジスタと、信号電圧に対応した電圧を保持する第５容量素子と、駆動トランジスタのゲートに参照電圧を与えるための第５スイッチングトランジスタと、駆動トランジスタのソースと第５容量素子との導通及び非導通を切り換える第６スイッチングトランジスタとで構成される。上記電流制御部の回路構成、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの初期化期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタのリセット期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆの中で大きくとることができる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。また、第６スイッチングトランジスタの配置により、第５容量素子に正確な信号電圧に対応した電圧を保持させることが可能となる。
また、本発明の一態様に係る表示装置は、前記第１電源線は、発光画素行ごとに配置され、前記電流制御部を初期化するための基準電圧よりも低い電圧である第１電圧と、前記基準電圧よりも高い電圧である第２電圧とを供給し、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ソース及びドレインの他方が前記第１電源線に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソース及びドレインの一方に接続され、少なくとも前記信号電圧あるいは前記基準電圧に対応した電圧を保持する第６容量素子とを備え、前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、前記表示装置は、さらに、同一の前記駆動ブロック内の全発光画素に対し、前記閾値検出期間及び前記初期化期間の少なくとも一方においては前記第１電圧及び前記第２電圧の供給を同じタイミングで制御し、異なる前記駆動ブロック間では、前記タイミングと異なるタイミングで前記第１電圧及び前記第２電圧の供給を制御する電圧制御部を備えてもよい。
本態様によれば、電流制御部は、信号電圧を信号電流に変換する駆動トランジスタと、信号電圧及び基準電圧に対応した電圧を保持する第６容量素子とで構成される。上記電流制御部の回路構成、駆動ブロック化された各発光画素への制御線、走査線、信号線及び電源線の配置により、駆動トランジスタの閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆの中で大きくとることができる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る表示装置は、前記発光画素は、前記信号電圧に応じて発光する有機ＥＬ（Electro Luminescence）素子であってもよい。
本態様によれば、アクティブマトリクス型の有機ＥＬ表示パネルにおいて、２本の信号線同士の配線交差がないので、当該信号線間の層間容量が存在せず、信号線の充放電に伴う消費電力を軽減することができる。さらに、層間容量が存在しないことにより、閾値電圧検出中及び初期化期間の信号線の電位変動を抑制し、閾値の検出精度を向上させる。つまり、高精度な閾値電圧補正が実現できる。また、駆動ブロック化により、初期化期間及び閾値補正期間を１フレーム期間の中で大きくとることができ、駆動回路の出力負荷及びコストの低減、ならびに実装歩留まりの向上が図られる。
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の制御方法として実現することができる。
（実施の形態１）
以下、本発明の実施の形態１について、図面を参照しながら説明する。
本実施の形態における表示装置は、ｍ（４以上の整数）行ｎ（ｎは１以上の整数）列のマトリクス状に配置された複数の発光画素を有する表示装置であって、複数の発光画素のうち、ｍ行ｎ列のマトリクスにおけるｎ個の列の各々に対応するｍ個の発光画素毎に、該ｍ個の発光画素に対応づけて列方向に配置され、発光画素の輝度を決定する信号電圧を発光画素に与える第１信号線及び第２信号線とを備え、第1信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置され、第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、第１信号線と対応する列の発光画素とを接続する第１接続線は第２信号線と交差しないように配置され、第２信号線と対応する列の発光画素とを接続する第２接続線は第１信号線と交差しないように配置されており、同一の駆動ブロック内の全発光画素では、電流制御部の閾値電圧を検出する閾値検出期間が共通化されており、異なる駆動ブロック間では、閾値検出期間が独立している。
これにより、本実施の形態における表示装置は、駆動トランジスタの閾値補正期間を駆動ブロック内で一致させることが可能となるので、補正期間を１フレーム期間の中で大きくとることができる。よって、高精度に補正された駆動電流が発光素子に流れ、画像表示品質が向上する。また、閾値補正期間における発光画素の回路を駆動する回路の負荷が低減する。
さらに、２本の信号線同士の配線交差がないので、当該信号線間の層間容量が存在せず、信号線の充放電に伴う消費電力を軽減することができる。さらに、層間容量が存在しないことにより、閾値電圧検出中及び初期化期間の信号線の電位変動を抑制し、閾値の検出精度を向上させる。つまり、高精度な閾値電圧補正が実現できる。
なお、閾値検出期間が共通化されているとは、期間及びタイミングのそれぞれが共通であることを意味し、独立しているとは、期間が重なっていないことを意味する。言い換えると、閾値検出期間が共通化されているとは、当該期間の開始時刻及び終了時刻を同一の駆動ブロック内における各発光画素において一致させることをいう。また、異なる駆動ブロック間では閾値検出期間が独立しているとは、当該期間の開始時刻及び終了時刻を異なる駆動ブロック間における各発光画素において異ならせ、かつ、異なる駆動ブロック間において当該期間を重複させないことをいう。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。なお、同図に示す、複数の発光画素１１Ａ及び１１Ｂと、複数の第１信号線１５１及び複数の第２信号線１５２との配置レイアウトは、表示パネル１０を上面から見た場合の配置を模したものである。
同図における表示装置１は、表示パネル１０と、制御回路２０とを備える。表示パネル１０は、複数の発光画素１１Ａ及び１１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
発光画素１１Ａ及び１１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素１１Ａ及び１１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素１１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素１１Ｂは偶数番目の駆動ブロックを構成する。
信号線群１２は、発光画素列ごとに配置された複数の第１信号線１５１及び第２信号線１５２からなる。ここで、各発光画素列につき２本の信号線（第１信号線１５１及び第２信号線１５２）が配置されており、奇数番目の駆動ブロックの発光画素１１Ａは第１信号線１５１に接続され、偶数番目の駆動ブロックの発光画素１１Ｂは第２信号線１５２に接続されている。
具体的には、第１信号線１５１及び第２信号線１５２は、複数の発光画素１１Ａ及び１１Ｂのうち、ｍ行ｎ列のマトリクスにおけるｎ個の列の各々に対応するｍ個の発光画素１１Ａ及び１１Ｂ毎に、該ｍ個の発光画素１１Ａ及び１１Ｂに対応づけて列方向に配置され、発光画素１１Ａ及び１１Ｂの輝度を決定する信号電圧を発光画素１１Ａ及び１１Ｂに与える。図１に示すように、第１信号線１５１は対応する列の発光画素１１Ａ及び１１Ｂの左側に配置され、第２信号線１５２は対応する列の発光画素１１Ａ及び１１Ｂの右側に配置されている。また、この２本の信号線（第１信号線１５１及び第２信号線１５２）は、さらに、発光画素１１Ａ及び１１Ｂが有する駆動トランジスタを初期化するための基準電圧を発光画素１１Ａ及び１１Ｂに与える。
なお、第１信号線１５１及び第２信号線１５２の配置はこれに限らない。例えば、第１信号線１５１は対応する列の発光画素１１Ａ及び１１Ｂの右側に配置され、第２信号線１５２は対応する列の発光画素１１Ａ及び１１Ｂの左側に配置されていてもよい。
制御線群１３は、発光画素ごとに配置された走査線及び電源線からなる。
走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、制御線群１３の各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。
信号線駆動回路１５は、信号線群１２の各信号線へ発光輝度を決定する信号電圧または駆動トランジスタの閾値電圧を検出するための基準電圧を出力することにより、発光画素の有する回路素子を駆動する。
制御回路２０は、走査／制御線駆動回路１４から出力される走査信号及び可変電圧の出力タイミング及び電圧レベルを制御する。また、制御回路２０は、信号線駆動回路１５から出力される信号電圧または基準電圧を出力するタイミングを制御する。
なお、制御回路２０、走査／制御線駆動回路１４及び信号線駆動回路１５は、各発光画素の動作を制御する制御部を構成する。
図２Ａは、本発明の実施の形態１に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図２Ｂは、本発明の実施の形態１に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂは、いずれも、有機ＥＬ（エレクトロルミネッセンス）素子１１３と、駆動トランジスタ１１４と、スイッチングトランジスタ１１５及び１１６と、静電保持容量１１７及び１１８と、第２制御線１３１と、第１制御線１３２と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。
有機ＥＬ素子１１３は、例えば、カソードが第２電源線である電源線１１２に接続されアノードが駆動トランジスタ１１４のソースに接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
駆動トランジスタ１１４は、ゲート−ソース間に信号電圧に対応した電圧が印加されることにより、当該電圧に対応したドレイン電流を変換する。そして、このドレイン電流は、駆動電流として有機ＥＬ素子１１３に供給される。駆動トランジスタ１１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が駆動トランジスタ１１４のゲートに接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素１１Ａにおいては、第１信号線１５１に接続され、当該発光画素１１Ａが有するスイッチングトランジスタ１１５は第１スイッチングトランジスタに相当する。一方、ソース及びドレインの他方は、偶数駆動ブロックの発光画素１１Ｂにおいては、第２信号線１５２に接続され、当該発光画素１１Ｂが有するスイッチングトランジスタ１１５は第２スイッチングトランジスタに相当する。
なお、スイッチングトランジスタ１１５と第１信号線１５１とを接続する配線は本発明の第１接続線に相当し、スイッチングトランジスタ１１５と第２信号線１５２とを接続する配線は本発明の第２接続線に相当する。つまり、発光画素１１Ａが有するスイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が第１接続線を介して第１信号線１５１に接続され、ソース及びドレインの他方が後述する電流制御部１００に接続され、第１信号線１５１と電流制御部１００との導通及び非導通を切り換える。一方、発光画素１１Ｂが有するスイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が第２接続線を介して第２信号線１５２に接続され、ソース及びドレインの他方が電流制御部１００に接続され、第２信号線１５２と電流制御部１００との導通及び非導通を切り換える。
ここで、第１接続線は第２信号線１５２と交差しないように配置され、第２接続線は第１信号線１５１と交差しないように配置されている。
以上の構成により、本実施の形態では、第１信号線１５１及び当該第１信号線１５１に接続された複数の第１接続線と、第２信号線１５２及び当該第２信号線１５２に接続された複数の第２接続線とは交差しない。これにより、本実施の形態に係る表示装置１では、例えば図２６の表示装置５００のように、信号線の交差により発生する寄生容量が生じない。
その結果、表示装置１において、発光画素１１Ａ及び１１Ｂを発光させるための制御を行う際、寄生容量を充放電する必要がなくなり、無駄な電力消費を抑制できる。つまり、表示装置１は、消費電力を削減できる。
スイッチングトランジスタ１１６は、ゲートが第２制御線１３１に接続され、ソース及びドレインの他方が正電源線である電源線１１０に接続された第３スイッチングトランジスタである。スイッチングトランジスタ１１６は、駆動トランジスタ１１４のドレイン電流をオンオフさせる機能を有する。
なお、スイッチングトランジスタ１１６は、そのソース及びドレインが電源線１１０と有機ＥＬ素子のアノードとの間に接続されていればよい。この配置により、駆動トランジスタ１１４のドレイン電流をオンオフさせることが可能となる。スイッチングトランジスタ１１５及び１１６は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
静電保持容量１１７は、一方の端子が駆動トランジスタ１１４のゲートに接続され、他方の端子が駆動トランジスタ１１４のソースに接続された第１容量素子である。静電保持容量１１７は、第１信号線１５１または第２信号線１５２から供給された信号電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後に、駆動トランジスタ１１４から有機ＥＬ素子１１３へ供給する信号電流を制御する機能を有する。
静電保持容量１１８は、静電保持容量１１７の他方の端子と第１制御線１３２との間に接続された第２容量素子である。静電保持容量１１８は、まず、定常状態において駆動トランジスタ１１４のソース電位を記憶し、信号電圧がスイッチングトランジスタ１１５から印加された場合でもそのソース電位の情報は静電保持容量１１７と静電保持容量１１８との間のノードに残る。なおこのタイミングでのソース電位とは駆動トランジスタ１１４の閾値電圧である。その後、上記信号電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量１１７の他方の端子の電位が確定されるので駆動トランジスタ１１４のゲート電圧が確定される。一方、駆動トランジスタ１１４のソース電位は既に定常状態であるので、静電保持容量１１８は、結果的に駆動トランジスタ１１４のソース電位を保持する機能を有する。
なお、駆動トランジスタ１１４と、スイッチングトランジスタ１１６と、静電保持容量１１７及び１１８とは、電流制御部１００を構成している。
電流制御部１００は、電源線１１０及び、有機ＥＬ素子１１３の他方の端子及び第１制御線１３２に接続され、信号電圧を信号電流に変換する。具体的には、電流制御部１００は、第１電源線である電源線１１０、有機ＥＬ素子１１３のアノード、第２制御線１３１、第１制御線１３２及びスイッチングトランジスタ１１５のソース及びドレインの一方の端子に接続されている。この構成により、電流制御部１００は、第１信号線１５１又は第２信号線１５２から供給される信号電圧を駆動トランジスタ１１４のドレイン電流である信号電流に変換する機能を有する。
第２制御線１３１は、発光画素行ごとに配置され、同一の駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。具体的には、第２制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線１３１は、駆動トランジスタ１１４のドレイン電流をオンオフするタイミングを供給する機能を有する。ここで、第２制御線１３１が同一の駆動ブロック内の全発光画素で共通化されているとは、走査／制御線駆動回路１４から出力される一の制御信号が、同一の駆動ブロック内の第２制御線１３１に同時に供給されることをいう。例えば、同一の駆動ブロック内では、走査／制御線駆動回路１４に接続された一本の制御線が、発光画素行ごとに配置された第２制御線１３１に分岐している。また、第２制御線１３１が、異なる駆動ブロック間では独立しているとは、走査／制御線駆動回路１４から出力される個別の制御信号が、複数の駆動ブロックに対して供給されることをいう。例えば、第２制御線１３１が、走査／制御線駆動回路１４に駆動ブロックごとに、個別に接続されている。
第１制御線１３２は、発光画素行ごとに配置され、同一の駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。具体的には、第１制御線１３２は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線１３２は、電圧レベルを切り換えることにより、駆動トランジスタ１１４の閾値電圧を検出する環境を整える機能を有する。
走査線１３３は、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素へ信号電圧または駆動トランジスタ１１４の閾値電圧を検出するための基準電圧を書き込むタイミングを供給する機能を有する。
第１信号線１５１及び第２信号線１５２は、信号線駆動回路１５に接続され、それぞれ、発光画素１１Ａ及び１１Ｂを含む画素列に属する各発光画素へ接続され、駆動ＴＦＴの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図２Ａ及び図２Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
次に、第２制御線１３１、第１制御線１３２、走査線１３３、第１信号線１５１及び第２信号線１５２の発光画素間における接続関係について説明する。
図３は、本発明の実施の形態１に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図３に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図３の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに共通して接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図４の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第２制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第２制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。また、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上述したように、上記駆動ブロック化により、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線１３１の本数が削減される。また、駆動トランジスタ１１４の閾値電圧Ｖｔｈを検出するＶｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
次に、本実施の形態に係る表示装置１の駆動方法について図４を用いて説明する。なお、ここでは、図２Ａ及び図２Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。
図４は、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ）及び第１制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１）及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。また、図５は、本発明の実施の形態１に係る表示装置の有する発光画素の状態遷移図である。また、図６は、本発明の実施の形態１に係る表示装置の動作フローチャートである。
まず、時刻ｔ０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ）もＬＯＷである。図５（ａ）のように、第２制御線１３１（ｋ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の一斉発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっており（図６のＳ１１）、信号線駆動回路１５は、第１信号線１５１の電圧を、信号電圧から駆動トランジスタ１１４がオフとなる基準電圧に変化させてある（図７のＳ１２）。これにより、信号電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２においてＬＯＷに変化させる（図６のＳ１３）。また、このとき、第２制御線１３１（ｋ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソースＳ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。ここで、例えば、基準電圧及び電源線１１２電位を０Ｖとし、第１制御線１３２（ｋ）のＨＩＧＨ電圧レベル（ＶｇＨ）とＬＯＷ電圧レベル（ＶｇＬ）の電位差（ＶｇＨ−ＶｇＬ）をΔＶｒｅｓｅｔ、静電保持容量１１８の静電容量値をＣ２、有機ＥＬ素子１１３の静電容量及び閾値電圧を、それぞれＣＥＬ及びＶＴ（ＥＬ）とする。このとき、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨにした瞬間、駆動トランジスタ１１４のソースＳ（Ｍ）の電位Ｖｓは、Ｃ２とＣＥＬとで分配される電圧と、ＶＴ（ＥＬ）との和とほぼ等しく、
Figure 0005627694
となる。その後、図５（ｂ）に示すように、有機ＥＬ素子１１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶＴ（ＥＬ）に漸近していく。すなわち、Ｖｓ→ＶＴ（ＥＬ）となる。
その後、時刻ｔ２において、走査／制御線駆動回路１４が第１制御線１３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 0005627694
となる。この第１制御線１３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ１１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ１１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するようにΔＶｒｅｓｅｔを設定している。つまり、静電保持容量１１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、図５（ｃ）に示すように、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
時刻ｔ３〜時刻ｔ４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる（図６のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。なお、駆動トランジスタ１１４への電圧供給を停止するステップ（図６のＳ１１）から駆動トランジスタ１１４への電流供給を停止するステップ（図６のＳ１４）までは、本発明の第１電圧保持ステップに相当する。
ところで、時刻ｔ３〜時刻ｔ４の期間、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂに接続された第２信号線１５２には信号電圧が印加されている。ここで、本実施の形態に係る表示装置１では、上述したように、第１信号線１５１及び第２信号線１５２はｎ個の列の各々に対応するｍ個の発光画素列ごとに、ｍ個の発光画素１１Ａ及び１１Ｂに対応づけて列方向に配置され、第１信号線１５１は対応する列の発光画素１１Ａ及び１１Ｂの左側に配置され、第２信号線１５２は対応する列の発光画素１１Ａ及び１１Ｂの右側に配置されている。つまり、第１信号線１５１は、対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の左側に配置され、第２信号線１５２は、対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の右側に配置されている。さらに、第１接続線は第２信号線１５２と交差しないように配置され、第２接続線は第１信号線１５１と交差しないように配置されている。これにより、表示装置１では、例えば図２６の表示装置５００のように、信号線の交差により発生する寄生容量が生じない。なお、本明細書に記載の、信号線の交差により発生する寄生容量（信号線の寄生容量）とは、第１信号線１５１と第２信号線１５２との間で発生する寄生容量と、第１接続線と第２信号線１５２との間で発生する寄生容量と、第２接続線と第１信号線１５１との間で発生する寄生容量とのうち、少なくとも１つを意味する。
よって、時刻ｔ３〜時刻ｔ４の期間、つまり発光画素１１Ａにおける閾値検出期間において、第１信号線１５１に供給されている基準電圧が、信号線の交差により発生する寄生容量を介して、第２信号線１５２に供給されている信号電圧の影響を受けることはない。言い換えると、閾値電圧を検出するための基準電圧を供給している第１信号線１５１の電位変動を抑制できる。
従って、本実施の形態に係る表示装置１は、閾値電圧の検出精度を向上できる。
具体的には、万一、基準電圧が供給されている第１信号線１５１の電位が、第２信号線に供給されている信号電圧により変動した場合、駆動トランジスタ１１４のゲート電位と閾値電圧とにより決定される駆動トランジスタ１１４のソース電位が変動する。その結果、静電保持容量１１７及び１１８の接点Mにおける電位VMが変動する。よって、静電保持容量１１７及び１１８は、正確な閾値電圧を保持することができない。
これに対し、本実施の形態に係る表示装置１では、信号線の交差により発生する寄生容量を低減することにより、閾値検出期間における基準電圧の変動を抑制できる。よって、静電保持容量１１７及び１１８に、正確な閾値電圧を保持させることができる。つまり、閾値電圧の検出精度が向上する。
次に、時刻ｔ５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ０〜時刻ｔ５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ５〜時刻ｔ７の期間において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の電圧を基準電圧から信号電圧Ｖｄａｔａに変化させる（図６のＳ１５）。
これにより、図６（ｄ）に示すように、駆動トランジスタ１１４のゲートに信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７及び１１８の接点Ｍにおける電位ＶＭ（＝Ｖｓ）は、信号電圧の変化量ΔＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 0005627694

となる。
つまり、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと上記式３で規定された電位との差分であり、
Figure 0005627694
となる。つまり、静電保持容量１１７には、この信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
なお、第１信号線１５１の信号電圧を電流制御部１００に印加するステップ（図６のＳ１５）は、本発明の第１輝度保持ステップに相当する。
以上、時刻ｔ５〜時刻ｔ７の期間では、補正された信号電圧の書き込みが、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ７以降において、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図７のＳ１６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、ｋ番目の駆動ブロック内の全発光画素１１Ａでは、同時に発光が開始される。
以上、時刻ｔ７以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において同時に実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 0005627694
と表される。ここで、βは移動度に関する特性パラメータである。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。また、有機ＥＬ素子１１３の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ１１４の駆動電流のオンオフの制御を駆動ブロック内で同期でき、また、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２及び第２制御線１３１を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値補正期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。さらに、信号線１５１及び当該信号線に接続された複数の第１接続線と、第２信号線１５２及び当該第２信号線１５２に接続された複数の第２接続線とは交差しない。これにより、本実施の形態に係る表示装置１では、信号線の交差による寄生容量が生じない。その結果、信号線駆動回路１５は、第１信号線１５１及び第２信号線１５２に基準電圧及び信号電圧を供給する際、寄生容量を充電する必要がなくなり、無駄な電力消費を生じない。つまり表示装置１は、消費電力を削減できる。
一方、上述した、駆動回路の出力負荷の小さい駆動方法は、特許文献１に記載された従来の表示装置５００では実現困難である。図２７に記載された画素回路図においても、駆動トランジスタ５１２の閾値電圧Ｖｔｈを補償しているが、当該閾値電圧に相当する電圧が保持容量５１３に保持された後、駆動トランジスタ５１２のソース電位は変動し確定しない。このため、表示装置５００では、閾値電圧Ｖｔｈを保持した後、続いて信号電圧が加算された加算電圧の書き込みを即座に実行しなければならない。また、上記加算電圧もソース電位の変動の影響を受けるため、続いて発光動作を即座に実行しなければならない。つまり、従来の表示装置５００では、発光画素行ごとに、上述した閾値電圧補正、信号電圧書き込み及び発光を実行しなければならず、図２７に記載された発光画素５０１では駆動ブロック化はできない。
これに対し、本発明の表示装置１の有する発光画素１１Ａ及び１１Ｂは、前述したように、駆動トランジスタ１１４のドレインにスイッチングトランジスタ１１６が付加されている。これにより、駆動トランジスタ１１４のゲート及びソース電位が安定化されるので、閾値電圧補正による電圧の書き込みから信号電圧の加算書き込みまでの時間、または、当該加算書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値補正期間及び発光期間を一致させることが可能となる。
ここで、特許文献１に記載された、２本の信号線を用いた従来の表示装置と、本発明の駆動ブロック化された表示装置とで、閾値検出期間により規定される発光デューティの比較を行う。
図７は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の１水平期間ｔ１Ｈにおける閾値電圧Ｖｔｈの検出期間は、走査線がオン状態の期間であるＰＷＳに相当する。また、信号線においては、１水平期間ｔ１Ｈは、信号電圧を供給する期間であるＰＷＤと、基準電圧を供給する期間であるｔＤとを含む。また、ＰＷＳの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｓ）及びｔＦ（Ｓ）とし、ＰＷＤの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｄ）及びｔＦ（Ｄ）とすると、１水平期間ｔ１Ｈは以下のように表される。
Figure 0005627694
さらに、ＰＷＤ＝ｔＤと仮定すると、
Figure 0005627694
となる。式６及び式７より、
Figure 0005627694
となる。また、Ｖｔｈ検出期間は基準電圧発生期間内に開始し終了しなければならないので、Ｖｔｈ検出時間を最大で確保したとして、
Figure 0005627694
となり、式８及び式９より、
Figure 0005627694
が得られる。
上記式１０に対して、例として、走査線本数が１０８０本（＋ブランキング３０本）の垂直解像度を有し、１２０Ｈｚ駆動するパネルの発光デューティを比較する。
従来の表示装置において、２本の信号線を有する場合の１水平期間ｔ１Ｈは、１本の信号線を有する場合の２倍であるから、
ｔ１Ｈ＝｛１秒／（１２０Ｈｚ×１１１０本）｝×２＝７．５μＳ×２＝１５μＳ
となる。ここで、ｔＲ（Ｄ）＝ｔＦ（Ｄ）＝２μＳ、ｔＲ（Ｓ）＝ｔＦ（Ｓ）＝１．５μＳとし、これらを式１０に代入すると、Ｖｔｈの検出期間であるＰＷＳは、２．５μＳとなる。
ここで、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、当該Ｖｔｈ検出に必要な水平期間は、１０００μＳ／２．５μＳ＝４００水平期間、が少なくとも非発光期間として必要となる。よって、２本の信号線を用いた従来の表示装置の発光デューティは、（１１１０水平期間−４００水平期間）／１１１０水平期間＝６４％以下となる。
次に、本発明の駆動ブロック化された表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、ブロック駆動の場合には、図５Ａに記載された期間Ａ（閾値検出準備期間＋閾値検出期間）が上記１０００μＳに相当する。この場合、１フレームの非発光期間は、上記期間Ａと書き込み期間とを含むことから、少なくとも１０００μＳ×２＝２０００μＳとなる。よって、本発明の駆動ブロック化された表示装置の発光デューティは、（１フレーム時間−２０００μＳ）／１フレーム時間であり、１フレーム時間として（１秒／１２０Ｈｚ）を代入して、７６％以下となる。
以上の比較結果より、２本の信号線を用いた従来の表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じ閾値検出期間を設置したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
逆に言えば、２本の信号線を用いた従来の表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る表示装置１の駆動方法について説明する。
一方、時刻ｔ８では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
まず、時刻ｔ８の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ＋１）及び第２制御線１３１（ｋ＋１）もＬＯＷである。第２制御線１３１（ｋ＋１）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の一斉発光が終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が開始する。
まず、時刻ｔ８において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３１（ｋ＋１）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっており（図７のＳ２１）、信号線駆動回路１５は、第２信号線１５２の電圧は信号電圧から基準電圧に変化させてある（図６のＳ２２）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ９において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ１０においてＬＯＷに変化させる（図６のＳ２３）。また、このとき、第２制御線１３１（ｋ＋１）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソースＳ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。これにより、電流制御部１００の静電保持容量１１７に蓄えられる電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ１１において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子へと流す。このとき、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
時刻ｔ１１〜時刻ｔ１２の期間、発光画素１１Ｂの回路は定常状態となり、静電保持容量１１７および１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、この期間が長いほど、静電保持容量１１７および１１８に保持される閾値電圧Ｖｔｈの検出精度が向上する。よって、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ１２において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする（図６のＳ２４）。これにより、駆動トランジスタ１１４はオフ状態となる。このとき、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ｂの有する静電保持容量１１７には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。なお、駆動トランジスタ１１４への電圧供給を停止するステップ（図６のＳ２１）から駆動トランジスタ１１４への電流供給を停止するステップ（図６のＳ２４）までは、本発明の第２電圧保持ステップに相当する。
次に、時刻ｔ１３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。
以上、時刻ｔ１１〜時刻ｔ１２の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ１３以降において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とすることを開始する。また、この時、信号線駆動回路１５は、第２信号線１５２の電圧を基準電圧から信号電圧に変化させる（図６のＳ２５）。これにより、駆動トランジスタ１１４のゲートに信号電圧が印加される。このとき、静電保持容量１１７には、この信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
以上、時刻ｔ１３以降の期間では、補正された信号電圧の書き込みが、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ１５以降において、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図８のＳ２６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、（ｋ＋１）番目の駆動ブロック内の全発光画素１１Ｂでは、一斉に発光が開始される。
以上、時刻ｔ１５以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図８は、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値補正期間及び信号電圧の書き込み期間を含む。
本発明の実施の形態１に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。
以上、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。また、さらに、発光期間及びそのタイミングも同一駆動ブロック内で一致させることが可能となる。よって、各スイッチングトランジスタの導通及び非導通を制御する信号や電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。これに対し、発光画素行ごとに異なるタイミングで閾値補正期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
また、本実施の形態に係る表示装置１は、複数の発光画素１１Ａ及び１１Ｂのうち、ｍ行ｎ列のマトリクスにおけるｎ個の列の各々に対応するｍ個の発光画素１１Ａ及び１１Ｂ毎に、該ｍ個の発光画素１１Ａ及び１１Ｂに対応づけて列方向に配置され、発光画素１１Ａ及び１１Ｂの輝度を決定する信号電圧を発光画素１１Ａ及び１１Ｂに与える、第１信号線１５１及び第２信号線１５２を備える。具体的には、第１信号線１５１は対応する列の左側に配置され、第２信号線１５２は対応する列の右側に配置されている。つまり、第１信号線１５１は対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の左側に配置され、第２信号線１５２は対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の右側に配置されている。また、この２本の信号線（第１信号線１５１及び第２信号線１５２）は、さらに、発光画素１１Ａ及び１１Ｂが有する駆動トランジスタを初期化するための基準電圧を発光画素１１Ａ及び１１Ｂに与える。また、第１信号線１５１は複数の第２接続線と交差しないように配置され、第２信号線１５２は複数の第１接続線と交差しないように配置されている。
これにより、本実施の形態に係る表示装置１では、例えば図２６の表示装置５００のように、信号線の交差により発生する寄生容量が生じない。
その結果、表示装置１において、発光画素１１Ａ及び１１Ｂを発光させるための制御を行う際、寄生容量を充放電する必要がなくなり、無駄な電力消費を抑制できる。つまり、表示装置１は、消費電力を削減できる。さらに、閾値検出期間における基準電圧の変動を抑制できるので、静電保持容量１１７及び１１８に、正確な閾値電圧を保持させることができる。つまり、閾値電圧の検出精度が向上する。
また、駆動ブロック化により、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線、また、当該駆動電流のソース以降の電流経路を制御する第１制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
例えば、特許文献１に記載された従来の表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
これに対し、本発明の実施の形態１に係る表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに２本の制御線が出力される。よって、表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋２Ｎ）本となる。
大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る表示装置１の制御線本数は、従来の表示装置５００の制御線本数に比べ、約１／２に削減することができる。
（実施の形態１の変形例）
実施の形態１の変形例に係る表示装置は、実施の形態１に係る表示装置１と比較して、各発光画素の回路構成は同様であるが、第１信号線１５１と第２信号線１５２との配置が異なる。具体的には、ｍ行ｎ列のマトリクス状に配置された発光画素１１Ａ及び１１Ｂにおけるｉ（ｉは１≦ｉ≦ｎ−１の整数）番目の列においては、第１信号線１５１は、対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の左側および右側の一方に配置され、第２信号線１５２は、対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の左側および右側の他方に配置され、（ｉ＋１）番目の列においては、第１信号線１５１は、対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の左側および右側の他方に配置され、第２信号線は、対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の左側および右側の一方に配置されている点が異なる。
以下、本発明の実施の形態１の変形例について、実施の形態１に係る表示装置１と同じ点は説明を省略し、異なる点のみ図面を参照しながら説明する。
図９は、本発明の実施の形態１の変形例に係る表示装置の電気的な構成を示すブロック図である。なお、同図に示す、複数の発光画素１１Ａ及び１１Ｂと、複数の第１信号線１５１及び複数の第２信号線１５２との配置レイアウトは、表示パネル１０を上面から見た場合の配置を模したものである。
同図に記載された表示装置は、上述したように、実施の形態１に係る表示装置１と比較して、ｍ行ｎ列のマトリクス状に配置された発光画素１１Ａ及び１１Ｂにおけるｉ（１≦ｉ≦ｎ−１の整数）番目の列においては、第１信号線１５１は、対応する列の発光画素１１Ａが具備するスイッチングトランジスタ１１５の左側および右側の一方に配置され、第２信号線１５２は、対応する列の発光画素１１Ｂが具備するスイッチングトランジスタ１１５の左側および右側の他方に配置され、（ｉ＋１）番目の列においては、第１信号線１５１は、対応する列の発光画素１１Ａが具備するスイッチングトランジスタ１１５の左側および右側の他方に配置され、第２信号線１５２は、対応する列の発光画素１１Ｂが具備するスイッチングトランジスタ１１５の左側および右側の一方に配置されている。例えば、本変形例においては、ｉ番目の列とは奇数列の全てに対応し、（ｉ＋１）番目の列とは偶数列の全てに対応する。
言い換えると、隣接する列の間には、第１信号線１５１と第２信号線１５２とが並んで配置されることがない。これにより、第１信号線１５１と第２信号線１５２との間に発生する寄生容量をさらに低減できるので、閾値電圧を検出するために電圧を供給している信号線が、信号電圧を供給している信号線の電位変動の影響を受けることを一層低減する。
よって、本変形例に係る表示装置は、実施の形態１に係る表示装置１と比較して、一層高精度に閾値電圧を補正できる。
つまり、隣接する列の間に配置される２本の信号線（２本の第１信号線又は２本の第２信号線）は、同じタイミング及び期間に、信号電圧及び基準電圧が供給されるので、上述したような、閾値電圧を検出するために電圧を供給している信号線が、信号電圧を供給している信号線の電位変動の影響を受けることを一層低減する。
（実施の形態２）
以下、本発明の実施の形態２について、図面を参照しながら説明する。
図１０は、本発明の実施の形態２に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
同図に記載された表示装置は、実施の形態１に係る表示装置１と比較して、各発光画素の回路構成は同様であるが、第２制御線１３１が駆動ブロックごとに共通化されておらず、発光画素行ごとに図示されていない走査／制御線駆動回路１４に接続されている点のみが異なる。以下、実施の形態２に係る表示装置１と同じ点は説明を省略し、異なる点のみ説明する。
図１０の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに個別に接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図１０の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上述したように、駆動ブロック化を行うことにより、Ｖｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の負荷が低減する。
次に、本実施の形態に係る表示装置の駆動方法について図１１を用いて説明する。
図１１は、本発明の実施の形態２に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ、１）及び１３１（ｋ、ｍ）、及び第１制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１、１）及び１３１（ｋ＋１、ｍ）、及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。
本実施の形態に係る駆動方法は、図４に記載された実施の形態１に係る駆動方法と比較して、駆動ブロック内での発光期間を一致させず、発光画素行ごとに信号電圧の書き込み期間と発光期間を設定している点のみが異なる。
まず、時刻ｔ２０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）もＬＯＷである。図５（ａ）のように、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の画素行ごとの発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ２０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。なお、この時、既に第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオフ状態となっており（図６のＳ１１）。また、この時、信号線駆動回路１５は、第１信号線１５１の電圧を信号電圧から基準電圧に変化させている（図６のＳ１２）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ２１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２２においてＬＯＷに変化させる（図６のＳ１３）。なお、この時、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソースＳ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。このとき、時刻ｔ２２において、駆動トランジスタ１１４のソースＳ（Ｍ）の電位Ｖｓは、実施の形態１で記載した式２で規定される。これにより、電流制御部１００の静電保持容量１１７に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差としている。このようにして、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ２３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
そして、時刻ｔ２３〜時刻ｔ２４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７および１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７および１１８に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
ところで、時刻ｔ２３〜時刻ｔ２４の期間、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂに接続された第２信号線１５２には信号電圧が印加されている。ここで、第１信号線１５１及び第２信号線１５２はｎ個の列の各々に対応するｍ個の発光画素列ごとに、ｍ個の発光画素１１Ａ及び１１Ｂに対応づけて列方向に配置され、第１信号線１５１は対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の左側に配置され、第２信号線１５２は対応する列の発光画素１１Ａ及び１１Ｂが具備するスイッチングトランジスタ１１５の右側に配置されている。さらに、第１接続線は第２信号線１５２と交差しないように配置され、第２接続線は第１信号線１５１と交差しないように配置されている。
これにより、本実施の形態に係る表示装置は、実施の形態１に係る表示装置１と同様に、信号線の交差により発生する寄生容量が生じない。
よって、時刻ｔ２３〜時刻ｔ２４の期間、つまり発光画素１１Ａにおける閾値検出期間において、第１信号線１５１に供給されている基準電圧が、信号線の交差により発生する寄生容量を介して、第２信号線１５２に供給されている信号電圧の影響を受けることはない。言い換えると、閾値電圧を検出するための基準電圧を供給している第１信号線１５１の電位変動を抑制できる。
従って、本実施の形態に係る表示装置は、実施の形態１に係る表示装置１と同様に、閾値電圧の検出精度を向上できる。
次に、時刻ｔ２４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨからＬＯＷに変化させる（図６のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ２５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ２０〜時刻ｔ２５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ２５以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の電圧を基準電圧から信号電圧Ｖｄａｔａに変化させる（図６のＳ１５）。これにより、駆動トランジスタ１１４のゲートに信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと実施の形態１で記載した式３で規定された電位との差分となり、式４の関係で規定される。つまり、静電保持容量１１７には、この信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）の電圧レベルが上記ＬＯＷ→ＨＩＧＨ→ＬＯＷと変化した後、つづいて第２制御線１３１（ｋ、１）の電圧レベルをＬＯＷからＨＩＧＨへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。
以上、時刻ｔ２５以降では、補正された信号電圧の書き込み及び発光が、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上、時刻ｔ２６以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において発光画素行ごとに実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、実施の形態１で記載した式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、式５で規定される。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値補正期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。
なお、時刻ｔ２８〜時刻ｔ３５における（ｋ＋１）番目の駆動ブロックの動作は、上述したｋ番目の駆動ブロックの動作と同様のため説明を省略する。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図１２は、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値補正期間を含む。
本発明の実施の形態２に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態２においても、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
また、実施の形態２においても、信号線の交差により発生する寄生容量が生じないので、実施の形態１と同様に、無駄な電力消費を抑制できると共に、高精度な閾値電圧補正を実現できる。
（実施の形態３）
以下、本発明の実施の形態について、図面を参照しながら説明する。
本実施の形態に係る表示装置の電気的な構成は、発光画素の回路構成を除き、図１に記載された構成と同様である。つまり、本実施の形態に係る表示装置は、表示パネル１０と、タイミング制御回路２０とを備える。表示パネル１０は、後述する複数の発光画素２１Ａ及び２１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
以下、実施の形態１及び２と重複する構成については、説明を省略し、発光画素２１Ａ及び２１Ｂに関連する構成のみ説明を行う。
発光画素２１Ａ及び２１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素２１Ａ及び２１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素２１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素２１Ｂは偶数番目の駆動ブロックを構成する。
図１３Ａは、本発明の実施の形態３に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図１３Ｂは、本発明の実施の形態３に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図１３Ａ及び図１３Ｂに記載された画素回路は、実施の形態１における図２Ａ及び図２Ｂに記載された画素回路と比較して、スイッチングトランジスタ１１６の代わりに、スイッチングトランジスタ２１６が付加されている点が異なる。同様に、電流制御部２００は、実施の形態１における電流制御部１００とは、スイッチングトランジスタ１１６の代わりに、スイッチングトランジスタ２１６が付加されている点で構成が異なる。以下、図２Ａ及び図２Ｂに記載された表示装置の構成と重複する点は説明を省略する。
図１３Ａ及び図１３Ｂにおいて、有機ＥＬ素子２１３は、例えば、カソードが負電源線である電源線１１２に接続されアノードが駆動トランジスタ２１４のソースに接続された発光素子であり、駆動トランジスタ２１４の駆動電流が流れることにより発光する。
スイッチングトランジスタ２１６は、本発明の第４スイッチングトランジスタに相当し、ゲートが第２制御線２３１に接続され、ソース及びドレインの一方が静電保持容量２１７の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ２１４のソースに接続されている。スイッチングトランジスタ２１６は、信号線からの信号電圧書き込み期間においてはオフ状態となることにより、静電保持容量２１７に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、閾値検出期間及び発光期間においてはオン状態となることにより、駆動トランジスタ２１４のソースを静電保持容量２１７及び２１８に接続し、正確に静電保持容量２１７に閾値電圧と信号電圧に対応した電荷を保持させ、駆動トランジスタ２１４が静電保持容量２１７に保持された電圧を反映した駆動電流を発光素子に供給させる機能を有する。なお、静電保持容量２１７は本発明の第３容量素子に相当し、静電保持容量２１８は本発明の第４容量素子に相当する。
第２制御線２３１は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線２３１は、駆動トランジスタ２１４のソースと静電保持容量２１７及び静電保持容量２１８間のノードとを導通または非導通とする状態を発生する機能を有する。
第１制御線２３２は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線２３２は、電圧レベルを切り換えることにより、駆動トランジスタ２１４の閾値電圧を検出する環境を整える機能を有する。
次に、第２制御線２３１、第１制御線２３２、走査線２３３、第１信号線２５１及び第２信号線２５２の発光画素間における接続関係について説明する。
図１４は、本発明の実施の形態３に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図１４に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図１４の上段に記載されたｋ番目の駆動ブロックでは、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素２１Ａの有するスイッチングトランジスタ２１６のゲートに個別に接続されている。また、第１制御線２３２（ｋ）が当該駆動ブロック内の全発光画素２１Ａの有する静電保持容量２１８に共通して接続されている。一方、走査線２３３（ｋ、１）〜走査線２３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。
また、図１４の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線２３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線２３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線２５１が当該駆動ブロック内の全発光画素２１Ａの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線２５２が当該駆動ブロック内の全発光画素２１Ｂの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続されている。なお、発光画素２１Ａの有するスイッチングトランジスタ２１５は本発明の第１スイッチングトランジスタに相当し、発光画素２１Ｂの有するスイッチングトランジスタ２１５は本発明の第２スイッチングトランジスタに相当する。
上述したように、駆動ブロック化を行うことにより、Ｖｔｈ検出回路を制御する第１制御線２３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の回路規模が低減する。またＶｔｈの検出時間を長く確保することができ、Ｖｔｈの検出精度が高くなり、結果表示品位が向上する。
次に、本実施の形態に係る表示装置の駆動方法について図１５を用いて説明する。なお、ここでは、図１３Ａ及び図１３Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。
図１５は、本発明の実施の形態３に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線２３３（ｋ、１）、２３３（ｋ、２）及び２３３（ｋ、ｍ）、第２制御線２３１（ｋ、１）、２３１（ｋ、２）及び２３１（ｋ、ｍ）、第１制御線２３２（ｋ）及び第１信号線２５１に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線２３３（ｋ＋１、１）、２３３（ｋ＋１、２）及び２３３（ｋ＋１、ｍ）、第２制御線２３１（ｋ＋１、１）、２３１（ｋ＋１、２）及び２３１（ｋ＋１、ｍ）、第１制御線２３２（ｋ＋１）及び第２信号線２５２に発生する電圧の波形図が示されている。
また、図１６は、本発明の実施の形態３に係る表示装置の有する発光画素の状態遷移図である。また、図１７は、本発明の実施の形態３に係る表示装置の動作フローチャートである。
まず、時刻ｔ４０において、走査線２３３（ｋ、１）の電圧レベルをＨＩＧＨに変化させ、第１信号線２５１から基準電圧を、駆動トランジスタ２１４のゲートに印加する（図１７のＳ３１）。
このとき、図１６（ａ）に示すように、基準電圧は、例えば０Ｖである。また、時刻ｔ４０の直前においては発光モードであったので、この定常状態における駆動トランジスタ２１４のソース電位Ｖｓを、ＶＥＬとする。これと、第２制御線２３１（ｋ、１）の電圧レベルがＨＩＧＨ状態によりスイッチングトランジスタ２１６が導通状態であることから、Ｖｇｓ＝−ＶＥＬ＜ＶＴ（ＴＦＴ）となり、駆動トランジスタ２１４はオフ状態へと変化する。
その後、時刻ｔ４１において、走査線２３３（ｋ、１）の電圧レベルをＬＯＷに変化させ、以下、ｋブロック内において第１信号線２５１を基準電圧に維持したまま、走査線２３３の電圧レベルを、画素行順にＬＯＷ→ＨＩＧＨ→ＬＯＷとすることにより、有機ＥＬ素子２１３は画素行順に消光する。つまり、ｋブロックにおける発光画素の発光が画素行順に終了する。同時に、ｋブロックにおける非発光期間が画素行順に開始する。
次に、時刻ｔ４２において、走査／制御線駆動回路１４は、第１制御線２３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ＬＯＷに変化させる（図１７のＳ３２）。また、このとき、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルはＨＩＧＨに維持されている。ここで、スイッチングトランジスタ２１５がオフ状態で、第１制御線２３２（ｋ）をΔＶｒｅｓｅｔ（＞０）だけ変化させ、静電保持容量２１８の静電容量値をＣ２、有機ＥＬ素子２１３の静電容量及び閾値電圧を、それぞれＣＥＬ及びＶＴ（ＥＬ）とする。このとき、第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨにした瞬間、駆動トランジスタ２１４のソースＳ（Ｍ）の電位Ｖｓは、Ｃ２とＣＥＬとで分配される電圧と、ＶＴ（ＥＬ）との和となり、
Figure 0005627694
 となる。その後、図１６（ｂ）に示すように、有機ＥＬ素子２１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶＴ（ＥＬ）に漸近していく。
次に、時刻ｔ４３において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨに変化させる。
続いて、走査／制御線駆動回路１４が第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 0005627694
 となる。この第１制御線２３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ２１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ２１４の閾値電圧Ｖｔｈよりも大きな電圧を発生させている。つまり、静電保持容量２１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。これと同時に、図１６（ｃ）に示すように、駆動トランジスタ２１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量２１７、２１８及び有機ＥＬ素子２１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量２１７、２１８には駆動トランジスタ２１４のＶｔｈが記録される。なお、このとき、有機ＥＬ素子２１３へ流れる電流は、アノード電極電位が−Ｖｔｈよりも低電位であり、カソード電位が０Ｖであるので有機ＥＬ素子２１３は逆バイアス状態となっているため、有機ＥＬ素子２１３を発光させるための電流とはならない。
時刻ｔ４３〜時刻ｔ４４の期間、発光画素２１Ａの回路は定常状態となり、静電保持容量２１７および２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量２１７および２１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量２１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４４において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、一斉にＨＩＧＨからＬＯＷに変化させる（図１７のＳ３３）。これにより、静電保持容量２１７、２１８への駆動トランジスタ２１４のＶｔｈの記録が完了する。このとき、ｋ番目の駆動ブロックの全発光画素２１Ａの有する静電保持容量２１７及び２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。なお、時刻ｔ４４の直前において、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）も一斉にＬＯＷレベルとされており、スイッチングトランジスタ２１６はオフ状態となっている。これによりＶｔｈ検出後の駆動トランジスタ２１４のリーク電流が静電保持容量２１７、２１８へ流れ込み、静電保持容量２１７、２１８に記録された駆動トランジスタ２１４の閾値電圧Ｖｔｈの値がずれることを抑制している。
以上、時刻ｔ４３〜時刻ｔ４４の期間では、駆動トランジスタ２１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
ところで、時刻ｔ４３〜時刻ｔ４４の期間、（ｋ＋１）番目の駆動ブロックに属する発光画素２１Ｂに接続された第２信号線２５２には信号電圧が印加されている。ここで、第１信号線２５１及び第２信号線２５２はｎ個の列の各々に対応するｍ個の発光画素列ごとに、ｍ個の発光画素２１Ａ及び２１Ｂに対応づけて列方向に配置され、第１信号線２５１は対応する列の発光画素２１Ａ及び２１Ｂが具備するスイッチングトランジスタ２１５の左側に配置され、第２信号線２５２は対応する列の発光画素２１Ａ及び２１Ｂが具備するスイッチングトランジスタ２１５の右側に配置されている。さらに、第１接続線は第２信号線２５２と交差しないように配置され、第２接続線は第１信号線２５１と交差しないように配置されている。
これにより、本実施の形態に係る表示装置は、実施の形態１に係る表示装置１と同様に、信号線の交差により発生する寄生容量が生じない。
よって、時刻ｔ４３〜時刻ｔ４４の期間、つまり発光画素２１Ａにおける閾値検出期間において、第１信号線２５１に供給されている基準電圧が、信号線の交差により発生する寄生容量を介して、第２信号線２５２に供給されている信号電圧の影響を受けることはない。言い換えると、閾値電圧を検出するための基準電圧を供給している第１信号線２５１の電位変動を抑制できる。
従って、本実施の形態に係る表示装置は、実施の形態１に係る表示装置１と同様に、閾値電圧の検出精度を向上できる。
次に、時刻ｔ４４以降の期間において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ２１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線２５１の電圧を各画素の輝度値に応じた信号電圧Ｖｄａｔａに変化させる（図１７のＳ３４）。これにより、図１６（ｄ）に示すように、駆動トランジスタ２１４のゲートに信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量２１７及び２１８の接点Ｍにおける電位ＶＭは、ＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 0005627694
 となる。
つまり、静電保持容量２１７に保持される電位差ＶｇＭは、Ｖｄａｔａと上記式１３で規定された電位との差分であり、
Figure 0005627694
 となる。つまり、静電保持容量２１７には、この信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、時刻ｔ４６以降の期間において、走査／制御線駆動回路１４は、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ２１６を、発光画素行ごとに順次オン状態とする（図１７のＳ３５）。これにより、駆動トランジスタ２１４のゲート−ソース間に式１３で示された電圧が印加され、図１６（ｅ）に示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。
以上、時刻ｔ４６以降の期間では、補正された信号電圧の書き込み及び発光、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
ここで、駆動トランジスタ２１４を流れるドレイン電流ｉｄは、式４で規定されたＶｇＭから、駆動トランジスタ２１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 0005627694
 と表される。ここで、βは移動度に関する特性パラメータである。式１５から、有機ＥＬ素子２１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ２１４の閾値電圧Ｖｔｈに依存せず、さらに有機ＥＬ素子２１３の容量成分に関係しない電流となっていることが解る。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ２１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線２３２を駆動ブロック内で共通化できる。
また、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値補正期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。
なお、時刻ｔ５０〜時刻ｔ５６における（ｋ＋１）番目の駆動ブロックの動作は、上述したｋ番目の駆動ブロックの動作と同様のため説明を省略する。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
なお、本実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図は、図１２に示された状態遷移図と同様のため、説明を省略する。
以上、実施の形態３においても、スイッチングトランジスタ２１６及び静電保持容量２１８が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ２１４の閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ２１４の閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
また、実施の形態３においても、信号線の交差により発生する寄生容量が生じないので、実施の形態１と同様に、無駄な電力消費を抑制できると共に、高精度な閾値電圧補正を実現できる。
なお、第１信号線２５１基準電圧を駆動トランジスタ２１４のゲートに印加するステップ（図１７のＳ３１）から駆動トランジスタ２１４への電流供給を停止するステップ（図１７のＳ３３）までは、本発明の第１電圧保持ステップに相当する。また、第１信号線１５１の信号電圧を電流制御部２００に印加するステップ（図６のＳ３４）は、本発明の第１輝度保持ステップに相当する。また、第２信号線２５２から基準電圧を駆動トランジスタ２１４のゲートに印加するステップ（図１７のＳ４１）から駆動トランジスタ２１４への電流供給を停止するステップ（図１７のＳ４３）までは、本発明の第２電圧保持ステップに相当する。
（実施の形態４）
以下、本発明の実施の形態について、図面を参照しながら説明する。
本実施の形態に係る表示装置の電気的な構成は、発光画素の回路構成を除き、図１に記載された構成と同様である。つまり、本実施の形態に係る表示装置は、表示パネル１０と、制御回路２０とを備える。表示パネル１０は、後述する複数の発光画素３１Ａ及び３１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５と、セレクタ回路１６とを備える。
制御線群１３は、発光画素ごとに配置された走査線、制御線及び電源線からなる。
走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、制御線群１３の各制御線へ制御信号を、また、各電源線へ可変電圧を出力することにより、発光画素の有する回路素子を駆動する。
発光画素３１Ａ及び３１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素３１Ａ及び３１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素３１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素３１Ｂは偶数番目の駆動ブロックを構成する。
以下、実施の形態１〜３と重複する構成については、説明を省略し、発光画素３１Ａ及び３１Ｂに関連する構成のみ説明を行う。
図１８Ａは、本発明の実施の形態４に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図１８Ｂは、本発明の実施の形態４に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図１８Ａ及び図１８Ｂに記載された発光画素３１Ａ及び３１Ｂは、いずれも、有機ＥＬ素子３１３と、駆動トランジスタ３１４と、スイッチングトランジスタ３１５と、静電保持容量３１６及び３１７と、走査線３３３と、第１信号線３５１と、第２信号線３５２とを備える。ここで、駆動トランジスタ３１４と、静電保持容量３１６及び３１７とは、電流制御部３００を構成している。電流制御部３００は、第１信号線３５１又は第２信号線３５２から供給される信号電圧を駆動トランジスタ３１４のドレイン電流である信号電流に変換する機能を有する。図１８Ａ及び図１８Ｂに記載された画素回路は、図２Ａ及び図２Ｂに記載された画素回路と比較して、スイッチングトランジスタ１１６が配置されていない点が異なる。以下、図２Ａ及び図２Ｂに記載された表示装置の構成と重複する点は説明を省略する。
有機ＥＬ素子３１３は、例えば、カソードが第２電源線である電源線３１２に接続されアノードが駆動トランジスタ３１４のソースに接続された発光素子であり、駆動トランジスタ３１４の駆動電流が流れることにより発光する。
駆動トランジスタ３１４は、ドレインが第１電源線である電源線３１０に接続され、ゲートが静電保持容量３１６の第１電極に接続されている。駆動トランジスタ３１４は、ゲートに、信号電圧に対応した電圧が印加されることにより、当該電圧に対応したドレイン電流に変換する。そして、このドレイン電流は、駆動電流として有機ＥＬ素子３１３に供給される。駆動トランジスタ３１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
スイッチングトランジスタ３１５は、ゲートが走査線３３３に接続され、ソース及びドレインの一方が駆動トランジスタ３１４のゲートに接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素３１Ａにおいては、第１信号線３５１に接続され、偶数駆動ブロックの発光画素３１Ｂにおいては、第２信号線３５２に接続されている。なお、発光画素３１Ａが有するスイッチングトランジスタ３１５は、第１スイッチングトランジスタに相当し、発光画素３１Ｂが有するスイッチングトランジスタ３１５は、第２スイッチングトランジスタに相当する。
静電保持容量３１６は、本発明の第６容量素子に相当し、一方の端子が駆動トランジスタ３１４のゲートに接続され、他方の端子が駆動トランジスタ３１４のソースに接続されている。静電保持容量３１６は、第１信号線３５１または第２信号線３５２から供給された信号電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後に、駆動トランジスタ３１４から有機ＥＬ素子３１３へ供給する駆動電流を制御する機能を有する。
また、静電保持容量３１６は、駆動トランジスタ３１４のゲート及びスイッチングトランジスタ１１５に接続され、駆動トランジスタ３１４の閾値電圧を検出する機能を有する。
静電保持容量３１７は、静電保持容量３１６の他方の端子と参照電圧源（図１８Ａ及び図１８Ｂには参照電圧Ｖｒｅｆと記すが電源線３１２であっても良い）との間に接続された保持容量素子である。静電保持容量３１７は、まず、定常状態において駆動トランジスタ３１４のソース電位を記憶し、信号電圧がスイッチングトランジスタ１１５から印加された場合でもそのソース電位の情報は静電保持容量３１６と静電保持容量３１７との間のノードに残る。なおこのタイミングでのソース電位とは駆動トランジスタ３１４の閾値電圧である。その後、上記閾値電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量３１６の他方の端子の電位が確定されるので駆動トランジスタ３１４のゲート電圧が確定される。一方、駆動トランジスタ３１４のソース電位は既に定常状態であるので、静電保持容量３１７は、結果的に駆動トランジスタ３１４のソース電位を保持する機能を有する。
なお、静電保持容量３１７は、独立した回路素子として付加される必要はなく、有機ＥＬ素子３１３が有する寄生容量であってもよい。
電源線３１０は、駆動トランジスタ３１４のドレインに第１電圧または第２電圧を供給する。第１電圧は、第１信号線３５１及び第２信号線３５２から供給される基準電圧よりも低い電圧であり、当該電圧が駆動トランジスタ３１４のドレインに印加されることにより、前記駆動トランジスタ３１４のソース電位をリセットすることが可能となる。また、第２電圧は、上記基準電圧よりも高い電圧であり、当該電圧が駆動トランジスタ３１４のドレインに印加されることにより、静電保持容量３１６に、閾値電圧に対応した電圧を保持させ、または信号電圧に対応した駆動電流により有機ＥＬ素子３１３を発光させることが可能となる。
制御回路２０は、走査／制御線駆動回路１４及び信号線駆動回路１５とともに、各発光画素の動作を制御する制御部を構成する。なお、本実施の形態における制御回路２０は、実施の形態１〜３における制御回路２０と比較して、さらに、上記第１電圧及び第２電圧の供給タイミングを制御する。つまり、本実施の形態における制御回路２０は、本発明の電圧制御部の機能を含み、同一の駆動ブロック内の全発光画素に対し、閾値検出期間においては第１電圧及び第２電圧の供給を同じタイミングで制御し、異なる駆動ブロック間では、タイミングと異なるタイミングで第１電圧及び第２電圧の供給を制御する。
次に、本実施の形態に係る表示装置の駆動方法について図１９を用いて説明する。なお、ここでは、図１８Ａ及び図１８Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。なお、各駆動ブロックはｍ行の発光画素行から構成されているとする。
図１９は、本発明の実施の形態４に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの１行目に配置された走査線３３３（ｋ、１）、２行目に配置された走査線３３０（ｋ、２）及びｍ行目に配置された走査線３３３（ｋ、ｍ）、第１信号線３５１、ｋ番目の駆動ブロックの１行目に配置された電源線３１０（ｋ、１）、２行目に配置された電源線３１０（ｋ、２）及びｍ行目に配置された電源線３１０（ｋ、ｍ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの１行目に配置された走査線３３３（ｋ＋１、１）、２行目に配置された走査線３３３（ｋ＋１、２）及びｍ行目に配置された走査線３３３（ｋ＋１、ｍ）、第２信号線３５２、（ｋ＋１）番目の駆動ブロックの１行目に配置された電源線３１０（ｋ＋１、１）、２行目に配置された電源線３１０（ｋ＋１、２）及びｍ行目に配置された電源線３１０（ｋ＋１、ｍ）に発生する電圧の波形図が示されている。また、図２０は、本発明の実施の形態４に係る表示装置の動作フローチャートである。
まず、時刻ｔ６１までに、制御回路２０は、電源線３１０（ｋ、１）〜３１０（ｋ、ｍ）の電圧レベルを、基準電圧よりも低い第１電圧であるＬＯＷに順次設定し、駆動トランジスタ３１４のソース電位をリセットする（図２０のＳ５１）。このとき、第１電圧は、例えば、−１０Ｖであり、駆動トランジスタ３１４のソース電位は−１０Ｖにリセットされる。
次に、時刻ｔ６２において、制御回路２０は、走査線３３３（ｋ、１）〜３３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ３１５をオン状態とする（図２０のＳ５２）。また、この時、制御回路２０は、第１信号線３５１の電圧レベルを、信号電圧から基準電圧に変化させてある。
これにより、図１９に記載された時刻ｔ６２において、基準電圧がｋ番目の駆動ブロックの有する全ての駆動トランジスタ３１４のゲートに印加される。このとき、基準電圧は、例えば、０Ｖである。
次に、時刻ｔ６３において、制御回路２０は、電源線３１０（ｋ、１）〜３１０（ｋ、ｍ）の電圧レベルを、第１電圧から基準電圧よりも高い第２電圧に変化させる（図２０のＳ５３）。このとき、第２電圧は、例えば、１０Ｖである。これにより、閾値電圧の検出過程への準備が完了する。
時刻ｔ６３〜時刻ｔ６４の期間、発光画素３１Ａの回路は定常状態となり、時刻ｔ６４までに静電保持容量３１６には駆動トランジスタ３１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量３１６に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量３１６に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
ところで、時刻ｔ６３〜時刻ｔ６４の期間、（ｋ＋１）番目の駆動ブロックに属する発光画素３１Ｂに接続された第２信号線３５２には信号電圧が印加されている。ここで、第１信号線３５１及び第２信号線３５２はｎ個の列の各々に対応するｍ個の発光画素列ごとに、ｍ個の発光画素３１Ａ及び３１Ｂに対応づけて列方向に配置され、第１信号線３５１は対応する列の発光画素３１Ａ及び３１Ｂが具備するスイッチングトランジスタ３１５の左側に配置され、第２信号線３５２は対応する列の発光画素３１Ａ及び３１Ｂが具備するスイッチングトランジスタ３１５の右側に配置されている。さらに、第１接続線は第２信号線３５２と交差しないように配置され、第２接続線は第１信号線３５１と交差しないように配置されている。
これにより、本実施の形態に係る表示装置は、実施の形態１に係る表示装置１と同様に、信号線の交差により発生する寄生容量が生じない。
よって、時刻ｔ６３〜時刻ｔ６４の期間、つまり発光画素３１Ａにおける閾値検出期間において、第１信号線３５１に供給されている基準電圧が、信号線の交差により発生する寄生容量を介して、第２信号線３５２に供給されている信号電圧の影響を受けることはない。言い換えると、閾値電圧を検出するための基準電圧を供給している第１信号線３５１の電位変動を抑制できる。
従って、本実施の形態に係る表示装置は、実施の形態１に係る表示装置１と同様に、閾値電圧の検出精度を向上できる。
次に、時刻ｔ６４において、制御回路２０は、走査線３３３（ｋ、１）〜３３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ３１５をオフ状態とする（図２３のＳ５４）。これにより、駆動トランジスタ３１４への基準電圧印加が停止される。このとき、ｋ番目の駆動ブロックの全発光画素３１Ａの有する静電保持容量３１６には駆動トランジスタ３１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持され、補償されるべき駆動トランジスタ３１４の閾値電圧Ｖｔｈが確定する。
以上、時刻ｔ６１〜時刻ｔ６４の期間では、駆動トランジスタ３１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行される。
次に、時刻ｔ１５において、制御回路２０は、第１信号線３５１の電圧レベルを、基準電圧から信号電圧に変化させる。
これにより、図１９に記載された時刻ｔ６４において、信号電圧がｋ番目の駆動ブロックの有する全ての駆動トランジスタ３１４のゲートに印加される。このとき、信号電圧は、例えば、０Ｖ〜５Ｖである。
また、時刻ｔ６５〜時刻ｔ６６の期間において、制御回路２０は、走査線３３３（ｋ、１）〜３３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ３１５を、発光画素行ごとに順次オン状態とする（図２０のＳ５５）。これにより、駆動トランジスタ３１４のゲートには、信号電圧が印加される。このとき、静電保持容量３１６には、この信号電圧に応じた電圧と、先に保持された駆動トランジスタ３１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。またこれと同時に、駆動トランジスタ３１４の駆動電流が有機ＥＬ素子３１３に流れ、発光画素行順に有機ＥＬ素子３１３が発光する。
以上、時刻ｔ６５〜時刻ｔ６６の期間では、高精度に補正された信号電圧の書き込み及び発光が、ｋ番目の駆動ブロック内で発光画素行順に実行されている。
また、ｔ１６以降において、制御回路２０は、ｋ番目の駆動ブロック内の電源線３１０（ｋ、１）〜３１０（ｋ、ｍ）の電圧レベルを、発光画素行順に第２電圧から第１電圧へ変化させることにより、発光画素行順に消光させる。
以上、発光画素行を駆動ブロック化することにより、駆動トランジスタ１１３の閾値電圧を検出する期間を駆動ブロック内で一致させることが可能となり、最大で１フレーム期間を駆動ブロック数で分割した期間を閾値検出期間として割り当てることが可能となる。よって、高精度に補正された駆動電流が有機ＥＬ素子３１３に流れ、画像表示品質を向上させることが可能となる。また、制御回路２０は、閾値検出期間において駆動ブロック内で同時制御する、つまり、同一の駆動ブロックに対し同一の制御信号を出力できる。
なお、時刻ｔ７１〜時刻ｔ７６における（ｋ＋１）番目の駆動ブロックの動作は、上述したｋ番目の駆動ブロックの動作と同様のため説明を省略する。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
なお、本実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図は、図１４に示された状態遷移図と同様のため、説明を省略する。
以上、実施の形態４においても、静電保持容量３１６が配置された発光画素回路、駆動ブロック化された各発光画素への走査線、電源線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ３１４の閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ３１４の閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
また、実施の形態４においても、信号線の交差により発生する寄生容量が生じないので、実施の形態１と同様に、無駄な電力消費を抑制できると共に、高精度な閾値電圧補正を実現できる。
なお、ｋ番目の駆動ブロックにおいて、駆動トランジスタ３１４のソースと有機ＥＬ素子３１３とをリセットするステップ（図２０のＳ５１）から駆動トランジスタ３１４のゲートと第１信号線３５１とを非導通にするステップ（図２０のＳ５４）までは、本発明の第１電圧保持ステップに相当する。また、第１信号線３５１の信号電圧を静電保持容量３１６に印加するステップ（図２０のＳ５５）は、本発明の第１輝度保持ステップに相当する。また、（ｋ＋１）番目の駆動ブロックにおいて、駆動トランジスタ３１４のソースと有機ＥＬ素子３１３とをリセットするステップ（図２０のＳ６１）から駆動トランジスタ３１４のゲートと第２信号線３５２とを非導通にするステップ（図２０のＳ６４）までは、本発明の第２電圧保持ステップに相当する。
（実施の形態５）
以下、本発明の実施の形態について、図面を参照しながら説明する。
本実施の形態に係る表示装置の電気的な構成は、発光画素の回路構成を除き、図１に記載された構成と同様である。つまり、本実施の形態に係る表示装置は、表示パネル１０と、制御回路２０とを備える。表示パネル１０は、後述する複数の発光画素４１Ａ及び４１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５と、セレクタ回路１６とを備える。
また、上記実施の形態１〜４では、同一の駆動ブロック内の全発光画素では閾値検出期間が共通化され、異なるブロック間では閾値検出期間が独立している、としたが、本実施の形態では、同一の駆動ブロック内の全発光画素では、電流制御部を初期化する初期化期間が共通化されており、異なる駆動ブロック間では、初期化期間が独立している。
なお、初期化期間が共通化されているとは、期間及びタイミングのそれぞれが共通であることを意味し、独立しているとは、期間が重なっていないことを意味する。言い換えると、初期化期間が共通化されているとは、当該期間の開始時刻及び終了時刻を同一の駆動ブロック内における各発光画素において一致させることをいう。また、異なる駆動ブロック間では初期化期間が独立しているとは、当該期間の開始時刻及び終了時刻を異なる駆動ブロック間における各発光画素において異ならせ、かつ、異なる駆動ブロック間において当該期間を重複させないことをいう。
以下、実施の形態１〜３と重複する構成については、説明を省略し、発光画素４１Ａ及び４１Ｂに関連する構成のみ説明を行う。
発光画素４１Ａ及び４１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素４１Ａ及び４１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素４１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素４１Ｂは偶数番目の駆動ブロックを構成する。
以下、実施の形態１〜３と重複する構成については、説明を省略し、発光画素４１Ａ及び４１Ｂに関連する構成のみ説明を行う。
図２１Ａは、本発明の実施の形態５に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図２１Ｂは、本発明の実施の形態５に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図２１Ａ及び図２１Ｂに記載された発光画素４１Ａ及び４１Ｂは、いずれも、有機ＥＬ素子４１３と、駆動トランジスタ４１４と、スイッチングトランジスタ４１５、４１６及び４１７と、静電保持容量４１８と、制御線４３１と、走査線４３３と、第１信号線４５１と、第２信号線４５２とを備える。ここで、駆動トランジスタ４１４と、スイッチングトランジスタ４１６、４１７及び４１８と、静電保持容量４１８とは、電流制御部４００を構成している。電流制御部４００は、第１信号線４５１又は第２信号線４５２から供給される信号電圧を駆動トランジスタ４１４のドレイン電流である信号電流に変換する機能を有する。
図２１Ａ及び図２１Ｂにおいて、スイッチングトランジスタ４１６は、本発明の第５スイッチングトランジスタに相当し、ゲートが走査線４３３に接続され、ソース及びドレインの一方が駆動トランジスタ４１４のゲート及び静電保持容量４１８の一方の端子である第１電極に接続され、ソース及びドレインの他方が参照電源線４１９に接続されている。スイッチングトランジスタ４１６は、参照電源線４１９の参照電圧ＶＲＥＦを駆動トランジスタ４１４のゲートに印加するタイミングを決定する機能を有する。なお、静電保持容量４１８は本発明の第５容量素子に相当する。
スイッチングトランジスタ４１７は、本発明の第６スイッチングトランジスタに相当し、ゲートが制御線４３１に接続され、ソース及びドレインの一方が静電保持容量４１８の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ４１４のソースに接続されている。スイッチングトランジスタ４１７は、信号線からの信号電圧書き込み期間においてはオフ状態となることにより、当該期間において静電保持容量４１８から駆動トランジスタ４１４のソースへのリーク電流が発生しないので、静電保持容量４１８に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、初期化期間においてオン状態となることにより、駆動トランジスタ４１４のソースを初期化電位に設定する機能を有し、駆動トランジスタ４１４と有機ＥＬ素子４１３とを瞬時にリセット状態とすることができる。スイッチングトランジスタ４１５、４１６及び４１７は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
ここで、上記初期化期間とは、信号電圧に対応した電圧が静電保持容量４１８に書き込まれる前に、駆動トランジスタ４１４のゲート電位及びソース電位を初期化電位にリセットしておくための期間である。また、初期化期間は、実施の形態１〜４で説明した閾値検出期間の前であって閾値検出期間と連続的に、または、閾値検出期間に代わって設定される。
制御線４３１は、走査／制御線駆動回路１４に接続され、発光画素４１Ａ及び４１Ｂを含む画素行に属する各発光画素に接続されている。これにより、制御線４３１は、駆動トランジスタ４１４のソースと静電保持容量４１８の第２電極とを導通または非導通とする状態を発生する機能を有する。
第１信号線４５１及び第２信号線４５２は、信号線駆動回路１５に接続され、それぞれ、発光画素４１Ａ及び４１Ｂを含む画素列に属する各発光画素へ接続され、駆動トランジスタをリセットするための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図２１Ａ及び図２１Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、正電源線及び負電源線であり、他の発光画素にも接続されており電圧源に接続されている。また、参照電源線４１９は、他の発光画素にも接続されておりＶＲＥＦの電位の電圧源に接続されている。
次に、制御線４３１、走査線４３３、第１信号線４５１及び第２信号線４５２の発光画素間における接続関係について説明する。
図２２は、本発明の実施の形態５に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”、または、“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図２２に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図２２の上段に記載されたｋ番目の駆動ブロックでは、制御線４３１（ｋ）が当該駆動ブロック内の全発光画素４１Ａの有するスイッチングトランジスタ４１７のゲートに共通して接続されている。一方、走査線４３３（ｋ、１）〜走査線４３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。
また、図２２の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された制御線４３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された制御線４３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線４５１が当該駆動ブロック内の全ての発光画素４１Ａの有するスイッチングトランジスタ４１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線４５２が当該駆動ブロック内の全発光画素４１Ｂの有するスイッチングトランジスタ４１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、駆動トランジスタ４１４のソースと静電保持容量４１８の第２電極との接続を制御する制御線４３１の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
次に、本実施の形態に係る表示装置の駆動方法について図２３を用いて説明する。なお、ここでは、図２１Ａ及び図２１Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。
図２３は、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線４３３（ｋ、１）、４３３（ｋ、２）及び４３３（ｋ、ｍ）、第１信号線４５１及び制御線４３１（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線４３３（ｋ＋１、１）、４３３（ｋ＋１、２）及び４３３（ｋ＋１、ｍ）、第２信号線４５２及び制御線４３１（ｋ＋１）に発生する電圧の波形図が示されている。また、図２４は、本発明の実施の形態に係る表示装置の動作フローチャートである。
まず、時刻ｔ８１において、走査／制御線駆動回路１４は、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックに属する発光画素４１Ａの有するスイッチングトランジスタ４１５をオン状態とする。また、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ４１６をオン状態とする（図２４のＳ７１）。このとき、既に制御線４３１（ｋ）の電圧レベルはＨＩＧＨでありスイッチングトランジスタ４１７はオン状態となっている。また、信号線駆動回路１５は、第１信号線４５１の電圧を、信号電圧から基準電圧ＶＲ１に変化させる。これにより、駆動トランジスタ４１４のゲート及び静電保持容量４１８の第１電極には、参照電源線４１９の参照電圧ＶＲＥＦが印加され、スイッチングトランジスタ４１７の導通により、駆動トランジスタ４１４のソース及び静電保持容量４１８の第２電極には、第１信号線４５１の基準電圧ＶＲ１が印加される。つまり、駆動トランジスタ４１４のゲート電位及びソース電位が、それぞれ、ＶＲＥＦ及びＶＲ１で初期化される。上述した駆動トランジスタ１１４のゲート及びソースに、それぞれ、参照電圧ＶＲＥＦ及び基準電圧ＶＲ１を印加する動作は、第１初期化電圧印加ステップに相当する。
また、時刻ｔ８１において、有機ＥＬ素子４１３の発光を停止させるため、参照電圧ＶＲＥＦ及び基準電圧ＶＲ１は、それぞれ、式１６及び式１７で表される関係を満たすように予め設定されている。

ＶＲＥＦ−ＶＣＡＴ＜Ｖｔｈ＋Ｖｔ（ＥＬ） （式１６）
ＶＲ１−ＶＣＡＴ＜Ｖｔ（ＥＬ） （式１７）

上記式１６及び式１７を満たす数値例として、例えば、ＶＲＥＦ＝ＶＣＡＴ＝ＶＲ１＝０Ｖである。
ここで、Ｖｔｈ及びＶｔ（ＥＬ）は、それぞれ、駆動トランジスタ４１４及び有機ＥＬ素子４１３の閾値電圧であり、ＶＣＡＴは、有機ＥＬ素子４１３のカソード電圧である。上記式１６は、時刻ｔ８１において、参照電源線４１９→駆動トランジスタ４１４→有機ＥＬ素子４１３→電源線１１２という電流パスで電流が流れない条件である。一方、上記式１７は、第１信号線４５１→スイッチングトランジスタ４１５→スイッチングトランジスタ４１７→有機ＥＬ素子４１３→電源線１１２という電流パスで電流が流れない条件である。
以上、時刻ｔ８１では、ｋ番目の駆動ブロックに属する発光画素４１Ａの有する有機ＥＬ素子４１３の発光を停止し、駆動トランジスタ４１４のリセット動作を開始する。
次に、時刻ｔ８２において、走査／制御線駆動回路１４は、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、ｋ番目の駆動ブロックに属する発光画素４１Ａの有するスイッチングトランジスタ４１５をオフ状態とする（図２４のＳ７２）。また、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ４１６をオフ状態とする。これにより、時刻ｔ８１から開始された駆動トランジスタ４１４のリセット動作が終了する。時刻ｔ８２におけるスイッチングトランジスタ４１５及び４１６を非導通とする動作は、第１非導通ステップに相当する。
上述した第１初期化電圧印加ステップ及び第１非導通ステップは、本発明の第１電圧保持ステップに相当する。
なお、駆動トランジスタ４１４に印加されるゲート−ソース電圧とドレイン電流との特性は、ヒステリシスを有するため、上述した初期化期間を十分に確保して当該ゲート電位及びソース電位を精度よく初期化しておく必要がある。初期化期間が不十分のまま閾値補正または書き込み動作が実行されると、上記ヒステリシス等により発光画素ごとの閾値電圧または移動度の変動履歴が長時間残留することとなり、画像の輝度ムラが十分に抑制されず、残像などの表示劣化を抑制できない。また、この初期化期間を十分長く確保することにより、駆動トランジスタ４１４のゲート電位及びソース電位は安定し、高精度なリセット動作が実現される。
以上、時刻ｔ８１〜時刻ｔ８２の期間では、駆動トランジスタ４１４のリセット動作が、ｋ番目の駆動ブロック内において同時に実行され、ｋ番目の駆動ブロックの全ての発光画素４１Ａの有する駆動トランジスタ４１４のゲート及びソースには、安定したリセット電圧であるＶＲＥＦ及びＶＲ１が設定される。
ところで、時刻ｔ８１〜時刻ｔ８２の期間、（ｋ＋１）番目の駆動ブロックに属する発光画素４１Ｂに接続された第２信号線４５２には信号電圧が印加されている。ここで、第１信号線４５１及び第２信号線４５２はｎ個の列の各々に対応するｍ個の発光画素列ごとに、ｍ個の発光画素４１Ａ及び４１Ｂに対応づけて列方向に配置され、第１信号線４５１は対応する列の発光画素４１Ａ及び４１Ｂが具備するスイッチングトランジスタ４１５の左側に配置され、第２信号線４５２は対応する列の発光画素４１Ａ及び４１Ｂが具備するスイッチングトランジスタ４１５の右側に配置されている。さらに、第１接続線は第２信号線４５２と交差しないように配置され、第２接続線は第１信号線４５１と交差しないように配置されている。
これにより、本実施の形態に係る表示装置は、実施の形態１に係る表示装置１と同様に、信号線の交差により発生する寄生容量が生じない。
よって、時刻ｔ８１〜時刻ｔ８２の期間、つまり発光画素４１Ａにおける閾値検出期間において、第１信号線４５１に供給されている基準電圧が、信号線の交差により発生する寄生容量を介して、第２信号線４５２に供給されている信号電圧の影響を受けることはない。言い換えると、駆動トランジスタ４１４のソースに基準電圧を供給している第１信号線４５１の電位変動を抑制できる。
従って、本実施の形態に係る表示装置は、第２信号線４５２に供給されている信号電圧の影響を受けずに駆動トランジスタ４１４のゲート電位及びソース電位を安定化することにより、高精度なリセット動作を実現する。
次に、時刻ｔ８３において、走査／制御線駆動回路１４は、制御線４３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、ｋ番目の駆動ブロックに属する発光画素４１Ａの有するスイッチングトランジスタ４１７をオフ状態とする。これにより、時刻ｔ８４から開始される信号電圧の書き込み期間において、スイッチングトランジスタ４１７が非導通状態となることにより、当該期間において静電保持容量４１８から駆動トランジスタ４１４のソースへのリーク電流が発生しないので、静電保持容量４１８に正確な信号電圧に対応した電圧を保持させることが可能となる。
次に、時刻ｔ８４〜時刻ｔ８５の間に、走査／制御線駆動回路１４は、走査線４３３（ｋ、１）の電圧レベルを、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、１行目の発光画素の有するスイッチングトランジスタ４１５を、オン状態とする（図２４のＳ７３）。また、走査線４３３（ｋ、１）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ４１６をオン状態とする。また、この時、信号線駆動回路１５は、第１信号線４５１の電圧を基準電圧から信号電圧Ｖｄａｔａに変化させている。これにより、静電保持容量４１８の第２電極に信号電圧Ｖｄａｔａが印加され、駆動トランジスタ４１４のゲートには、参照電源線４１９の参照電圧ＶＲＥＦが印加される。Ｖｄａｔａの数値例として、例えば、Ｖｄａｔａ＝−５Ｖ〜０Ｖである。
なお、時刻ｔ８４〜時刻ｔ８５においては、スイッチングトランジスタ４１７が非導通となっており、駆動トランジスタ４１４のソース電位は、初期化期間での電位であるＶＲ１を維持していることから、有機ＥＬ素子４１３の順方向に発光電流は流れない。
よって、静電保持容量４１８には、両電極が高精度にリセットされた後、信号電圧Ｖｄａｔａに応じた電圧が書き込まれる。上記電圧の書き込み動作は、本発明の第１輝度保持ステップに相当する。
次に、時刻ｔ８６までの期間において、上述した時刻ｔ８４〜時刻ｔ８５の書き込み動作を、ｋ番目の駆動ブロックに属する２行目からｍ行目の発光画素について、行順次に実行する。
次に、時刻ｔ８７において、走査／制御線駆動回路１４は、制御線４３１（ｋ）の電圧レベルを、ＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックに属する発光画素４１Ａの有するスイッチングトランジスタ４１７をオン状態とする（図２４のＳ７４）。このとき、既に、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルは同時にＨＩＧＨからＬＯＷに変化しているので、スイッチングトランジスタ４１５及び４１６は非導通状態である。よって、時刻ｔ８４〜時刻ｔ８６の書き込み期間において静電保持容量４１８に保持された電圧が駆動トランジスタ４１４のゲート−ソース間電圧であるＶｇｓとなり、式１８で表される。

Ｖｇｓ＝（ＶＲＥＦ−Ｖｄａｔａ） （式１８）

ここで、Ｖｇｓは、例えば、０Ｖ〜５Ｖとなるため、駆動トランジスタ４１４はオン状態となり、ドレイン電流が有機ＥＬ素子４１３へと流れ込み、ｋ番目の駆動ブロックに属する発光画素４１Ａでは、上記式１８に規定されたＶｇｓに応じて一斉に発光する。この一斉発光動作は、第１発光ステップに相当する。
このとき、駆動トランジスタ４１４のソース電位は、有機ＥＬ素子４１３のカソード電位ＶＣＡＴからＶｔ（ＥＬ）だけ高い電位となり、式１９で表される。

ＶＳ＝Ｖｔ（ＥＬ）＋ＶＣＡＴ （式１９）

また、上記式１８で規定されるＶｇｓ及び式１９で規定されるソース電位から、駆動トランジスタ４１４のゲート電位は、式２０で表される。

ＶＧ＝（ＶＲＥＦ−Ｖｄａｔａ）＋Ｖｔ（ＥＬ）＋ＶＣＡＴ （式２０）

以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ４１４の初期化動作が同時に実行される。また、発光画素行を駆動ブロック化することにより、制御線４３１を駆動ブロック内で共通化できる。
また、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、初期化期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
上述したように、本発明の表示装置の有する発光画素４１Ａ及び４１Ｂは、駆動トランジスタ４１４のゲートと参照電源線４１９との間にスイッチングトランジスタ４１６が付加され、駆動トランジスタ４１４のソースと静電保持容量４１８の第２電極との間にスイッチングトランジスタ４１７が付加されている。これにより、駆動トランジスタ４１４のゲート及びソース電位が安定化されるので、初期化完了から信号電圧の書き込みまでの時間、及び、当該書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値補正期間及び発光期間を一致させることが可能となる。
特許文献１に記載された、２本の信号線を用いた従来の表示装置と、本発明の駆動ブロック化された表示装置とで、閾値検出期間により規定される発光デューティの比較については、実施の形態１と同様である。
再び、本実施の形態に係る表示装置１の駆動方法について説明する。
一方、ｋ番目の駆動ブロックにおける駆動トランジスタ４１４の初期化期間が完了し、書き込み期間が開始される時刻ｔ８４の直後、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ４１４のリセット動作が開始される。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、駆動トランジスタ４１４のゲート電位及びソース電位を初期化するための初期化期間を長く確保することが解る。
なお、時刻ｔ９１〜時刻ｔ９７における（ｋ＋１）番目の駆動ブロックの動作は、上述したｋ番目の駆動ブロックの動作と同様のため説明を省略する。
また、実施の形態５においても、信号線の交差により発生する寄生容量が生じないので、実施の形態１と同様に、無駄な電力消費を抑制できる。さらに、初期化期間における基準電圧ＶＲ１の変動を抑制できるので、第２信号線４５２に供給されている信号電圧の影響を受けずに駆動トランジスタ４１４のゲート電位及びソース電位を安定化することにより、高精度なリセット動作を実現する。つまり、高精度なリセット動作を実現する。
なお、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ４１４のゲート及びソースに参照電圧及び基準電圧を印加するステップ（図２４のＳ８１）と、当該参照電圧及び基準電圧の印加を停止するステップ（図２４のＳ８２）とは、本発明の第２電圧保持ステップに相当する。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
なお、本実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図は、図８に示された状態遷移図と同様のため、説明を省略する。
以上、実施の形態５において、スイッチングトランジスタ４１６及び４１７が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ４１４の初期化期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ４１４の初期化期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて初期化期間が設けられることによるものである。よって、初期化期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的な初期化期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる初期化期間は、最大Ｔｆ／Ｎとなる。これに対し、発光画素行ごとに異なるタイミングで初期化期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
また、駆動ブロック化により、駆動トランジスタ４１４のソースと静電保持容量４１８の第２電極との導通を制御する制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
例えば、特許文献１に記載された従来の表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
これに対し、本発明の実施の形態に係る表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに１本の制御線が出力される。よって、表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋Ｎ）本となる。
大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る表示装置１の制御線本数は、従来の表示装置５００の制御線本数に比べ、約１／２に削減することができる。
以上、実施の形態１〜５について説明してきたが、本発明に係る表示装置は、上述した実施の形態に限定されるものではない。実施の形態１〜５における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜５に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
なお、以上述べた実施の形態では、選択トランジスタのゲートの電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成した発光画素にも、上記実施の形態で説明した駆動ブロック化が適用でき、上述した各実施の形態と同様の効果を奏する。
例えば、実施の形態５において、図２１Ａに記載された発光画素４１Ａにおいて、駆動トランジスタ４１４、スイッチングトランジスタ４１５、４１６及び４１７をｐ型トランジスタとし、電源線１１０側を負電圧、電源線１１２を正電圧とし、有機ＥＬ素子４１３の代わりに、駆動トランジスタのドレインと電源線１１０との間に有機ＥＬ素子を、駆動トランジスタから電源線１１０の方向が順方向となるように接続する。図２１Ｂに記載された発光画素４１Ｂについても同様である。また、図２３の動作タイミングチャートにおいて、走査線の極性を反転させる。このような表示装置でも、実施の形態５と同様の効果を奏する。
例えば、上記各実施の形態では、ｋ番目の駆動ブロックは奇数番目の駆動ブロックの全てに対応し、（ｋ＋１）番目の駆動ブロックは偶数番目の駆動ブロックの全てに対応していたが、本発明はこれに限らない。例えば、３つの駆動ブロックを１組として、当該３つの駆動ブロック（例えば、（ｋ−１）番目の駆動ブロック、ｋ番目の駆動ブロック、（ｋ＋１）番目の駆動ブロック）のうち、（ｋ−１）番目の駆動ブロック及びｋ番目の駆動ブロックが上述した発光画素１１Ａの構成を有し、（ｋ＋１）番目の駆動ブロックが上述した発光画素１１Ｂの構成を有してもよい。また、表示領域の一部の発光画素のみが駆動ブロック化されていてもよい。
また、例えば、本発明に係る表示装置は、図２５に記載されたような薄型フラットＴＶに内蔵される。本発明に係る表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。
本発明の表示装置及びその制御方法は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイ及びその駆動方法として有用である。
１、５００ 表示装置
１０ 表示パネル
１１Ａ、１１Ｂ、２１Ａ、２１Ｂ、３１Ａ、３１Ｂ、４１Ａ、４１Ｂ、５０１ 発光画素
１２ 信号線群
１３ 制御線群
１４ 走査／制御線駆動回路
１５ 信号線駆動回路
１６ 閾値電圧検出部
２０ 制御回路
１００、２００、３００、４００ 電流制御部
１１０、１１２、３１０、３１２ 電源線
１１３、２１３、３１３、４１３ 有機ＥＬ素子
１１４、２１４、３１４、４１４、５１２ 駆動トランジスタ
１１５、１１６、２１５、２１６、３１５、４１５、４１６、４１７、５１１ スイッチングトランジスタ
１１７、１１８、２１７、２１８、３１６、３１７、４１８ 静電保持容量
１３１、２３１ 第２制御線
１３２、２３２ 第１制御線
１３３、２３３、３３３、４３３、７０１、７０２、７０３ 走査線
１４１、１４２、１４３、１４４、４３１ 制御線
１５１、２５１、３５１、４５１ 第１信号線
１５２、２５２、３５２、４５２ 第２信号線
４１９ 参照電源線
５０２ 画素アレイ部
５０３ 信号セレクタ
５０４ 走査線駆動部
５０５ 給電線駆動部
５１３ 保持容量素子
５１４ 発光素子
５１５ 接地配線
６０１、６０２、６０ｎ 信号線
８０１、８０２、８０３ 給電線

Claims (8)

  1. ｍ（ｍは４以上の整数）行ｎ（ｎは２以上の整数）列のマトリクス状に配置された複数の発光画素を有する表示装置であって、
    前記複数の発光画素のうち、前記ｍ行ｎ列のマトリクスにおけるｎ個の列の各々に対応するｍ個の発光画素毎に、該ｍ個の発光画素に対応づけて列方向に配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、
    第１電源線及び第２電源線と、
    発光画素行ごとに配置された走査線と
    を備え、
    前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、
    前記複数の発光画素のそれぞれは、
    一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、
    前記第１電源線及び前記発光素子の他方の端子に接続され、前記信号電圧を前記信号電流に変換する電流制御部とを備え、
    ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、
    ゲートが前記走査線に接続され、ソース及びドレインの一方が第１接続線を介して前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチングトランジスタを備え、
    （ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、
    ゲートが前記走査線に接続され、ソース及びドレインの一方が第２接続線を介して前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチングトランジスタを備え、
    前記第１信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置され、
    前記第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、
    前記第１接続線は前記第２信号線と交差しないように配置され、
    前記第２接続線は前記第１信号線と交差しないように配置されており、
    同一の前記駆動ブロック内の全発光画素では、前記電流制御部の閾値電圧を検出する閾値検出期間及び前記電流制御部を初期化する初期化期間の少なくとも一方が共通化されており、異なる前記駆動ブロック間では、各駆動ブロック内で共通化された前記閾値検出期間及び前記初期化期間の少なくとも一方が独立しており、
    前記ｍ行ｎ列のマトリクスにおけるｉ（ｉは１≦ｉ≦ｎ−１の整数）番目の列においては、
    前記第１信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置され、
    前記第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、
    （ｉ＋１）番目の列においては、
    前記第１信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の他方に配置され、
    前記第２信号線は、対応する列の発光画素が具備する前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタの左側および右側の一方に配置されている、
    表示装置。
  2. さらに、発光画素行ごとに配置され、前記電流制御部に接続された第１制御線を備え、
    前記第１制御線は、同一の前記駆動ブロック内の全発光画素では共通化されており、異なる前記駆動ブロック間では独立している
    請求項１に記載の表示装置。
  3. さらに、発光画素行ごとに配置され、前記電流制御部に接続された第２制御線を備え、
    前記電流制御部は、
    ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、
    一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第１容量素子と、
    一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第２容量素子と、
    ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記発光素子の他方の端子との間に挿入され、前記駆動トランジスタのドレイン電流のオンオフを切り換える第３スイッチングトランジスタとを備え、
    前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、
    前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されている
    請求項２に記載の表示装置。
  4. 前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している
    請求項３に記載の表示装置。
  5. さらに、発光画素行ごとに配置され、前記電流制御部に接続された第２制御線を備え、
    前記電流制御部は、
    ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、
    一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第３容量素子と、
    一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第４容量素子と、
    ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記第３容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第４スイッチングトランジスタとを備え、
    前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、
    前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されている
    請求項２に記載の表示装置。
  6. 前記電流制御部は、
    ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、
    一方の端子が前記駆動トランジスタのゲートに接続された第５容量素子と、
    ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の一方の端子に接続され、ソース及びドレインの他方が参照電源線に接続された第５スイッチングトランジスタと、
    ゲートが前記第１制御線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第６スイッチングトランジスタとを備え、
    前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続され、
    前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続されている
    請求項２に記載の表示装置。
  7. 前記第１電源線は、発光画素行ごとに配置され、前記電流制御部を初期化するための基準電圧よりも低い電圧である第１電圧と、前記基準電圧よりも高い電圧である第２電圧とを供給し、
    前記電流制御部は、
    ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ソース及びドレインの他方が前記第１電源線に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、
    一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソース及びドレインの一方に接続され、少なくとも前記信号電圧あるいは前記基準電圧に対応した電圧を保持する第６容量素子とを備え、
    前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、
    前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、
    前記表示装置は、さらに、同一の前記駆動ブロック内の全発光画素に対し、前記閾値検出期間及び前記初期化期間の少なくとも一方においては前記第１電圧及び前記第２電圧の供給を同じタイミングで制御し、異なる前記駆動ブロック間では、前記タイミングと異なるタイミングで前記第１電圧及び前記第２電圧の供給を制御する電圧制御部を備える、
    請求項１に記載の表示装置。
  8. 前記発光画素は、前記信号電圧に応じて発光する有機ＥＬ（Electro Luminescence）素子である
    請求項１〜７のいずれか１項に記載の表示装置。
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