JP5282146B2 - 表示装置及びその制御方法 - Google Patents

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Description

本発明は、表示装置及びその制御方法に関し、特に電流駆動型の発光素子を用いた表示装置及びその制御方法に関する。
電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。有機ＥＬ表示装置は、自発光する有機ＥＬ素子を用いているので、液晶表示装置では必要であったバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。例えば、複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。
一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。
パッシブマトリクス型の有機ＥＬ表示装置では、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光する。それに対して、アクティブマトリクス型の有機ＥＬ表示装置は、次の走査（選択）まで有機ＥＬ素子を発光させることが可能である。そのため、走査線の数が増えてもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイでは、駆動トランジスタの特性のばらつきに起因して、同じデータ信号を与えても、各画素において有機ＥＬ素子に流れる電流が異なることに起因して輝度が異なり、輝度むらが発生するという欠点がある。
この問題に対し、例えば、特許文献１では、駆動トランジスタの特性のばらつきによる輝度ムラの補償方法として、簡単な画素回路で、画素ごとの特性バラツキを補償する方法が開示されている。
図３２は、特許文献１に記載された従来の表示装置の構成を示すブロック図である。同図に記載された表示装置５００は、画素アレイ部５０２と、これを駆動する駆動部からなる。画素アレイ部５０２は、行ごとに配置された走査線７０１〜７０ｍと、列ごとに配置された信号線６０１〜６０ｎと、両者が交差する部分に配置された行列状の発光画素５０１と、行ごとに配置された給電線８０１〜８０ｍとを備える。また、駆動部は、信号セレクタ５０３と、走査線駆動部５０４と、給電線駆動部５０５とを備える。
走査線駆動部５０４は、各走査線７０１〜７０ｍに水平周期（１Ｈ）で順次制御信号を供給して発光画素５０１を行単位で線順次走査する。給電線駆動部５０５は、この線順次走査に合わせて各給電線８０１〜８０ｍに第１電圧と第２電圧とで切り換える電源電圧を供給する。信号セレクタ５０３は、この線順次走査に合わせて信号電圧（映像信号）と基準電圧とを切り換えて列状の信号線６０１〜６０ｎに供給する。
ここで、列状の信号線６０１〜６０ｎは、それぞれ、列ごとに２本配置されており、一方の信号線は奇数行の発光画素５０１に基準電圧及び信号電圧を供給し、他方の信号線は偶数行の発光画素５０１に基準電圧及び信号電圧を供給している。
図３３は、特許文献１に記載された従来の表示装置の有する発光画素の回路構成図である。ここで、図３３には１行目かつ１列目の発光画素５０１を記載している。また、この発光画素５０１に対して走査線７０１、給電線８０１及び信号線６０１が配されている。なお、信号線６０１は２本あるうちの１本が、発光画素５０１に接続されている。発光画素５０１は、スイッチングトランジスタ５１１と、駆動トランジスタ５１２と、保持容量素子５１３と、発光素子５１４とを備える。スイッチングトランジスタ５１１は、ゲートが走査線７０１に、ソース及びドレインの一方が信号線６０１に、その他方が駆動トランジスタ５１２のゲートにそれぞれ接続されている。駆動トランジスタ５１２は、ソースが発光素子５１４のアノードに、ドレインが給電線８０１にそれぞれ接続されている。発光素子５１４は、カソードが接地配線５１５に接続されている。保持容量素子５１３は、駆動トランジスタ５１２のソース及びゲートに接続されている。
上記構成において、給電線駆動部５０５は、信号線６０１が基準電圧である状態で、給電線８０１を第１電圧（高電圧）から第２電圧（低電圧）に切り換える。走査線駆動部５０４は、同じく信号線６０１が基準電圧である状態で、走査線７０１の電圧を“Ｈ”レベルにしてスイッチングトランジスタ５１１を導通させ、基準電圧を駆動トランジスタ５１２のゲートに印加するとともに、駆動トランジスタ５１２のソースをリセット電圧である第２電圧に設定する。以上の動作により、駆動トランジスタ５１２の閾値電圧Ｖｔｈの補正のための準備が完了する。続いて、給電線駆動部５０５は、信号線６０１の電圧が基準電圧から信号電圧に切り換わる前の補正期間で、給電線８０１の電圧を第２電圧から第１電圧に切り換えて、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量素子５１３に保持させる。次に、スイッチングトランジスタ５１１の電圧を“Ｈ”レベルにして信号電圧を保持容量素子５１３に保持させる。つまり、この信号電圧は、先に保持された駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧に加算されて保持容量素子５１３に書き込まれる。そして、駆動トランジスタ５１２は、第１電圧にある給電線８０１から電流の供給を受け、上記保持電圧に応じた駆動電流を発光素子５１４に流す。
上述した動作では、信号線６０１は列ごとに２本配置されていることにより、各信号線が基準電圧にある時間帯を長くしている。よって、駆動トランジスタ５１２の初期化期間及び閾値電圧Ｖｔｈに相当する電圧を保持容量素子５１３に保持するための補正期間を確保するようにしている。
図３４は、特許文献１に記載された表示装置の動作タイミングチャートである。同図には、上から順に、１ライン目の走査線７０１及び給電線８０１、２ライン目の走査線７０２及び給電線８０２、３ライン目の走査線７０３及び給電線８０３、奇数行の発光画素に割り当てられた信号線、偶数行の発光画素に割り当てられた信号線の信号波形が記載されている。走査線に印加される走査信号は、１水平期間（１Ｈ）ずつ順次１ラインごとにシフトしていく。１ライン分の走査線に印加される走査信号は、２個のパルスを含んでいる。１番目のパルスは時間幅が長く１Ｈ以上である。２番目のパルスは時間幅が狭く、１Ｈの一部である。１番目のパルスは上述した初期化期間及び閾値補正期間に対応し、２番目のパルスは信号電圧サンプリング期間及び移動度補正期間に対応している。また、給電線に供給される電源パルスも１Ｈ周期で１ラインごとにシフトしていく。これに対して、各信号線は２Ｈに１回、信号電圧が印加され、基準電圧にある時間帯を１Ｈ以上確保することが可能となる。
以上のように、特許文献１に記載された従来の表示装置では、発光画素ごとに駆動トランジスタ５１２の閾値電圧Ｖｔｈがばらついても、十分な初期化期間及び閾値電圧補正期間が確保されることにより、発光画素ごとに当該ばらつきはキャンセルされ、画像の輝度ムラ抑止が図られるとしている。
特開２００８−１２２６３３号公報
しかしながら、特許文献１に記載された従来の表示装置では、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、リセット期間及び閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。このように、画素行ごとの初期化期間及び閾値補正タイミング及び発光タイミングを設定する必要がある。そのため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなる。つまり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。
また、発光画素列ごとの信号線の増加に伴い、信号線駆動回路の出力本数を増加させてしまうので、駆動回路の大型化及びコストの増加をもたらし、また、実装歩留まりが低下してしまう。
また、特許文献１に記載された従来の表示装置は、駆動トランジスタの初期化期間及び閾値電圧Ｖｔｈの補正期間は２Ｈ未満であり、高精度の補正が要求される表示装置としては限界がある。
上記課題に鑑み、本発明は、駆動トランジスタの初期化期間及び閾値電圧を高精度に補正できる期間が確保され、かつ、駆動回路の出力負荷が低減された表示装置及びその制御方法を提供することを目的とする。
上記目的を達成するために、本発明の一形態に係る表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに設けられた出力線に、固定電圧と発光画素の輝度を決定する信号電圧とを選択的に出力する信号線駆動回路と、発光画素列ごとに配置され、前記固定電圧又は前記信号電圧を前記発光画素に与える第１信号線及び第２信号線と、前記出力線から出力される前記固定電圧又は前記信号電圧を、前記第１信号線及び第２信号線のいずれかに選択的に供給するために発光画素列ごとに配置されたセレクタと、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、前記第１電源線及び前記発光素子の他方の端子に接続され、前記信号電圧が印加されることにより前記信号電圧を前記信号電流に変換し、前記固定電圧が印加されることにより閾値電圧に応じた電圧又は初期化するための電圧である初期化電圧を保持する電流制御部と、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチングトランジスタを備え、同一の前記駆動ブロック内の全発光画素では、前記電流制御部に前記固定電圧が印加されることにより前記閾値電圧が検出される閾値検出期間及び前記電流制御部が初期化される初期化期間の少なくとも一方が共通化されており、異なる前記駆動ブロック間では、前記駆動ブロック内で共通化された前記閾値検出期間及び前記初期化期間の少なくとも一方が独立しており、前記表示装置は、さらに、１フレーム期間内において、前記ｋ番目の駆動ブロックに属する前記発光画素に前記第１信号線を介して前記信号電圧を与えた後、前記第１信号線に前記固定電圧を与え、前記（ｋ＋１）番目の駆動ブロックに属する前記発光画素に前記第２信号線を介して前記信号電圧を与えた後、前記第２信号線に前記固定電圧を与えるよう前記セレクタを制御するセレクタ制御部を備える。
本発明の表示装置及びその制御方法によれば、駆動トランジスタの初期化期間及び閾値電圧補正期間を駆動ブロック内で一致させることが可能となるので、当該初期化期間及び補正期間を１フレーム期間の中で大きくとることができる。よって、高精度に補正された駆動電流が発光素子に流れ、画像表示品質が向上する。また、駆動ブロック化により、上記期間における駆動回路の出力する信号レベルの切替え回数を減らすことができ、さらに、信号線駆動回路と信号線との間に配置されたセレクタにより、当該信号線駆動回路からの出力本数を低減できる。よって、駆動回路の出力負荷及びコストの低減、ならびに実装歩留まりの向上が図られる。
図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。 図２Ａは、本発明の実施の形態１に係る表示装置における奇数駆動ブロックの発光画素の回路構成図である。 図２Ｂは、本発明の実施の形態１に係る表示装置における偶数駆動ブロックの発光画素の回路構成図である。 図３は、本発明の実施の形態に係る表示装置の有するセレクタ回路及びその周辺回路の回路構成図である。 図４は、本発明の実施の形態１に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図５は、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。 図６は、本発明の実施の形態１に係る表示装置の有する発光画素の状態遷移図である。 図７は、本発明の実施の形態１に係る表示装置の動作フローチャートである。 図８は、本発明の実施の形態１に係る表示装置の有するセレクタ回路を駆動するための動作タイミングチャートである。 図９Ａは、信号線駆動回路１５より基準電圧が第１信号線１５１に供給される一定期間の状態について説明するための図である。 図９Ｂは、信号線駆動回路１５より信号電圧が第２信号線１５２に供給されている状態について説明するための図である。 図９Ｃは、信号線駆動回路１５より基準電圧が第２信号線１５２に供給される一定期間の状態について説明するための図である。 図９Ｄは、信号線駆動回路１５より信号電圧が第１信号線１５１に供給されている状態について説明するための図である。 図１０は、走査線及び信号線の波形特性を説明する図である。 図１１は、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１２は、本発明の実施の形態２に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図１３は、本発明の実施の形態２に係る表示装置の駆動方法の動作タイミングチャートである。 図１４は、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１５Ａは、本発明の実施の形態３に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図１５Ｂは、本発明の実施の形態３に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図１６は、本発明の実施の形態３に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図１７は、本発明の実施の形態３に係る表示装置の駆動方法の動作タイミングチャートである。 図１８は、本発明の実施の形態３に係る表示装置の有する発光画素の状態遷移図である。 図１９は、本発明の実施の形態３に係る表示装置の動作フローチャートである。 図２０は、本発明の実施の形態３に係る表示装置の有するセレクタ回路を駆動するための動作タイミングチャートである。 図２１Ａは、本発明の実施の形態４に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図２１Ｂは、本発明の実施の形態４に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図２２は、本発明の実施の形態４に係る表示装置の駆動方法の動作タイミングチャートである。 図２３は、本発明の実施の形態４に係る表示装置の動作フローチャートである。 図２４Ａは、本発明の実施の形態５に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図２４Ｂは、本発明の実施の形態５に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図２５は、本発明の実施の形態５に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図２６は、本発明の実施の形態５に係る表示装置の駆動方法の動作タイミングチャートである。 図２７は、本発明の実施の形態５に係る表示装置の動作フローチャートである。 図２８Ａは、本発明における表示装置の電気的な構成の１例を示すブロック図である。 図２８Ｂは、走査／制御線駆動回路に入力されるクロック信号の１例を示す図である。 図２８Ｃは、走査／制御線駆動回路に入力されるクロック回路の構成例を示す図である。 図２９は、本発明における表示装置の電気的な構成の別の１例を示すブロック図である。 図３０Ａは、ＨＯＬＤ期間中における電圧降下を説明するための図である。 図３０Ｂは、電圧降下の影響を抑制する方法を説明するための図である。 図３０Ｃは、本発明における表示装置の電気的な構成の別の１例を示すブロック図である。 図３１は、本発明の表示装置を内蔵した薄型フラットテレビの概観図である。 図３２は、特許文献１に記載された従来の表示装置の構成を示すブロック図である。 図３３は、特許文献１に記載された従来の表示装置の有する発光画素の回路構成図である。 図３４は、特許文献１に記載された表示装置の動作タイミングチャートである。
第１の態様の表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに設けられた出力線に、固定電圧と発光画素の輝度を決定する信号電圧とを選択的に出力する信号線駆動回路と、発光画素列ごとに配置され、前記固定電圧又は前記信号電圧を前記発光画素に与える第１信号線及び第２信号線と、前記出力線から出力される前記固定電圧又は前記信号電圧を、前記第１信号線及び第２信号線のいずれかに選択的に供給するために発光画素列ごとに配置されたセレクタと、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、前記第１電源線及び前記発光素子の他方の端子に接続され、前記信号電圧が印加されることにより前記信号電圧を前記信号電流に変換し、前記固定電圧が印加されることにより閾値電圧に応じた電圧又は初期化するための電圧である初期化電圧を保持する電流制御部と、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチングトランジスタを備え、同一の前記駆動ブロック内の全発光画素では、前記電流制御部に前記固定電圧が印加されることにより前記閾値電圧が検出される閾値検出期間及び前記電流制御部が初期化される初期化期間の少なくとも一方が共通化されており、異なる前記駆動ブロック間では、前記駆動ブロック内で共通化された前記閾値検出期間及び前記初期化期間の少なくとも一方が独立しており、前記表示装置は、さらに、１フレーム期間内において、前記ｋ番目の駆動ブロックに属する前記発光画素に前記第１信号線を介して前記信号電圧を与えた後、前記第１信号線に前記固定電圧を与え、前記（ｋ＋１）番目の駆動ブロックに属する前記発光画素に前記第２信号線を介して前記信号電圧を与えた後、前記第２信号線に前記固定電圧を与えるよう前記セレクタを制御するセレクタ制御部を備える。
本態様によれば、駆動トランジスタの閾値電圧補正期間及び／又は初期化期間とタイミングを駆動ブロック内で一致させることが可能となるので、走査線、信号線及び電源線から画素回路への信号レベルのオンからオフもしくはオフからオンへの切替え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間及び／又は初期化期間を１フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
さらに、１発光画素列に対して配置された２本の信号線に対し、信号線駆動回路の出力線が１本とされているため、信号線駆動回路を小型化することができ、出力線の減少に伴う駆動回路のコストの低減及びパネル実装歩留まりの向上を図ることができる。
加えて、閾値検出などのための固定電圧の発光画素への供給を、例えば信号線の寄生容量を利用して行うことにより、バネル周縁部に固定電圧の供給用の回路を別途設ける必要がない。そのため、パネルの狭額縁化、パネル実装歩留まりの向上を図ることができる。
また、本発明の一態様に係る表示装置は、前記セレクタ制御部は、前記第１信号線及び前記第２信号線に前記固定電圧を与えた際、前記第１信号線及び前記第２信号線がそれぞれ有する寄生容量に前記固定電圧を保持させるとしてもよい。
本態様によれば、閾値検出などのための固定電圧の発光画素への供給を、信号線の寄生容量を利用して行なうので、バネル周縁部に固定電圧の供給用の回路を別途設ける必要がなく、パネルの狭額縁化、パネル実装歩留まりの向上を図ることができる。
また、本発明の一態様に係る表示装置は、さらに、発光画素行ごとに配置され、前記電流制御部に接続された第１制御線を備え、前記第１制御線は、同一の前記駆動ブロック内の全発光画素では共通化されており、異なる前記駆動ブロック間では独立しているとしてもよい。
本態様によれば、第１制御線信号のタイミングを駆動ブロック内で一致させることが可能となる。よって、発光素子に流れる駆動電流を制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、第１制御線による電流制御部の制御動作期間を１フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質を向上させることが可能となる。
また、本発明の一態様に係る表示装置は、さらに、発光画素行ごとに配置され、前記電流制御部に接続された第２制御線を備え、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第１容量素子と、一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第２容量素子と、ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記発光素子の他方の端子との間に挿入され、前記駆動トランジスタのドレイン電流のオンオフを切り換える第３スイッチングトランジスタとを備え、前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されているとしてもよい。
本態様によれば、電流制御部は、信号電圧を信号電流に変換する駆動トランジスタと、信号電圧及び固定電圧に対応した電圧を保持する第１容量素子と、駆動トランジスタのゲート及びソース電位を安定化する第２容量素子と、ドレイン電流のオンオフを切り換える第３スイッチングトランジスタとで構成される。上記電流制御部の回路構成、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。さらに、第３スイッチングトランジスタにより、駆動トランジスタへの信号電圧印加タイミングと独立して発光素子の発光動作を制御することが可能となる。
また、本発明の一態様に係る表示装置は、前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立しているとしてもよい。
これにより、第２制御線により第３スイッチングトランジスタを同一ブロック内で同時制御することにより、同一ブロック内での同時発光を実現することが可能となり、第２制御線からの信号を出力する駆動回路の負荷が低減する。
また、本発明の一態様に係る表示装置は、さらに、発光画素行ごとに配置された第２制御線を備え、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第３容量素子と、一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第４容量素子と、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記第３容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第４スイッチングトランジスタとを備え、前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されているとしてもよい。
本態様によれば、電流制御部は、信号電圧を信号電流に変換する駆動トランジスタと、信号電圧及び固定電圧に対応した電圧を保持する第３容量素子と、駆動トランジスタのゲート及びソース電位を安定化する第４容量素子と、駆動トランジスタのソースと第３容量素子との導通及び非導通を切り換える第４スイッチングトランジスタとで構成される。上記電流制御部の回路構成、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。また、第４スイッチングトランジスタの配置により、第３容量素子に正確な信号電圧に対応した電圧を保持させることが可能となる。
また、本発明の一態様に係る表示装置において、前記電流制御部は、ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された第５容量素子と、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の一方の端子に接続され、ソース及びドレインの他方が参照電源線に接続された第５スイッチングトランジスタと、ゲートが前記第１制御線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第６スイッチングトランジスタとを備え、前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続され、前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続されているとしてもよい。
本態様によれば、電流制御部は、信号電圧を信号電流に変換する駆動トランジスタと、信号電圧及び固定電圧に対応した電圧を保持する第５容量素子と、駆動トランジスタのゲートに参照電位を与えるための第５スイッチングトランジスタと、駆動トランジスタのソースと第５容量素子との導通及び非導通を切り換える第６スイッチングトランジスタとで構成される。上記電流制御部の回路構成、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの初期化期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタのリセット期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。また、第６スイッチングトランジスタの配置により、第５容量素子に正確な信号電圧に対応した電圧を保持させることが可能となる。
また、本発明の一態様に係る表示装置において、前記第１電源線は、発光画素行ごとに配置され、前記固定電圧よりも低い電圧である第１電圧と、前記固定電圧よりも高い電圧である第２電圧とを供給し、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ソース及びドレインの他方が前記第１電源線に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソース及びドレインの一方に接続され、少なくとも前記信号電圧あるいは前記固定電圧に対応した電圧を保持する第６容量素子とを備え、前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、同一の前記駆動ブロック内の全発光画素に対し、前記閾値検出期間及び前記初期化期間の少なくとも一方においては前記第１電圧及び前記第２電圧の供給を同じタイミングで制御し、異なる前記駆動ブロック間では、前記タイミングと異なるタイミングで前記第１電圧及び前記第２電圧の供給を制御する制御部を備えるとしてもよい。
本態様によれば、電流制御部は、信号電圧を信号電流に変換する駆動トランジスタと、信号電圧及び固定電圧に対応した電圧を保持する第６容量素子とで構成される。上記電流制御部の回路構成、駆動ブロック化された各発光画素への制御線、走査線、信号線及び電源線の配置により、駆動トランジスタの閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
また、本発明の一態様に係る表示装置において、前記発光素子は、前記信号電圧に応じて発光する有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子であるとしてもよい。
本態様によれば、アクティブマトリクス型の有機ＥＬ表示パネルにおいて、駆動ブロック化及びセレクタ回路の配置により、初期化期間及び閾値電圧補正期間を１フレーム期間の中で大きくとることができ、駆動回路の出力負荷及びコストの低減、ならびに実装歩留まりの向上が図られる。
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の制御方法として実現することができる。
（実施の形態１）
以下、本発明の実施の形態１について、図面を参照しながら説明する。
図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。同図における表示装置１は、マトリクス状に配置された複数の発光画素を有する表示装置であって、表示パネル１０と、制御回路２０とを備える。表示パネル１０は、複数の発光画素１１Ａ及び１１Ｂと、信号線群１２と制御線群１３と、走査／制御線駆動回路１４と、信号線駆動回路１５と、セレクタ回路１６とを備える。
発光画素１１Ａ及び１１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素１１Ａ及び１１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。具体的には、発光画素１１Ａは、ｋ（ｋは自然数）番目の駆動ブロックを構成し、また、発光画素１１Ｂは（ｋ＋１）番目の駆動ブロックを構成する。これは、例えば、発光画素１１Ａは奇数番目の駆動ブロックを構成し、発光画素１１Ｂは偶数番目の駆動ブロックを構成するということを意味する。但し、表示パネル１０をＮ個の駆動ブロックに分割したとすると、（ｋ＋１）はＮ以下の自然数である。
信号線群１２は、発光画素列ごとに配置された複数の信号線からなる。ここで、各発光画素列につき２本の信号線（第１信号線１５１及び第２信号線１５２）が配置されており、奇数番目の駆動ブロックの発光画素は第１信号線に接続され、偶数番目の駆動ブロックの発光画素は第１信号線と異なる第２信号線に接続されている。このように、この２本の信号線（第１信号線１５１及び第２信号線１５２）は、発光画素列ごとに配置され、駆動トランジスタの閾値電圧を検出するため及び駆動トランジスタを初期化するための固定電圧（基準電圧）及び発光画素の輝度を決定する信号電圧を対応する発光画素１１Ａ及び１１Ｂに与えるためのものである。
制御線群１３は、発光画素行ごとに配置された走査線及び制御線からなる。
走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を制御線群１３の各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。
信号線駆動回路１５は、発光画素列ごとに設けられた出力線に、固定電圧及び発光画素の輝度を決定する信号電圧を選択的に出力する。具体的には、信号線駆動回路１５は、信号線群１２の各信号線へセレクタ回路１６を介して発光輝度を決定する信号電圧を出力することにより、発光画素の有する回路素子を駆動する。
セレクタ回路１６は、選択した第１信号線１５１及び第２信号線１５２のいずれかに信号電圧及び基準電圧を排他的に供給する機能を有する。具体的には、セレクタ回路１６は、出力線から出力される固定電圧（基準電圧）又は信号電圧を、第１信号線及び第２信号線のいずれかに選択的に供給する、発光画素列ごとに配置されたセレクタを制御する。詳細は後述するためここでの説明は省略する。
制御回路２０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の出力タイミング及び電圧レベルを制御する。また、制御回路２０は、信号線駆動回路１５から出力される信号電圧又は基準電圧を出力するタイミングを制御する。
さらに、制御回路２０は、走査／制御線駆動回路１４から出力される制御信号により、第１信号線及び第２信号線に信号電圧及び基準電圧（固定電圧）が互いに排他的に供給されるよう、セレクタ回路１６の信号線選択動作を制御するセレクタ制御部でもある。
なお、制御回路２０、走査／制御線駆動回路１４及び信号線駆動回路１５は、各発光画素の動作を制御する制御部を構成する。制御回路２０は、同一の駆動ブロック内の全発光画素では、各発光画素に基準電圧を印加して画素回路の閾値電圧を検出する閾値検出期間及び画素回路を初期化する初期化期間の少なくとも一方を共通化し、異なる駆動ブロック間では、駆動ブロック内で共通化された閾値検出期間及び初期化期間の少なくとも一方を異ならせる。ここで、同一の駆動ブロック内において、上記閾値検出期間及び上記初期化期間の少なくとも一方を共通化するとは、当該期間の開始時刻及び終了時刻を同一の駆動ブロック内における各発光画素において一致させることをいう。また、異なる駆動ブロック間では、駆動ブロック内で共通化された上記閾値検出期間及び上記初期化期間の少なくとも一方を異ならせとは、当該期間の開始時刻及び終了時刻を異なる駆動ブロック間における各発光画素において異ならせ、かつ、異なる駆動ブロック間において当該期間を重複させないことをいう。
図２Ａは、本発明の実施の形態１に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図２Ｂは、本発明の実施の形態１に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂは、いずれも、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子１１３と、駆動トランジスタ１１４と、スイッチングトランジスタ１１５及び１１６と、静電保持容量１１７及び１１８と、第２制御線１３１と、第１制御線１３２と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。ここで、駆動トランジスタ１１４と、スイッチングトランジスタ１１６と、静電保持容量１１７及び１１８とは、電流制御部１００を構成している。
電流制御部１００は、第１電源線（電源線１１２）及び、発光素子（有機ＥＬ素子１１３）の他方の端子及び第１制御線に接続され、信号電圧を信号電流に変換する。具体的には、電流制御部１００は、第１電源線である電源線１１０、有機ＥＬ素子１１３のアノード、第２制御線１３１、第１制御線１３２及びスイッチングトランジスタ１１５のソース及びドレインの一方の端子に接続されている。この構成により、電流制御部１００は、第１信号線１５１又は第２信号線１５２から供給される信号電圧を駆動トランジスタ１１４のソースドレイン電流である信号電流に変換する機能を有する。
有機ＥＬ素子１１３は、一方の端子が第２電源線に接続され、信号電圧に応じた信号電流が流れることにより発光する。具体的には、カソードが第２電源線である電源線１１２に接続されアノードが駆動トランジスタ１１４のソースに接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
駆動トランジスタ１１４は、本発明の電流制御部に含まれ、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する。具体的には、ゲート−ソース間に信号電圧に対応した電圧が印加されることにより、当該電圧に対応したソース−ドレイン間電流を変換する。そして、このソース−ドレイン間電流は、駆動電流として有機ＥＬ素子１１３に供給される。駆動トランジスタ１１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
スイッチングトランジスタ１１５は、走査線１３３がゲート電極に接続され、ソース及びドレインの一方が第１信号線１５１に接続された第３スイッチングトランジスタであり、ソース及びドレインの他方が電流制御部に接続され、第１信号線１５１と電流制御部との導通及び非導通を切り換える。具体的には、ゲートが走査線１３３に接続され、ソース及びドレインの一方が駆動トランジスタ１１４のゲートに接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素１１Ａにおいては、第１信号線１５１に接続され、第１スイッチングトランジスタとして機能し、偶数駆動ブロックの発光画素１１Ｂにおいては、第２信号線１５２に接続され、第２スイッチングトランジスタとして機能する。
スイッチングトランジスタ１１６は、ゲートが第２制御線１３１に接続され、ソース及びドレインの他方が正電源線である電源線１１０に接続された第３スイッチングトランジスタである。スイッチングトランジスタ１１６は、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフさせる機能を有する。
なお、スイッチングトランジスタ１１６は、そのソース及びドレインが電源線１１０と有機ＥＬ素子のアノードとの間に接続されていればよい。この配置により、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフさせることが可能となる。スイッチングトランジスタ１１５及び１１６は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
静電保持容量１１７は、一方の端子が駆動トランジスタ１１４のゲートに接続され、他方の端子が駆動トランジスタ１１４のソースに接続された第１容量素子である。静電保持容量１１７は、第１信号線１５１又は第２信号線１５２から供給された信号電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後に、駆動トランジスタ１１４から有機ＥＬ素子１１３へ供給する信号電流を制御する機能を有する。
静電保持容量１１８は、静電保持容量１１７の他方の端子と第１制御線１３２との間に接続された第２容量素子である。静電保持容量１１８は、まず、定常状態において駆動トランジスタ１１４のソース電位を記憶し、信号電圧がスイッチングトランジスタ１１５から印加された場合でもそのソース電位の情報は静電保持容量１１７と静電保持容量１１８との間のノードに残る。なお、このタイミングでのソース電位とは駆動トランジスタ１１４の閾値電圧である。その後、上記信号電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量１１７の他方の端子の電位が確定されるので駆動トランジスタ１１４のゲート電圧が確定される。一方、駆動トランジスタ１１４のソース電位は既に定常状態であるので、静電保持容量１１８は、結果的に駆動トランジスタ１１４のソース電位を保持する機能を有する。
第２制御線１３１は、発光画素行ごとに配置され、同一の前記駆動ブロック内の全発光画素では共通化されており、異なる前記駆動ブロック間では独立している。ここで、第２制御線１３１が同一の駆動ブロック内の全発光画素で共通化されているとは、走査／制御線駆動回路１４から出力される一の制御信号が、同一の駆動ブロック内の第２制御線１３１に同時に供給されることをいう。例えば、同一の駆動ブロック内では、走査／制御線駆動回路１４に接続された一本の制御線が、発光画素行ごとに配置された第２制御線１３１に分岐している。また、第２制御線１３１が、異なる駆動ブロック間では独立しているとは、走査／制御線駆動回路１４から出力される個別の制御信号が、複数の駆動ブロックに対して供給されることをいう。例えば、第２制御線１３１が、走査／制御線駆動回路１４に駆動ブロックごとに、個別に接続されている。具体的には、第２制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線１３１は、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフするタイミングを供給する機能を有する。
第１制御線１３２は、発光画素行ごとに配置され、同一の前記駆動ブロック内の全発光画素では共通化されており、異なる前記駆動ブロック間では独立している。具体的には、第１制御線１３２は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線１３２は、電圧レベルを切り換えることにより、駆動トランジスタ１１４の閾値電圧を検出する環境を整える機能を有する。
走査線１３３は、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素へ信号電圧又は駆動トランジスタ１１４の閾値電圧を検出するための基準電圧（固定電圧）を書き込むタイミングを供給する機能を有する。
第１信号線１５１及び第２信号線１５２は、セレクタ回路１６に接続され、それぞれ、発光画素１１Ａ及び１１Ｂを含む画素列に属する各発光画素へ接続され、駆動トランジスタ１１４の閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図２Ａ及び図２Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
次に、セレクタ回路１６の回路構成及びその機能を詳細に説明する。図３は、本発明の実施の形態に係る表示装置の有するセレクタ回路及びその周辺回路の回路構成図である。
セレクタ回路１６は、発光画素列ごとに配置されたセレクタである選択トランジスタ１６１及び選択トランジスタ１６２を備える。セレクタ回路１６では、選択トランジスタ１６１又は選択トランジスタ１６２が制御されることにより、信号線駆動回路１５が備えるデータドライバ１５０の出力線に出力される固定電圧又は信号電圧を、第１信号線１５１及び第２信号線１５２のいずれかに選択的に供給する。具体的には、第１セレクタ制御線１４１により選択トランジスタ１６１が制御され、第２セレクタ制御線１４２により選択トランジスタ１６２が制御される。
また、信号線駆動回路１５は、発光画素列ごとにデータドライバ１５０を備える。データドライバ１５０は、制御回路２０からの入力信号に対応した信号電圧を、接続された発光画素列に出力するＩＣである。
選択トランジスタ１６１は、本願のセレクタに相当し、ソース及びドレインの一方が第１信号線１５１に接続されており、ソース及びドレインの他方がデータドライバ１５０の出力線に接続されており、さらに、ゲートが第１セレクタ制御線１４１と接続されている。選択トランジスタ１６１は、第１セレクタ制御線１４１によりゲートがオンオフされることにより、データドライバ１５０より出力される基準電圧（固定電圧）又は信号電圧を、第１信号線１５１に選択的に供給する。例えば、第１セレクタ制御線１４１の電圧レベルがＨＩＧＨのとき、選択トランジスタ１６１がオン状態となり、データドライバ１５０が供給する信号電圧又は基準電圧を第１信号線１５１に供給する。また例えば、第１セレクタ制御線１４１の電圧レベルがＬＯＷのとき、選択トランジスタ１６１はオフ状態となり、データドライバ１５０の出力線とは切断される。
同様に、選択トランジスタ１６２は、本願のセレクタに相当しソース及びドレインの一方が第２信号線１５２に接続されており、ソース及びドレインの他方がデータドライバ１５０の出力線に接続されており、さらに、ゲートが第２セレクタ制御線１４２と接続されている。選択トランジスタ１６２は、第２セレクタ制御線１４２によりゲートがオンオフされることにより、データドライバ１５０より出力される基準電圧（固定電圧）又は信号電圧を、第２信号線１５２に選択的に供給する。例えば、第２セレクタ制御線１４２の電圧レベルがＨＩＧＨのとき、選択トランジスタ１６２がオン状態となり、データドライバ１５０が供給する信号電圧又は基準電圧を第２信号線１５２に供給する。また例えば、第２セレクタ制御線１４２の電圧レベルがＬＯＷのとき、選択トランジスタ１６２はオフ状態となり、データドライバ１５０の出力線とは切断される。
第１セレクタ制御線１４１及び第２セレクタ制御線１４２は、例えば、図３に示すように、走査／制御線駆動回路１４に接続され、選択トランジスタ１６１及び選択トランジスタ１６１のソース−ドレイン間電流をオンオフするタイミングを供給する機能を有する。具体的には、第１セレクタ制御線１４１及び第２セレクタ制御線１４２とは、その電圧レベル（例えばＨＩＧＨとＬＯＷ）が排他的に制御される。これにより、データドライバ１５０の出力線に出力される基準電圧（固定電圧）又は信号電圧を、第１信号線１５１及び第２信号線１５２のいずれかに選択的に供給することができる。
なお、従来の信号線駆動回路では、信号線の本数と同数のデータドライバＩＣ及び出力線を配置し、信号線ごとに独立して信号電圧を駆動する必要があった。本発明では、信号線駆動回路１５と信号線群１２との間に、セレクタ回路１６が配置されていることにより、１発光画素列に対して配置された２本の信号線に対し、信号線駆動回路１５の出力線が１本とされているため、信号線駆動回路１５を小型化することができ、データドライバ１５０の実装数及び出力線の減少に伴う駆動回路実装のためのコスト低減及び実装歩留まりの向上が図られる。
また、第１セレクタ制御線１４１及び第２セレクタ制御線１４２は、上記機能を有するならば、走査／制御線駆動回路１４に接続されていなくてもよく、例えば、制御回路２０に直接接続されていてもよい。
次に、第２制御線１３１、第１制御線１３２、走査線１３３、第１信号線１５１及び第２信号線１５２の発光画素間における接続関係について説明する。
図４は、本発明の実施の形態１に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”又は“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成されており、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図４に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図４の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに共通して接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図４の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第２制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第２制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。また、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上述したように、駆動ブロック化を行うことにより、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線１３１の本数が削減される。また、駆動トランジスタ１１４の閾値電圧Ｖｔｈを検出するＶｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
次に、本実施の形態に係る表示装置１の駆動方法について図５を用いて説明する。なお、ここでは、図２Ａ及び図２Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。
図５は、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ）及び第１制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１）及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。また、図６は、本発明の実施の形態１に係る表示装置の有する発光画素の状態遷移図である。また、図７は、本発明の実施の形態１に係る表示装置の動作フローチャートである。
まず、時刻ｔ０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ）もＬＯＷである。図６（ａ）のように、第２制御線１３１（ｋ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の一斉発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。ただし、この時、既に第２制御線１３１（ｋ）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっている（図７のＳ１１）。
また、この時、第１信号線１５１の電圧レベルは、信号電圧から駆動トランジスタ１１４がオフとなる基準電圧に変化される（図７のＳ１２）。
具体的には、この第１信号線１５１は、時刻ｔ０以前において、信号線駆動回路１５より、セレクタ回路１６を介して、信号電圧が与えられており、時刻ｔ０から一定期間、セレクタ回路１６を介して、基準電圧が与えられる。その後、第１信号線１５１は、セレクタ回路１６より、信号線駆動回路１５との接続が切断されるものの、第１信号線１５１が有する寄生容量により、この基準電圧を保持する。そのため、第１信号線１５１は、その後、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧が与えられるまで、その基準電圧を保持することになる。なお、信号線駆動回路１５は、時刻ｔ０において、セレクタ回路１６を介して、一定期間、基準電圧を第１信号線１５１に出力した後、セレクタ回路１６を介して、第２信号線１５２に信号電圧を出力する。
ここで、セレクタ回路１６を用いて、第１信号線１５１の電圧を基準電圧から信号電圧に変化させる方法について説明する。
図８は、本発明の実施の形態１に係る表示装置の有するセレクタ回路を駆動するための動作タイミングチャートである。
図８（ａ）において、縦軸は、表示パネルの行数を模式的に示しており、横軸は時間を表している。図８（ａ）では、勾配のある直線が、１フレーム期間において、ｋ番目〜ｋ＋３の４つの駆動ブロックに順に印加される信号電圧の様子を示している。また、勾配のないフラットな直線が、データドライバ１５０が基準電圧を出力する期間、かつ、いずれの駆動ブロックにも信号電圧が印加されない期間であることを示している。
また、図８（ｂ）において、横軸は時間を表している。縦方向には、上から順に、ｋ番目〜ｋ＋３の４つの駆動ブロックの走査線に発生する電圧の波形図と、第１信号線１５１、第２信号線１５２、第１セレクタ制御線１４１、第２セレクタ制御線１４２、及びデータドライバ１５０に発生する電圧の波形図が示されている。図８（ｂ）には、４つの駆動ブロックの走査線として、例えば、発光画素１１Ｂの有する回路素子を駆動するためのｋ番目の駆動ブロックの走査線１３３（ｋ、１）、・・・１３３（ｋ、ｍ）、発光画素１１Ａの有する回路素子を駆動するためのｋ＋１番目の駆動ブロックの走査線１３３（ｋ＋１、１）、・・・１３３（ｋ＋１、ｍ）、発光画素１１Ｂの有する回路素子を駆動するためのｋ＋２番目の駆動ブロックの走査線１３３（ｋ＋２、１）、・・・１３３（ｋ＋２、ｍ）、発光画素１１Ａの有する回路素子を駆動するためのｋ＋３番目の駆動ブロックの走査線１３３（ｋ＋３、１）、・・・１３３（ｋ＋３、ｍ）が示されている。
図９Ａは、信号線駆動回路１５より基準電圧が第１信号線１５１に供給される一定期間の状態について説明するための図である。図９Ｂは、信号線駆動回路１５より信号電圧が第２信号線１５２に供給されている状態について説明するための図である。図９Ｃは、信号線駆動回路１５より基準電圧が第２信号線１５２に供給される一定期間の状態について説明するための図である。図９Ｄは、信号線駆動回路１５より信号電圧が第１信号線１５１に供給されている状態について説明するための図である。
図８（ｂ）に示すように、信号線駆動回路１５が有するデータドライバ１５０は、信号電圧及び基準電圧を排他的に供給（出力）している。データドライバ１５０は、１フレーム期間において、例えば期間Ｔ１−１及び期間Ｔ２−１と示される一定期間のみ基準電圧を供給し、例えば期間Ｔ１−２及び期間Ｔ２−２と示されるその他の期間で信号電圧を供給している。
例えば期間Ｔ１−１と示される一定期間では、第１セレクタ制御線１４１の電圧レベルがＨＩＧＨであり、第２セレクタ制御線１４２の電圧レベルがＬＯＷであり、さらに、データドライバ１５０より第１信号線１５１に基準電圧が供給されている。この時、期間Ｔ１−１に対応するｋ＋２番目の駆動ブロック内では、走査／制御線駆動回路１４により、走査線１３３（ｋ＋２、１）〜１３３（ｋ＋２、ｍ）の電圧レベルが同時にＬＯＷからＨＩＧＨに変化され、スイッチングトランジスタ１１５がオン状態となっている。
そのため、期間Ｔ１−１では、図９Ａに示されるように、基準電圧がデータドライバ１５０より供給されて、第１信号線１５１が有する寄生容量に充電（ＳＡＭＰＬＥ）されることになる。
次に、期間Ｔ１−２と示される期間では、第１セレクタ制御線１４１の電圧レベルがＬＯＷであり、第２セレクタ制御線１４２の電圧レベルがＨＩＧＨであるので、データドライバ１５０より第２信号線１５２に信号電圧が供給されている。この時、ｋ＋１番目の駆動ブロック内では、発光画素１１Ａの有する有機ＥＬ素子１１３の発光がなされている。
そのため、期間Ｔ１−２において、図９Ｂに示されるように、信号電圧がデータドライバ１５０より第２信号線１５２に供給されて、第２信号線１５２に属する発光画素（ここでは、（ｋ＋１）番目の駆動ブロック内の全発光画素１１Ａ）では、供給された信号電圧に応じて発光することになる。一方、第１信号線１５１は、信号線駆動回路１５との接続が切断されているものの、第１信号線１５１が有する寄生容量により、データドライバ１５０よりＴ１−１で供給された基準電圧を保持している（Ｈｏｌｄ）。
次に、期間Ｔ２−１と示される一定期間では、第１セレクタ制御線１４１の電圧レベルがＬＯＷであり、第２セレクタ制御線１４２の電圧レベルがＨＩＧＨである。そして、第２信号線１５２には、データドライバ１５０より基準電圧が供給される。この時、期間Ｔ２−１に対応するｋ＋３番目の駆動ブロック内では、走査／制御線駆動回路１４により、走査線１３３（ｋ＋３、１）〜１３３（ｋ＋３、ｍ）の電圧レベルが同時にＬＯＷからＨＩＧＨに変化され、スイッチングトランジスタ１１５がオン状態となっている。
そのため、期間Ｔ２−１では、図９Ｃに示されるように、基準電圧がデータドライバ１５０より供給されて、第２信号線１５２が有する寄生容量に充電（ＳＡＭＰＬＥ）されることになる。
次に、期間Ｔ２−２と示される期間では、第１セレクタ制御線１４１の電圧レベルがＨＩＧＨであり、第２セレクタ制御線１４２の電圧レベルがＬＯＷであり、データドライバ１５０より第１信号線１５１に信号電圧が供給されている。この時、ｋ＋２番目の駆動ブロック内では、発光画素１１Ｂの有する有機ＥＬ素子１１３の発光がなされている。
そのため、期間Ｔ２−２において、図９Ｄに示されるように、信号電圧がデータドライバ１５０より第１信号線１５１に供給されて、第１信号線１５１に属する発光画素（ここでは、（ｋ＋２）番目の駆動ブロック内の全発光画素１１Ｂ）では、供給された信号電圧に応じて発光することになる。一方、第２信号線１５２は、信号線駆動回路１５との接続が切断されているものの、第２信号線１５２が有する寄生容量により、データドライバ１５０よりＴ２−１で供給された基準電圧を保持している（Ｈｏｌｄ）。
このように駆動させることで、基準信号電圧を供給する専用の基準信号線がなくとも、第１信号線１５１及び第２信号線１５２が有する寄生容量を利用し、第１信号線１５１及び第２信号線１５２それぞれに基準電圧を保持させることができる。
以下、再び、本実施の形態に係る表示装置１の駆動方法について説明する。
本時刻すなわち図５に示した時刻ｔ０においては、図９Ａに示されるように、基準電圧がデータドライバ１５０より供給されて、第１信号線１５１が有する寄生容量に充電（ＳＡＭＰＬＥ）される。そして、時刻ｔ５ａまでの間に、第１信号線１５１は、図９Ｂに示されるように、その基準電圧を保持（Ｈｏｌｄ）している。一方、時刻ｔ５までの間、信号電圧がデータドライバ１５０より第２信号線１５２に供給されて、第２信号線１５２に属する発光画素が、供給された信号電圧に応じて発光開始することになる。すなわち、時刻ｔ０から時刻ｔ１の間に、期間Ｔ１−１と一部の期間Ｔ１−２とが含まれている。なお、ｔ５とｔ８とは同時刻とすることができる。
このように、基準電圧が第１信号線１５１に保持され、第１信号線１５１に保持されている基準信号電圧が、オン状態のスイッチングトランジスタ１１５を介して、駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２においてＬＯＷに変化させる（図７のＳ１３）。ただし、この時、第２制御線１３１（ｋ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。ここで、例えば、基準信号電圧及び電源線１１２電位を０Ｖとし、第１制御線１３２（ｋ）のＨＩＧＨ電圧レベル（ＶｇＨ）とＬＯＷ電圧レベル（ＶｇＬ）の電位差（ＶｇＨ−ＶｇＬ）をΔＶｒｅｓｅｔ、静電保持容量１１８の静電容量値をＣ２、有機ＥＬ素子１１３の静電容量及び閾値電圧を、それぞれＣＥＬ及びＶＴ（ＥＬ）とする。このとき、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨにした瞬間、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、Ｃ２とＣＥＬとで分配される電圧と、ＶＴ（ＥＬ）との和とほぼ等しく、
Figure 0005282146
 となる。その後、図６（ｂ）に示すように、有機ＥＬ素子１１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶＴ（ＥＬ）に漸近していく。すなわち、Ｖｓ→ＶＴ（ＥＬ）となる。
その後、時刻ｔ２において、走査／制御線駆動回路１４が第１制御線１３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 0005282146
 となる。ここで、この第１制御線１３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ１１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ１１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するように、ΔＶresetを設定している。つまり、静電保持容量１１７に発生する電位差を駆動トランジスタ１１４の閾値電圧が検出できる電位差としている。このようにして、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、図６（ｃ）に示すように、駆動トランジスタ１１４はオン状態となり、ドレイン電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタ１１４のソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
そして、時刻ｔ３〜時刻ｔ４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７及び１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる（図７のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ０〜時刻ｔ５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。なお、時刻ｔ０〜時刻ｔ５の期間は、上述した図８における、期間Ｔ１−１と期間Ｔ１−２とを合算した期間に相当する。
次に、時刻ｔ５〜時刻ｔ７の期間において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。
また、この時、第１信号線１５１の電圧レベルは、基準電圧から信号電圧Ｖｄａｔａに変化される（図７のＳ１５）。
具体的には、第１信号線１５１は、時刻ｔ５以前において、図９Ａ及び図９Ｂで説明したように、信号線駆動回路１５との接続が切断されているものの、第１信号線１５１が有する寄生容量により、基準電圧を保持している。その後、第１信号線１５１は、一定期間経過後（すなわち、時刻ｔ５から一定期間経過後）、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧Ｖｄａｔａが与えられる。なお、信号線駆動回路１５は、時刻ｔ５において、セレクタ回路１６を介して、図９Ｃに示すように、一定期間、基準電圧を第２信号線１５２に出力しており、その後、セレクタ回路１６を介して、第１信号線１５１に信号電圧Ｖｄａｔａを出力する。
これにより、図６（ｄ）に示すように、駆動トランジスタ１１４のゲートに信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７及び１１８の接点Ｍにおける電位ＶＭ（＝Ｖｓ）は、信号電圧の変化量ΔＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 0005282146
 となる。
つまり、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと上記式３で規定された電位との差分であり、
Figure 0005282146
 となる。
つまり、静電保持容量１１７には、この信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
以上、時刻ｔ５〜時刻ｔ７の期間では、補正された信号電圧の書き込みが、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ７以降において、第２制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図７のＳ１６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、ｋ番目の駆動ブロック内の全発光画素１１Ａでは、同時に発光が開始される。
以上、時刻ｔ７以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において同時に実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 0005282146
 と表される。ここで、βは移動度に関する特性パラメータである。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。また、有機ＥＬ素子１１３の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ１１４の駆動電流のオンオフの制御を駆動ブロック内で同期でき、また、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２及び第２制御線１３１を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。さらに、セレクタ回路１６を備えることによりデータドライバ１５０の数を低減できるので制御回路２０の出力数の削減が可能となる。
一方、上述した、駆動回路の出力負荷の小さい駆動方法は、特許文献１に記載された従来の表示装置５００では実現困難である。図３２に記載された画素回路図においても、駆動トランジスタ５１２の閾値電圧Ｖｔｈを補償しているが、当該閾値電圧に相当する電圧が保持容量５１３に保持された後、駆動トランジスタ５１２のソース電位は変動し確定しない。このため、表示装置５００では、閾値電圧Ｖｔｈを保持した後、続いて信号電圧が加算された加算電圧の書き込みを即座に実行しなければならない。また、上記加算電圧もソース電位の変動の影響を受けるため、続いて発光動作を即座に実行しなければならない。つまり、従来の表示装置５００では、発光画素行ごとに、上述した閾値電圧補償、信号電圧書き込み及び発光を実行しなければならず、図３２に記載された発光画素５０１では駆動ブロック化はできない。
これに対し、本発明の表示装置１の有する発光画素１１Ａ及び１１Ｂは、前述したように、駆動トランジスタ１１４のドレインにスイッチングトランジスタ１１６が付加されている。これにより、駆動トランジスタ１１４のゲート及びソース電位が安定化されるので、閾値電圧補正による電圧の書き込みから信号電圧の加算書き込みまでの時間、又は、当該加算書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値電圧補正期間及び発光期間を一致させることが可能となる。
ここで、特許文献１に記載された、２本の信号線を用いた従来の表示装置と、本発明の駆動ブロック化された表示装置とで、閾値電圧検出期間により規定される発光デューティの比較を行う。
図１０は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の１水平期間ｔ１Ｈにおける閾値電圧Ｖｔｈの検出期間は、走査線がオン状態の期間であるＰＷＳに相当する。また、信号線においては、１水平期間ｔ１Ｈは、信号電圧を供給する期間であるＰＷＤと、基準電圧を供給する期間であるｔＤとを含む。また、ＰＷＳの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｓ）及びｔＦ（Ｓ）とし、ＰＷＤの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｄ）及びｔＦ（Ｄ）とすると、１水平期間ｔ１Ｈは以下のように表される。
Figure 0005282146
 さらに、ＰＷＤ＝ｔＤと仮定すると、
Figure 0005282146
 となる。式６及び式７より、
Figure 0005282146
 となる。
また、Ｖｔｈ検出期間は基準電圧発生期間内に開始し終了しなければならないので、Ｖｔｈ検出時間を最大で確保したとして、
Figure 0005282146
 となり、式８及び式９より、
Figure 0005282146
 が得られる。
上記式１０に対して、例として、走査線本数が１０８０本（＋ブランキング３０本）の垂直解像度を有し、１２０Ｈｚ駆動するパネルの発光デューティを比較する。
従来の表示装置５００において、２本の信号線を有する場合の１水平期間ｔ１Ｈは、１本の信号線を有する場合の２倍であるから、
ｔ１Ｈ＝｛１秒／（１２０Ｈｚ×１１１０本）｝×２＝７．５μＳ×２＝１５μＳ
となる。ここで、ｔＲ（Ｄ）＝ｔＦ（Ｄ）＝ ２μＳ、ｔＲ（Ｓ）＝ｔＦ（Ｓ）＝１．５μＳとする。これらを式１０に代入すると、Ｖｔｈの検出期間であるＰＷＳは、２．５μＳとなる。
ここで、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、当該Ｖｔｈ検出に必要な水平期間は、１０００μＳ／２．５μＳ＝４００水平期間、が少なくとも非発光期間として必要となる。よって、２本の信号線を用いた従来の表示装置５００の発光デューティは、（１１１０水平期間−４００水平期間）／１１１０水平期間＝６４％以下となる。
次に、本発明の駆動ブロック化された表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、ブロック駆動の場合には、図６Ａに記載された期間Ａ（閾値検出準備期間＋閾値検出期間）が上記１０００μＳに相当する。この場合、１フレームの非発光期間は、上記期間Ａと書き込み期間とを含むことから、少なくとも１０００μＳ×２＝２０００μＳとなる。よって、本発明の駆動ブロック化された表示装置１の発光デューティは、（１フレーム時間−２０００μＳ）／１フレーム時間であり、１フレーム時間として（１秒／１２０Ｈｚ）を代入して、７６％以下となる。
以上の比較結果より、２本の信号線を用いた従来の表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じ閾値検出期間を設定したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
逆に言えば、２本の信号線を用いた従来の表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。
再び、本実施の形態に係る表示装置１の駆動方法について説明する。
時刻ｔ８では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
具体的には、まず、時刻ｔ８の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ＋１）及び第２制御線１３１（ｋ＋１）もＬＯＷである。第２制御線１３１（ｋ＋１）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の一斉発光が終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が開始する。
そして、時刻ｔ５とほぼ同時期である時刻ｔ８において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。ただし、この時、既に第２制御線１３１（ｋ＋１）はＬＯＷとなってスイッチングトランジスタ１１６はオフとなっている（図７のＳ２１）。また、この時、第２信号線１５２の電圧レベルは、信号電圧から基準電圧に変化される（図７のＳ２２）。
具体的には、この第２信号線１５２は、時刻ｔ８以前において、信号線駆動回路１５より、セレクタ回路１６を介して、信号電圧が与えられており、時刻ｔ８から一定期間、セレクタ回路１６を介して、基準電圧が与えられる。その後、第２信号線１５２は、セレクタ回路１６より、信号線駆動回路１５との接続が切断されるものの、第２信号線１５２が有する寄生容量により、基準電圧を保持する。そのため、第２信号線１５２は、その後、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧が与えられるまで、その基準電圧を保持することになる。なお、信号線駆動回路１５は、時刻ｔ８において、セレクタ回路１６を介して、一定期間、基準電圧を第２信号線１５２に出力した後、セレクタ回路１６を介して、第２信号線１５２に信号電圧を出力する。
つまり、本時刻おいては、図９Ｃに示されるように、基準電圧がデータドライバ１５０より供給されて、第２信号線１５２が有する寄生容量に充電（ＳＡＭＰＬＥ）する。そして、時刻ｔ９までの間、第２信号線１５２は、図９Ｄに示されるように、その基準電圧を保持（Ｈｏｌｄ）している。一方、時刻ｔ９までの間、信号電圧がデータドライバ１５０より第１信号線１５１に供給されて、第１信号線１５１に属する発光画素が、供給された信号電圧に応じて発光開始することになる。
このように、基準電圧が第２信号線１５２に保持され、第２信号線１５２に保持されている基準信号電圧が、オン状態のスイッチングトランジスタ１１５を介して、駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ９において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ１０においてＬＯＷに変化させる（図７のＳ２３）。なお、この時、第２制御線１３１（ｋ＋１）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。これにより、電流制御部１００の静電保持容量１１７に蓄えられる電位差を、駆動トランジスタ１１４の閾値電圧が検出できる電位差とする。このようにして、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ１１において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子へと流す。このとき、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、このとき、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
そして、時刻ｔ１１〜時刻ｔ１２の期間、発光画素１１Ｂの回路は定常状態となり、静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、この期間が長いほど、静電保持容量１１７及び１１８に保持される閾値電圧Ｖｔｈの検出精度が向上する。よって、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ１２において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする（図７のＳ２４）。これにより、駆動トランジスタ１１４はオフ状態となる。このとき、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ｂの有する静電保持容量１１７には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ１３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。
以上、時刻ｔ１１〜時刻ｔ１２の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ１３以降において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とすることを開始する。また、この時、第２信号線１５２は、基準電圧から信号電圧に変化される（図７のＳ２５）。
具体的には、第２信号線１５２は、時刻ｔ１３以前において、図９Ｃ及び図９Ｄで説明したように、信号線駆動回路１５との接続が切断されているものの、第２信号線１５２が有する寄生容量により、基準電圧を保持している。その後、第２信号線１５２は、一定期間経過後（すなわち、時刻ｔ１３から一定期間経過後）、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧Ｖｄａｔａが与えられる。なお、信号線駆動回路１５は、時刻ｔ１３において、セレクタ回路１６を介して、図９Ａに示すように、一定期間、基準電圧を第１信号線１５１に出力しており、その後、セレクタ回路１６を介して、第２信号線１５２に信号電圧Ｖｄａｔａを出力する。
これにより、駆動トランジスタ１１４のゲートに信号電圧が印加される。このとき、静電保持容量１１７には、この信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
以上、時刻ｔ１３以降の期間では、補正された信号電圧の書き込みが、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
次に、時刻ｔ１５以降において、第２制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図７のＳ２６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、（ｋ＋１）番目の駆動ブロック内の全発光画素１１Ｂでは、一斉に発光が開始される。
以上、時刻ｔ１５以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
図１１は、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間及び信号電圧の書き込み期間を含む。
本発明の実施の形態１に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。
以上、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、信号線駆動回路１５と信号線群１２との間に配置されたセレクタ回路、駆動ブロック化された各発光画素及びセレクタ回路への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。また、さらに、発光期間及びそのタイミングも同一駆動ブロック内で一致させることが可能となる。さらにセレクタ回路により、信号線駆動回路１５からの出力本数を低減できる。よって、各スイッチ素子の導通及び非導通を制御する信号や電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減するとともに駆動回路のコスト低減、ならびにパネル実装歩留まりの向上が図られる。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。これに対し、発光画素行ごとに異なるタイミングで閾値電圧補正期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
また、駆動ブロック化により、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線、また、当該駆動電流のソース以降の電流経路を制御する第１制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
例えば、特許文献１に記載された従来の表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
これに対し、本発明の実施の形態１に係る表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに２本の制御線が出力される。よって、表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋２Ｎ）本となる。
大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る表示装置１の制御線本数は、従来の表示装置５００の制御線本数に比べ、約１／２に削減することができる。
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照しながら説明する。
図１２は、本発明の実施の形態２に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”又は“符号（ブロック番号）”で表している。
同図に記載された表示装置は、実施の形態１に係る表示装置１と比較して、各発光画素の回路構成は同様であるが、第２制御線１３１が駆動ブロックごとに共通化されておらず、発光画素行ごとに走査／制御線駆動回路１４（不図示）に接続されている点のみが異なる。以下、実施の形態２に係る表示装置１と同じ点は説明を省略し、異なる点のみ説明する。
図１２の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに個別に接続されている。また、第１制御線１３２（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１８に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図１２の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
上述したように、駆動ブロック化を行うことにより、Ｖｔｈ検出回路を制御する第１制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の負荷が低減する。
また、本実施の形態においても、図１と同様に、セレクタ回路１６を介して、信号線駆動回路１５の出力線と第１信号線１５１及び第２信号線１５２が接続されている。
次に、本実施の形態に係る表示装置の駆動方法について図１３を用いて説明する。
図１３は、本発明の実施の形態２に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第２制御線１３１（ｋ、１）及び１３１（ｋ、ｍ）、及び第１制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第２制御線１３１（ｋ＋１、１）及び１３１（ｋ＋１、ｍ）、及び第１制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。
本実施の形態に係る駆動方法では、図５に記載された実施の形態１に係る駆動方法と比較して、駆動ブロック内での発光期間を一致させず、発光画素行ごとに信号電圧の書き込み期間と発光期間を設定している点のみが異なる。
まず、時刻ｔ２０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第１制御線１３２（ｋ）及び第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）もＬＯＷである。図６（ａ）のように、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）をＬＯＷとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の画素行ごとの発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
次に、時刻ｔ２０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオン状態とする。ただし、この時、既に第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオフ状態となっている（図７のＳ１１）。また、この時、第１信号線１５１の電圧レベルは、信号電圧から基準電圧に変化させる（図７のＳ１２）。
ここで、本実施の形態に係るセレクタ回路を駆動するための動作タイミングチャートは、実施の形態１で説明した図８の動作タイミングチャートと同様である。すなわち、図１３に示した時刻ｔ２０においては、図９Ａに示されるように、基準電圧がデータドライバ１５０より供給されて、第１信号線１５１が有する寄生容量に充電（ＳＡＭＰＬＥ）する。そして、時刻ｔ２５ａまでの間、第１信号線１５１は、図９Ｂに示されるように、その基準電圧を保持（Ｈｏｌｄ）している。一方、時刻ｔ２５までの間、信号電圧がデータドライバ１５０より第２信号線１５２に供給されて、第２信号線１５２に属する発光画素が、供給された信号電圧に応じて発光開始することになる。つまり、時刻ｔ２０から時刻ｔ２１の間に、期間Ｔ１−１と一部の期間Ｔ１−２とが含まれている。なお、ｔ２５とｔ２８とは同時刻とすることができる。
このように、第１信号線１５１に保持され、第１信号線１５１に保持されている基準信号電圧が、オン状態のスイッチングトランジスタ１１５を介して、基準電圧が駆動トランジスタ１１４のゲートに印加される。
次に、時刻ｔ２１において、走査／制御線駆動回路１４は、第１制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、時刻ｔ２２においてＬＯＷに変化させる（図７のＳ１３）。ただし、この時、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）と有機ＥＬ素子１１３のカソード電極との間の電位差は、有機ＥＬ素子１１３の閾値電圧に漸近していく。時刻ｔ２２において、駆動トランジスタ１１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、実施の形態１で記載した式２で規定される。これにより、電流制御部１００の静電保持容量１１７に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差としている。このようにして、閾値電圧の検出過程への準備が完了する。
次に、時刻ｔ２３において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオン状態とする。これにより、駆動トランジスタ１１４はオン状態となり、ドレイン電流を、静電保持容量１１７、１１８及びオフ状態となっている有機ＥＬ素子１１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量１１７、１１８及び有機ＥＬ素子１１３には駆動トランジスタ１１４のゲート−ソース間電圧が記録される。なお、有機ＥＬ素子１１３のアノード電極電位すなわち駆動トランジスタのソース電極電位は−Ｖｔｈ（＜０）よりも低い電位であり、有機ＥＬ素子１１３のカソード電位は０Ｖであるので逆バイアス状態となり、有機ＥＬ素子１１３は発光せず、静電容量ＣＥＬとして機能する。
そして、時刻ｔ２３〜時刻ｔ２４の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１７及び１１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１７及び１１８に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ２４において、走査／制御線駆動回路１４は、第２制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨからＬＯＷに変化させる（図７のＳ１４）。これにより、駆動トランジスタ１１４への電流供給が停止される。このとき、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１７及び１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
次に、時刻ｔ２５において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオフ状態とする。
以上、時刻ｔ２０〜時刻ｔ２５の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。なお、時刻ｔ０〜時刻ｔ５の期間は、上述した図８における、期間Ｔ１−１と期間Ｔ１−２とを合算した期間に相当する。
次に、時刻ｔ２５以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、セレクタ回路１６を介して、第１信号線１５１に信号電圧Ｖｄａｔａを供給する。つまり、第１信号線１５１の電圧レベルは、基準電圧から信号電圧に変化される（図７のＳ１５）。
具体的には、第１信号線１５１は、時刻ｔ２５以前において、図９Ａ及び図９Ｂで説明したように、信号線駆動回路１５との接続が切断されているものの、第１信号線１５１が有する寄生容量により、基準電圧を保持している。その後、第１信号線１５１は、一定期間経過後（すなわち、時刻ｔ２５から一定期間経過後）、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧Ｖｄａｔａが与えられる。なお、信号線駆動回路１５は、時刻ｔ２５において、セレクタ回路１６を介して、図９Ｃに示すように、一定期間、基準電圧を第２信号線１５２に出力しており、その後、セレクタ回路１６を介して、第１信号線１５１に信号電圧Ｖｄａｔａを出力する。
これにより、駆動トランジスタ１１４のゲートに信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１７に保持される電位差Ｖｇｓは、Ｖｄａｔａと実施の形態１で記載した式３で規定された電位との差分となり、式４の関係で規定される。つまり、静電保持容量１１７には、この信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）の電圧レベルが上記ＬＯＷ→ＨＩＧＨ→ＬＯＷと変化した後、つづいて第２制御線１３１（ｋ、１）の電圧レベルをＬＯＷからＨＩＧＨへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。
以上、時刻ｔ２５以降では、補正された信号電圧の書き込み及び発光が、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
以上、時刻ｔ２６以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において発光画素行ごとに実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、実施の形態１で記載した式４で規定されたＶｇｓから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、式５で規定される。式５から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることがわかる。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線１３２を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。
なお、時刻ｔ２８〜時刻ｔ３５における（ｋ＋１）番目の駆動ブロックの動作は、上述したｋ番目の駆動ブロックの動作と同様のため説明を省略する。
図１４は、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間を含む。
本発明の実施の形態２に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態２においても、スイッチングトランジスタ１１６及び静電保持容量１１８が配置された発光画素回路、信号線駆動回路１５と信号線群１２との間に配置されたセレクタ回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。さらにセレクタ回路により、信号線駆動回路１５からの出力本数を低減できる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減するとともに駆動回路のコスト低減、ならびにパネル実装歩留まりの向上が図られる。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
（実施の形態３）
以下、本発明の実施の形態３について、図面を参照しながら説明する。
本実施の形態に係る表示装置の電気的な構成は、発光画素の回路構成を除き、図１に記載された構成と同様である。つまり、本実施の形態に係る表示装置は、表示パネル１０と、制御回路２０とを備える。表示パネル１０は、後述する複数の発光画素２１Ａ及び２１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とセレクタ回路１６とを備える。
以下、実施の形態１及び２と重複する構成については、説明を省略し、発光画素２１Ａ及び２１Ｂに関連する構成のみ説明を行う。
発光画素２１Ａ及び２１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素２１Ａ及び２１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素２１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素２１Ｂは偶数番目の駆動ブロックを構成する。
図１５Ａは、本発明の実施の形態３に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図１５Ｂは、本発明の実施の形態３に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図１５Ａ及び図１５Ｂに記載された画素回路は、実施の形態１における図２Ａ及び図２Ｂに記載された画素回路と比較して、スイッチングトランジスタ１１６の代わりに、スイッチングトランジスタ２１６が付加されている点が異なる。同様に、電流制御部２００は、実施の形態１における電流制御部１００とは、スイッチングトランジスタ１１６の代わりに、スイッチングトランジスタ２１６が付加されている点で構成が異なる。以下、図２Ａ及び図２Ｂに記載された表示装置の構成と重複する点は説明を省略する。
図１５Ａ及び図１５Ｂにおいて、有機ＥＬ素子２１３は、例えば、カソードが負電源線である電源線１１２に接続されアノードが駆動トランジスタ２１４のソースに接続された発光素子であり、駆動トランジスタ２１４の駆動電流が流れることにより発光する。
スイッチングトランジスタ２１６は、ゲートが第２制御線２３１に接続され、ソース及びドレインの一方が静電保持容量２１７の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ２１４のソースに接続されていた第４スイッチングトランジスタである。スイッチングトランジスタ２１６は、信号線からの信号電圧書き込み期間においてはオフ状態となることにより、静電保持容量２１７に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、閾値電圧検出期間及び発光期間においてはオン状態となることにより、駆動トランジスタ２１４のソースを第３容量素子である静電保持容量２１７及び第４容量素子である静電保持容量２１８に接続し、正確に静電保持容量２１７に閾値電圧と信号電圧に対応した電荷を保持させ、駆動トランジスタ２１４が静電保持容量２１７に保持された電圧を反映した駆動電流を発光素子に供給させる機能を有する。
第２制御線２３１は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線２３１は、駆動トランジスタ２１４のソースと静電保持容量２１７及び静電保持容量２１８間のノードとを導通又は非導通とする状態を発生する機能を有する。
第１制御線２３２は、走査／制御線駆動回路１４に接続され、発光画素２１Ａ及び２１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線２３２は、電圧レベルを切り換えることにより、駆動トランジスタ２１４の閾値電圧を検出する環境を整える機能を有する。
次に、第２制御線２３１、第１制御線２３２、走査線２３３、第１信号線２５１及び第２信号線２５２の発光画素間における接続関係について説明する。
図１６は、本発明の実施の形態３に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”又は“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図１６に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図１６の上段に記載されたｋ番目の駆動ブロックでは、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素２１Ａの有するスイッチングトランジスタ２１６のゲートに個別に接続されている。また、第１制御線２３２（ｋ）が当該駆動ブロック内の全発光画素２１Ａの有する静電保持容量２１８に共通して接続されている。一方、走査線２３３（ｋ、１）〜走査線２３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。
また、図１６の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線２３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線２３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線２５１が当該駆動ブロック内の全発光画素２１Ａの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線２５２が当該駆動ブロック内の全発光画素２１Ｂの有するスイッチングトランジスタ２１５のソース及びドレインの他方に接続されている。
上述したように、駆動ブロック化を行うことにより、Ｖｔｈ検出回路を制御する第１制御線２３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の回路規模が低減する。またＶｔｈの検出時間を長く確保することができ、Ｖｔｈの検出精度が高くなり、結果表示品位が向上する。
また、本実施の形態においても、図１と同様に、セレクタ回路１６を備え、セレクタ回路を介して、信号線駆動回路１５の出力線と第１信号線１５１及び第２信号線１５２が接続されている。
次に、本実施の形態に係る表示装置の駆動方法について図１７を用いて説明する。なお、ここでは、図１５Ａ及び図１５Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。
図１７は、本発明の実施の形態３に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線２３３（ｋ、１）、２３３（ｋ、２）及び２３３（ｋ、ｍ）、第２制御線２３１（ｋ、１）、２３１（ｋ、２）及び２３１（ｋ、ｍ）、第１制御線２３２（ｋ）及び第１信号線２５１に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線２３３（ｋ＋１、１）、２３３（ｋ＋１、２）及び２３３（ｋ＋１、ｍ）、第２制御線２３１（ｋ＋１、１）、２３１（ｋ＋１、２）及び２３１（ｋ＋１、ｍ）、第１制御線２３２（ｋ＋１）及び第２信号線２５２に発生する電圧の波形図が示されている。図１７では、第１信号線２５１に、左からｋ−４番目、ｋ−２番目及びｋ番目の駆動ブロックの発光期間に対する信号電圧が発生している様子を示している。同様に、第２信号線２５２に、左からｋ−３番目、ｋ−１番目及びｋ＋１番目の駆動ブロックの発光期間に対する信号電圧が発生している様子を示している。つまり、第１信号線２５１と第２信号線２５２とには、交互に基準電圧と信号電圧とが発生している様子が示されている。
また、図１８は、本発明の実施の形態３に係る表示装置の有する発光画素の状態遷移図である。また、図１９は、本発明の実施の形態３に係る表示装置の動作フローチャートである。
まず、時刻ｔ４０において、走査線２３３（ｋ、１）の電圧レベルをＨＩＧＨに変化させ、第１信号線２５１から基準電圧を、駆動トランジスタ２１４のゲートに印加する（図１９のＳ３１）。また、この時、第１信号線２５１の電圧レベルは、信号電圧から基準定電圧に変化される。
ここで、セレクタ回路１６を用いて、第１信号線２５１の電圧を信号電圧から固定電圧（基準電圧）に変化させる方法について説明する。図２０は、本発明の実施の形態３に係る表示装置の有するセレクタ回路を駆動するための動作タイミングチャートである。図２０は、図８に対して、異なる点は以下の通りである。すなわち、ｋ番目〜ｋ＋３番目の４つの駆動ブロックそれぞれにおいて、信号電圧が印加された後の非発光期間に、対応する駆動ブロックにおける走査線２３３の電圧レベルを順次一定期間ＨＩＧＨにしている。それにより、基準電位を駆動トランジスタ２１４のゲートに印加して、駆動トランジスタ２１４をオフ状態にしている。その他の点においては、図８で説明した内容と同様のため説明を省略する。
具体的には、時刻ｔ４０から一定期間以前の時刻においては、第１信号線２５１は、信号線駆動回路１５より、セレクタ回路１６を介して、信号電圧が与えられており、時刻ｔ４０から一定期間以前には、セレクタ回路１６を介して、基準電圧が与えられる。その後、時刻ｔ４０において、第１信号線２５１は、セレクタ回路１６より、信号線駆動回路１５との接続が切断されるものの、第１信号線２５１が有する寄生容量により、この基準電圧を保持する。そのため、第１信号線２５１は、その後、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧が与えられるまで、その基準電圧を保持することになる。
言い換えると、時刻ｔ４０以前の一定期間においては、図９Ａに示されるように、基準電圧がデータドライバ１５０より供給されて、第１信号線２５１が有する寄生容量に充電（ＳＡＭＰＬＥ）される。そして、第１信号線２５１は、その後、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧が与えられるまで、図９Ｂに示されるように、その基準電圧を保持（Ｈｏｌｄ）している。一方、その間、第２信号線２５２は、信号電圧がデータドライバ１５０より供給され、第２信号線２５２に属するｋ−２番目の駆動ブロックの発光画素が、供給された信号電圧に応じて発光する。
このとき、図１８（ａ）に示すように、基準電圧は、例えば０Ｖである。また、時刻ｔ４０の直前においては発光モードであったので、この定常状態における駆動トランジスタ２１４のソース電位Ｖｓを、ＶＥＬとする。これと、第２制御線２３１（ｋ、１）の電圧レベルがＨＩＧＨ状態でありスイッチングトランジスタ２１６が導通状態であることから、Ｖｇｓ＝−ＶＥＬ＜ＶＴ（ＴＦＴ）となり、駆動トランジスタ２１４はオフ状態へと変化する。
その後、時刻ｔ４１において、走査線２３３（ｋ、１）の電圧レベルをＬＯＷに変化させ、以下、ｋブロック内において第１信号線２５１を基準電圧に維持したまま、走査線２３３の電圧レベルを、画素行順にＬＯＷ→ＨＩＧＨ→ＬＯＷとすることにより、有機ＥＬ素子２１３は画素行順に消光する。つまり、ｋブロックにおける発光画素の発光が画素行順に終了する。同時に、ｋブロックにおける非発光期間が画素行順に開始する。
次に、時刻ｔ４２において、走査／制御線駆動回路１４は、第１制御線２３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、一定期間経った後、ＬＯＷに変化させる（図１９のＳ３２）。また、このとき、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルはＨＩＧＨに維持されている。ここで、スイッチングトランジスタ２１５がオフ状態で、第１制御線２３２（ｋ）をΔＶｒｅｓｅｔ（＞０）だけ変化させ、静電保持容量２１８の静電容量値をＣ２、有機ＥＬ素子２１３の静電容量及び閾値電圧を、それぞれＣＥＬ及びＶＴ（ＥＬ）とする。このとき、第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨにした瞬間、駆動トランジスタ２１４のソース電極Ｓ（Ｍ）の電位Ｖｓは、Ｃ２とＣＥＬとで分配される電圧と、ＶＴ（ＥＬ）との和となり、
Figure 0005282146
 となる。その後、図１８（ｂ）に示すように、有機ＥＬ素子２１３の自己放電がなされることにより、上記Ｖｓは、定常状態では、ＶＴ（ＥＬ）に漸近していく。
次に、時刻ｔ４３において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを一斉にＨＩＧＨに変化させる。また、この時、信号線駆動回路１５により、第１信号線２５１の電圧レベルが信号電圧から基準電圧に変化される。なお、セレクタ回路１６を用いて、第１信号線２５１の電圧を信号電圧から基準電圧に変化させる方法は、時刻ｔ４０において第１信号線２５１の電圧を信号電圧から基準電圧に変化させる方法と同様であるので、ここではその説明を省略する。
続いて、走査／制御線駆動回路１４が第１制御線２３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、Ｖｓがバイアスされ、
Figure 0005282146
 となる。この第１制御線２３２（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ２１４のゲートソース間電圧であるＶｇｓには、駆動トランジスタ２１４の閾値電圧Ｖｔｈよりも大きな電圧を発生させている。つまり、静電保持容量２１７に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。これと同時に、図１８（ｃ）に示すように、駆動トランジスタ２１４はオン状態となり、ドレイン−ソース間電流を、静電保持容量２１７、２１８及び有機ＥＬ素子２１３へと流す。このとき、式２で規定されたＶｓは、−Ｖｔｈに漸近していく。これにより、静電保持容量２１７、２１８には駆動トランジスタ２１４のＶｔｈが記録される。なお、このとき、有機ＥＬ素子２１３へ流れる電流は、アノード電極電位が−Ｖｔｈよりも低電位であり、カソード電位が０Ｖであるので有機ＥＬ素子２１３は逆バイアス状態となっているため、有機ＥＬ素子２１３を発光させるための電流とはならない。
時刻ｔ４３〜時刻ｔ４４の期間、発光画素２１Ａの回路は定常状態となり、静電保持容量２１７及び２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量２１７及び２１８に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量２１７に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ４４において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、一斉にＨＩＧＨからＬＯＷに変化させる（図１９のＳ３３）。これにより、静電保持容量２１７、２１８への駆動トランジスタ２１４のＶｔｈの記録が完了する。このとき、ｋ番目の駆動ブロックの全発光画素２１Ａの有する静電保持容量２１７及び２１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。なお、時刻ｔ４４の直前において、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）も一斉にＬＯＷレベルとされており、スイッチングトランジスタ２１６はオフ状態となっている。これによりＶｔｈ検出後の駆動トランジスタ２１４のリーク電流が静電保持容量２１７、２１８へ流れ込み、静電保持容量２１７、２１８に記録された駆動トランジスタ２１４の閾値電圧Ｖｔｈの値がずれることを抑制している。
以上、時刻ｔ４３〜時刻ｔ４４の期間では、駆動トランジスタ２１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行されている。
次に、時刻ｔ４４以降の期間において、走査／制御線駆動回路１４は、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ２１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線２５１の電圧レベルを各画素の輝度値に応じた信号電圧Ｖｄａｔａに変化させる（図１９のＳ３４）。
図１７に示した時刻ｔ４３以前の一定期間においては、図９Ａに示されるように、基準電圧がデータドライバ１５０より供給されて、第１信号線２５１が有する寄生容量に充電（ＳＡＭＰＬＥ）される。その後、時刻ｔ５３まで、すなわち、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧が与えられるまで、第１信号線２５１は、図９Ｂに示されるように、その基準電圧を保持（Ｈｏｌｄ）している。一方、時刻ｔ４４までの間、信号電圧がデータドライバ１５０より第２信号線２５２に供給されて、第２信号線２５２に属する発光画素が、供給された信号電圧に応じて発光開始することになる。
そして、時刻ｔ４４では、図９Ｃに示されるように、基準電圧が一定期間、データドライバ１５０より供給されて、第２信号線２５２が有する寄生容量に充電（ＳＡＭＰＬＥ）され、第２信号線２５２は、図９Ｄに示されるように、その基準電圧を保持（ＨＯＬＤ）する。一方、時刻ｔ４４から一定期間の後、信号電圧がデータドライバ１５０より第１信号線２５１に供給されて、第１信号線２５１に属する発光画素が、供給された信号電圧に応じて発光開始することになる。これにより、図１８（ｄ）に示すように、駆動トランジスタ２１４のゲートに信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量２１７及び２１８の接点Ｍにおける電位ＶＭは、ＶｄａｔａがＣ１及びＣ２で分配された電圧と、時刻ｔ４４におけるＶｓ電位である−Ｖｔｈとの和となり、
Figure 0005282146
 となる。
つまり、静電保持容量２１７に保持される電位差ＶｇＭは、Ｖｄａｔａと上記式１３で規定された電位との差分であり、
Figure 0005282146
 となる。
つまり、静電保持容量２１７には、この信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。
また、時刻ｔ４６以降の期間において、走査／制御線駆動回路１４は、第２制御線２３１（ｋ、１）〜２３１（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ２１６を、発光画素行ごとに順次オン状態とする（図１９のＳ３５）。これにより、駆動トランジスタ２１４のゲート−ソース間に式１３で示された電圧が印加され、図１８（ｅ）に示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。
以上、時刻ｔ４６以降の期間では、補正された信号電圧の書き込み及び発光、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
ここで、駆動トランジスタ２１４を流れるドレイン電流ｉｄは、式４で規定されたＶｇＭから、駆動トランジスタ２１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、
Figure 0005282146
 と表される。ここで、βは移動度に関する特性パラメータである。式１５から、有機ＥＬ素子２１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ２１４の閾値電圧Ｖｔｈに依存せず、さらに有機ＥＬ素子２１３の容量成分に関係しない電流となっていることが解る。
以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ２１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第１制御線２３２を駆動ブロック内で共通化できる。
また、走査線２３３（ｋ、１）〜２３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
さらに、１発光画素列に対して配置された２本の信号線に対し、信号線駆動回路１５の出力線を１本とできるため、信号線駆動回路１５を小型化することができ、データドライバ１５３の実装数及び出力線の減少に伴う駆動回路実装のためのコスト低減及びパネル実装歩留まりの向上が図られる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。
なお、時刻ｔ５０以降における（ｋ＋１）番目の駆動ブロックの動作は、上述したｋ番目の駆動ブロックの動作と同様のため説明を省略する。また、上述した駆動ブロックの状態遷移は、図１４に示したのと同様のため、説明を省略する。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
本発明の実施の形態３に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態３においても、スイッチングトランジスタ２１６及び静電保持容量２１８が配置された発光画素回路、信号線駆動回路１５と信号線群１２との間に配置されたセレクタ回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ２１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。さらにセレクタ回路により、信号線駆動回路１５からの出力本数を低減できる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減するとともに駆動回路のコスト低減、ならびにパネル実装歩留まりの向上が図られる。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ２１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
（実施の形態４）
本実施の形態に係る表示装置の電気的な構成は、発光画素の回路構成を除き、図１に記載された構成と同様である。つまり、本実施の形態に係る表示装置は、表示パネル１０と、制御回路２０とを備える。表示パネル１０は、後述する複数の発光画素３１Ａ及び３１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とセレクタ回路１６とを備える。
制御線群１３は、発光画素ごとに配置された走査線、制御線及び電源線からなる。
走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、制御線群１３の各制御線へ制御信号を、また、各電源線へ可変電圧を出力することにより、発光画素の有する回路素子を駆動する。
発光画素３１Ａ及び３１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素３１Ａ及び３１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素３１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素３１Ｂは偶数番目の駆動ブロックを構成する。
以下、実施の形態１〜３と重複する構成については、説明を省略し、発光画素３１Ａ及び３１Ｂに関連する構成のみ説明を行う。
図２１Ａは、本発明の実施の形態４に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図２１Ｂは、本発明の実施の形態４に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図２１Ａ及び図２１Ｂに記載された発光画素３１Ａ及び３１Ｂは、いずれも、有機ＥＬ素子３１２と、駆動トランジスタ３１４と、静電保持容量３１６及び３１７と、スイッチングトランジスタ３１５と、走査線３３３と、第１信号線３５１と、第２信号線３５２とを備える。また、発光画素３１Ａと発光画素Ｂはそれぞれ、さらに、選択トランジスタ３１５を備える。図２１Ａ及び図２１Ｂに記載された画素回路は、図２Ａ及び図２Ｂに記載された画素回路と比較して、スイッチングトランジスタ１１６がない点が異なる。また、駆動トランジスタ３１４と、静電保持容量３１６及び３１７とは、電流制御部３００を構成している。以下、図２Ａ及び図２Ｂに記載された表示装置の構成と重複する点は説明を省略する。
有機ＥＬ素子３１３は、例えば、カソードが第２電源線である電源線３１２に接続されアノードが駆動トランジスタ３１４のソースに接続された発光素子であり、駆動トランジスタ３１４の駆動電流が流れることにより発光する。
駆動トランジスタ３１４は、ドレインが第１電源線である電源線３１０に接続され、ゲートが静電保持容量３１６の第１電極に接続されている。駆動トランジスタ３１４は、ゲートに、信号電圧に対応した電圧が印加されることにより、当該電圧に対応したドレイン電流に変換する。そして、このドレイン電流は、駆動電流として有機ＥＬ素子３１３に供給される。駆動トランジスタ３１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
スイッチングトランジスタ１１５は、ゲートが走査線３３３に接続され、ソース及びドレインの一方が駆動トランジスタ３１４のゲートに接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素３１Ａにおいては、第１信号線３５１に接続され、第１スイッチ素子として機能し、偶数駆動ブロックの発光画素３１Ｂにおいては、第２信号線３５２に接続され、第２スイッチ素子として機能する。
静電保持容量３１６は、一方の端子が駆動トランジスタ３１４のゲートに接続され、他方の端子が駆動トランジスタ３１４のソースに接続された第６容量素子である。静電保持容量３１６は、第１信号線３５１又は第２信号線３５２から供給された信号電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後に、駆動トランジスタ３１４から有機ＥＬ素子３１３へ供給する駆動電流を制御する機能を有する。
また、静電保持容量３１６は、駆動トランジスタ３１４のゲート及びスイッチングトランジスタ１１５に接続され、駆動トランジスタ３１４の閾値電圧を検出する機能を有する。
静電保持容量３１７は、静電保持容量３１６の他方の端子と参照電圧源（図２１Ａ及び図２１Ｂには参照電圧Ｖｒｅｆと記すが電源線３１２であっても良い）との間に接続された保持容量素子である。静電保持容量３１７は、まず、定常状態において駆動トランジスタ３１４のソース電位を記憶し、信号電圧がスイッチングトランジスタ１１５から印加された場合でもそのソース電位の情報は静電保持容量３１６と静電保持容量３１７との間のノードに残る。なおこのタイミングでのソース電位とは駆動トランジスタ３１４の閾値電圧である。その後、上記閾値電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量３１６の他方の端子の電位が確定されるので駆動トランジスタ３１４のゲート電圧が確定される。一方、駆動トランジスタ３１４のソース電位は既に定常状態であるので、静電保持容量３１７は、結果的に駆動トランジスタ３１４のソース電位を保持する機能を有する。
なお、静電保持容量３１７は、独立した回路素子として付加される必要はなく、有機ＥＬ素子３１３が有する寄生容量であってもよい。
電源線３１０は、駆動トランジスタ３１４のドレインに第１電圧又は第２電圧を供給する。第１電圧は、第１信号線３５１及び第２信号線３５２から供給される基準電圧よりも低い電圧であり、当該電圧が駆動トランジスタ３１４のドレインに印加されることにより、前記駆動トランジスタ３１４のソース電位をリセットすることが可能となる。また、第２電圧は、上記基準電圧よりも高い電圧であり、当該電圧が駆動トランジスタ３１４のドレインに印加されることにより、静電保持容量３１６に、閾値電圧に対応した電圧を保持させ、又は信号電圧に対応した駆動電流により有機ＥＬ素子３１３を発光させることが可能となる。制御回路２０は、走査／制御線駆動回路１４及び信号線駆動回路１５とともに、各発光画素の動作を制御する制御部を構成し、セレクタ回路１６の選択トランジスタをオンオフするタイミングを制御する。
さらに、制御回路２０は、上記第１電圧及び第２電圧の供給タイミングを制御する。
また、本実施の形態においても、図１と同様に、セレクタ回路１６を備え、セレクタ回路を介して、信号線駆動回路１５の出力線と第１信号線３５１及び第２信号線３５２が接続されている。
次に、本実施の形態に係る表示装置の駆動方法について図２２を用いて説明する。なお、ここでは、図２１Ａ及び図２１Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。なお、各駆動ブロックはｍ行の発光画素行から構成されているとする。
図２２は、本発明の実施の形態４に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの１行目に配置された走査線３３３（ｋ、１）、２行目に配置された走査線３３３（ｋ、２）及びｍ行目に配置された走査線３３３（ｋ、ｍ）、第１信号線３５１、ｋ番目の駆動ブロックの１行目に配置された電源線３１０（ｋ、１）、２行目に配置された電源線３１０（ｋ、２）及びｍ行目に配置された電源線３１０（ｋ、ｍ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの１行目に配置された走査線３３３（ｋ＋１、１）、２行目に配置された走査線３３３（ｋ＋１、２）及びｍ行目に配置された走査線３３３（ｋ＋１、ｍ）、第２信号線３５２、（ｋ＋１）番目の駆動ブロックの１行目に配置された電源線１１０（ｋ＋１、１）、２行目に配置された電源線３１０（ｋ＋１、２）及びｍ行目に配置された電源線３１０（ｋ＋１、ｍ）に発生する電圧の波形図が示されている。また、図２３は、本発明の実施の形態４に係る表示装置の動作フローチャートである。
まず、時刻ｔ６１までに、制御回路２０は、電源線３１０（ｋ、１）〜３１０（ｋ、ｍ）の電圧レベルを、基準電圧よりも低い第１電圧であるＬＯＷに順次設定し、駆動トランジスタ３１４のソース電位をリセットする（図２３のＳ５１）。このとき、第１電圧は、例えば、−１０Ｖであり、駆動トランジスタ３１４のソース電位は−１０Ｖにリセットされる。
次に、時刻ｔ６２において、制御回路２０は、走査線３３３（ｋ、１）〜３３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、選択トランジスタ３１５をオン状態とする（図２３のＳ５２）。また、この時、制御回路２０により、第１信号線３５１の電圧レベルが、信号電圧から基準電圧に変化される。
ここで、本実施の形態に係るセレクタ回路を駆動するための動作タイミングチャートは、実施の形態１で説明した図８の動作タイミングチャートと同様である。
すなわち、時刻ｔ６２においては、図９Ａに示されるように、基準電圧がデータドライバ１５０より一定期間供給されて、第１信号線３５１が有する寄生容量に充電（ＳＡＭＰＬＥ）される。そして、時刻ｔ６５までの間、第１信号線３５１は、図９Ｂに示されるように、その基準電圧を保持（Ｈｏｌｄ）している。一方、時刻ｔ６４までの間、信号電圧がデータドライバ１５０より第２信号線３５２に供給されて、第２信号線３５２に属する発光画素が、供給された信号電圧に応じて発光開始することになる。このように、第１信号線３５１に保持されている基準信号電圧が、オン状態の選択トランジスタ３１５を介して、駆動トランジスタ３１４のゲートに印加される。このとき、基準電圧は、例えば、０Ｖである。
次に、時刻ｔ６３において、制御回路２０は、電源線３１０（ｋ、１）〜３１０（ｋ、ｍ）の電圧レベルを、第１電圧から基準電圧よりも高い第２電圧に変化させる（図２３のＳ５３）。このとき、第２電圧は、例えば、１０Ｖである。これにより、閾値電圧の検出過程への準備が完了する。
時刻ｔ６３〜時刻ｔ６４の期間、発光画素３１Ａの回路は定常状態となり、時刻ｔ６４までに静電保持容量３１６には駆動トランジスタ３１４の閾値電圧Ｖｔｈに相当する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量３１６に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量３１６に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
次に、時刻ｔ６４において、制御回路２０は、走査線３３３（ｋ、１）〜３３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、選択トランジスタ３１５をオフ状態とする（図２３のＳ１４）。これにより、駆動トランジスタ３１４への基準電圧印加が停止される。このとき、ｋ番目の駆動ブロックの全発光画素３１Ａの有する静電保持容量３１６には駆動トランジスタ３１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持され、補償されるべき駆動トランジスタ３１４の閾値電圧Ｖｔｈが確定する。
以上、時刻ｔ６１〜時刻ｔ６４の期間では、駆動トランジスタ３１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行される。
次に、時刻ｔ６５において、制御回路２０により、第１信号線３５１の電圧レベルが、基準電圧から信号電圧に変化される。
具体的には、時刻ｔ６５前の一定期間において、図９Ｃに示されるように、基準電圧がデータドライバ１５０より供給されて、第２信号線３５２が有する寄生容量に充電（ＳＡＭＰＬＥ）される。そして、時刻ｔ６５以降、第２信号線３５２は、図９Ｄに示されるように、その基準電圧を保持（Ｈｏｌｄ）している。一方、時刻ｔ６５以降、信号電圧がデータドライバ１５０より第１信号線３５１に供給されて、第１信号線３５１に属する発光画素が、供給された信号電圧に応じて発光開始することになる。このようにして、信号電圧が駆動トランジスタ３１４のゲートに印加される。このとき、信号電圧は、例えば、０Ｖ〜５Ｖである。
また、時刻ｔ６５〜時刻ｔ６６の期間において、制御回路２０は、走査線３３３（ｋ、１）〜３３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、選択トランジスタ３１５を、発光画素行ごとに順次オン状態とする（図２３のＳ５５）。これにより、駆動トランジスタ３１４のゲートには、信号電圧が印加される。このとき、静電保持容量３１６には、この信号電圧に応じた電圧と、先に保持された駆動トランジスタ３１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。またこれと同時に、駆動トランジスタ３１４の駆動電流が有機ＥＬ素子３１３に流れ、発光画素行順に有機ＥＬ素子３１３が発光する。
以上、時刻ｔ６５〜時刻ｔ６６の期間では、高精度に補正された信号電圧の書き込み及び発光が、ｋ番目の駆動ブロック内で発光画素行順に実行されている。
また、ｔ６６以降において、制御回路２０は、ｋ番目の駆動ブロック内の電源線３１０（ｋ、１）〜３１０（ｋ、ｍ）の電圧レベルを、発光画素行順に第２電圧から第１電圧へ変化させることにより、発光画素行順に消光させる。
以上、発光画素行を駆動ブロック化することにより、駆動トランジスタ３１４の閾値電圧を検出する期間を駆動ブロック内で一致させることが可能となり、最大で１フレーム期間を駆動ブロック数で分割した期間を閾値電圧検出期間として割り当てることが可能となる。よって、高精度に補正された駆動電流が有機ＥＬ素子３１３に流れ、画像表示品質を向上させることが可能となる。また、制御回路２０は、閾値電圧検出期間において駆動ブロック内で同時制御する、つまり、同一の駆動ブロックに対し同一の制御信号を出力できる。さらに、セレクタ回路１６を備えることにより、１発光画素列に対して配置された２本の信号線に対し、信号線駆動回路１５の出力線を１本とできるため、信号線駆動回路１５を小型化することができ、データドライバ１５３の実装数及び出力線の減少に伴う駆動回路実装のためのコスト低減及びパネル実装歩留まりの向上が図られる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。
なお、時刻ｔ７１〜時刻ｔ７６における（ｋ＋１）番目の駆動ブロックの動作は、上述したｋ番目の駆動ブロックの動作と同様のため説明を省略する。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
なお、本実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図は、図１４に示された状態遷移図と同様のため、説明を省略する。
本発明の実施の形態４に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行順に設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
以上、実施の形態４においても、静電保持容量３１６が配置された発光画素回路、信号線駆動回路１５と信号線群１２との間に配置されたセレクタ回路１６、駆動ブロック化された各発光画素への走査線、電源線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ３１４の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。さらにセレクタ回路により、信号線駆動回路１５からの出力本数を低減できる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減するとともに駆動回路のコスト低減、ならびにパネル実装歩留まりの向上が図られる。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ３１４の閾値電圧補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
（実施の形態５）
以下、本発明の実施の形態について、図面を参照しながら説明する。
本実施の形態に係る表示装置の電気的な構成は、発光画素の回路構成を除き、図１に記載された構成と同様である。つまり、本実施の形態に係る表示装置は、表示パネル１０と、制御回路２０とを備える。表示パネル１０は、後述する複数の発光画素４１Ａ及び４１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５と、セレクタ回路１６とを備える。
発光画素４１Ａ及び４１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素４１Ａ及び４１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素４１Ａは、奇数番目の駆動ブロックを構成し、また、発光画素４１Ｂは偶数番目の駆動ブロックを構成する。
以下、実施の形態１〜３と重複する構成については、説明を省略し、発光画素４１Ａ及び４１Ｂに関連する構成のみ説明を行う。
図２４Ａは、本発明の実施の形態５に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図２４Ｂは、本発明の実施の形態５に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図２４Ａ及び図２４Ｂに記載された発光画素４１Ａ及び４１Ｂは、いずれも、有機ＥＬ素子４１３と、駆動トランジスタ４１４と、スイッチングトランジスタ４１５、４１６及び４１７と、静電保持容量４１８と、制御線４３１と、走査線４３３と、第１信号線４５１と、第２信号線４５２とを備える。ここで、駆動トランジスタ４１４と、スイッチングトランジスタ４１６、４１７及び４１８と、静電保持容量４１８とは、電流制御部４００を構成している。電流制御部４００は、第１信号線４５１又は第２信号線４５２から供給される信号電圧を駆動トランジスタ４１４のソースドレイン電流である信号電流に変換する機能を有する。
図２４Ａ及び図２４Ｂにおいて、スイッチングトランジスタ４１６は、ゲートが走査線４３３に接続され、ソース及びドレインの一方が駆動トランジスタ４１４のゲート及び静電保持容量４１８の一方の端子である第１電極に接続され、ソース及びドレインの他方が参照電源線４１９に接続された第５スイッチングトランジスタである。スイッチングトランジスタ４１６は、参照電源線４１９の参照電圧ＶＲＥＦを駆動トランジスタ４１４のゲートに印加するタイミングを決定する機能を有する。
スイッチングトランジスタ４１７は、ゲートが制御線４３１に接続され、ソース及びドレインの一方が第５容量素子である静電保持容量４１８の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ４１４のソースに接続された第６スイッチングトランジスタである。スイッチングトランジスタ４１７は、信号線からの信号電圧書き込み期間においてはオフ状態となることにより、当該期間において静電保持容量４１８から駆動トランジスタ４１４のソースへのリーク電流が発生しないので、静電保持容量４１８に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、初期化期間においてオン状態となることにより、駆動トランジスタ４１４のソースを初期化電位に設定する機能を有し、駆動トランジスタ４１４と有機ＥＬ素子４１３とを瞬時にリセット状態とすることができる。スイッチングトランジスタ４１５、４１６及び４１７は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
ここで、上記初期化期間とは、信号電圧に対応した電圧が静電保持容量４１８に書き込まれる前に、駆動トランジスタ４１４のゲート電位及びソース電位を初期化電位にリセットしておくための期間である。また、初期化期間は、実施の形態１〜４で説明した閾値電圧検出期間の前であって閾値電圧検出期間と連続的に、又は、閾値電圧検出期間に代わって設定される。
制御線４３１は、走査／制御線駆動回路１４に接続され、発光画素４１Ａ及び４１Ｂを含む画素行に属する各発光画素に接続されている。これにより、制御線４３１は、駆動トランジスタ４１４のソースと静電保持容量４１８の第２電極とを導通又は非導通とする状態を発生する機能を有する。
第１信号線４５１及び第２信号線４５２は、信号線駆動回路１５に接続され、それぞれ、発光画素４１Ａ及び４１Ｂを含む画素列に属する各発光画素へ接続され、駆動トランジスタをリセットするための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
なお、図２４Ａ及び図２４Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、正電源線及び負電源線であり、他の発光画素にも接続されており電圧源に接続されている。また、参照電源線４１９は、他の発光画素にも接続されておりＶＲＥＦの電位の電圧源に接続されている。
次に、制御線４３１、走査線４３３、第１信号線４５１及び第２信号線４５２の発光画素間における接続関係について説明する。
図２５は、本発明の実施の形態５に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”、又は、“符号（ブロック番号）”で表している。
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図２５に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
図２５の上段に記載されたｋ番目の駆動ブロックでは、制御線４３１（ｋ）が当該駆動ブロック内の全発光画素４１Ａの有するスイッチングトランジスタ４１７のゲートに共通して接続されている。一方、走査線４３３（ｋ、１）〜走査線４３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。
また、図２５の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された制御線４３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された制御線４３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
また、ｋ番目の駆動ブロックでは、第１信号線４５１が当該駆動ブロック内の全ての発光画素４１Ａの有するスイッチングトランジスタ４１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線４５２が当該駆動ブロック内の全発光画素４１Ｂの有するスイッチングトランジスタ４１５のソース及びドレインの他方に接続されている。
上記駆動ブロック化により、駆動トランジスタ１１４のソースと静電保持容量４１８の第２電極との接続を制御する制御線４３１の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
次に、本実施の形態に係る表示装置の駆動方法について図２６を用いて説明する。なお、ここでは、図２４Ａ及び図２４Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。
図２６は、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線４３３（ｋ、１）、４３３（ｋ、２）及び４３３（ｋ、ｍ）、第１信号線４５１及び制御線４３１（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線４３３（ｋ＋１、１）、４３３（ｋ＋１、２）及び４３３（ｋ＋１、ｍ）、第２信号線４５２及び制御線４３１（ｋ＋１）に発生する電圧の波形図が示されている。また、図２７は、本発明の実施の形態に係る表示装置の動作フローチャートである。
まず、時刻ｔ８１において、走査／制御線駆動回路１４は、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックに属する発光画素４１Ａの有するスイッチングトランジスタ４１５をオン状態とする。また、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ４１６をオン状態とする（図２７のＳ７１）。このとき、既に制御線４３１（ｋ）の電圧レベルはＨＩＧＨでありスイッチングトランジスタ４１７はオン状態となっている。また、時刻ｔ８１において、第１信号線４５１の電圧レベルは、信号電圧から基準電圧ＶＲ１に変化される。
ここで、本実施の形態に係るセレクタ回路を駆動するための動作タイミングチャートは、実施の形態１で説明した図８の動作タイミングチャートと同様である。
すなわち、時刻ｔ８１から一定期間においては、図９Ａに示されるように、基準電圧がデータドライバ１５０より供給されて、第１信号線４５１が有する寄生容量に充電（ＳＡＭＰＬＥ）する。そして、第１信号線４５１は、その後、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧が与えられるまで、図９Ｂに示されるように、その基準電圧を保持（Ｈｏｌｄ）している。一方、その間、第２信号線４５２は、信号電圧がデータドライバ１５０より供給されている。
これにより、駆動トランジスタ４１４のゲート及び静電保持容量４１８の第１電極には、参照電源線４１９の参照電圧ＶＲＥＦが印加され、スイッチングトランジスタ４１７の導通により、駆動トランジスタ４１４のソース及び静電保持容量４１８の第２電極には、第１信号線４５１の基準電圧ＶＲ１が印加される。つまり、駆動トランジスタ１４１のゲート電位及びソース電位が、それぞれ、ＶＲＥＦ及びＶＲ１で初期化（リセット）される。上述した駆動トランジスタ４１４のゲート及びソースに、それぞれ、参照電圧ＶＲＥＦ及び基準電圧ＶＲ１を印加する動作は、第１リセット電圧印加ステップに相当する。
また、時刻ｔ８１において、有機ＥＬ素子４１３の発光を停止させるため、参照電圧ＶＲＥＦ及び基準電圧ＶＲ１は、それぞれ、式１６及び式１７で表される関係を満たすように予め設定されている。

ＶＲＥＦ−ＶＣＡＴ＜Ｖｔｈ＋Ｖｔ（ＥＬ） （式１６）
ＶＲ１−ＶＣＡＴ＜Ｖｔ（ＥＬ） （式１７）

上記式１６及び式１７を満たす数値例として、例えば、ＶＲＥＦ＝ＶＣＡＴ＝ＶＲ１＝０Ｖである。
ここで、Ｖｔｈ及びＶｔ（ＥＬ）は、それぞれ、駆動トランジスタ４１４及び有機ＥＬ素子４１３の閾値電圧であり、ＶＣＡＴは、有機ＥＬ素子４１３のカソード電圧である。上記式１は、時刻ｔ８１において、参照電源線４１９→駆動トランジスタ４１４→有機ＥＬ素子４１３→電源線４１２という電流パスで電流が流れない条件である。一方、上記式２は、第１信号線４５１→スイッチングトランジスタ４１５→スイッチングトランジスタ４１７→有機ＥＬ素子４１３→電源線４１２という電流パスで電流が流れない条件である。
以上、時刻ｔ８１では、ｋ番目の駆動ブロックに属する発光画素４１Ａの有する有機ＥＬ素子４１３の発光を停止し、駆動トランジスタ４１４の初期化動作を開始する。
次に、時刻ｔ８２において、走査／制御線駆動回路１４は、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、ｋ番目の駆動ブロックに属する発光画素４１Ａの有するスイッチングトランジスタ４１５をオフ状態とする（図２７のＳ７２）。また、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ４１６をオフ状態とする。これにより、時刻ｔ８１から開始された駆動トランジスタ４１４のリセット動作が終了する。時刻ｔ８２におけるスイッチングトランジスタ４１５及び４１６を非導通とする動作は、第１非導通ステップに相当する。
上述した第１初期化電圧印加ステップ及び第１非導通ステップは、第１初期化ステップに相当する。
なお、駆動トランジスタ４１４に印加されるゲート−ソース電圧とドレイン電流との特性は、ヒステリシスを有するため、上述したリセット期間を十分に確保して当該ゲート電位及びソース電位を精度よく初期化しておく必要がある。初期化期間が不十分のまま閾値補正又は書き込み動作が実行されると、上記ヒステリシス等により発光画素ごとの閾値電圧又は移動度の変動履歴が長時間残留することとなり、画像の輝度ムラが十分に抑制されず、残像などの表示劣化を抑制できない。また、この初期化期間を十分長く確保することにより、駆動トランジスタ４１４のゲート電位及びソース電位は安定し、高精度な初期化動作が実現される。
以上、時刻ｔ８１〜時刻ｔ８２の期間では、駆動トランジスタ４１４の初期化動作が、ｋ番目の駆動ブロック内において同時に実行され、ｋ番目の駆動ブロックの全ての発光画素４１Ａの有する駆動トランジスタ４１４のゲート及びソースには、安定した初期化電圧であるＶＲＥＦ及びＶＲ１が設定される。
次に、時刻ｔ８３において、走査／制御線駆動回路１４は、制御線４３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、ｋ番目の駆動ブロックに属する発光画素４１Ａの有するスイッチングトランジスタ４１７をオフ状態とする。これにより、時刻ｔ８４から開始される信号電圧の書き込み期間において、スイッチングトランジスタ４１７が非導通状態となることにより、当該期間において静電保持容量４１８から駆動トランジスタ４１４のソースへのリーク電流が発生しないので、静電保持容量４１８に正確な信号電圧に対応した電圧を保持させることが可能となる。また、スイッチングトランジスタ４１７により、上記期間は上記リーク電流を抑制するための高速書き込みに制約されないので、正確な信号電圧の書き込みに必要な本来の書き込み期間を確保することが可能となる。
次に、時刻ｔ８４〜時刻ｔ８５の間に、走査／制御線駆動回路１４は、走査線４３３（ｋ、１）の電圧レベルを、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、１行目の発光画素の有するスイッチングトランジスタ４１５を、オン状態とする（図２７のＳ７３）。また、走査線４３３（ｋ、１）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ４１６をオン状態とする。また、この時、第１信号線４５１の電圧レベルは、基準電圧から信号電圧Ｖｄａｔａに変化されている。
具体的には、時刻ｔ８４から一定期間においては、図９Ｃに示されるように、基準電圧がデータドライバ１５０より供給されて、第２信号線４５２が有する寄生容量に充電（ＳＡＭＰＬＥ）される。そして、第２信号線４５２は、その後、セレクタ回路１６を介して信号線駆動回路１５と接続され、信号電圧が与えられるまで、図９Ｄに示されるように、その基準電圧を保持（Ｈｏｌｄ）している。一方、時刻ｔ８４から一定期間後、第１信号線４５１は、信号電圧がデータドライバ１５０より供給されている。
これにより、静電保持容量４１８の第２電極に信号電圧Ｖｄａｔａが印加され、駆動トランジスタ４１４のゲートには、参照電源線４１９の参照電圧ＶＲＥＦが印加される。Ｖｄａｔａの数値例として、例えば、Ｖｄａｔａ＝−５Ｖ〜０Ｖである。
なお、時刻ｔ８４〜時刻ｔ８５においては、スイッチングトランジスタ４１７が非導通となっており、駆動トランジスタ４１４のソース電位は、リセット期間での電位であるＶＲ１を維持していることから、有機ＥＬ素子４１３の順方向に発光電流は流れない。
よって、静電保持容量４１８には、両電極が高精度にリセットされた後、信号電圧Ｖｄａｔａに応じた電圧が書き込まれる。上記電圧の書き込み動作は、第１輝度保持ステップに相当する。
次に、時刻ｔ８６までの期間において、上述した時刻ｔ８４〜時刻ｔ８５の書き込み動作を、ｋ番目の駆動ブロックに属する２行目からｍ行目の発光画素について、行順次に実行する。
次に、時刻ｔ８７において、走査／制御線駆動回路１４は、制御線４３１（ｋ）の電圧レベルを、ＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックに属する発光画素４１Ａの有するスイッチングトランジスタ４１７をオン状態とする（図２７のＳ７４）。このとき、既に、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）の電圧レベルは同時にＨＩＧＨからＬＯＷに変化しているので、スイッチングトランジスタ４１５及び４１６は非導通状態である。よって、時刻ｔ８４〜時刻ｔ８６の書き込み期間において静電保持容量４１８に保持された電圧が駆動トランジスタ４１４のゲート−ソース間電圧であるＶｇｓとなり、式１８で表される。

Ｖｇｓ＝（ＶＲＥＦ−Ｖｄａｔａ） （式１８）
ここで、Ｖｇｓは、例えば、０Ｖ〜５Ｖとなるため、駆動トランジスタ４１４はオン状態となり、ドレイン電流が有機ＥＬ素子４１３へと流れ込む。ｋ番目の駆動ブロックに属する発光画素４１Ａでは、上記式１８に規定されたＶｇｓに応じて一斉に発光する。この一斉発光動作は、第１発光ステップに相当する。
このとき、駆動トランジスタ４１４のソース電位は、有機ＥＬ素子４１３のカソード電位ＶＣＡＴからＶｔ（ＥＬ）だけ高い電位となり、式１９で表される。

ＶＳ＝Ｖｔ（ＥＬ）＋ＶＣＡＴ （式１９）
また、上記式１８で規定されるＶｇｓ及び式１９で規定されるソース電位から、駆動トランジスタ４１４のゲート電位は、式２０で表される。

ＶＧ＝（ＶＲＥＦ−Ｖｄａｔａ）＋Ｖｔ（ＥＬ）＋ＶＣＡＴ （式２０）
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ４１４の初期化動作が同時に実行される。また、発光画素行を駆動ブロック化することにより、制御線４３１を駆動ブロック内で共通化できる。
また、走査線４３３（ｋ、１）〜４３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、リセット期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
上述したように、本発明の表示装置の有する発光画素４１Ａ及び４１Ｂは、駆動トランジスタ４１４のゲートと参照電源線４１９との間にスイッチングトランジスタ４１６が付加され、駆動トランジスタ４１４のソースと静電保持容量４１８の第２電極との間にスイッチングトランジスタ４１７が付加されている。これにより、駆動トランジスタ４１４のゲート及びソース電位が安定化されるので、初期化完了から信号電圧の書き込みまでの時間、及び、当該書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値電圧補正期間及び発光期間を一致させることが可能となる。
さらに、セレクタ回路１６を備えることにより、信号電圧及び基準電圧は、第１信号線４５１及び第２信号線４５２へ排他的に供給される。これにより、１発光画素列に対して配置された２本の信号線に対し、信号線駆動回路１５の出力線を１本とできるため、信号線駆動回路１５を小型化することができ、データドライバ１５０の実装数及び出力線の減少に伴う駆動回路実装のためのコスト低減及びパネル実装歩留まりの向上が図られる。
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
また、２本の信号線を用いた従来の表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、駆動トランジスタ４１４のゲート電位及びソース電位を初期化するための初期化期間を長く確保することが解る。
なお、時刻ｔ９１〜時刻ｔ９７における（ｋ＋１）番目の駆動ブロックの動作は、上述したｋ番目の駆動ブロックの動作と同様のため説明を省略する。
まず、時刻ｔ１１において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１５をオン状態とする。また、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする（図６のＳ２１）。このとき、既に制御線１３１（ｋ＋１）の電圧レベルはＨＩＧＨでありスイッチングトランジスタ１１７はオン状態となっている。また、信号線駆動回路１５は、第２信号線１５２の信号電圧を、輝度信号電圧から基準電圧ＶＲ１に変化させる。これにより、駆動トランジスタ１１４のゲート及び静電保持容量１１８の第１電極には、固定電位線１１９の固定電圧ＶＲＥＦが印加され、スイッチングトランジスタ１１７の導通により、駆動トランジスタ１１４のソース及び静電保持容量１１８の第２電極には、第２信号線１５２の基準電圧ＶＲ１が印加される。つまり、駆動トランジスタ１１４のゲート電位及びソース電位が、それぞれ、ＶＲＥＦ及びＶＲ１でリセットされる。上述した駆動トランジスタ１１４のゲート及びソースに、それぞれ、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１を印加する動作は、第２リセット電圧印加ステップに相当する。
また、時刻ｔ１１において、有機ＥＬ素子１１３の発光を停止させるため、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１は、それぞれ、上記式１及び上記式２で表される関係を満たすように予め設定されている。
以上、時刻ｔ１１では、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有する有機ＥＬ素子１１３の発光を停止し、駆動トランジスタ１１４のリセット動作を開始する。
次に、時刻ｔ１２において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１５をオフ状態とする（図６のＳ２２）。また、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオフ状態とする。これにより、時刻ｔ１１から開始された駆動トランジスタ１１４のリセット動作が終了する。時刻ｔ１２におけるスイッチングトランジスタ１１５及び１１６を非導通とする動作は、第２非導通ステップに相当する。
上述した第２リセット電圧印加ステップ及び第２非導通ステップは、第２リセットステップに相当する。
なお、駆動トランジスタ１１４に印加されるゲート−ソース電圧とドレイン電流との特性は、ヒステリシスを有するため、上述したリセット期間を十分に確保して当該ゲート及びソース電位を精度よく初期化しておく必要がある。リセット期間が不十分のまま閾値補正及び書き込み動作が実行されると、上記ヒステリシス等により発光画素ごとの閾値電圧及び移動度のばらつきがキャンセルされず、また、輝度信号電圧の書き込み精度が低下し、画像の輝度ムラが十分に抑制されない。また、駆動トランジスタのゲート及びソースに印加すべき初期化電圧により、駆動トランジスタ１１４のゲート電位及びソース電位を定常状態とするまでには時間を要する。よって、このリセット期間を十分長く確保することにより、駆動トランジスタ１１４のゲート電位及びソース電位は安定し、高精度なリセット動作が実現される。
以上、時刻ｔ１１〜時刻ｔ１２の期間では、駆動トランジスタ１１４のリセット動作が、（ｋ＋１）番目の駆動ブロック内において同時に実行され、（ｋ＋１）番目の駆動ブロックの全ての発光画素１１Ｂの有する駆動トランジスタ１１４のゲート及びソースには、安定したリセット電圧であるＶＲＥＦ及びＶＲ１が設定される。
次に、時刻ｔ１３において、走査／制御線駆動回路１４は、制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１７をオフ状態とする。これにより、時刻ｔ１４から開始される輝度信号電圧の書き込み期間において、スイッチングトランジスタ１１７が非導通状態となることにより、当該期間において静電保持容量１１８から駆動トランジスタ１１４のソースへのリーク電流が発生しないので、静電保持容量１１８に正確な信号電圧に対応した電圧を保持させることが可能となる。また、スイッチングトランジスタ１１７により、上記期間は上記リーク電流を抑制するための高速書き込みに制約されないので、正確な輝度信号電圧の書き込みに必要な本来の書き込み期間を確保することが可能となる。
次に、時刻ｔ１４〜時刻ｔ１５の間に、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）の電圧レベルを、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、１行目の発光画素の有するスイッチングトランジスタ１１５を、オン状態とする（図６のＳ２３）。また、走査線１３３（ｋ＋１、１）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させている。これにより、静電保持容量１１８の第２電極に輝度信号電圧Ｖｄａｔａが印加され、駆動トランジスタ１１４のゲートには、固定電位線１１９の固定電圧ＶＲＥＦが印加される。Ｖｄａｔａの数値例として、例えば、Ｖｄａｔａ＝−５Ｖ〜０Ｖである。
なお、時刻ｔ１４〜時刻ｔ１５においては、スイッチングトランジスタ１１７が非導通となっており、駆動トランジスタ１１４のソース電位は、リセット期間での電位であるＶＲ１を維持していることから、有機ＥＬ素子１１３の順方向に発光電流は流れない。
よって、静電保持容量１１８には、両電極が高精度にリセットされた後、輝度信号電圧Ｖｄａｔａに応じた電圧が書き込まれる。上記電圧の書き込み動作は、第２輝度保持ステップに相当する。
次に、時刻ｔ１６までの期間において、上述した時刻ｔ１４〜時刻ｔ１５の書き込み動作を、（ｋ＋１）番目の駆動ブロックに属する２行目からｍ行目の発光画素について、行順次に実行する。
次に、時刻ｔ１７において、走査／制御線駆動回路１４は、制御線１３１（ｋ＋１）の電圧レベルを、ＬＯＷからＨＩＧＨに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１７をオン状態とする（図６のＳ２４）。このとき、既に、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは同時にＨＩＧＨからＬＯＷに変化しているので、スイッチングトランジスタ１１５及び１１６は非導通状態である。よって、時刻ｔ１４〜時刻ｔ１６の書き込み期間において静電保持容量１１８に保持された電圧が駆動トランジスタ１１４のゲート−ソース間電圧であるＶｇｓとなり、上記式３で表される。
ここで、Ｖｇｓは、例えば、０Ｖ〜５Ｖとなるため、駆動トランジスタ１１４はオン状態となり、ドレイン電流が有機ＥＬ素子１１３へと流れ込み、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂでは、上記式３に規定されたＶｇｓに応じて一斉に発光する。この一斉発光動作は、第２発光ステップに相当する。
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４のリセット動作が同時に実行される。また、発光画素行を駆動ブロック化することにより、制御線１３１を駆動ブロック内で共通化できる。
また、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、リセット期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
以上、時刻ｔ１７以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
なお、本実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図は、図１１に示された状態遷移図と同様のため、説明を省略する。
以上、実施の形態５において、スイッチングトランジスタ４１６及び４１７が配置された発光画素回路、信号線駆動回路１５と信号線群１２との間に配置されたセレクタ回路１６、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ４１４の初期化期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。さらにセレクタ回路により、信号線駆動回路１５からの出力本数を低減できる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減するとともに駆動回路のコスト低減、ならびにパネル実装歩留まりの向上が図られる。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の初期化期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて初期化期間が設けられることによるものである。よって、初期化期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的な初期化期間を長く設定することが可能となる。これにより、高精度に補正された信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる初期化期間は、最大Ｔｆ／Ｎとなる。これに対し、発光画素行ごとに異なるタイミングで初期化期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
また、駆動ブロック化により、駆動トランジスタ４１４のソースと静電保持容量４１８の第２電極との導通を制御する制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
例えば、特許文献１に記載された従来の表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
これに対し、本発明の実施の形態に係る表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに１本の制御線が出力される。よって、表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋Ｎ）本となる。
大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る表示装置１の制御線本数は、従来の表示装置５００の制御線本数に比べ、約１／２に削減することができる。
以上、本発明によれば、駆動トランジスタのリセット期間及び閾値電圧を高精度に補正できる期間が確保されるのに、加えて、駆動回路の出力負荷が低減することができる表示装置及びその制御方法を実現することができる。
具体的には、駆動トランジスタの閾値電圧補正期間及び／又は初期化期間とタイミングを駆動ブロック内で一致させることが可能となるので信号レベルのオンからオフもしくはオフからオンへの切替え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値電圧補正期間及び／又は初期化期間を１フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
さらに、データドライバの出力線が２本の信号線に対して１本となされているため、データドライバを小型化することができ、出力線の減少に伴うコストの低減及び歩留まりの向上を図ることができる。
加えて、閾値検出などのための基準電圧（固定電圧）の発光画素への供給を、信号線の寄生容量を利用して行なうので、バネル周縁部に基準電圧（固定電圧）の供給用の回路を別途設ける必要がなく、パネルの狭額縁化、パネルの歩留まりの向上を図ることができる。
そして、これは、閾値検出用の基準電圧（固定電圧）を信号線が有する寄生容量へのサンプル及びホールド動作により設定し、かつ、映像信号を時系列に目的の信号線に振り分けることのできるセレクタ回路を備えることにより実現する。
なお、このサンプル動作を実現するためには、輝度信号とは異なる基準信号を一定のタイミングで出力させる必要があるが、基準信号の出力により、対象とする輝度信号の対象画素への書込み動作にズレが生じないように、制御部２０に走査／制御線駆動回路１４を制御するように設定すればよいが、勿論それに限られない。
例えば、図２８Ａに示すように、走査／制御線駆動回路５４に未接続の端子であるダミー端子５５３を設けた構成としてもよい。ここで、図２８Ａは、本発明における表示装置の電気的な構成の１例を示すブロック図である。この構成により、基準電圧のサンプリング期間を、対象駆動ブロックにおける走査／制御線駆動回路１４のダミー端子５５３を選択する期間に相当させることができるので、必要な駆動タイミングを得ることができる。それにより、サンプリング期間を確保するための設定を別途行う必要がなくなるという効果を奏する。
また、例えば、図２８Ｂ及び図２８Ｃに示すように、走査／制御線駆動回路１４に入力されるクロック信号の変更を行う構成としてもよい。ここで、図２８Ｂは、走査／制御線駆動回路１４に入力されるクロック信号の１例を示す図であり、図２８Ｃは、走査／制御線駆動回路１４に入力されるクロック回路の構成例を示す図である。つまり、ベースとなるクロック信号（ＣＬＫ）とイネーブル信号（ＥＮＭ）とをＡＮＤ回路に入力し、イネーブル信号がＨＩＧＨのときに、走査／制御線駆動回路１４にクロック信号が入力されるように構成する。この構成により、基準電圧のサンプリング期間のみイネーブル信号をＬＯＷとすることで、ＣＬＫに同期した走査線の転送を制御することができ、基準信号の出力により、対象とする輝度信号の対象画素への書込み動作にズレが生じないようにすることができる。
また、図２９は、本発明における表示装置の電気的な構成の別の１例を示すブロック図である。実施の形態１〜実施の形態５において、第１信号線と第２信号線との２本が隣接して配置されているのを前提にして説明したが、それに限らない。図２９に示すように、同時刻に固定電位化される（基準電圧を保持する）信号線同士すなわち第１信号線６５１同士、第２信号線６５２同士を隣接して配置してもよい。
つまり、例えば、奇数番目の駆動ブロックかつ奇数列を右側の第２信号線６５２と接続し、奇数番目の駆動ブロックかつ偶数列を左側の第１信号線６５１と接続する。また、偶数番目の駆動ブロックかつ奇数列を左側の第１信号線６５１と接続し、偶数番目の駆動ブロックかつ偶数列を右側の第２信号線６５２と接続する。そして、このように構成した隣り合う信号線が、常に同時刻（同時間帯）に固定電位化される（つまり、基準電圧を保持する）する。
それにより、信号線が基準電圧を保持する期間（ＨＯＬＤ期間）において、他の信号線（第１信号線なら第２信号線、第２信号線なら第１信号線）との容量を介しての電位変動からのノイズを防ぐことができるというさらなる効果を奏する。
また、図３０Ａは、ＨＯＬＤ期間中における電圧降下を説明するための図である。図３０Ｂは、電圧降下の影響を抑制する方法を説明するための図である。図３０Ｃは、本発明における表示装置の電気的な構成の別の１例を示すブロック図である。図３０に示すように、例えば、第１信号線１５１が領域Ｙで示される寄生容量に基準電圧を保持する期間（ＨＯＬＤ期間）において、領域Ｘに示される各発光画素１１Ｂのスイッチングトランジスタ１１５を介してリーク電流が流れる懸念がある。また、表示装置に、領域Ｚに示されるＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）素子が備えられている場合、ＥＳＤ素子を介してリーク電流が流れる懸念がある。つまり、第１信号線１５１のＨＯＬＤ期間中ではリーク電流により電圧効果が生じてしまい、基準電圧を保持できない可能性がある。
それを鑑みて、図３０Ｂに示すように、第１信号線１５１が有する寄生容量へ基準電圧（固定電圧）をサンプルさせる動作の回数を例えば２回にするなど増やして行うとしてもよい。また、図３０Ｃに示すような構成とすることで、ＥＳＤ素子を介してリーク電流を抑制するとしてもよい。つまり、図３０Ｃに示すように、同じタイミングで駆動する信号線同士でＥＳＤ素子をまとめればよい。例えば、第１信号線１５１それぞれに備えられるＥＳＤ素子をＥＳＤ線９１０で接続し、第２信号線１５２それぞれに備えられるＥＳＤ素子をＥＳＤ線９１１で接続すればよい。すなわち、第１信号線１５１（第２信号線１５２）が基準電圧を保持する際に、ＥＳＤ線９１０（ＥＳＤ線９１１）を同電位にすることで、リーク電流を回避することができるという効果を奏する。
なお、本発明に係る表示装置は、上述した実施の形態に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１及び２に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
なお、以上述べた実施の形態では、選択トランジスタのゲートの電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成した発光画素にも、上記実施の形態で説明した駆動ブロック化が適用でき、上述した各実施の形態と同様の効果を奏する。例えば、実施の形態５において、図２４Ａに記載された発光画素４１Ａにおいて、駆動トランジスタ４１４、スイッチングトランジスタ４１５、４１６及び４１７をｐ型トランジスタとし、電源線１１０側を負電圧、電源線１１２を正電圧とし、有機ＥＬ素子４１３の代わりに、駆動トランジスタのドレインと電源線１１０との間に有機ＥＬ素子を、駆動トランジスタから電源線１１０の方向が順方向となるように接続する。図２４Ｂに記載された発光画素４１Ｂについても同様である。また、図２６の動作タイミングチャートにおいて、走査線の極性を反転させる。上記表示装置でも、実施の形態５と同様の効果を奏する。
また、例えば、本発明に係る表示装置は、図３１に記載されたような薄型フラットＴＶに内蔵される。本発明に係る表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。
本発明の表示装置及びその制御方法は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイ及びその制御方法として有用である。
１、５００ 表示装置
１０ 表示パネル
１１Ａ、１１Ｂ、２１Ａ、２１Ｂ、３１Ａ、３１Ｂ、４１Ａ、４１Ｂ、５０１ 発光画素
１２ 信号線群
１３ 制御線群
１４ 走査／制御線駆動回路
１５ 信号線駆動回路
１６ セレクタ回路
２０ 制御回路
１００、２００、３００、４００ 電流制御部
１１０、１１２、３１０、３１２ 電源線
１１３、２１３、３１３、４１３ 有機ＥＬ素子
１１４、２１４、３１４、４１４、５１２ 駆動トランジスタ
１１５、１１６、２１５、２１６、３１５、４１５、４１６、４１７、５１１ スイッチングトランジスタ
１１７、１１８、２１７、２１８、３１６、３１７、４１８ 静電保持容量
１３１、２３１ 第２制御線
１３２、２３２ 第１制御線
１３３、２３３、３３３、４３３、７０１、７０２、７０３ 走査線
１４１ 第１セレクタ制御線
１４２ 第２セレクタ制御線
１５０ データドライバ
１５１、２５１、３５１、４５１ 第１信号線
１５２、２５２、３５２、４５２ 第２信号線
１６１、１６２ 選択トランジスタ
４１９ 参照電源線
５０２ 画素アレイ部
５０３ 信号セレクタ
５０４ 走査線駆動部
５０５ 給電線駆動部
５１３ 保持容量素子
５１４ 発光素子
６０１、６０２、６０ｎ 信号線
８０１、８０２、８０３ 給電線

Claims (10)

  1. マトリクス状に配置された複数の発光画素を有する表示装置であって、
    発光画素列ごとに設けられた出力線に、固定電圧と発光画素の輝度を決定する信号電圧とを選択的に出力する信号線駆動回路と、
    発光画素列ごとに配置され、前記固定電圧又は前記信号電圧を前記発光画素に与える第１信号線及び第２信号線と、
    前記出力線から出力される前記固定電圧又は前記信号電圧を、前記第１信号線及び第２信号線のいずれかに選択的に供給するために発光画素列ごとに配置されたセレクタと、
    第１電源線及び第２電源線と、
    発光画素行ごとに配置された走査線とを備え、
    前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、
    前記複数の発光画素のそれぞれは、
    一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、
    前記第１電源線及び前記発光素子の他方の端子に接続され、前記信号電圧が印加されることにより前記信号電圧を前記信号電流に変換し、前記固定電圧が印加されることにより閾値電圧に応じた電圧又は初期化するための電圧である初期化電圧を保持する電流制御部と、
    ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第１信号線と前記電流制御部との導通及び非導通を切り換える第１スイッチングトランジスタを備え、
    （ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第２信号線と前記電流制御部との導通及び非導通を切り換える第２スイッチングトランジスタを備え、
    同一の前記駆動ブロック内の全発光画素では、前記電流制御部に前記固定電圧が印加されることにより前記閾値電圧が検出される閾値検出期間及び前記電流制御部が初期化される初期化期間の少なくとも一方が共通化されており、異なる前記駆動ブロック間では、前記駆動ブロック内で共通化された前記閾値検出期間及び前記初期化期間の少なくとも一方が独立しており、
    前記表示装置は、さらに、１フレーム期間内において、前記ｋ番目の駆動ブロックに属する前記発光画素に前記第１信号線を介して前記信号電圧を与えた後、前記第１信号線に前記固定電圧を与え、前記（ｋ＋１）番目の駆動ブロックに属する前記発光画素に前記第２信号線を介して前記信号電圧を与えた後、前記第２信号線に前記固定電圧を与えるよう前記セレクタを制御するセレクタ制御部を備える
    表示装置。
  2. 前記セレクタ制御部は、前記第１信号線及び前記第２信号線に前記固定電圧を与えた際、
    前記第１信号線及び前記第２信号線がそれぞれ有する寄生容量に前記固定電圧を保持させる
    請求項１に記載の表示装置。
  3. さらに、発光画素行ごとに配置され、前記電流制御部に接続された第１制御線を備え、
    前記第１制御線は、同一の前記駆動ブロック内の全発光画素では共通化されており、異なる前記駆動ブロック間では独立している
    請求項１又は２に記載の表示装置。
  4. さらに、発光画素行ごとに配置され、前記電流制御部に接続された第２制御線を備え、
    前記電流制御部は、
    ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、
    一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第１容量素子と、
    一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第２容量素子と、
    ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記発光素子の他方の端子との間に挿入され、前記駆動トランジスタのドレイン電流のオンオフを切り換える第３スイッチングトランジスタとを備え、
    前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、
    前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されている
    請求項３に記載の表示装置。
  5. 前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している
    請求項４に記載の表示装置。
  6. さらに、発光画素行ごとに配置された第２制御線を備え、
    前記電流制御部は、
    ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、
    一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第３容量素子と、
    一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第１制御線に接続された第４容量素子と、
    ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記第３容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第４スイッチングトランジスタとを備え、
    前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、
    前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されている
    請求項３に記載の表示装置。
  7. 前記電流制御部は、
    ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、
    一方の端子が前記駆動トランジスタのゲートに接続された第５容量素子と、
    ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の一方の端子に接続され、ソース及びドレインの他方が参照電源線に接続された第５スイッチングトランジスタと、
    ゲートが前記第１制御線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第６スイッチングトランジスタとを備え、
    前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続され、
    前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第５容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続されている
    請求項３に記載の表示装置。
  8. 前記第１電源線は、発光画素行ごとに配置され、前記固定電圧よりも低い電圧である第１電圧と、前記固定電圧よりも高い電圧である第２電圧とを供給し、
    前記電流制御部は、
    ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ソース及びドレインの他方が前記第１電源線に接続され、ゲート−ソース間に印加される前記信号電圧を、ドレイン電流である前記信号電流に変換する駆動トランジスタと、
    一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソース及びドレインの一方に接続され、少なくとも前記信号電圧あるいは前記固定電圧に対応した電圧を保持する第６容量素子とを備え、
    前記第１スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、
    前記第２スイッチングトランジスタは、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続され、
    同一の前記駆動ブロック内の全発光画素に対し、前記閾値検出期間及び前記初期化期間の少なくとも一方においては前記第１電圧及び前記第２電圧の供給を同じタイミングで制御し、異なる前記駆動ブロック間では、前記タイミングと異なるタイミングで前記第１電圧及び前記第２電圧の供給を制御する制御部を備える
    請求項１又は２に記載の表示装置。
  9. 前記発光素子は、前記信号電圧に応じて発光する有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子である
    請求項１〜８のいずれか１項に記載の表示装置。
  10. 発光画素列ごとに配置された第１信号線及び第２信号線のうちいずれかの信号線から供給された信号電圧を当該電圧に対応した信号電流に変換する駆動トランジスタを有する電流制御部と、前記信号電流が流れることにより発光する発光素子とを備える発光画素がマトリクス状に配置され、複数の前記発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成する表示装置の制御方法であって、
    前記信号電圧又は固定電圧を選択的に出力する信号線駆動回路と前記第２信号線とを非接続とし、前記信号線駆動回路により前記第１信号線に前記固定電圧が与えられ、前記第１信号線に前記固定電圧が保持されることにより、ｋ（ｋは自然数）番目の駆動ブロックの有する全ての前記電流制御部に、前記第１信号線が保持する前記固定電圧を同時に印加し、前記駆動トランジスタの閾値電圧又はリセット電圧に対応した電圧を同時に保持させる第１電圧保持ステップと、
    前記第１電圧保持ステップの後、信号線駆動回路により前記第１信号線に前記信号電圧を与えることにより、前記ｋ番目の駆動ブロックの有する前記発光画素において、前記電流制御部に、前記信号線駆動回路から前記第１信号線を介して前記信号電圧を印加し、当該信号電圧に対応する電圧を発光画素行順に保持させる第１輝度保持ステップと、
    前記第１電圧保持ステップの後、前記信号線駆動回路と前記第１信号線とを非接続とし、前記信号線駆動回路により前記第２信号線に前記固定電圧が与えられ、前記第２信号線に前記固定電圧が保持されることにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記電流制御部に、第２信号線が保持する前記固定電圧を同時に印加し、前記駆動トランジスタの閾値電圧又はリセット電圧に対応した電圧を同時に保持させる第２電圧保持ステップとを含む
    表示装置の制御方法。
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