JP7524699B2 - 表示装置、及び電子機器 - Google Patents

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Description

本開示は、表示装置、及び電子機器に関する。
複数の発光素子をマトリクス状に配列した表示パネルを有する表示装置において、データ線からデータ信号を取得し、取得したデータ信号を発光素子に出力して発光させる画素回路に対して複数の発光素子を接続する構成が提案されている。例えば、特許文献１には、１つの画素回路に複数の発光素子を接続し、サブフレーム毎に複数の発光素子のうちの１つの発光素子を発光させる表示装置が開示されている。特許文献１に開示の表示装置によれば、表示パネルに形成される配線等を少なくでき、表示装置の開口率を向上させることができる。
特開２００６－６５２７４号公報
駆動トランジスターを増やさずに表示パネルを高精細化する手法として、特許文献１のように１つの画素回路に対して複数の発光素子を接続し、夫々の発光素子を時分割で発光させる手法が考えられる。しかし、この手法では、サブフレーム毎に画素回路に接続される発光素子が切り替わるので、１フレームの間に発光素子に電流を流し続けることができず、高輝度化に向かない、という問題がある。
上記課題を解決するために本開示の表示装置の一態様は、データ線と、前記データ線に対して設けられた第１画素回路と、前記データ線に対して設けられた第２画素回路と、第１発光素子を中心としてマトリクス状に配列された第１乃至第９発光素子と、少なくとも前記第１発光素子、前記第２発光素子、及び前記第３発光素子の何れかを選択し、前記第１画素回路に供給された電位に応じた電流を当該選択した発光素子に供給するための第１セレクターと、少なくとも前記第２発光素子を選択し、前記第２画素回路に供給された電位に応じた電流を当該選択した発光素子に供給するための第２セレクターと、を備え、一のサブフレームにおいて、前記第１セレクターは、前記第１発光素子、及び前記第３発光素子を選択し、前記第２セレクターは、前記第２発光素子を選択し、前記一のサブフレームとは異なるサブフレームにおいて、前記第１セレクターは、前記第１発光素子及び前記第２発光素子を選択する。
第１実施形態のプロジェクターの構成を示すブロック図である。 表示装置の構成を示す斜視図である。 表示装置の電気的な構成例を示すブロック図である。 表示装置における表示領域における画素電極の配置を示す図である。 表示領域における画素回路の配置を示す図である。 表示装置の電気的な構成例の詳細を示す図である。 表示領域の動作を示す図である。 表示領域の動作を示す図である。 第２実施形態のプロジェクターの構成を示すブロック図である。 表示画素の配列とパネル画素の配列との関係等を示す図である。 画素回路と画素電極との接続を示す図である。 表示領域の構成を示す回路図である。 表示領域の構成を示す回路図である。 表示領域の動作を示す図である。 表示領域の動作を示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示装置の表示例を示す図である。 画素回路と画素電極との接続を示す図である。 表示領域の構成を示す回路図である。 表示領域の構成を示す回路図である。 表示領域の動作を示す図である。 表示領域の動作を示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示領域におけるパネル画素のシフトを示す図である。 第１変形例に係る表示装置の電気的な構成例を示すブロック図である。 第２変形例に係る表示装置の電気的な構成例を示すブロック図である。 第３変形例に係る画素電極の配列を示す図である。 第４変形例に係る画素電極の配列を示す図である。 第５変形例に係る画素電極の配列を示す図である。 第６変形例に係る画素回路と画素電極との接続を示す図である。 第６変形例に係る表示装置の動作を示す図である。 第７変形例に係る画素回路と画素電極との接続を示す図である。 第７変形例に係る表示装置の動作を示す図である。 第８変形例に係る表示装置の動作を示す図である。 第８変形例に係る表示装置の動作を示す図である。
以下、本開示の実施形態の表示装置について図面を参照して説明する。なお、各図において、各部の寸法及び縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本開示の範囲は、以下の説明において特に本開示を限定する旨の記載がない限り、これらの形態に限られるものではない。
１．第１実施形態
図１は、第１実施形態に係る表示装置を適用したプロジェクター２０Ａの構成例を示すブロック図である。電子機器の一例であるプロジェクター２０Ａは、第１実施形態に係る表示装置１１Ａと、処理回路２５と、を備える。表示装置１１Ａは、自発発光型、且つ赤、緑、及び青の各色を表示するＲＧＢパネルである。
処理回路２５には、図示省略されたホスト装置などの上位装置から、映像データＶinが同期信号Ｓyncに同期して供給される。映像データＶinは、表示すべき画像における画素の階調レベルを、例えばＲＧＢ毎に８ビットで指定する。同期信号Ｓyncには、映像データＶinの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、及び映像データＶinにおいて１つの表示画素が供給されるタイミングを示すクロック信号が含まれる。
処理回路２５は、上位装置からの映像データＶdataを、１又は複数フレーム期間分を記憶する。処理回路２５は、蓄積した映像データＶdataを表示装置１１Ａに供給する。
処理回路２５は、表示装置１１Ａを制御するための制御信号Ｃtrを、同期信号Ｓyncに基づいて生成し、制御信号Ｃtrを表示装置１１Ａに供給する。
映像データＶdataにより階調レベルが指定される画像の画素を表示画素と呼び、表示装置１１Ａで表現される画像の画素をパネル画素と呼ぶことにする。
表示装置１１Ａは、処理回路２５が出力する映像データＶdataの示す画像を表示する。表示装置１１Ａでは、画像を表示するための発光素子としてＯＬＥＤが用いられている。なお、ＯＬＥＤは、Organic Light Emitting Diodeの略である。
図２は、表示装置１１Ａの構成を示す斜視図である。表示装置１１Ａは、表示領域で開口する枠状のケース１９２に収納される。表示装置１１Ａには、ＦＰＣ基板１９４の一端が接続される。なお、ＦＰＣは、Flexible Printed Circuitsの略である。ＦＰＣ基板１９４の他端には、処理回路２５に接続するための複数の端子１９６が設けられる。表示装置１１Ａには、処理回路２５から映像データＶdata及び制御信号Ｃtrが、複数の端子１９６及びＦＰＣ基板１９４を介して供給される。
図３は、表示装置１１Ａの電気的な構成例を示すブロック図である。表示装置１１Ａは、表示領域１００、走査線駆動回路１２０、及びデータ信号出力回路１４０に大別される。表示領域１００では、ｑ行の走査線１２が図において左右のＸ軸に沿って設けられ、ｐ列のデータ線１４が、上下のＹ軸に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。なお、ｐ、ｑは、２以上の整数である。表示領域１００には、画素回路１６が、図に示されるように、ｑ行の走査線１２と、ｐ列のデータ線１４との交差に対応して設けられる。
走査線駆動回路１２０は、制御信号Ｃtrに従って、１、２、…、（ｑ－１）、ｑ行目の走査線１２に、走査信号Ｇwrt(1)、Ｇwrt(2)、…、Ｇwrt(q-1)、Ｇwrt(q)を供給する。一般的には、ｎ行目の走査線１２に供給される走査信号がＧwrt(n)と表記される。なお、走査線駆動回路１２０は、各サブフレームにおいて、１～ｑ行目の走査線１２を順番に１行ずつ選択し、選択した走査線１２への走査信号をＬレベルとし、他の走査線１２への走査信号をＨレベルとする。また、走査線駆動回路１２０は、走査信号Ｇwrt(1)～Ｇwrt(q)の他に、当該走査信号に同期した制御信号Ｓel(1)_1～Ｓel(1)_9からＳel(q)_1～Ｓel(q)_9までを各行に対応して生成して表示領域１００に供給する。図３では、制御信号Ｓel(1)_1～Ｓel(1)_9からＳel(q)_1～Ｓel(q)_9の図示は省略されている。
データ信号出力回路１４０は、処理回路２５から出力される映像データＶdataをアナログに変換して、制御信号Ｃtrに従って１、２、…、（ｐ－１）、ｐ列目のデータ線１４に、この順でデータ信号Ｄata(1)、Ｄata(2)、…、Ｄata(p-1)、Ｄata(p)として供給する。一般的には、ｍ列目のデータ線１４に供給されるデータ信号がＤata(m)と表記される。なお、具体的には、走査信号Ｇwrt(n)がＬレベルになっている場合に、データ信号出力回路１４０は、ｍ列目のデータ線１４に、ｎ行ｍ列の画素回路１６に対応するデータ信号Ｄata(m)を出力する。また、映像データＶdataのアナログへの変換は、データ信号出力回路１４０に限られず、別途のＤＡ変換器で行ってもよいし、上位装置で実行してもよい。
図４及び図５は、表示領域１００における画素回路１６と発光素子との位置関係について説明するための図である。なお、図４では、画素電極が太い実線枠で示され、画素回路１６の領域が細い二点鎖線枠で示される。画素電極とは、図６における発光素子１８のアノード電極のことである。反対に、図５では、画素電極が細い二点鎖線枠で示され、画素回路１６の領域が太い実線枠で示される。
本実施形態において、画素電極の形状は例えば略正方形であり、画素電極の一辺がＸ軸に沿って、かつ、当該画素電極のうち、当該一辺に隣り合う辺がＹ軸に沿って、マトリクス状に配列する。また、画素回路１６が設けられる領域は、画素電極が２×２で配列する領域の大きさとほぼ等しい。なお、画素回路１６が設けられる領域の四隅は、３×３で配列する画素電極のうち、図４において上左端、上右端、下左端及び下右端の画素電極の対角中心にほぼ位置する。図４及び図５において黒点が画素電極の対角中心である。
便宜的に、３×３で配列する画素電極のうち、画素回路１６が設けられる領域に含まれる画素電極の符号をＰ５とし、他の画素電極の符号として、図４に示されるようにＰ１～Ｐ４、Ｐ６～Ｐ９とする。本実施形態における発光素子１８は、周知のように画素電極Ｐ１～Ｐ９の何れかとコモン電極とで有機発光材料を挟持した素子である。コモン電極は低電位電源電圧Ｖｓｓを供給する電源線に接続されている。以下では、画素電極Ｐ５の直下に位置する画素回路１６を着目画素回路１６と呼ぶ場合がある。画素電極Ｐ１～Ｐ９の各々に対応する発光素子１８は、本開示における第１乃至第９発光素子の一例である。なお、画素電極Ｐ１～Ｐ４の符号、及び画素電極Ｐ６～Ｐ９の符号は、ある画素回路１６について着目した場合の便宜的なものである。例えば、着目画素回路１６からみた画素電極Ｐ２は、当該着目画素回路１６に対して上方で隣り合う画素回路１６からみれば画素電極Ｐ８である。また、着目画素回路１６からみた画素電極Ｐ１は、当該着目画素回路１６に対して上方で隣り合う画素回路１６からみれば画素電極Ｐ７であり、左斜め上方で隣り合う画素回路１６からみれば画素電極Ｐ９であり、左方で隣り合う画素回路１６からみれば画素電極Ｐ３である。
図６には、表示領域１００においてｑ行ｐ列に配列するｑ×ｐ個の画素回路のうち、ｍ列における（ｎ－１）行目に位置する画素回路１６(n-1)、ｎ行目に位置する画素回路１６(n)、及び（ｎ＋１）行目に位置する画素回路１６(n+1)に関する部分のみが図示されている。本実施形態において、ｎは３以上の整数である。
画素回路１６(n-1)、画素回路１６(n)、及び画素回路１６(n+1)の各々の構成は同一である。以下では、画素回路１６(n-1)、画素回路１６(n)、及び画素回路１６(n+1)の各々を区別する必要がない場合には、画素回路１６と表記する。
画素回路１６は、例えばｐチャンネル型のトランジスターであるトランジスター１６０及びトランジスター１６２と、容量１６４とを有する。トランジスター１６０において、ドレインノードがデータ線１４に接続され、ゲートノードが走査線１２に接続され、ソースノードがトランジスター１６２のゲートノードに接続されている。トランジスター１６０は、データ線１４から供給されるデータ信号を、走査線１２から与えられる走査信号に応じて取得するためのスイッチング素子である。トランジスター１６２において、ドレインノードは、高電位電源電圧Ｖｃｃを供給する電源線に接続され、ソースノードが画素回路１６の出力ノードＮｄとなっている。トランジスター１６２は、データ信号の電位に応じた電流を出力ノードＮｄに出力することで、当該出力ノードに接続されている発光素子を駆動する駆動トランジスターである。容量１６４は、高電位電源電圧Ｖｃｃを供給する電源線とトランジスター１６２のゲートノードとの間に介挿されている。
画素回路１６(n)は、走査信号Gwrt(n)がＬレベルになると、ｍ列目のデータ線１４から供給されるデータ信号Data(m)を取得し、取得したデータ信号Data(m)の電位に応じた電流を出力ノードＮｄに出力する。画素回路１６(n-1)及び画素回路１６(n+1)についても同様である。
図６に示すように、画素回路１６(n-1)の出力ノードＮｄにはセレクター３０(n-1)が接続される。セレクター３０(n-1)には、表示領域１００において（ｎー３）行ｍ列目に位置する発光素子１８(n-3)、（ｎ－２）行ｍ列目に位置する発光素子１８(n-2)、及び（ｎー１）行ｍ列目に位置する発光素子１８(n-1)が接続される。図６に示すように、セレクター３０(n-1)は、トランジスターＳｗ１１、Ｓｗ１２，及びＳｗ１３を有する。トランジスターＳｗ１１、Ｓｗ１２、及びＳｗ１３の各々は例えばｐチャンネル型のトランジスターである。
トランジスターＳｗ１１は、画素回路１６(n-1)の出力ノードＮｄと発光素子１８(n-3)との間に設けられ、制御信号Ｓel(11)によりオン／オフが切り換えられる。トランジスターＳｗ１１がオンになると、画素回路１６(n-1)の出力ノードＮｄと発光素子１８(n-3)とが電気的に接続される。トランジスターＳｗ１２は、画素回路１６(n-1)の出力ノードＮｄと発光素子１８(n-2)との間に設けられ、制御信号Ｓel(12)によりオン／オフが切り換えられる。トランジスターＳｗ１２がオンになると、画素回路１６(n-1)の出力ノードＮｄと発光素子１８(n-2)とが電気的に接続される。トランジスターＳｗ１３は、画素回路１６(n-1)の出力ノードＮｄと発光素子１８(n-1)との間に設けられ、制御信号Ｓel(13)によりオン／オフが切り換えられる。トランジスターＳｗ１３がオンになると、画素回路１６(n-1)の出力ノードＮｄと発光素子１８(n-1)とが電気的に接続される。セレクター３０(n-1)は、発光素子１８(n-3)、発光素子１８(n-2)及び発光素子１８(n-1)を選択可能であり、画素回路１６(n-1)から出力される電流を、選択した発光素子へ供給する。
画素回路１６(n)の出力ノードＮｄにはセレクター３０(n)が接続される。セレクター３０(n)には、表示領域１００において（ｎー１）行ｍ列目に位置する発光素子１８(n-1)、ｎ行ｍ列目に位置する発光素子１８(n)、及び（ｎ＋１）行ｍ列目に位置する発光素子１８(n+1)が接続される。図６に示すように、セレクター３０(n)は、トランジスターＳｗ１４、Ｓｗ１５、及びＳｗ１６を有する。トランジスターＳｗ１４、Ｓｗ１５、及びＳｗ１６は、ｐチャンネル型のトランジスターである。トランジスターＳｗ１４、Ｓｗ１５、及びＳｗ１６は、制御信号Ｓel(14)、Ｓel(15)、及びＳel(16)により各々オン／オフが切り換えられる。
トランジスターＳｗ１４は、画素回路１６(n)の出力ノードＮｄと発光素子１８(n-1)との間に設けられる。トランジスターＳｗ１４がオンになると、画素回路１６(n)の出力ノードＮｄと発光素子１８(n-1)とが電気的に接続される。トランジスターＳｗ１５は、画素回路１６(n)の出力ノードＮｄと発光素子１８(n)との間に設けられる。トランジスターＳｗ１５がオンになると、画素回路１６(n)の出力ノードＮｄと発光素子１８(n)とが電気的に接続される。トランジスターＳｗ１６は、画素回路１６(n)の出力ノードＮｄと発光素子１８(n+1)との間に設けられる。トランジスターＳｗ１６がオンになると、画素回路１６(n)の出力ノードＮｄと発光素子１８(n+1)とが電気的に接続される。
セレクター３０(n)は、発光素子１８(n-1)、発光素子１８(n)及び発光素子１８(n+1)を選択可能であり、画素回路１６(n)から出力される電流を、選択した発光素子へ供給する。画素回路１６(n)は本開示における第１画素回路の一例であり、セレクター３０(n)は本開示における第１セレクターの一例である。トランジスターＳｗ１５は、本開示における第１トランジスターの一例である。トランジスターＳｗ１４は、本開示における第２トランジスターの一例である。トランジスターＳｗ１６は、本開示における第３トランジスターの一例である。画素回路１６(n)から見たときの画素電極Ｐ５に対応する発光素子１８、即ち発光素子１８(n)は本開示における第１発光素子の一例である。画素回路１６(n)から見たときの画素電極Ｐ２に対応する発光素子１８、即ち発光素子１８(n-1)は本開示における第２発光素子の一例である。画素回路１６(n)から見たときの画素電極Ｐ８に対応する発光素子１８、即ち発光素子１８(n+1)は本開示における第３発光素子の一例である。また、画素回路１６(n-1)は本開示における第２画素回路の一例であり、セレクター３０(n-1)は本開示における第２セレクターの一例である。発光素子１８(n-3)は本開示における第１１発光素子の一例であり、発光素子１８(n-2)は本開示における第１０発光素子の一例である。トランジスターＳｗ１１は本開示における第１１トランジスターの一例である。トランジスターＳｗ１２は本開示における第１０トランジスターの一例である。トランジスターＳｗ１３は本開示における第１２トランジスターの一例である。
画素回路１６(n+1)の出力ノードＮｄにはセレクター３０(n+1)が接続される。セレクター３０(n+1)には、表示領域１００において（ｎ＋１）行ｍ列目に位置する発光素子１８(n+1)、及び（ｎ＋２）行ｍ列目に位置する発光素子１８(n+2)が接続される。図６では図示を省略したが、セレクター３０(n+1)には、（ｎ＋３）行ｍ列目に位置する発光素子も接続される。図６に示すように、セレクター３０(n+1)は、トランジスターＳｗ１７、Ｓｗ１８、及びＳｗ１９を有する。トランジスターＳｗ１７、Ｓｗ１８，及びＳｗ１９は、ｐチャンネル型トランジスターである。
トランジスターＳｗ１７は、画素回路１６(n+1)の出力ノードＮｄと発光素子１８(n+1)との間に設けられる。トランジスターＳｗ１７は、制御信号Ｓel(17)によりオン／オフが切り換えられる。トランジスターＳｗ１８は、画素回路１６(n+1)の出力ノードＮｄと発光素子１８(n+2)との間に設けられる。トランジスターＳｗ１８は、制御信号Ｓel(18)によりオン／オフが切り換えられる。図６では図示を省略したが、トランジスターＳｗ１９は、画素回路１６(n+1)の出力ノードＮｄと（ｎ＋３）行ｍ列目に位置する発光素子との間に設けられる。トランジスターＳｗ１９は、制御信号Ｓel(19)によりオン／オフが切り換えられる。つまり、セレクター３０(n+1)は、発光素子１８(n+1)、発光素子１８(n+2)、及び（ｎ＋３）行ｍ列目に位置する発光素子を選択可能であり、画素回路１６(n)から出力される電流を、選択した発光素子へ供給する。
図７は、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目の連続する３行の動作を説明するための図である。より具体的には、図７は、走査信号Ｇwrt(n-1)、Ｇwrt(n)、及びＧwrt(n＋1)と、（ｎ－１）行目に対応する制御信号Ｓel(11)～Ｓel(13)と、ｎ行目に対応する制御信号Ｓel(14)～Ｓel(16)と、（ｎ＋１）行目に対応する制御信号Ｓel(17)～Ｓel(19)との一例を示すタイミングチャートである。
本実施形態では、１フレームの期間はＡサブフレームの期間とＢサブフレームの期間とに区分けされる。１フレームの期間とは、映像データＶinで指定される映像の１コマを表示するのに要する期間をいう。本実施形態のＡサブフレームは本開示における一のサブフレームの一例であり、Ｂサブフレームは当該一のサブフレームと異なるサブフレームの一例である。図７に示すように、Ａサブフレーム及びＢサブフレームの各サブフレームにおいて、走査信号Ｇwrt(n-1)、Ｇwrt(n)、Ｇwrt(n+1)が、この順番で排他的にＬレベルとなる。なお、便宜上、以降の説明では、走査信号Ｇｗｒｔ及び制御信号ＳｅｌのＬレベルを「オン信号」、Ｈレベルを「オフ信号」と呼び、タイミングチャートの高位側を「オン信号」、低位側を「オフ信号」として説明する。
まず、Ａサブフレームの動作について説明する。
Ａサブフレームでは、走査信号Ｇwrt(n)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移する。走査信号Ｇwrt(n)がオン信号になると、画素回路１６(n)におけるトランジスター１６０がオンする。トランジスター１６０がオンすると、データ線１４に与えられるデータ信号Ｄata(m)と高電位電源電圧Ｖｃｃとの差に応じた電圧が画素回路１６(n)の容量１６４に書き込まれる。容量１６４に書き込まれた電圧は、走査信号Ｇwrt(n)がオン信号からオフ信号に遷移した後も、次に走査信号Ｇwrt(n)が再度オン信号となるまで保持される。このため、画素回路１６(n)のトランジスター１６２のゲート・ソース間電圧も、走査信号Ｇwrt(n)が再度オン信号となるまで、データ信号Ｄata(m)に応じた電圧、具体的にはデータ信号Ｄata(m)と高電位電源電圧Ｖｃｃとの差に応じた電圧に維持される。
Ａサブフレームでは、走査信号Ｇwrt(n)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(14)及びＳel(15)がオン信号となるので、トランジスターＳｗ１４及びＳｗ１５がオンとなる。その結果、画素回路１６(n)から発光素子１８(n-1)及び発光素子１８(n)へデータ信号Ｄata(m)の電位に応じた電流が供給され、発光素子１８(n-1)及び発光素子１８(n)が発光する。
Ａサブフレームにおいて走査信号Ｇwrt(n)がオン信号になる前に、走査信号Ｇwrt(n-1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(11)及びＳel(12)がオン信号となるので、トランジスターＳｗ１１及びＳｗ１２がオンとなる。このため、画素回路１６(n-1)から発光素子１８(n-3)及び発光素子１８(n-2)へデータ信号Ｄata(m)の電位に応じた電流が供給され、発光素子１８(n-3)及び発光素子１８(n-2)が発光する。Ａサブフレームにおいて走査信号Ｇwrt(n)がオン信号になった後に、走査信号Ｇwrt(n+1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(17)及びＳel(18)がオン信号となるので、トランジスターＳｗ１７及びＳｗ１８がオンとなる。このため、画素回路１６(n+1)から発光素子１８(n+1)及び発光素子１８(n+2)へデータ信号Ｄata(m)の電位に応じた電流が供給され、発光素子１８(n+1)及び発光素子１８(n+2)が発光する。
次いで、Ｂサブフレームの動作について説明する。
Ｂサブフレームにおいて走査信号Ｇwrt(n)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(15)及びＳel(16)がオン信号となるので、トランジスターＳｗ１５及びＳｗ１６がオンとなる。その結果、画素回路１６(n)から発光素子１８(n)及び発光素子１８(n+1)へデータ信号Ｄata(m)の電位に応じた電流が供給され、発光素子１８(n)及び発光素子１８(n+1)が発光する。
Ｂサブフレームにおいて走査信号Ｇwrt(n)がオン信号になる前に、走査信号Ｇwrt(n-1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(12)及びＳel(13)がオン信号となるので、トランジスターＳｗ１２及びＳｗ１３がオンとなる。このため、画素回路１６(n-1)から発光素子１８(n-2)及び発光素子１８(n-1)へデータ信号Ｄata(m)の電位に応じた電流が供給され、発光素子１８(n-2)及び発光素子１８(n-1)が発光する。Ｂサブフレームにおいて走査信号Ｇwrt(n)がオン信号になった後に、走査信号Ｇwrt(n+1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(18)及びＳel(19)がオン信号となるので、トランジスターＳｗ１８及びＳｗ１９がオンとなる。このため、画素回路１６(n+1)から発光素子１８(n+2)、及び（ｎ＋３）行ｍ列目の発光素子１８へデータ信号Ｄata(m)の電位に応じた電流が供給され、これら発光素子が発光する。
図８は、表示装置１１ＡにおいてＡサブフレームにて発光する発光素子１８と、当該発光素子１８へ電流を供給する画素回路１６との関係を示す図である。図８では、画素回路１６(n-1)から電流の供給を受ける発光素子１８が斜め線のハッチングで、画素回路１６(n)から電流の供給を受ける発光素子１８が縦線のハッチングで、画素回路１６(n+1)から電流の供給を受ける発光素子１８が横線のハッチングで示されている。なお、図８では、Ｂサブフレームにおける発光素子１８(n-3)の発光状態が明示されてはいないが、Ｂサブフレームにおいて発光素子１８(n-3)は、図６では不図示のセレクター３０(n-2)により選択され、同じく不図示の画素回路１６(n-2)から供給される電流により発光する。つまり、表示装置１１Ａでは、ＡサブフレームとＢサブフレームの何れにおいても、全ての発光素子１８が何れかのセレクターにより選択され発光するので、高輝度化を実現できる。
本実施形態の表示装置１１Ａによれば、発光素子に対して一対一に画素回路を設ける態様に比較して、トランジスターの増加を抑えつつ、解像度感の向上、及び高輝度化を実現できる。
２．第２実施形態
図９は、第２実施形態に係る表示装置を適用したプロジェクター２０Ｂの構成例を示すブロック図である。プロジェクター２０Ｂは、自発発光型、且つ単色表示の表示装置を、赤、緑、及び青の色毎に１つずつ用いた３板式である。プロジェクター２０Ｂは、赤色の画像を表示する表示装置１０Ｒと、緑色の画像を表示する表示装置１０Ｇと、青色の画像を表示する表示装置１０Ｂと、処理回路２５と、を有する。プロジェクター２０Ｂでは、表示装置１０Ｒが表示する赤色の画像と、表示装置１０Ｇが表示する緑色の画像と、表示装置１０Ｂが表示する青色の画像とが、図示せぬ光学系によって合成され、スクリーン等に投写される。
処理回路２５は、上位装置からの映像データＶinを、１又は複数フレーム期間分を記憶する。本実施形態では、処理回路２５は、蓄積した映像データＶinのうち、表示装置１０Ｒには赤成分の映像データＶdata(R)を、表示装置１０Ｇには緑成分の映像データＶdata(G)を、表示装置１０Ｂには青成分の映像データＶdata(B)を、夫々供給する。また、処理回路２５は、同期信号Ｓyncに基づいて生成した制御信号Ｃtrを表示装置１０Ｒ、１０Ｇ及び１０Ｂに供給する。表示装置１０Ｒ、１０Ｇ及び１０Ｂについては、表示する画像の色を除いて構造上の相違はない。そこで、表示装置１０Ｒ、１０Ｇ及び１０Ｂについて、色を特定しないで一般的に説明する場合には、表示装置１０と表記する。また、第１実施形態と同様に、処理回路２５が出力する映像データＶdata(R)、Ｖdata(G)及びＶdata(B)について、色を特定しないで一般的に説明する場合には、映像データＶdataと表記する。
本実施形態では、映像データＶdataの示す映像の１コマがＡからＤまでの４つのサブフレームを使って表現される。従って、等倍速であれば、１フレームの期間長は４サブフレームの期間長となる。このため、同期信号Ｓｙｎｃに含まれる垂直同期信号の周波数が例えば６０Ｈｚであって、表示装置１０における表示が垂直同期信号と等倍速であれば、映像データＶdataの１コマ分が供給される期間は、６０Ｈｚの逆数である１６．７ミリ秒となる。このため、１サブフレームの期間長は、１６．７ミリ秒の１／４である４．２ミリ秒である。
図１０は、本実施形態における表示画素の配列とパネル画素の配列との関係等を説明するための図である。なお、図における表示画素の配列は、映像データＶdataで指定される画像のうち、一部だけが抜き出されている。同様に、パネル画素の配列は、表示装置１０のうち、一部だけが抜き出されている。図において左欄の表示画素については２×２に区切られて、Ａ、Ｂ、Ｃ、Ｄの符号が便宜的に付与される。また、図の右欄において細線の四角枠は表示装置１０における画素電極を示す。画素電極を示す四角枠は表示装置１０における表示の最小単位であり、当該四角枠に対応する発光素子がパネル画素となる。
表示装置１０では、Ａサブフレームにおいて表示画素Ａが太線の四角枠で示される２×２の４つのパネル画素で表現される。表示装置１０では、Ａサブフレームに続くＢサブフレームにおいて表示画素ＢがＡサブフレームにおける４つのパネル画素から１つのパネル画素分だけ図において右方向にシフトした２×２の４つのパネル画素で表現される。なお、ここでいうシフトとは、パネル画素が物理的又は光学的に移動するのではなく、表現に用いる４つのパネル画素の組み合わせが移動する、という意味である。
表示装置１０では、Ｂサブフレームに続くＣサブフレームにおいて表示画素ＣがＢサブフレームにおける４つのパネル画素から１つのパネル画素分だけ下方向にシフトした２×２のパネル画素で表現される。表示装置１０では、Ｃサブフレームに続くＤサブフレームにおいて表示画素ＤがＣサブフレームにおける４つのパネル画素から１つのパネル画素分だけ左方向にシフトした２×２のパネル画素で表現される。なお、表示装置１０では、Ｄサブフレームの後、再びＡサブフレームにおいて表示画素ＡがＤサブフレームにおける４つのパネル画素から１つのパネル画素分だけ上方向にシフトした２×２のパネル画素で表現される。
２×２の表示画素を１単位とし、当該１単位がｎ行ｍ列で配列する場合、表示装置１０では、画素回路１６がｎ行ｍ列で配列し、画素電極が２ｎ行２ｍ列で配列する。ここで、ｎ行ｍ列の画素回路１６に対応するデータ信号Ｄata(m)とは、Ａサブフレームであれば、映像データＶdataで指定されるｎ行ｍ列の２×２表示画素のうち、表示画素Ａに対応するデータを、アナログに変換した信号である。また、データ信号Ｄata(m)とは、Ｂサブフレームであれば、同２×２表示画素のうち、表示画素Ｂに対応するデータを、アナログに変換した信号である。同様に、Ｃサブフレームであれば、同２×２表示画素のうち、表示画素Ｃに対応するデータを、アナログに変換した信号であり、Ｄサブフレームであれば、同２×２表示画素のうち、表示画素Ｄに対応するデータを、アナログに変換した信号である。
本実施形態では、画素電極Ｐ１～Ｐ９は、着目画素回路１６の出力ノードに対して次のように分類される。
第１に、３×３の配列の四隅に位置する画素電極Ｐ１、Ｐ３、Ｐ７、Ｐ９は、着目画素回路１６の出力ノード、又は、他の３つの画素回路１６の何れかの出力ノードに接続可能となっている。
例えば、画素電極Ｐ１は、着目画素回路１６の出力ノード、当該着目画素回路１６に対して上方で隣り合う画素回路１６の出力ノード、当該着目画素回路１６に対して左斜め上方で隣り合う画素回路１６の出力ノード、又は、当該着目画素回路１６に対して左方で隣り合う画素回路１６の出力ノード、の何れかに接続可能となっている。
画素電極Ｐ３は、着目画素回路１６の出力ノード、当該着目画素回路１６に対して右方で隣り合う画素回路１６の出力ノード、当該着目画素回路１６に対して右斜め上方で隣り合う画素回路１６の出力ノード、又は、当該着目画素回路１６に対して上方で隣り合う画素回路１６の出力ノード、の何れかに接続可能となっている。
画素電極Ｐ７は、着目画素回路１６の出力ノード、当該着目画素回路１６に対して左方で隣り合う画素回路１６の出力ノード、当該着目画素回路１６に対して左斜め下方で隣り合う画素回路１６の出力ノード、又は、当該着目画素回路１６に対して下方で隣り合う画素回路１６の出力ノード、の何れかに接続可能となっている。
画素電極Ｐ９は、着目画素回路１６の出力ノード、当該着目画素回路１６に対して下方で隣り合う画素回路１６の出力ノード、当該着目画素回路１６に対して右斜め下方で隣り合う画素回路１６の出力ノード、又は、当該着目画素回路１６に対して右方で隣り合う画素回路１６の出力ノード、の何れかに接続可能となっている。
第２に、３×３の配列のうち、画素電極Ｐ２、Ｐ４、Ｐ６、Ｐ８は、着目画素回路１６の出力ノード、又は、当該着目画素回路１６の上、左、右又は下方に隣り合う画素回路１６の出力ノードの何れかに接続可能となっている。
例えば、画素電極Ｐ２は、着目画素回路１６の出力ノード、又は、当該着目画素回路１６に対して上方で隣り合う画素回路１６の出力ノード、の何れかに接続可能となっている。
画素電極Ｐ４は、着目画素回路１６の出力ノード、又は、当該着目画素回路１６に対して左方で隣り合う画素回路１６の出力ノード、の何れかに接続可能となっている。
画素電極Ｐ６は、着目画素回路１６の出力ノード、又は、当該着目画素回路１６に対して右方で隣り合う画素回路１６の出力ノード、の何れかに接続可能となっている。
画素電極Ｐ８は、着目画素回路１６の出力ノード、又は、当該着目画素回路１６に対して下方で隣り合う画素回路１６の出力ノード、の何れかに接続可能となっている。
第３に、３×３の配列の中心に位置する画素電極Ｐ５は、着目画素回路１６の出力ノードのみに接続可能となっている。
第１実施形態と同様に、画素電極Ｐ１～Ｐ４の符号、及び画素電極Ｐ６～Ｐ９の符号は、ある画素回路１６について着目した場合の便宜的なものである。例えば、着目画素回路１６からみた画素電極Ｐ２は、当該着目画素回路１６に対して上方で隣り合う画素回路１６からみれば画素電極Ｐ８である。また、着目画素回路１６からみた画素電極Ｐ１は、当該着目画素回路１６に対して上方で隣り合う画素回路１６からみれば画素電極Ｐ７であり、左斜め上方で隣り合う画素回路１６からみれば画素電極Ｐ９であり、左方で隣り合う画素回路１６からみれば画素電極Ｐ３である。
図１１は、画素回路１６と発光素子との接続の関係を示す図である。図において、画素回路１６の出力ノードを起点とする矢印は、当該画素回路１６の出力ノードに接続可能な発光素子を示している。本実施形態では、上述したように、画素回路１６の出力ノードは、当該画素回路１６が設けられる領域に対応する画素電極Ｐ１～Ｐ９の何れかと接続可能となっている。なお、画素回路１６の出力ノードと発光素子の画素電極とを接続するのは、次に説明するセレクターである。
図１２は、ｎ行目の走査線１２とｍ列目のデータ線１４との交差に対応して設けられる画素回路１６と、当該画素回路１６を着目画素回路１６とした場合の画素電極Ｐ１～Ｐ９と、及びこれらの周辺を含めて示す回路図である。
セレクターの領域は、図面の複雑化を避けるために示されていないが、トランジスターＳｗ１～Ｓｗ９を含む。トランジスターＳｗ１は画素電極Ｐ１に対応して設けられる。同様に、トランジスターＳｗ２、Ｓｗ３、Ｓｗ４、Ｓｗ５、Ｓｗ６、Ｓｗ７、Ｓｗ８、Ｓｗ９は、夫々順番に画素電極Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９に対応して設けられる。トランジスターＳｗ１～Ｓｗ９の各々はｐチャンネル型トランジスターである。トランジスターＳｗ１～Ｓｗ９の各一端は、出力ノードＮｄに共通接続される。トランジスターＳｗ１～Ｓｗ９の各他端は、夫々順番に対応する画素電極Ｐ１～Ｐ９に接続される。
１行目からｑ行目までに対応して、制御信号Ｓel(1)_1～Ｓel(1)_9から制御信号Ｓel(q)_1～Ｓel(q)_9までが走査線駆動回路１２０から供給される。ここで、一般にｎ行目に対応して供給される制御信号がＳel(n)_1～Ｓel(n)_9と表記される。ｎ行目に対応して設けられるトランジスターＳｗ１は、制御信号Ｓel(n)_1がＬレベルであればオンし、Ｈレベルであればオフする。同様に、ｎ行目に対応して設けられるトランジスターＳｗ２、Ｓｗ３、Ｓｗ４、Ｓｗ５、Ｓｗ６、Ｓｗ７、Ｓｗ８、Ｓｗ９は、夫々順番に制御信号Ｓel(n)_2、Ｓel(n)_3、Ｓel(n)_4、Ｓel(n)_5、Ｓel(n)_6、Ｓel(n)_7、Ｓel(n)_8、Ｓel(n)_9に応じてオン又はオフする。
上述したように、ｎ行ｍ列の画素回路１６からみた画素電極Ｐ２は、上方で隣り合う（ｎ－１）行ｍ列の画素回路１６からみれば画素電極Ｐ８である。このため、ｎ行ｍ列の画素回路１６からみた画素電極Ｐ２は、（ｎ－１）行ｍ列の画素回路１６に対応するセレクターに含まれるトランジスターＳｗ８を介して、当該（ｎ－１）行ｍ列の画素回路１６に接続される。また、ｎ行ｍ列の画素回路１６からみた画素電極Ｐ１は、（ｎ－１）行ｍ列の画素回路１６からみれば画素電極Ｐ７であり、左斜め上方で隣り合う（ｎ－１）行（ｍ－１）列の画素回路１６からみれば画素電極Ｐ９であり、左方で隣り合うｎ行（ｍ－１）列の画素回路１６からみれば画素電極Ｐ３である。このため、ｎ行ｍ列の画素回路１６からみた画素電極Ｐ１は、（ｎ－１）行ｍ列の画素回路１６に対応するセレクターに含まれるトランジスターＳｗ７を介して、当該（ｎ－１）行ｍ列の画素回路１６の出力ノードに接続される。また、ｎ行ｍ列の画素回路１６からみた画素電極Ｐ１は、（ｎ－１）行（ｍ－１）列の画素回路１６に対応するセレクターに含まれるトランジスターＳｗ９を介して、当該（ｎ－１）行（ｍ－１）列の画素回路１６の出力ノードに接続される。また、ｎ行ｍ列の画素回路１６からみた画素電極Ｐ１は、ｎ行（ｍ－１）列の画素回路１６に対応するセレクターに含まれるトランジスターＳｗ３を介して、当該ｎ行（ｍ－１）列の画素回路１６の出力ノードに接続される。
なお、図１３は、図１２のうち、ｎ行ｍ列の画素回路１６と、ｎ行ｍ列の画素回路１６に対応するセレクターに含まれるトランジスターＳｗ１～Ｓｗ９と、当該画素回路１６からみた画素電極Ｐ１～Ｐ９とのみに着目して示し、他の要素を省略して示す図である。
次に、本実施形態に係る表示装置１０の動作をついて説明する。
図１４は、走査線駆動回路１２０から出力される走査信号Ｇwrt(1)～Ｇwrt(q)の一例を示すタイミングチャートである。この図に示されるように、Ａサブフレーム、Ｂサブフレーム、Ｃサブフレーム及びＤサブフレームの各サブフレームにおいて、走査信号Ｇwrt(1)、Ｇwrt(2)、…、Ｇwrt(n)、…、Ｇwrt(q-1)、Ｇwrt(q)が、この順番で排他的にオン信号となる。
図１５は、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目の連続する３行の動作を説明するための図である。詳細には、（ｎ－１）行目に対応する制御信号Ｓel(n-1)_1～Ｓel(n-1)_9と、ｎ行目に対応する制御信号Ｓel(n)_1～Ｓel(n)_9と、（ｎ＋１）行目に対応する制御信号Ｓel(n+1)_1～Ｓel(n+1)_9との一例を示すタイミングチャートである。
まず、Ａサブフレームの動作について説明する。
走査信号Ｇwrt(n)がオン信号になると、ｎ行目の画素回路１６におけるトランジスター１６０がオンする。トランジスター１６０がオンすると、データ線１４に与えられるデータ信号Ｄata(m)と高電位電源電圧Ｖｃｃとの差に応じた電圧が容量１６４に書き込まれる。容量１６４に書き込まれた電圧は、走査信号Ｇwrt(n)がオン信号からオフ信号に遷移した後も、次に走査信号Ｇwrt(n)が再度オン信号となるまで保持される。このため、トランジスター１６２のゲート・ソース間電圧も、走査信号Ｇwrt(n)が再度オン信号となるまで、データ信号Ｄata(m)に応じた電圧、具体的には、データ信号Ｄata(m)と高電位電源電圧Ｖｃｃとの差に応じた電圧に維持される。
Ａサブフレームにおいて走査信号Ｇwrt(n)は、第１の所定時間にわたってオン信号に維持された後、オフ信号へ遷移する。第１の所定時間については、容量１６４への書き込みが完了するまでの時間に応じて設定される。走査信号Ｇwrt(n)がオフ信号へ遷移すると、制御信号Ｓel(n)_1、Ｓel(n)_2、Ｓel(n)_4及びＳel(n)_5がオン信号となり、第２の所定時間にわたってその状態が維持される。制御信号Ｓel(n)_1、Ｓel(n)_2、Ｓel(n)_4及びＳel(n)_5がオン信号になると、ｎ行目のトランジスターＳｗ１、Ｓｗ２、Ｓｗ４及びＳｗ５がオンする。ｎ行目のトランジスターＳｗ１、Ｓｗ２、Ｓｗ４、及びＳｗ５がオンすると、ｎ行目の画素回路１６から、当該画素回路１６から見た画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５へ、データ信号Ｄata(m)の電位に応じた電流が供給される。
ｎ行ｍ列で代表させて説明すれば、当該ｎ行ｍ列の画素回路１６から見た画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５には、ｍ列目のデータ線１４に供給されたデータ信号Ｄata(m)の電位に応じた電流が供給される。このときのデータ信号Ｄata(m)は、映像データＶdataで指定されるｎ行ｍ列の２×２表示画素のうち、表示画素Ａに対応するデータを、アナログに変換した信号である。このため、画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５に各々対応する４つの発光素子１８に、表示画素Ａの階調に応じた電流が供給される。その結果、画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５の各々に対応する４つの発光素子１８は、表示画素Ａの階調に応じた輝度で発光する。
図１６は、Ａサブフレームにおける表示装置１０の表示例を示す図である。当該ｎ行ｍ列の画素回路１６が、図において太い二点鎖線で示される場合、当該ｎ行ｍ列の画素回路１６から見た画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５に、データ信号Ｄata(m)の電位に応じた電流が供給される。なお、ｎ行目であって、ｍ列とは異なるｋ列目の画素回路１６についても、当該画素回路１６から見た画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５に表示画素Ａの階調に応じた電流が供給される。
Ａサブフレームにおいて走査信号Ｇwrt(n)がオン信号になる前に、走査信号Ｇwrt(n-1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n-1)_1、Ｓel(n-1)_2、Ｓel(n-1)_4及びＳel(n-1)_5がオン信号となるので、当該（ｎ－１）行目のトランジスターＳｗ１、Ｓｗ２、Ｓｗ４及びＳｗ５がオンする。このため、（ｎ－１）行目の画素回路１６についても、対応する画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５に、データ信号の電位に応じた電流が供給される。また、Ａサブフレームにおいて走査信号Ｇwrt(n)がオフ信号に戻った後に、走査信号Ｇwrt(n+1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n+1)_1、Ｓel(n+1)_2、Ｓel(n+1)_4及びＳel(n+1)_5がオン信号となるので、当該（ｎ＋１）行目のトランジスターＳｗ１、Ｓｗ２、Ｓｗ４及びＳｗ５がオンする。このため、（ｎ＋１）行目の画素回路１６に対応する画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５に対しても、データ線１４に与えられたデータ信号の電位に応じた電流が供給される。ここでは（ｎ－１）行目、ｎ行目、（ｎ＋１）行目の連続する３行について説明したが、１～ｑ行目についても同様である。このようにＡサブフレームにおいて、各行の画素回路１６から、対応する画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５へ表示画素Ａの階調に応じた電流が供給される。
次に、Ｂサブフレームの動作について説明する。
Ｂサブフレームにおいて走査信号Ｇwrt(n)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n)_2、Ｓel(n)_3、Ｓel(n)_5及びＳel(n)_6がオン信号となるので、ｎ行目のトランジスターＳｗ２、Ｓｗ３、Ｓｗ５及びＳｗ６がオンする。ｎ行ｍ列でいえば、当該ｎ行ｍ列の画素回路１６に対応する画素電極Ｐ２、Ｐ３、Ｐ５及びＰ６に、データ信号Ｄata(m)の電位に応じた電流が供給される。このときのデータ信号Ｄata(m)は、映像データＶdataで指定されるｎ行ｍ列の２×２表示画素のうち、表示画素Ｂに対応するデータを、アナログに変換した信号である。このため、ｎ行ｍ列の画素回路１６から見た画素電極Ｐ２、Ｐ３、Ｐ５及びＰ６の各々に対応する４つの発光素子１８は、表示画素Ｂの階調に応じた輝度で発光する。
図１７は、Ｂサブフレームにおける表示装置１０の表示例を示す図である。
ｎ行ｍ列でいえば、当該ｎ行ｍ列の画素回路１６から見た画素電極Ｐ２、Ｐ３、Ｐ５及びＰ６にデータ信号Ｄata(m)の電位に応じた電流が供給され、画素電極Ｐ２、Ｐ３、Ｐ５及びＰ６に対応する４つの発光素子１８は表示画素Ｂの階調に応じた輝度で発光する。なお、ｎ行目であって、ｍ列目以外のｋ列目の画素回路１６についても、当該画素回路１６から見た画素電極Ｐ２、Ｐ３、Ｐ５及びＰ６にデータ信号Ｄata(k)の電位に応じた電流が供給され、画素電極Ｐ２、Ｐ３、Ｐ５及びＰ６に対応する４つの発光素子１８は当該電流に応じた輝度で発光する。Ｂサブフレームにおいて走査信号Ｇwrt(n-1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n-1)_2、Ｓel(n)_3(n-1)、Ｓel(n-1)_5及びＳel(n-1)_6がオン信号となる。また、走査信号Ｇwrt(n+1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n+1)_2、Ｓel(n+1)_3、Ｓel(n+1)_5及びＳel(n+1)_6がオン信号となる。また、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目に限らず、１～ｑ行目についても同様である。このため、Ｂサブフレームにおいて、各行においてトランジスターＳｗ２、Ｓｗ３、Ｓｗ５及びＳｗ６がオンするので、各行の画素回路１６から、対応する画素電極Ｐ２、Ｐ３、Ｐ５及びＰ６へ表示画素Ｂの階調に応じた電流が供給される。
Ｂサブフレームにおいて、映像データＶdataで指定されるｎ行ｍ列の２×２表示画素のうち、表示画素Ｂに対応する電流を供給される画素電極Ｐ２、Ｐ３、Ｐ５及びＰ６は、Ａサブフレームにおいて、表示画素Ａに対応する電流を供給されていた画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５に対して、画素電極の１つ分、右方向にシフトすることになる。
続いて、Ｃサブフレームの動作について説明する。
Ｃサブフレームにおいて走査信号Ｇwrt(n)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n)_5、Ｓel(n)_6、Ｓel(n)_8及びＳel(n)_9がオン信号となるので、ｎ行目のトランジスターＳｗ５、Ｓｗ６、Ｓｗ８及びＳｗ９がオンする。ｎ行ｍ列でいえば、当該ｎ行ｍ列の画素回路１６から見たる画素電極Ｐ５、Ｐ６、Ｐ８及びＰ９に、ｍ列目のデータ線１４に供給されたデータ信号Ｄata(m)の電位に応じた電流が供給される。このときのデータ信号Ｄata(m)は、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、表示画素Ｃに対応するデータを、アナログに変換した信号である。このため、ｎ行ｍ列の画素回路１６から見た画素電極Ｐ５、Ｐ６、Ｐ８及びＰ９の各々に対応する４つの発光素子１８は、表示画素Ｃに対応した輝度で発光する。
図１８は、Ｃサブフレームにおける表示装置１０の表示例を示す図である。
ｎ行ｍ列でいえば、当該ｎ行ｍ列の画素回路１６から見た画素電極Ｐ５、Ｐ６、Ｐ８及びＰ９の各々に対応する４つの発光素子１８に、データ信号Ｄata(m)の電位に応じた電流が供給される。Ｃサブフレームにおいて走査信号Ｇwrt(n-1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n-1)_5、Ｓel(n-1)_6、Ｓel(n-1)_8及びＳel(n-1)_9がオン信号となる。走査信号Ｇwrt(n+1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n+1)_5、Ｓel(n+1)_6、Ｓel(n+1)_8及びＳel(n+1)_9がオン信号となる。また、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目に限らず、１～ｑ行目についても同様である。このため、Ｃサブフレームにおいて、各行においてトランジスターＳｗ５、Ｓｗ６、Ｓｗ８及びＳｗ９がオンするので、各行の画素回路１６からから見た画素電極Ｐ５、Ｐ６、Ｐ８及びＰ９に表示画素Ｃの階調に応じた電流が供給される。
Ｃサブフレームにおいて、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、表示画素Ｃに対応する電流を供給される画素電極Ｐ５、Ｐ６、Ｐ８及びＰ９は、Ｂサブフレームにおいて、表示画素Ｂに対応する電流を供給されていた画素電極Ｐ２、Ｐ３、Ｐ５及びＰ６に対して、画素電極の１つ分、下方向にシフトすることになる。
Ｄサブフレームの動作について説明する。
Ｄサブフレームにおいて走査信号Ｇwrt(n)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n)_4、Ｓel(n)_5、Ｓel(n)_7及びＳel(n)_8がオン信号となるので、ｎ行目のトランジスターＳｗ４、Ｓｗ５、Ｓｗ７及びＳｗ８がオンする。ｎ行ｍ列でいえば、当該ｎ行ｍ列の画素回路１６に対応する画素電極Ｐ４、Ｐ５、Ｐ７及びＰ８に各々対応する４つの発光素子１８に、ｍ列目のデータ線１４に供給されたデータ信号Ｄata(m)の電位に応じた電流が供給される。このときのデータ信号Ｄata(m)は、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ｄ表示画素に対応するデータを、アナログに変換した信号である。このため、ｎ行ｍ列の画素回路１６に対応する画素電極Ｐ４、Ｐ５、Ｐ７及びＰ８に各々対応する４つの発光素子１８は、Ｄ表示画素に対応した輝度で発光する。
図１９は、Ｄサブフレームにおける表示装置１０の表示例を示す図である。
ｎ行ｍ列でいえば、当該ｎ行ｍ列の画素回路１６から見た画素電極Ｐ４、Ｐ５、Ｐ７及びＰ８に、データ信号Ｄata(m)の電位に応じた電流が供給される。Ｄサブフレームにおいて走査信号Ｇwrt(n-1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n-1)_4、Ｓel(n-1)_5、Ｓel(n-1)_7及びＳel(n-1)_8がオン信号となる。また、走査信号Ｇwrt(n+1)がオフ信号からオン信号に遷移し、第１の所定時間の経過後にオフ信号に遷移した後、制御信号Ｓel(n+1)_4、Ｓel(n+1)_5、Ｓel(n+1)_7及びＳel(n+1)_8がオン信号となる。また、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目に限らず、１～ｑ行目についても同様である。このため、Ｄサブフレームにおいて、各行においてトランジスターＳｗ４、Ｓｗ５、Ｓｗ７及びＳｗ８がオンするので、各行の画素回路１６から見た画素電極Ｐ４、Ｐ５、Ｐ７及びＰ８の各々に、データ信号Ｄata(m)の電位に応じた電流が供給される。
Ｄサブフレームにおいて、映像データＶdataで指定されるｎ行ｍ列の２×２表示画素のうち、表示画素Ｄに対応するデータ信号が供給される画素電極Ｐ４、Ｐ５、Ｐ７及びＰ８は、Ｃサブフレームにおいて、表示画素Ｃに対応するデータ信号が供給されていた画素電極Ｐ５、Ｐ６、Ｐ８及びＰ９に対して、画素電極の１つ分、左方向にシフトすることになる。なお、Ｄサブフレームの後、Ａサブフレームに戻る。Ａサブフレームにおいて、表示画素Ａに対応する電流が供給される画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５は、Ｄサブフレームにおいて、表示画素Ｄに対応する電流が供給されていた画素電極Ｐ４、Ｐ５、Ｐ７及びＰ８に対して、画素電極の１つ分、上方向にシフトすることになる。
図２０は、映像データＶdataで指定される表示画素と、表示装置１０によって表示されたパネル画素によって、どのように視認されるかを説明するための図である。映像データＶdataで示される画像が、例えば図に示されるように白背景とした黒の斜め線の静止画である場合、詳細には、一部の２×２の表示画素のうち、表示画素Ａ及び表示画素Ｃが黒であり、表示画素Ｂ及び表示画素Ｄが白であり、背景である他の２×２の表示画素が、すべて白である場合について検討する。
この場合、Ａサブフレームにおいて、表示装置１０において、一部の２×２の表示画素に対応する４つの画素電極に相当する領域で黒表示となり、背景となる４つの画素電極に相当する領域で白表示となる。なお、図では、表示装置における４つの画素電極に相当する領域が太線の黒枠で示される。
Ｂサブフレームにおいて、表示画素に対応する２×２の４つの画素電極が右方向に１つの画素電極に相当する分、シフトする。なお、Ｂサブフレームでは、すべて白表示となる。ここでは４つの画素電極について着目しているが、表示装置１０においては２×２の画素電極の組み合わせが表示領域１００において全体移動する。
Ｃサブフレームにおいて、表示画素に対応する４つの画素電極が下方向に１つの画素電極に相当する分、シフトする。表示装置１０では、一部の２×２の表示画素に対応する４つの画素電極に相当する領域で黒表示となり、背景となる４つの画素電極に相当する領域で白表示となる。
Ｄサブフレームにおいて、表示画素に対応する４つの画素電極が左方向に１つの画素電極に相当する分、シフトするが、すべて白表示となる。
なお、Ｄサブフレームの後、Ａサブフレームに戻り、４つの画素電極が上方向に１つの画素電極に相当する分、シフトする。
以上説明したように本実施形態では、ＡサブフレームからＤサブフレームまでの４つのサブフレームの何れにおいても、表現に用いる４つのパネル画素は常に互いに隣り合い、これら４つのパネル画素の組み合わせがサブフレーム毎にシフトする。表示装置１０において表現される表示は、ＡサブフレームからＤサブフレームまでの４つのサブフレームを単位期間とした場合、図に示されるような合成画像として視認される。このように本実施形態では、画素回路１６が、表示画素に対して縦半分及び横半分で配列しても、４つのサブフレームを単位期間として視認される合成画像を、映像データＶdataで指定される画像とほぼ同解像度にすることが可能となる。つまり、本実施形態によれば、画素回路１６を発光素子に対して一対一に設ける態様に比較して、画素回路１６を構成するトランジスターの分だけトランジスター数を減らしつつ、ユーザーの感じる解像度感を向上させることができる。
本実施形態では、表示画素を表現するための４つの画素電極の組み合わせを移動させることで、パネル画素をシフトさせて視認させる。このようなパネル画素のシフトは、表示装置１０からの出射光の光軸を、光学素子でシフトさせることによっても実現することができる。しかしながら、光学素子でのシフトは、表示装置のパネル画素に一斉に、換言すればパネル画素に対して一律に、作用する。このため、１行目からｑ行目までの順次走査線１２が選択される構成において、例えば最終のｑ行目の選択後から次のサブフレームにおいて１行目が選択されるまでの帰線期間において光学素子によりシフトさせると、次のような問題が生じる。具体的には、このような構成において、先頭１行目のパネル画素は光学素子でシフトされる前の状態がほぼ視認されるのに対し、最終ｑ行目のパネル画素は光学素子でシフトされた後の状態がほぼ視認され、差が生じる。すなわち、光学素子によるシフトの状態が行毎に異なって視認される。
これに対して本実施形態に係る表示装置１０では、画素回路１６で取得されたデータ信号を、供給する画素電極をトランジスターＳｗ１～Ｓｗ９で切り換えることで、パネル画素がシフトする。すなわち、表示装置１０では、画素電極にデータ信号を供給した時点でパネル画素がシフトするので、シフトの状態が行毎に異なって視認されるという不都合が原理的に発生しない。
加えて、本実施形態によれば、ＡサブフレームからＤサブフレームまでの４つのサブフレームにおいて、全ての発光素子１８は何れかのセレクターにより選択されて発光するので、高輝度化を実現できる。なお、本実施形態においてｎ行ｍ列目に位置する画素回路１６は本開示における第１画素回路の一例であり、（ｎ－１）行ｍ列目に位置する画素回路１６は本開示における第２画素回路の一例である。
また、ｎ行ｍ列目に位置する画素回路１６から見たときの画素電極Ｐ１～Ｐ９の各々に対応する発光素子１８は、本開示における第１乃至第９発光素子の一例である。
画素電極Ｐ１に対応する発光素子１８は、本開示における第６発光素子の一例である。
画素電極Ｐ２に対応する発光素子１８は、本開示における第２発光素子の一例である。
画素電極Ｐ３に対応する発光素子１８は、本開示における第９発光素子の一例である。
画素電極Ｐ４に対応する発光素子１８は、本開示における第５発光素子の一例である。
画素電極Ｐ５に対応する発光素子１８は、本開示における第１発光素子の一例である。
画素電極Ｐ６に対応する発光素子１８は、本開示における第８発光素子の一例である。
画素電極Ｐ７に対応する発光素子１８は、本開示における第４発光素子の一例である。
画素電極Ｐ８に対応する発光素子１８は、本開示における第３発光素子の一例である。
画素電極Ｐ９に対応する発光素子１８は、本開示における第７発光素子の一例である。
また、ｎ行ｍ列目に位置する画素回路１６に対応するトランジスターＳｗ１～Ｓｗ９は本開示における第１乃至第９トランジスターの一例である。
トランジスターＳｗ１は、本開示における第６トランジスターの一例である。
トランジスターＳｗ２は、本開示における第２トランジスターの一例である。
トランジスターＳｗ３は、本開示における第９トランジスターの一例である。
トランジスターＳｗ４は、本開示における第５トランジスターの一例である。
トランジスターＳｗ５は、本開示における第１トランジスターの一例である。
トランジスターＳｗ６は、本開示における第８トランジスターの一例である。
トランジスターＳｗ７は、本開示における第４トランジスターの一例である。
トランジスターＳｗ８は、本開示における第３トランジスターの一例である。
トランジスターＳｗ９は、本開示における第７トランジスターの一例である。
ｎ行ｍ列目に位置する画素回路１６に対応するトランジスターＳｗ１～Ｓｗ９、即ち図１３におけるトランジスターＳｗ１～Ｓｗ９により本開示における第１セレクターが形成される。
また、（ｎ－１）行ｍ列目に位置する画素回路１６に対応するトランジスターＳｗ１～Ｓｗ９により本開示における第２セレクターが形成される。（ｎ－１）行ｍ列目に位置する画素回路１６に対応するトランジスターＳｗ８は本開示における第１２トランジスターの一例である。（ｎ－１）行ｍ列目に位置する画素回路１６に対応するトランジスターＳｗ９は本開示における第１３トランジスターの一例である。（ｎ－１）行ｍ列目に位置する画素回路１６に対応するトランジスターＳｗ７は本開示における第１４トランジスターの一例である。
また、本実施形態におけるＣサブフレームは本開示における第１サブフレーム、即ち一のサブフレームの一例であり、本実施形態におけるＡサブフレームは当該一のサブフレームと異なるサブフレームである第３サブフレームの一例である。Ｄサブフレームは本開示における第２サブフレームの一例であり、Ｂサブフレームは第４サブフレームの一例である。本実施形態では、Ａサブフレーム→Ｂサブフレーム→Ｃサブフレーム→Ｄサブフレーム（→Ａサブフレーム）という順序であったが、この順序とは逆に、Ｄサブフレーム→Ｃサブフレーム→Ｂサブフレーム→Ａサブフレーム（→Ｄサブフレーム）という順序であってもよい。また、フレームの起点となるサブフレームは、Ａサブフレーム、Ｂサブフレーム、Ｃサブフレーム又はＤサブフレームの何れであってもよい。
３．第３実施形態
第２実施形態では、４つの画素電極に相当するパネル画素をＸ軸及びＹ軸の２軸でシフトする構成であったが、Ｘ軸又はＹ軸に対して４５度斜めの１軸でシフトする構成も可能である。そこで次に１軸でシフトさせる第３実施形態について説明する。なお、第３実施形態に係る表示装置は、第２実施形態に係る表示装置において、例えばＡサブフレームとＣサブフレームとを交互に繰り返すことで簡易的に実現できる。
逆にいえば、ＡサブフレームとＣサブフレームとを交互に繰り返すのみの構成であれば、ＢサブフレームとＤサブフレームとで表示を行うための要素が不要なる。そこで、第２実施形態に係る表示装置１０からＢサブフレームとＤサブフレームとで表示を行うための要素を省略した第３実施形態について説明する。
図２１は、第３実施形態に係る表示装置１０において、画素回路１６と画素電極との接続の関係を示す図である。図における矢印の意味は、図１１と同様である。第３実施形態では、画素回路１６の出力ノードは、当該画素回路１６が設けられる領域に対応する画素電極Ｐ１、Ｐ２、Ｐ４、Ｐ５、Ｐ６、Ｐ８及びＰ９の何れかと接続可能となっている。
図２２は、ｎ行目の走査線１２とｍ列目のデータ線１４との交差に対応して設けられる画素回路１６と、当該画素回路１６を着目画素回路１６とした場合の画素電極Ｐ１～Ｐ９と、及びこれらの周辺を含めて示す回路図である。
第３実施形態では、画素回路１６の出力ノードＮｄを画素電極Ｐ３及びＰ７に接続しなくてもよいので、図１２に示される構成と比較して、トランジスターＳｗ３及びＳｗ７を有さない。このため、トランジスターＳｗ３への制御信号Ｓel(1)_3～Ｓel(q)_3及びトランジスターＳｗ７への制御信号Ｓel(1)_7～Ｓel(q)_7についても、走査線駆動回路１２０から供給されない。
図２３は、図２２のうち、ｎ行ｍ列の画素回路１６と、トランジスターＳｗ１、Ｓｗ２、Ｓｗ４、Ｓｗ５、Ｓｗ６、Ｓｗ８及びＳｗ９と、当該画素回路１６から見た画素電極Ｐ１～Ｐ９とのみに着目して示し、他の要素を省略して示す図である。
次に、第３実施形態に係る表示装置１０の動作をついて説明する。図２４は、走査線駆動回路１２０から出力される走査信号Ｇwrt(1)～Ｇwrt(q)の一例を示すタイミングチャートである。この図に示されるように、Ａサブフレーム及びＣサブフレームにおいて、走査信号Ｇwrt(1)、Ｇwrt(2)、…、Ｇwrt(n)、…、Ｇwrt(q-1)、Ｇwrt(q)が、この順番で排他的にオン信号となる。
図２５は、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目の連続する３行の動作を説明するための図である。第３実施形態では、第２実施形態と比較して、トランジスターＳｗ３及びＳｗ７を有さず、制御信号Ｓel(1)_3～Ｓel(q)_3及びＳel(1)_7～Ｓel(q)_7が不要であって、１フレームにおいてＡサブフレームとＣサブフレームとを交互に繰り返したものとなる。このため、第３実施形態における図１５が、第２実施形態では、図２５に示される通りとなる。
図２６は、第３実施形態に係る表示装置１０についてＡサブフレームの表示例を示す図である。Ａサブフレームでは、ｎ行ｍ列の画素回路１６から見た画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５にデータ信号Ｄata(m)の電位に応じた電流が供給され、画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５の各々に対応する発光素子１８が当該電流に応じた輝度で発光する。図２７は、Ｃサブフレームの表示例を示す図である。Ｃサブフレームでは、ｎ行ｍ列の画素回路１６に対応する画素電極Ｐ５、Ｐ６、Ｐ８及びＰ９の各々に対応する発光素子１８が当該電流に応じた輝度で発光する。
第３実施形態によれば、Ａサブフレーム及びＣサブフレームにおいて表示に用いる４つのパネル画素が４５度斜めの１軸でシフトするので、表示装置１０における解像度を擬似的に高めつつ、上位装置から供給される映像データＶinで指定された映像を表示することができる。また、本実施形態においても、ＡサブフレームからＣサブフレームの何れにおいても、全ての発光素子１８が何れかのセレクターにより選択されて発光するので、高輝度化を実現できる。つまり、本実施形態によっても、画素回路１６を発光素子に対して一対一に設ける態様に比較してトランジスター数を増加させることなく、高輝度化及び解像度感の向上を実現できる。また、本実施形態においても、画素電極にデータ信号を供給した時点でパネル画素がシフトするので、シフトの状態が行毎に異なって視認されるという不都合は原理的に発生しない。
４．変形例
上記各実施形態を以下のように変形してもよい。
（１）第１実施形態の表示装置１１Ａは、図２８に示す第１変形例の表示装置１１Ｂのように構成されてもよい。図２８も、図６と同様に、ｑ行ｐ列に配列するｑ×ｐ個の画素回路のうち、ｍ列における（ｎ－１）行目、ｎ行目、及び（ｎ＋１）行目の画素回路に関する部分のみが図示されている。図２８では、図６におけるものと同じ構成要素には同一の符号が付されている。図２８と図６とを対比すれば明らかなように、表示装置１１Ｂの構成は、画素回路１６(n-1)、画素回路１６(n)及び画素回路１６(n+1)の各々に代えて画素回路１６Ｂ(n-1)、画素回路１６Ｂ(n)及び画素回路１６Ｂ(n+1)の各々を設けた点において表示装置１１Ａの構成と相違する。以下では、画素回路１６Ｂ(n-1)、画素回路１６Ｂ(n)及び画素回路１６Ｂ(n+1)の各々を区別しない場合には、画素回路１６Ｂと表記する。
画素回路１６Ｂの構成は、トランジスター１６２の閾値電圧を補償する際に使用するトランジスター１６６を有する点において画素回路１６の構成と異なる。トランジスター１６６は、トランジスター１６２の閾値電圧の補償のみに使用され、画像表示の際にはオフ状態に維持される。このため、画像の表示に関する表示装置１１Ｂの動作は表示装置１１Ａの動作と同一である。つまり、表示装置１１Ｂによっても、発光素子に対して一対一に画素回路を設ける態様に比較して、トランジスターの増加を抑えつつ、解像度感の向上、及び高輝度化を実現できる。なお、トランジスター１６６は、トランジスター１６２の閾値電圧の補償ではなく、発光素子１８のリセットに利用されてもよい。なお、第２及び第３実施形態における画素回路１６を第１変形例の画素回路１６Ｂに置き換えてもよい。
（２）第１実施形態の表示装置１１Ａは、図２９に示す第２変形例の表示装置１１Ｃのように構成されてもよい。図２９も、図２８と同様に、ｑ行ｐ列に配列するｑ×ｐ個の画素回路のうち、ｍ列における（ｎ－１）行目、ｎ行目、及び（ｎ＋１）行目の画素回路に関する部分のみが図示されている。図２９では、図２８におけるものと同じ構成要素には同一の符号が付されている。図２９と図２８とを対比すれば明らかなように、表示装置１１Ｃの構成と表示装置１１Ｂの構成との相違点は、発光素子１８をリセットするためのトランジスター１６６が発光素子毎に設けられている点である。表示装置１１Ｃによっても、発光素子に対して一対一に画素回路を設ける態様に比較して、トランジスターの増加を抑えつつ、解像度感の向上、及び高輝度化を実現できる。なお、第２及び第３実施形態の表示装置１０についても同様に発光素子１８をリセットするためのトランジスター１６６を発光素子１８毎に設けてもよい。
（３）第３実施形態では、Ａサブフレーム及びＣサブフレームを用いる際に、１フレームの開始をＡサブフレームとしたが、１フレームの開始をＣサブフレームとしてもよい。Ｃサブフレームを１フレームの開始とする第３変形例の場合、ｎ行ｍ列の画素回路１６に対応する画素電極を、図３０に示されるように付番すればよい。これにより、Ｃサブフレームを１フレームの開始とする場合、ｎ行ｍ列の画素回路１６に開始のサブフレームにおいて画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５にデータ信号Ｄata(m)が供給され、画素電極Ｐ７、Ｐ８にデータ信号Ｄata(m)とは異なるデータ信号が供給される点において、Ａサブフレームを１フレームの開始とする場合と同様になる。
また、Ｂサブフレーム及びＤサブフレームを用いてもよい。すなわち、４５度斜めの１軸の方向を、図２６又は図２７のシフト方向を時計回り、又は反時計回りに９０度回転させた位置としてもよい。なお、Ｂサブフレーム及びＤサブフレームを用いる際に、１フレームの開始をＢサブフレームとする第４変形例とする場合、ｎ行ｍ列の画素回路１６に対応する画素電極を、図３１に示されるように付番すればよい。
また、Ｂサブフレーム及びＤサブフレームを用いる際に、１フレームの開始をＤサブフレームとする第５変形例とする場合、ｎ行ｍ列の画素回路１６に対応する画素電極を、図３２に示されるように付番すればよい。何れの場合も、ｎ行ｍ列の画素回路１６に開始のサブフレームにおいて画素電極Ｐ１、Ｐ２、Ｐ４及びＰ５にデータ信号Ｄata(m)が供給され、画素電極Ｐ７、Ｐ８には、データ信号Ｄata(m)とは異なるデータ信号が供給される点において、Ａサブフレームを１フレームの開始とする場合と同様になる。
（４）第２実施形態では単色パネルへの２軸シフトの適用例を説明し、第３実施形態では単色パネルへの１軸シフトの適用例を説明した。しかし、ＲＧＢパネルに１軸シフトを適用してもよく、ＲＧＢパネルに２軸シフトを適用してもよい。
図３３は、ＲＧＢパネルに１軸シフトを適用した第６変形例の表示装置における画素回路１６と画素電極との接続関係の一例を示す図である。図３３において点線の四角枠は画素電極を表し、実線の四角枠は画素回路を表す。図３３における画素回路１６Ｒ、１６Ｇ、１６Ｂ及び１６Ｖの各々は、夫々赤色、緑色、青色、及び紫色を示すデータ信号を各々出力する。図３３に示すように、画素回路１６Ｒ、１６Ｇ、１６Ｂ及び１６Ｖは２×２のマトリクス状に配列される。図３３における矢印の先端は画素回路１６側の接続点に対応し、黒点は画素電極側の接続点に対応する。図３３では、画素電極Ｐ５についての接続関係の図示が省略されているが、第３実施形態における場合と同様に、画素電極Ｐ５は直下に位置する画素回路１６Ｒのみに接続されている。
図３３に示す第６変形例では、画素回路１６Ｒ、１６Ｇ、１６Ｂ及び１６Ｖの各々は、第３実施形態と同様に７個の画素電極に接続される。画素電極Ｐ１～Ｐ４及びＰ６～Ｐ９も第３実施形態と同様に２個の画素回路に接続される画素電極と、４個の画素回路に接続される画素電極とに分類される。図３３に示すように画素回路１６と画素電極とが接続された表示装置では、第３実施形態と同様に、図２５に示す動作を実行させることで、図３４に示す１軸シフトが実現される。
また、図３５に示すように、画素回路１６Ｒ、１６Ｇ、１６Ｂ及び１６Ｖの各々と画素電極とが接続される第７変形例の表示装置であれば、図１５に示す動作を実行させることで、図３６に示すように２軸シフトが実現される。なお、画素電極及び画素回路１６の形状は正方形には限定されず、長方形であってもよい。
また、画素回路１６Ｒ、１６Ｇ、１６Ｂの各々から見た画素電極Ｐ１～Ｐ９は、Ｘ方向において互いに隣接していることも必須ではない。例えば、図３７に示す第８変形例のように、画素回路１６Ｒから見た画素電極Ｐ１と画素電極Ｐ２の間に、他の画素電極が位置してもよい。図３７では、図３３における場合と同様に、点線の四角枠は画素電極を表し、実線の四角枠は画素回路を表す。
図３７では詳細な図示を省略したが、画素電極Ｐ１の右隣りは、画素回路１６Ｇから見た画素電極Ｐ１であり、更にその右隣りは画素回路１６Ｂから見た画素電極Ｐ１である。
同様に、画素電極Ｐ２の右隣りは、画素回路１６Ｇから見た画素電極Ｐ２であり、更にその右隣りは画素回路１６Ｂから見た画素電極Ｐ２である。
画素電極Ｐ３の右隣りは、画素回路１６Ｇから見た画素電極Ｐ３であり、更にその右隣りは画素回路１６Ｂから見た画素電極Ｐ３である。
画素電極Ｐ４の右隣りは、画素回路１６Ｇから見た画素電極Ｐ４であり、更にその右隣りは画素回路１６Ｂから見た画素電極Ｐ４である。
画素電極Ｐ５の右隣りは、画素回路１６Ｇから見た画素電極Ｐ５であり、更にその右隣りは画素回路１６Ｂから見た画素電極Ｐ５である。
画素電極Ｐ６の右隣りは、画素回路１６Ｇから見た画素電極Ｐ６であり、更にその右隣りは画素回路１６Ｂから見た画素電極Ｐ６である。
画素電極Ｐ７の右隣りは、画素回路１６Ｇから見た画素電極Ｐ７であり、更にその右隣りは画素回路１６Ｂから見た画素電極Ｐ７である。
画素電極Ｐ８の右隣りは、画素回路１６Ｇから見た画素電極Ｐ８であり、更にその右隣りは画素回路１６Ｂから見た画素電極Ｐ８である。
画素電極Ｐ９の右隣りは、画素回路１６Ｇから見た画素電極Ｐ９であり、更にその右隣りは画素回路１６Ｂから見た画素電極Ｐ９である。
図３７に示すように画素電極と画素回路とが配置される表示装置であれば、図３４に示すように、画素回路と当該画素回路から見た画素電極Ｐ１～Ｐ９とを接続し、図１５に示す動作を実行させることで、図３８に示すように２軸シフトが実現される。
（５）第１実施形態における縦軸共有を単色パネルに適用してもよい。また、上記各実施形態における発光素子１８は、ＯＬＥＤであったが、μＬＥＤ等の他の自発発光素子を発光素子１８として用いてもよく、また、液晶を用いた反射型又は透過型の表示装置に本開示を適用してもよい。また、上記各実施形態では、プロジェクターへの本開示の適用例を説明したが、ヘッドマウントディスプレイ（ＨＭＤ）、スマートフォン、タブレット端末、又はノート型パーソナルコンピューター等、表示装置を有する電子機器であれば、本開示を適用可能である。
５．実施形態及び各変形例の少なくとも１つから把握される態様
本開示は、上述した実施形態及び変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の態様で実現することができる。例えば、本開示は、以下の態様によっても実現可能である。以下に記載した各態様中の技術的特徴に対応する上記実施形態中の技術的特徴は、本開示の課題の一部又は全部を解決するために、或いは本開示の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
本開示の表示装置の一態様は、データ線と、第１画素回路と、第２画素回路と、第１乃至第９発光素子と、第１セレクターと、第２セレクターと、を有する。第１画素回路及び第２画素回路はデータ線に対して設けられる。第１乃至第９発光素子は、第１発光素子を中心としてマトリクス状に配列される。第１セレクターは、少なくとも第１発光素子、第２発光素子、及び第３発光素子の何れか選択し記第１画素回路に供給された電位に応じた電流を当該選択した発光素子に供給する。第２セレクターは、第２画素回路に供給された電位に応じた電流を当該選択した発光素子に供給する。本開示の表示装置では、一のサブフレームにおいて、第１セレクターは、第１発光素子、及び第３発光素子を選択し、第２セレクターは、第２発光素子を選択する。前記一のサブフレームとは異なるサブフレームにおいては、第１セレクターは、第１発光素子及び第２発光素子を選択する。本態様の表示装置によれば、一のサブフレームと当該一のサブフレームとは異なるサブフレームの何れにおいても第１発光素子と第２発光素子とを発光させることができるので、表示装置の高輝度化を実現できる。詳細については後述するが、本態様の表示装置によれば、発光素子に対して画素回路を一対一に設ける態様に比較してトランジスターの数を増やすことなく、縦軸共有、１軸シフト、又は２軸シフト等による解像度感の向上も実現できる。
より好ましい態様の表示装置は、データ線に沿って第２発光素子の上方に配列される第１０発光素子及び第１１発光素子を含んでもよい。本態様の表示装置では、第２セレクターは、第１０発光素子及び第１１発光素子を選択可能である。第１セレクターは、一のサブフレームにおいては第２発光素子と第１０発光素子とを選択する。第２セレクターは、一のサブフレームと異なるサブフレームにおいて第１０発光素子及び第１１発光素子を選択する。本態様の表示装置によれば、解像度感の向上を実現できる。また、本態様の表示装置では、第１発光素子、第２発光素子、及び第１０発光素子は一のサブフレームと当該一のサブフレームとは異なるサブフレームとにおいて発光するので、高輝度化を実現できる。
更に好ましい態様の表示装置における第１セレクターは、以下の第１トランジスター、第２トランジスター及び第３トランジスターを含んでもよい。また、第２セレクターは、以下の第９トランジスター、第１０トランジスター及び第１１トランジスターを含んでもよい。第１トランジスターは、第１画素回路と第１発光素子とを電気的に接続する。第２トランジスターは、第１画素回路と第２発光素子とを電気的に接続する。第３トランジスターは、第１画素回路と第３発光素子とを電気的に接続する。第９トランジスターは、第２画素回路と第２発光素子とを電気的に接続する。第１０トランジスターは、第２画素回路と第１０発光素子とを電気的に接続する。第１１トランジスターは、第２画素回路と第１１発光素子とを電気的に接続する。
別の好ましい態様の表示装置においては、第１セレクターは、少なくとも第１発光素子、第２発光素子、第３発光素子、第５発光素子、第６発光素子、第７発光素子、及び第８発光素子の何れかを選択する。第２セレクターは、少なくとも第２発光素子、及び第９発光素子の何れかを選択する。本態様の表示装置では、一のサブフレームにおいて、第１セレクターは、第１発光素子、第３発光素子、第７発光素子及び第８発光素子を選択する。当該一のサブフレームにおいて、第２セレクターは、少なくとも第２発光素子及び第９発光素子を選択する。そして、異なるサブフレームにおいて、第１セレクターは、第１発光素子、第２発光素子、第５発光素子及び第６発光素子を選択する。本態様の表示装置によれば、１軸又は２軸シフトによる解像度感の向上を実現できる。
別の好ましい態様の表示装置では、一のサブフレームと当該一のサブフレームとは異なるサブフレームとが交互に現れてもよい。本態様によれば、１軸シフトによる解像度感の向上を実現できる。より好ましい態様の表示装置における第１セレクターは、以下の第１乃至第３トランジスター、及び第５乃至第８トランジスターを含んでもよい。第１トランジスターは、第１画素回路と第１発光素子とを電気的に接続する。第２トランジスターは、第１画素回路と第２発光素子とを電気的に接続する。第３トランジスターは、第１画素回路と第３発光素子とを電気的に接続する。第５トランジスターは、第１画素回路と第５発光素子とを電気的に接続する。第６トランジスターは、第１画素回路と第６発光素子とを電気的に接続する。第７トランジスターは、第１画素回路と第７発光素子とを電気的に接続する。第８トランジスターは、第１画素回路と第８発光素子とを電気的に接続する。また、第２セレクターは、以下の第１２及び第１３トランジスターを含んでもよい。第１２トランジスターは、第２画素回路と第２発光素子とを電気的に接続する。第１３トランジスターは、第２画素回路と第９発光素子とを電気的に接続する。
更に好ましい態様の表示装置では、第１セレクターは、第４発光素子及び第９発光素子も選択可能であり、第２セレクターは、第６発光素子も選択可能であってもよい。更に好ましい態様の表示装置では、一のサブフレームは第１サブフレームであり、当該一のサブフレームとは異なるサブフレームは第３サブフレームである。本態様の表示装置では、第１サブフレームの次の第２サブフレームにおいて、第１セレクターは、第１発光素子、第３発光素子、第４発光素子及び第５発光素子を選択し、第２セレクターは第２発光素子及び第６発光素子を選択する。第３サブフレームの次の第４サブフレームにおいて、第１セレクターは、第１発光素子、第２発光素子、第８発光素子及び第９発光素子を選択する。本態様の表示装置によれば、２軸シフトによる解像度感の向上を実現できる。
更に好ましい態様の表示装置では、第１セレクターは、以下の第１乃至第９トランジスターを含んでもよい。第１トランジスターは、第１画素回路と第１発光素子とを電気的に接続する。第２トランジスターは、第１画素回路と第２発光素子とを電気的に接続する。第３トランジスターは、第１画素回路と第３発光素子とを電気的に接続する。第４トランジスターは、第１画素回路と第４発光素子とを電気的に接続する。第５トランジスターは、第１画素回路と第５発光素子とを電気的に接続する。第６トランジスターは、第１画素回路と第６発光素子とを電気的に接続する。第７トランジスターは、第１画素回路と第７発光素子とを電気的に接続する。第８トランジスターは、第１画素回路と第８発光素子とを電気的に接続する。第９トランジスターは、第１画素回路と第９発光素子とを電気的に接続する。また、第２セレクターは、以下の第１２乃至第１４トランジスターを含んでもよい。第１２トランジスターは、第２画素回路と第２発光素子とを電気的に接続する。第１３トランジスターは、第２画素回路と第９発光素子とを電気的に接続する。第１４トランジスターは、第２画素回路と第６発光素子とを電気的に接続する。
本開示の電子機器の一態様は、上記何れかの態様の表示装置を含む。本態様の電子機器によれば、一のサブフレームと当該一のサブフレームとは異なるサブフレームの何れにおいても第１発光素子と第２発光素子とを発光させることができるので、表示の高輝度化を実現できる。また、本態様の電子機器によれば、発光素子に対して画素回路を一対一に設ける態様に比較してトランジスターの数を増やすことなく、縦軸共有、１軸シフト、又は２軸シフト等による解像度感の向上も実現できる。
１０、１０Ｒ、１０Ｇ、１０Ｂ、１１Ａ、１１Ｂ、１１Ｃ…表示装置、１２…走査線、１４…データ線、１６…画素回路、１８…発光素子、２０Ａ，２０Ｂ…プロジェクター、１００…表示領域、１２０…走査線駆動回路、１４０…データ信号出力回路、Ｐ１～Ｐ９…画素電極。

Claims (10)

  1. データ線と、
    前記データ線に対して設けられた第１画素回路と、
    前記データ線に対して設けられた第２画素回路と、
    第１発光素子を中心としてマトリクス状に配列された第１乃至第９発光素子と、
    少なくとも前記第１発光素子、前記第２発光素子、及び前記第３発光素子の何れかを選択し、前記第１画素回路に供給された電位に応じた電流を当該選択した発光素子に供給するための第１セレクターと、
    少なくとも前記第２発光素子を選択し、前記第２画素回路に供給された電位に応じた電流を当該選択した発光素子に供給するための第２セレクターと、
    を備え、
    一のサブフレームにおいて、
    前記第１セレクターは、前記第１発光素子、及び前記第３発光素子を選択し、
    前記第２セレクターは、前記第２発光素子を選択し、
    前記一のサブフレームとは異なるサブフレームにおいて、
    前記第１セレクターは、前記第１発光素子及び前記第２発光素子を選択する、
    表示装置。
  2. 前記データ線に沿って前記第２発光素子の上方に配列された第１０発光素子及び第１１発光素子を備え、
    前記第２セレクターは、前記第２発光素子、前記第１０発光素子及び前記第１１発光素子を選択し、
    前記一のサブフレームにおいて、
    前記第２セレクターは、前記第２発光素子及び前記第１０発光素子を選択し、
    前記異なるサブフレームにおいて、
    前記第２セレクターは、前記第１０発光素子及び前記第１１発光素子を選択する、
    請求項１に記載の表示装置。
  3. 前記第１セレクターは、
    前記第１画素回路と前記第１発光素子とを電気的に接続する第１トランジスターと、
    前記第１画素回路と前記第２発光素子とを電気的に接続する第２トランジスターと、
    前記第１画素回路と前記第３発光素子とを電気的に接続する第３トランジスターと、
    を含み、
    前記第２セレクターは、
    前記第２画素回路と前記第１０発光素子とを電気的に接続する第１０トランジスターと、
    前記第２画素回路と前記第１１発光素子とを電気的に接続する第１１トランジスターと、
    前記第２画素回路と前記第２発光素子とを電気的に接続する第１２トランジスターと、
    を含む、
    請求項２に記載の表示装置。
  4. 前記第１セレクターは、少なくとも前記第１発光素子、前記第２発光素子、前記第３発光素子、前記第５発光素子、前記第６発光素子、前記第７発光素子、及び前記第８発光素子の何れかを選択し、
    前記第２セレクターは、少なくとも前記第２発光素子、及び前記第９発光素子の何れかを選択し、
    前記一のサブフレームにおいて、
    前記第１セレクターは、前記第１発光素子、前記第３発光素子、前記第７発光素子及び前記第８発光素子を選択し、
    前記第２セレクターは、少なくとも前記第２発光素子及び前記第９発光素子を選択し、
    前記異なるサブフレームにおいて、
    前記第１セレクターは、前記第１発光素子、前記第２発光素子、前記第５発光素子及び前記第６発光素子を選択する、請求項１に記載の表示装置。
  5. 前記一のサブフレームと前記異なるサブフレームとは交互に現れる
    請求項４に記載の表示装置。
  6. 前記第１セレクターは、
    前記第１画素回路と前記第１発光素子とを電気的に接続する第１トランジスターと、
    前記第１画素回路と前記第２発光素子とを電気的に接続する第２トランジスターと、
    前記第１画素回路と前記第３発光素子とを電気的に接続する第３トランジスターと、
    前記第１画素回路と前記第５発光素子とを電気的に接続する第５トランジスターと、
    前記第１画素回路と前記第６発光素子とを電気的に接続する第６トランジスターと、
    前記第１画素回路と前記第７発光素子とを電気的に接続する第７トランジスターと、
    前記第１画素回路と前記第８発光素子とを電気的に接続する第８トランジスターと、
    を含み、
    前記第２セレクターは、
    前記第２画素回路と前記第２発光素子とを電気的に接続する第１２トランジスターと、
    前記第２画素回路と前記第９発光素子とを電気的に接続する第１３トランジスターと、
    を含む、
    請求項４又は請求項５に記載の表示装置。
  7. 前記第１セレクターは、前記第１発光素子、前記第２発光素子、前記第３発光素子、前記第４発光素子、前記第５発光素子、前記第６発光素子、前記第７発光素子、前記第８発光素子及び前記第９発光素子の何れかを選択し、
    前記第２セレクターは、前記第２発光素子、前記第６発光素子及び前記第９発光素子の何れかを選択する、
    請求項４に記載の表示装置。
  8. 前記一のサブフレームは、第１サブフレームであり、
    前記異なるサブフレームは、第３サブフレームであり、
    前記第１サブフレームの次の第２サブフレームにおいて、
    前記第１セレクターは、前記第１発光素子、前記第３発光素子、前記第４発光素子及び前記第５発光素子を選択し、
    前記第２セレクターは前記第２発光素子及び前記第６発光素子を選択し、
    前記第３サブフレームの次の第４サブフレームにおいて、
    前記第１セレクターは、前記第１発光素子、前記第２発光素子、前記第８発光素子及び前記第９発光素子を選択する、
    請求項７に記載の表示装置。
  9. 前記第１セレクターは、
    前記第１画素回路と前記第１発光素子とを電気的に接続する第１トランジスターと、
    前記第１画素回路と前記第２発光素子とを電気的に接続する第２トランジスターと、
    前記第１画素回路と前記第３発光素子とを電気的に接続する第３トランジスターと、
    前記第１画素回路と前記第４発光素子とを電気的に接続する第４トランジスターと、
    前記第１画素回路と前記第５発光素子とを電気的に接続する第５トランジスターと、
    前記第１画素回路と前記第６発光素子とを電気的に接続する第６トランジスターと、
    前記第１画素回路と前記第７発光素子とを電気的に接続する第７トランジスターと、
    前記第１画素回路と前記第８発光素子とを電気的に接続する第８トランジスターと、
    前記第１画素回路と前記第９発光素子とを電気的に接続する第９トランジスターと、
    を含み、
    前記第２セレクターは、
    前記第２画素回路と前記第２発光素子とを電気的に接続する第１２トランジスターと、
    前記第２画素回路と前記第９発光素子とを電気的に接続する第１３トランジスターと、
    前記第２画素回路と前記第６発光素子とを電気的に接続する第１４トランジスターと、
    を含む、
    請求項７又は請求項８に記載の表示装置。
  10. 請求項１乃至９のうちの何れか１項に記載の表示装置を有する電子機器。
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