以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
〔表示装置〕
図1に、本発明の一実施形態に係る表示装置の原理的な第1の構成図を示す。図1は、画素領域に配列される複数の画素のうち水平方向に隣接して配置される第1の画素及び第2の画素のみを模式的に表している。
本実施形態における表示装置10は、画素領域20が形成される基板上に、ゲート選択回路30と、第1の画素駆動回路40と、第2の画素駆動回路50とを備えている。画素領域20には、第1の画素P1と、第2の画素P2とが形成されている。第1の画素P1及び第2の画素P2の各々は、同様の構成を有しており、R成分(第1の色成分)のサブ画素、G成分(第2の色成分)のサブ画素、及びB成分(第3の色成分)のサブ画素を含む。具体的には、第1の画素P1は、R成分のサブ画素R1、G成分のサブ画素G1、及びB成分のサブ画素B1を含む。第2の画素P2は、R成分のサブ画素R2、G成分のサブ画素G2、及びB成分のサブ画素B2を含む。
第1の画素駆動回路40及び第2の画素駆動回路50は、画素領域20を挟む位置に対向配置される。具体的には、画素領域20の縁部の第1の辺側に第1の画素駆動回路40が配置され、該画素領域20の縁部の辺のうち第1の辺に対向する第2の辺側に第2の画素駆動回路50が配置される。即ち、第1の画素P1及び第2の画素P2は、第1の画素駆動回路40、画素領域20、及び第2の画素駆動回路50が並ぶ垂直方向(第1の方向)と交差する水平方向(第2の方向)に、隣接して配置される。
第1の画素駆動回路40は、駆動信号が供給されるデータ線DR1,DR2,DB2を介して、第1の画素P1を構成するR成分のサブ画素R1と、第2の画素P2を構成するR成分のサブ画素R2及びB成分のサブ画素B2とに接続される。第2の画素駆動回路50は、駆動信号が供給されるデータ線DG1,DB1,DG2を介して、第1の画素P1を構成するG成分のサブ画素G1及びB成分のサブ画素B1と、第2の画素P2を構成するG成分のサブ画素G2とに接続される。ゲート選択回路30は、ゲート制御信号が供給されるゲート線G1を介して、第1の画素P1及び第2の画素P2を構成する各サブ画素に接続される。
ゲート選択回路30は、ゲート線G1を含む複数のゲート線の各々を1垂直走査期間内に順番に選択し、選択したゲート線にゲート制御信号を供給する。ゲート選択回路30によりゲート線G1にゲート制御信号が供給され、第1の画素P1及び第2の画素P2が選択されると、第1の画素駆動回路40及び第2の画素駆動回路50は、第1の画素P1及び第2の画素P2を駆動する。このとき、第1の画素駆動回路40は、第1の画素P1を構成するR成分のサブ画素R1と、第2の画素P2を構成するR成分のサブ画素R2及びB成分のサブ画素B2とを駆動する。具体的には、第1の画素駆動回路40は、各サブ画素に対応した駆動信号を、対応するサブ画素に供給することでサブ画素を駆動する。第2の画素駆動回路50は、第1の画素P1を構成するG成分のサブ画素G1及びB成分のサブ画素B1と、第2の画素P2を構成するG成分のサブ画素G2とを駆動する。即ち、第2の画素駆動回路50は、各サブ画素に対応した駆動信号を、対応するサブ画素に供給することでサブ画素を駆動する。
従って、画素領域20は、第1の画素駆動回路40のみに駆動されるR成分のサブ画素と、第2の画素駆動回路50のみに駆動されるG成分のサブ画素と、第1の画素駆動回路40又は第2の画素駆動回路50によって駆動されるB成分のサブ画素とを有する。これにより、第1の画素駆動回路40は、水平方向に並ぶ画素のうち偶数番目の画素を構成するB成分のサブ画素を駆動することができる。そして、第2の画素駆動回路50は、水平方向に並ぶ画素のうち奇数番目の画素を構成するB成分のサブ画素を駆動することができる。奇数番目の画素(奇数画素)は、水平方向に並ぶ複数の画素のうち例えば第1の画素P1、第3の画素P3、第5の画素P5、・・・に相当する。偶数番目の画素(偶数画素)は、水平方向に並ぶ複数の画素のうち例えば第2の画素P2、第4の画素P4、第6の画素P6、・・・に相当する。
以上のように、本実施形態によれば、第1の画素駆動回路40及び第2の画素駆動回路50を、画素領域20を挟む位置に対向配置することにより、各画素駆動回路が、水平方向に並ぶ画素を構成する全サブ画素を駆動する必要がなくなる。この結果、本実施形態によれば、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになる。これによりチップ上のデッドスペースがなくなり、チップコストを最小限に抑えることができるようになる。
また、第1の画素駆動回路40及び第2の画素駆動回路50を、画素領域20を挟む位置に対向配置することにより、両方の画素駆動回路のばらつきが大きく変わってしまうおそれがある。そこで、図1に示すように、第1の画素駆動回路40はR成分のサブ画素専用とし、第2の画素駆動回路50はG成分のサブ画素専用とした。そして、R成分及びG成分より視感度が低いB成分については、第1の画素駆動回路40が偶数番目のB成分のサブ画素を駆動し、第2の画素駆動回路50が奇数番目のB成分のサブ画素を駆動するようにした。これにより、色の調整を行いやすくなる。例えば赤の中間調を全面に表示させ表示ムラの補正を行う場合、第1の画素駆動回路40により補正を行うことができる。また、例えば緑の中間調の表示ムラの補正を行う場合、第2の画素駆動回路50により補正を行うことができる。そして、青は、赤や緑より視感度が低いことから、対向する別方向から駆動されることによる輝度の差が生じても問題にならず、それぞれ個別に調整することが可能となる。この結果、同一階調を表示させた場合でも、縦方向の筋が現れることなく、小型化及び高精細化が可能な表示装置を提供することができるようになる。
更に、画素ピッチがより一層小さい場合に適用するため、各画素駆動回路は、時分割多重された駆動信号を複数のデータ線に出力する時分割駆動を行うためのデマルチプレクサーを備えることが望ましい。この場合、第1の画素駆動回路は、時分割されたR成分の駆動信号を複数のR成分のサブ画素に出力する2N(Nは自然数)個のデマルチプレクサーと、時分割されたB色成分の駆動信号を複数のB成分のサブ画素に出力するN個のデマルチプレクサーとを含む。同様に、第2の画素駆動回路は、時分割されたG色成分の駆動信号を複数のG成分サブ画素に出力する2N個のデマルチプレクサーと、時分割されたB色成分の駆動信号を複数のB成分のサブ画素に出力するN個のデマルチプレクサーとを含む。
図2に、本実施形態における表示装置の原理的な第2の構成図を示す。図2は、図1と同様に、表示装置がデマルチプレクサーを用いて駆動される構成を模式的に表し、図1と同様の部分には同一符号を付し、適宜説明を省略する。なお、図2において、デマルチプレクサーをDMUXと表記している。
表示装置10aは、画素領域20が形成される基板上に、第1の画素駆動回路100と、第2の画素駆動回路200と、ゲート選択回路300とを備えている。画素領域20には、第1の画素P1〜第Y(Yは2以上の整数)の画素PYが形成されている。第1の画素P1〜第Yの画素PYの各々は、同様の構成を有しており、R成分のサブ画素、G成分のサブ画素、及びB成分のサブ画素を含む。
第1の画素駆動回路100及び第2の画素駆動回路200は、画素領域20を挟む位置に対向配置される。具体的には、画素領域20の縁部の第1の辺側に第1の画素駆動回路100が配置され、該画素領域20の縁部の辺のうち第1の辺に対向する第2の辺側に第2の画素駆動回路200が配置される。従って、第1の画素P1〜第Yの画素PYは、第1の画素駆動回路100、画素領域20、及び第2の画素駆動回路200が並ぶ垂直方向(第1の方向)と交差する水平方向(第2の方向)に、隣接して配置される。
第1の画素駆動回路100は、対応する駆動信号が時分割で供給されるデータ線を介して、第1の画素P1〜第Yの画素PYの各々を構成するR成分のサブ画素と、偶数画素を構成するB成分のサブ画素とに接続される。第1の画素駆動回路100は、第1のR成分用デマルチプレクサー1101〜第2NのR成分用デマルチプレクサー1102Nと、第1のB成分用のデマルチプレクサー1201〜第NのB成分用デマルチプレクサー120Nとを備えている。第1のR成分用デマルチプレクサー1101〜第2NのR成分用デマルチプレクサー1102N、及び第1のB成分用のデマルチプレクサー1201〜第NのB成分用デマルチプレクサー120Nの各々は、同様の構成を有している。各デマルチプレクサーは、1水平走査期間を複数の期間に分割することにより得られる各期間に、時分割多重された駆動信号を分配して互いに異なるデータ線に出力する。
第2の画素駆動回路200は、対応する駆動信号が時分割で供給されるデータ線を介して、第1の画素P1〜第Yの画素PYの各々を構成するG成分のサブ画素と、奇数画素を構成するB成分のサブ画素とに接続される。第2の画素駆動回路200は、第1のG成分用デマルチプレクサー2101〜第2NのG成分用デマルチプレクサー2102Nと、第1のB成分用のデマルチプレクサー2201〜第NのB成分用デマルチプレクサー220Nとを備えている。第1のG成分用デマルチプレクサー2101〜第2NのG成分用デマルチプレクサー2102N、及び第1のB成分用のデマルチプレクサー2201〜第NのB成分用デマルチプレクサー220Nの各々は、同様の構成を有している。各デマルチプレクサーは、1水平走査期間を複数の期間に分割することにより得られる各期間に、時分割多重された駆動信号を分配して互いに異なるデータ線に出力する。
ゲート選択回路300は、ゲート制御信号が供給されるゲート線G1を介して、第1の画素P1〜第Yの画素PYの各々を構成する各サブ画素に接続される。
ゲート選択回路300によりゲート線G1にゲート制御信号が供給され、第1の画素P1〜第Yの画素PYが選択されると、第1の画素駆動回路100及び第2の画素駆動回路200は、第1の画素P1〜第Yの画素PYを駆動する。このとき、第1の画素駆動回路100は、ゲート制御信号により選択されている期間に各デマルチプレクサーにより、対応するサブ画素に駆動信号を供給する。R成分のサブ画素に対して、第1のR成分用デマルチプレクサー1101〜第2NのR成分用デマルチプレクサー1102Nにより駆動信号が供給される。偶数画素のB成分のサブ画素に対して、第1のB成分用のデマルチプレクサー1201〜第NのB成分用デマルチプレクサー120Nにより駆動信号が供給される。同様に、第2の画素駆動回路200は、ゲート制御信号により選択されている期間に、各デマルチプレクサーにより、対応するサブ画素に駆動信号を供給する。G成分のサブ画素に対して、第1のG成分用デマルチプレクサー2101〜第2NのG成分用デマルチプレクサー2102Nにより駆動信号が供給される。奇数画素のB成分のサブ画素に対して、第1のB成分用のデマルチプレクサー2201〜第NのB成分用デマルチプレクサー220Nにより駆動信号が供給される。
即ち、画素領域20は、第1の画素駆動回路100のみに駆動されるR成分のサブ画素と、第2の画素駆動回路200のみに駆動されるG成分のサブ画素と、両方の画素駆動回路によって駆動されるB成分のサブ画素とを有する。
以上のように、図2の構成によれば、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになり、図1の構成と同様の効果を得ることができる。これによりチップ上のデッドスペースがなくなり、チップコストを最小限に抑えることができるようになる。しかも、デマルチプレクサーにより各サブ画素の駆動信号を供給するようにしたので、画素ピッチがより小さくなった場合でも、駆動部分の回路のピッチを揃えることができ、より高精細化にも対応することができるようになる。
また、第1の画素駆動回路100は、2N個のR成分用のデマルチプレクサーとN個のB成分用のデマルチプレクサーとを備え、第2の画素駆動回路200は、2N個のG成分用のデマルチプレクサーとN個のB成分用のデマルチプレクサーとを備えている。これにより、同一構成のデマルチプレクサーを採用することができるので、画素駆動回路の構成の簡素化やレイアウト配置の容易化を図ることができるようになる。
〔詳細な構成例〕
次に、本実施形態における表示装置の具体的な構成例について説明する。以下では、画素が表示素子として発光素子である有機EL素子を備え、各画素駆動回路が、デマルチプレクサーにより18分割された駆動信号を各サブ画素に分配するものとする。
図3に、本実施形態における表示装置の具体的な構成例のブロック図を示す。図3において、図2と同様の部分には同一符号を付し、適宜説明を省略する。
表示装置10aは、図2の構成に加えて、制御回路330が追加された構成を有している。また、図3では、図2のゲート選択回路300に代えて、第1のゲート選択回路310及び第2のゲート選択回路320が設けられている。画素領域20には、第1の画素P1及び第2の画素P2を含む複数の画素がマトリックス状に配列される。
制御回路330は、表示装置10aの外部から供給される画素データや表示タイミング信号の受信インターフェース処理を行い、表示装置10aの各部を制御する。また、制御回路330は、外部から供給されたR成分の画素データ、G成分の画素データ、及びB成分の画素データのうち、R成分の画素データ、及び偶数画素のB成分の画素データを第1の画素駆動回路100に供給する。更に、制御回路330は、外部から供給されたR成分の画素データ、G成分の画素データ、及びB成分の画素データのうち、G成分の画素データ、及び奇数画素のB成分の画素データを第2の画素駆動回路200に供給する。
第1のゲート選択回路310及び第2のゲート選択回路320は、画素領域20に設けられた画素に接続されるゲート線を同時に選択し、選択したゲート線にアクティブのゲート制御信号を供給する。これにより、ゲート線が長い配線になったとしても、ゲート選択回路に近い画素や遠い画素にかかわらず、1走査ライン分の画素を確実に選択することができる。このような第1のゲート選択回路310及び第2のゲート選択回路320の各々は、シフトレジスターと、バッファーとにより構成することができる。シフトレジスターは、ゲート線を走査ラインとして選択するための選択パルスをシフトする。バッファーは、シフトレジスターによりシフトされる選択パルスをバッファリングして各ゲート線にゲート制御信号として出力する。
図4に、図3の表示装置10aの駆動方法のフロー図を示す。
外部の図示しない画素データ供給装置からRGBの色成分毎の画素データが供給された制御回路330は、対応するサブ画素の画素データを第1の画素駆動回路100及び第2の画素駆動回路200に分配する。具体的には、制御回路330は、図示しない画素データ供給装置からの画素データのうち、R成分の画素データ、及び偶数画素のB成分の画素データを第1の画素駆動回路100に分配する(ステップS1、第1の分配ステップ)。続いて、制御回路330は、図示しない画素データ供給装置からの画素データのうち、G成分の画素データ、及び奇数画素のB成分の画素データを第2の画素駆動回路200に分配する(ステップS2、第2の分配ステップ)。ステップS1及びステップS2は、逆の順序であってもよいが、同時に行うことが望ましい。
次に、第1の画素駆動回路100は、ステップS1において供給された画素データを用いて、時分割駆動により、第2の方向に並ぶ画素のうちR成分のサブ画素、及び偶数番目の画素を構成するB成分のサブ画素を駆動する(ステップS3、第1の駆動ステップ)。続いて、第2の画素駆動回路200は、ステップS2において供給された画素データを用いて、時分割駆動により、第2の方向に並ぶ画素のうちG成分のサブ画素、及び奇数番目の画素を構成するB成分のサブ画素を駆動する(ステップS4、第2の駆動ステップ)。ステップS3及びステップS4は、逆の順序であってもよいが、同時に行うことが望ましい。
図5に、図3の画素領域20に形成される画素を構成するサブ画素の構成例の回路図を示す。図5は、第1の画素P1を構成するR成分のサブ画素R1の構成例を表すが、第1の画素P1を構成する他の色成分のサブ画素や、他の画素を構成するサブ画素も同様の構成を有している。
サブ画素R1は、ゲート制御トランジスターGTrと、駆動トランジスターDTrと、保持キャパシターC1と、有機EL素子HCとを備えている。ゲート制御トランジスターGTrは、ソースに第1の画素駆動回路100により駆動信号が供給されるデータ線DRが接続され、ゲートにゲート線G1が接続され、ドレインに駆動トランジスターDTrのゲートが接続されている。保持キャパシターC1は、一端に、高電位側電源電圧VDDHが供給される電源線が接続され、他端に、駆動トランジスターDTrのゲートが接続されている。駆動トランジスターDTrは、ソースに高電位側電源電圧VDDHが供給される電源線が接続され、ドレインに有機EL素子HCのアノード側が接続されている。有機EL素子HCは、カソード側に低電位側電源電圧VSSが供給される電源線が接続されている。
図6に、図5のサブ画素R1の駆動波形の一例を示す。図6は、横軸を時間軸とし、データ線DRの駆動信号とゲート線G1に供給されるゲート制御信号の波形を模式的に表したものである。
ゲート選択回路300によりゲート線G1が選択され、ゲート制御信号がアクティブになると、ゲート制御トランジスターGTrがオンとなる。そして、第1の画素駆動回路100によりデータ線DRに供給されるアナログ信号である駆動信号が、保持キャパシターC1に印加される。保持キャパシターC1は、該駆動信号に対応した電荷を保持し、保持された電荷に対応した電圧が駆動トランジスターDTrのゲートに供給される。駆動トランジスターDTrは、このゲート電圧によって制御され、有機EL素子HCに電流が流れて発光する。
図5及び図6に示したようにサブ画素に駆動信号を供給する第1の画素駆動回路100及び第2の画素駆動回路200は、同様の構成を有している。そのため、以下では、第1の画素駆動回路100の詳細な構成例について説明する。
図7に、第1の画素駆動回路100の構成例のブロック図を示す。図7は、R成分用の1つのデマルチプレクサーに対応する構成例のブロック図を表しており、デマルチプレクサー単位で同様の構成が追加される。
第1の画素駆動回路100は、シフトレジスター350と、ラッチ352と、ラインラッチ354と、時分割スイッチ356と、出力アンプデコーダー358と、補正ラッチ360と、出力アンプ補正回路362とを備えている。更に、第1の画素駆動回路100は、画素データ補正回路364と、DAC(Digital-Analog Convertor)366と、出力アンプ368と、デマルチプレクサー370とを備えている。
シフトレジスター350は、所与の取り込み開始クロックを動作クロックに同期してシフトすることにより、取り込みクロックを順次出力する。シフトレジスター350によって出力された取り込みクロックは、ラッチ352に供給される。
ラッチ352は、R成分のサブ画素、及び偶数画素のB成分のサブ画素に対応した画素データRDが供給される。なお、第2の画素駆動回路200が備えるラッチには、G成分のサブ画素、及び奇数画素のB成分のサブ画素に対応した画素データが供給される。ラッチ352は、複数のフリップフロップを備え、各フリップフロップにシフトレジスター350から取り込みクロックが入力される。ラッチ352は、シフトレジスター350からの取り込みクロックにより、所与の取り込みビット数単位で画素データRDを取り込む。
ラインラッチ354には、ラッチ信号LATが入力されている。ラインラッチ354は、ラッチ352により取り込まれた画素データを、ラッチ信号LATに同期して取り込むことで、1水平走査分の画素データをラッチする。これにより、ラインラッチ354には、1水平走査分の画素データとして、R成分のサブ画素の画素データ、及び偶数画素のB成分のサブ画素の画素データがラッチされる。なお、第2の画素駆動回路200が備えるラインラッチには、1水平走査分の画素データとして、G成分のサブ画素の画素データ、及び奇数画素のB成分のサブ画素の画素データがラッチされる。
時分割スイッチ356には、1水平走査期間を18分割した時分割タイミング信号SELが入力される。時分割スイッチ356は、時分割タイミング信号SELに基づいて、ラインラッチ354に取り込まれた1水平走査分の画素データが18回にわたって読み出され、出力アンプ補正回路362に順番に供給される。
出力アンプデコーダー358には、第1の画素駆動回路100が有する複数の出力アンプを1つずつ選択するための出力アンプ選択信号SELAMPが入力される。出力アンプデコーダー358は、出力アンプ選択信号SELAMPに基づいて、第1の画素駆動回路100が有する複数の出力アンプの1つを選択するためのデコード処理を行う。
補正ラッチ360は、出力アンプデコーダー358におけるデコード処理により選択された出力アンプの補正値AD1をラッチする。この補正値は、第1の画素駆動回路100が有する複数の出力アンプのばらつきを補正するためのものであり、出力アンプ選択信号SELAMPに基づいて選択された出力アンプに対応した補正値が補正ラッチ360にラッチされる。なお、第1の画素駆動回路100又は制御回路330が、出力アンプ補正値レジスターを有し、この出力アンプ補正値レジスターに、上記の出力アンプの補正値の設定が可能に構成されていることが望ましい。
出力アンプ補正回路362は、時分割タイミング信号SELに同期してラインラッチ354から読み出された画素データを、補正ラッチ360にラッチされた補正値に基づいて補正する。具体的には、出力アンプ補正回路362は、時分割タイミング信号SELに同期してラインラッチ354から読み出された画素データと、補正ラッチ360にラッチされた補正値とをサブ画素単位で加算し、加算後の画素データを出力する。これにより、出力アンプのばらつきに起因したばらつきを補正することができる。
画素データ補正回路364(第1の画素データ補正回路)には、走査ラインに対応した補正値と、デマルチプレクサー370の選択順序に対応した補正値とを加算した加算値AD2が入力される。そして、画素データ補正回路364は、出力アンプ補正回路362により補正された画素データを、加算値AD2に基づいて補正する。具体的には、画素データ補正回路364は、出力アンプ補正回路362により補正された画素データと、加算値AD2とをサブ画素単位で加算し、加算後の画素データを出力する。
ここで、走査ラインに対応した補正値と、デマルチプレクサー370の選択順序に対応した補正値とについて説明する。
図8に、走査ラインに対応した補正値の説明図を示す。図8は、画素領域20と、第1の画素駆動回路100及び第2の画素駆動回路200を模式的に表したものである。
走査ラインとして1水平走査期間毎にゲート線が順次選択され、選択されたゲート線に接続される画素毎に順番に選択されることで画素領域20に配列される複数の画素が走査される。図8では、走査ラインL1〜LZ(Zは2以上の整数)が順次選択されるものとする。このとき、走査ラインL1〜LZのほとんど走査ラインについては、第1の画素駆動回路100からの距離D1と第2の画素駆動回路200からの距離D2とが異なる。そのため、選択された走査ラインを構成する画素は、各画素駆動回路からの配線長が異なるために寄生抵抗と寄生容量の影響が異なり、同一階調を表示させたとしても微妙に輝度が変わってしまう。そこで、本実施形態では、配線長が異なることに起因した輝度変化の影響が小さくなるように、各画素駆動回路が、走査ラインに対応した補正値に基づいて画素データを補正する。
図9(A)、図9(B)に、走査ラインに対応した補正値の説明図を示す。図9(A)は、第1の画素駆動回路100における走査ラインに対応した補正値の説明図を表す。図9(B)は、第2の画素駆動回路200における走査ラインに対応した補正値の説明図を表す。
第1の画素駆動回路100における走査ラインに対応した補正値は、図9(A)に示すように、走査ラインL1〜LZに対応して補正値DL11〜DLZ1が用いられる。補正値DL11〜DLZ1については、第1の画素駆動回路100に最も近い走査ラインLZに対応した補正値DLZ1が最小となり、第1の画素駆動回路100に最も遠い走査ラインL1に対応した補正値DL11が最大となることが望ましい。即ち、DL11>DL21>・・・>DL(Z−1)1>DLZ1となることが望ましい。
第2の画素駆動回路200における走査ラインに対応した補正値は、図9(B)に示すように、走査ラインL1〜LZに対応して補正値DL12〜DLZ2が用いられる。補正値DL12〜DLZ2については、第2の画素駆動回路200に最も近い走査ラインL1に対応した補正値DL12が最小となり、第2の画素駆動回路200に最も遠い走査ラインLZに対応した補正値DLZ2が最大となることが望ましい。即ち、DL12<DL22<・・・<DL(Z−1)2<DLZ2となることが望ましい。
即ち、第1の画素駆動回路100は、第1の画素データ補正回路としての画素データ補正回路364により、走査ラインに対応した補正値に基づいて、各サブ画素の画素データを補正することができる。同様に、第2の画素駆動回路200は、第2の画素データ補正回路としての画素データ補正回路により、走査ラインに対応した補正値に基づいて、各サブ画素の画素データを補正することができる。このとき、表示装置10aは、第1の画素駆動回路100の画素データ補正回路により第1の補正値に基づいて画素データが補正されるサブ画素と、第2の画素駆動回路200の画素データ補正回路により第1の補正値と異なる第2の補正値に基づいて画像データが補正されるサブ画素とを有する走査ラインを少なくとも1つ含むことができる。
なお、第1の画素駆動回路100又は制御回路330が、走査ライン順補正値レジスターを有し、この走査ライン順補正値レジスターに、上記の走査ラインに対応した補正値の設定が可能に構成されていることが望ましい。また、第1の画素駆動回路100及び第2の画素駆動回路200の各々が、別個の走査ライン順補正値レジスターを有することが望ましい。或いは、第1の画素駆動回路100及び第2の画素駆動回路200が、共通の走査ライン順補正値レジスターを有していてもよい。
なお、図9(A)及び図9(B)では、走査ライン毎に対応する補正値が設定される例を示したが、例えば複数の走査ラインにより構成されるブロック単位で、補正値が設定されていてもよい。また、ブロック単位で補正値を設定し、該補正値に基づいて各ブロックの走査ライン毎に補正値を生成するようにしてもよい。
これにより、1画面内で隣接する画素が上下の異なる方向から駆動され、隣接する画素の輝度の差が人の目に明らかになってしまう場合に、上からの走査ライン毎の補正と下からの走査ライン毎の補正が可能となる。従って、隣接する画素の上下の輝度の差を、高精度に補正することが可能となる。
図10に、デマルチプレクサー370の選択順序に対応した補正値の説明図を示す。
デマルチプレクサーの選択順序は、時分割多重されて入力された複数種類の駆動信号の各々の出力順序である。本実施形態では、1水平走査期間内に18回の時間分割にて駆動する時分割駆動を行うため、同一電圧を18回にわたってサブ画素に書き込んだとしても、選択順序が最初のサブ画素と選択順序が最後のサブ画素との間では書き込み後の時間が異なる。これにより、選択順序が最初のサブ画素と選択順序が最後のサブ画素との間では、電圧の到達点がずれる。そこで、本実施形態では、デマルチプレクサーの選択順序に起因した電圧の到達点のずれの影響を小さくなるように、各画素駆動回路が、デマルチプレクサーの選択順序に対応した補正値に基づいて画素データを補正する。具体的には、デマルチプレクサー370の選択順序に対応して補正値E1〜E18が図10に示すように予め設定されており、選択順序に対応した補正値を画素データに加算することにより、選択順序に起因した電圧の到達点のずれの影響を小さくする。
なお、第1の画素駆動回路100又は制御回路330が、選択順補正値レジスターを有し、この選択順補正値レジスターに、上記のデマルチプレクサーの選択順序に対応した補正値の設定が可能に構成されていることが望ましい。また、第1の画素駆動回路100及び第2の画素駆動回路200の各々が、別個の選択順補正値レジスターを有することが望ましい。或いは、第1の画素駆動回路100及び第2の画素駆動回路200が、共通の選択順補正値レジスターを有していてもよい。
本実施形態では、図9(A)又は図9(B)の走査ラインに対応した補正値と、図10のデマルチプレクサー370の選択順序に対応した補正値とを加算した加算値を用いて、画素データを補正する。
図11に、画素データ補正回路364において用いられる加算値AD2の説明図を示す。図11は、加算値AD2を生成する回路ブロックを表しており、この回路ブロックは、例えば第1の画素駆動回路100又は制御回路330に設けられる。
例えば第1の画素駆動回路100又は制御回路330は、ライン順補正値生成部400と、選択順補正値生成部410と、加算部420とを備えている。
ライン順補正値生成部400は、ライン順補正値レジスター402を備えている。ライン順補正値レジスター402には、例えば図9(A)に示すような補正値が設定される。ライン順補正値生成部400は、走査ラインに対応した補正値をライン順補正値レジスター402から読み出して出力することができる。なお、第2の画素駆動回路200の画素データ補正回路に用いられる加算値については、第2の画素駆動回路200又は制御回路330内に図11の回路ブロックが設けられ、ライン順補正値レジスターには例えば図9(B)に示すような補正値が設定される。
選択順補正値生成部410は、選択順補正値レジスター412を備えている。選択順補正値レジスター412には、例えば図10に示すような補正値が設定される。選択順補正値生成部410は、デマルチプレクサー370の選択順序に対応した補正値を選択順補正値レジスター412から読み出して出力することができる。
加算部420は、ライン順補正値生成部400から出力された補正値と、選択順補正値生成部410から出力された補正値とを加算した加算値AD2を出力する。この加算値AD2は、画素データ補正回路364に供給される。
即ち、第1の画素駆動回路100は、第1の画素データ補正回路としての画素データ補正回路364が、走査ラインに対応した補正値と、デマルチプレクサーの選択順序に対応した補正値とを加算した加算値AD2に基づいて、各サブ画素の画素データを補正する。また、第2の画素駆動回路200は、第2の画素データ補正回路としての画素データ補正回路が、走査ラインに対応した補正値と、デマルチプレクサーの選択順序に対応した補正値とを加算した加算値に基づいて、各サブ画素の画素データを補正する。従って、各画素駆動回路では、画素データに対して、走査ラインに対応した補正値を用いて補正するための加算器と、デマルチプレクサーの選択順序に対応した補正値を用いて補正するための加算器とを別個に設ける必要がなくなり、構成を簡素化することができる。
以上のような加算値AD2を用いて、画素データ補正回路364は、出力アンプ補正回路362により補正された画素データを補正することができる。
図7において、DAC366は、画素データ補正回路364によって補正された画素データに対応したアナログ電圧を出力する。DAC366は、予め複数種類のアナログ電圧が供給されており、入力された画素データに対応したアナログ電圧を選択出力するようになっている。
出力アンプ368は、差動アンプによって構成され、DAC366によって選択出力されたアナログ電圧が入力され、該アナログ電圧のバッファリングを行う。
デマルチプレクサー370には、1水平走査期間を18分割した各期間においてアクティブとなる選択信号SEL1〜SEL18が入力される。デマルチプレクサー370は、出力アンプ368の出力である駆動信号を、選択信号SEL1〜SEL18により選択されたデータ線に分配する。
図12に、図7のデマルチプレクサー370の動作説明図を示す。図12は、横方向を時間軸とし、出力アンプ368の出力、選択信号SEL1〜SEL18、デマルチプレクサー370の18出力の各々に接続されるデータ線DR1〜DR18の信号を模式的に表す。なお、図12では、デマルチプレクサー370の選択順序が、選択信号SEL1から選択信号SEL18まで順番にアクティブになるものとしている。この選択順序は、選択信号SEL1〜SEL18の各々をアクティブにする順序を変更することで、任意に変更することができる。
上記のように、出力アンプ368の出力は、駆動信号dr1,dr2,・・・,dr18が時分割で多重化されている。この時分割タイミング対応して選択信号SEL1〜SEL18の1つをアクティブにすることにより、デマルチプレクサー370は、対応するデータ線に駆動信号を分配する。
以上のような構成を有する第1の画素駆動回路100と、同様の構成を有する第2の画素駆動回路200とを備えた表示装置10aでは、R成分のサブ画素は、画素領域20の下側に配置された第1の画素駆動回路100が備える出力アンプにより駆動される。このとき、画面の下側の輝度に比べて上側の輝度が低くなる傾向にあるが、全画面をR成分のみ表示した場合、人の目には輝度の違いは見えない。
また、表示装置10aでは、G成分のサブ画素は、画素領域20の上側に配置された第2の画素駆動回路200が備える出力アンプにより駆動される。このとき、画面の上側の輝度に比べて、下側の輝度が低くなる傾向にあるが、全画面をG成分のみ表示した場合、人の目には輝度の違いは見えない。
また、表示装置10aでは、偶数画素のB成分のサブ画素は、画素領域20の下側に配置された第1の画素駆動回路100が備える出力アンプにより駆動される。このとき、画面の下側の輝度に比べて上側の輝度が低くなる傾向にある。一方、表示装置10aでは、奇数画素のB成分のサブ画素は、画素領域20の上側に配置された第2の画素駆動回路200が備える出力アンプにより駆動される。このとき、画面の上側の輝度に比べて下側の輝度が低くなる傾向にある。ところが、全画面をB成分のみ表示した場合、奇数画素と偶数画素では輝度が異なるが、青色の階調の差の認識は人間の目には区別が難しいため、違和感がなくなる。
一方、R,G,Bのすべてが中間階調のグレー表示を行うと、画面の中央と、画面の上下では、色のズレが目に見えてしまう場合がある。この場合、例えば下画面ではR成分が明るく、且つ、G成分が暗いグレー、上画面ではR成分が暗く、且つ、G成分が明るいグレーとなり、色の差が画面で見える。しかしながら、本実施形態では、走査ライン毎に画素データを補正することができるため、上側から駆動するときの画素データと、下側から駆動するときの画素データとを別個に補正することができる。そのため、中間階調のグレー表示を行っても、高精度で画質低下を回避することができるようになる。
図13に、本実施形態における表示装置10aの具体的な回路配置例を示す。図13は、説明の便宜上、水平方向に36画素が並び、デマルチプレクサーが18出力を行う場合の回路配置例を表し、主要ブロックのみを図示している。図13において、図3又は図7の対応する部分には同一符号を付している。
図13に示すように、第1の画素駆動回路100及び第2の画素駆動回路200の各々は、画素領域20を挟む位置に対向配置される。ここで、上記のように、R成分及びG成分のサブ画素の各々は、対応する1つの画素駆動回路のみで駆動される。これに対して、偶数画素のB成分のサブ画素については、第1の画素駆動回路100により駆動され、奇数画素のB成分のサブ画素については、第2の画素駆動回路200により駆動される。
例えば、左側からR,G,Bの順に各画素を構成するサブ画素が配置される場合に、第1の画素駆動回路100は、18画素分のR成分のサブ画素を時分割駆動し、偶数画素の9画素分のB成分のサブ画素を時分割駆動する構成を備える。第2の画素駆動回路200は、18画素分のG成分のサブ画素を時分割駆動し、奇数画素の9画素分のB成分のサブ画素を時分割駆動する構成を備える。即ち、第1の画素駆動回路100及び第2の画素駆動回路200は、1つの色成分のサブ画素と、偶数画素又は奇数画素の別の色成分のサブ画素とを駆動する構成を備えることで、図13に示すような効率的な配置が可能となる。
そして、各画素駆動回路がデマルチプレクサーを備えて時分割で駆動信号を出力する構成を有する場合は、各画素駆動回路は、R成分又はG成分用の2N個のデマルチプレクサーと、B成分用のN個のデマルチプレクサーとを備えることができる。これにより、各デマルチプレクサーの構成を同一とすることができ、効率的な回路配置に加えて、構成を簡素化することができる。
〔変形例〕
本実施形態では、画素領域が形成される基板上に、第1の画素駆動回路及び第2の画素駆動回路を備える表示装置を例に説明したが、これに限定されるものではない。
図14に、本実施形態の変形例における表示装置の原理的な構成例を示す。図14において、図3と同様の部分には同一符号を付し、適宜説明を省略する。
本実施形態の変形例における表示装置10bは、第1の画素駆動回路100a及び第2の画素駆動回路200aと、デマルチプレクサー110a,210aと、画素領域20と、第1のゲート選択回路310及び第2のゲート選択回路320と、制御回路330とを備えている。表示装置10bが表示装置10aと異なる点は、画素領域20が形成される基板450に、デマルチプレクサー110a,210a、第1のゲート選択回路310、及び第2のゲート選択回路320が形成される点である。第1の画素駆動回路100aは、第1の画素駆動回路100からデマルチプレクサーが省略された構成を有している。デマルチプレクサー110aは、第1の画素駆動回路100が有するデマルチプレクサーである。第2の画素駆動回路200aは、第2の画素駆動回路200からデマルチプレクサーが省略された構成を有している。デマルチプレクサー210aは、第2の画素駆動回路200が有するデマルチプレクサーである。即ち、基板450の画素領域20の画素のデータ線及びゲート線に、デマルチプレクサー110a,210aを介して、第1の画素駆動回路100a、第2の画素駆動回路200a及び制御回路330が外付けされる。
しかしながら、本変形例における表示装置10bであっても、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになり、図3の構成と同様の効果を得ることができる。このとき、基板450の信号線と、第1の画素駆動回路100a及び第2の画素駆動回路200aの端子とを接続するための配線領域を小さくすることができ、表示装置の小型化及び低コスト化を図ることができる。しかも、デマルチプレクサーにより各サブ画素の駆動信号を供給するようにしたので、画素ピッチがより小さくなった場合でも、駆動部分の回路のピッチを揃えることができ、より高精細化にも対応することができるようになる。
〔電子機器〕
本実施形態又はその変形例における表示装置は、上記のHMDや電子ビューファインダーの他に、例えば次のような電子機器に適用することができる。
図15(A)、図15(B)に、本実施形態又はその変形例における表示装置が適用された電子機器の構成を示す斜視図を示す。図15(A)は、モバイル型のパーソナルコンピューターの構成の斜視図を表す。図15(B)は、携帯電話機の構成の斜視図を表す。
図15(A)に示すパーソナルコンピューター500は、本体部510と、表示部520とを備えている。表示部520として、本実施形態又はその変形例における表示装置が実装される。即ち、パーソナルコンピューター500は、少なくとも本実施形態又はその変形例における表示装置を含んで構成される。本体部510には、キーボード530が設けられる。キーボード530を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部520に画像が表示される。この表示部520は、有機EL素子を表示素子としているため、視野角が広い画面を有し、低コストで非常に高精細な表示が可能なパーソナルコンピューター500を提供することができる。
図15(B)に示す携帯電話機600は、本体部610と、表示部620とを備えている。表示部620として、本実施形態又はその変形例における表示装置が実装される。即ち、携帯電話機600は、少なくとも本実施形態又はその変形例における表示装置を含んで構成される。本体部610には、キー630が設けられる。キー630を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部620に画像が表示される。この表示部620は、有機EL素子を表示素子としているため、視野角が広い画面を有し、低コストで非常に高精細な表示が可能な携帯電話機600を提供することができる。
なお、本実施形態又はその変形例における表示装置が適用された電子機器として、図15(A)、図15(B)に示すものに限定されるものではない。例えば、情報携帯端末(PDA:Personal Digital Assistants)、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、POS(Point of sale system)端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。
以上、本発明に係る表示装置、電子機器、及び表示装置の駆動方法等を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
(1)本発明は、上記した画素(サブ画素)のサイズ、画素(サブ画素)の構成、画素数、時分割駆動の分割数に限定されるものではない。
(2)上記の実施形態又はその変形例では、1画素がR成分、G成分、及びB成分のサブ画素により構成されるものとして説明したが、本発明は、これに限定されるものではない。本発明は、例えば、1画素が4種類以上の色成分のサブ画素により構成される表示装置にも適用することができる。
(3)上記の実施形態又はその変形例では、表示素子として有機EL素子が採用された画素が配列されてなる表示装置を例に説明したが、本発明は、これに限定されるものではない。例えば、表示素子として液晶素子が採用された画素が配列されてなる表示装置にも本発明を適用することができる。
(4)上記の実施形態又はその変形例では、第1の画素駆動回路がR成分のサブ画素を画素領域の下側から駆動し、第2の画素駆動回路がG成分のサブ画素を画素領域の上側から駆動するようにしたが、本発明はこれに限定されるものではない。第1の画素駆動回路が下側からG成分のサブ画素を駆動し、第2の画素駆動回路が上側からR成分のサブ画素を駆動するようにしてもよい。
(5)上記の実施形態又はその変形例では、第1の画素駆動回路が偶数画素のB成分のサブ画素を下側から駆動し、第2の画素駆動回路が奇数画素のB成分のサブ画素を上側から駆動するものとして説明したが、本発明はこれに限定されるものではない。第1の画素駆動回路が、下側から奇数画素のB成分のサブ画素を駆動し、第2の画素駆動回路が、上側から偶数画素のB成分のサブ画素を駆動するようにしてもよい。また、画素駆動回路は、上側及び下側の各々に複数個設けられていてもよい。
(6)上記の実施形態又はその変形例では、第1の画素駆動回路が、R成分のサブ画素と偶数画素のB成分のサブ画素を、走査ラインに対応した共通の補正値で対応する画素データを補正するものとして説明したが、本発明は、これに限定されるものではない。第1の画素駆動回路は、例えばR成分のサブ画素に対する走査ラインに対応する補正値と、偶数画素のB成分のサブ画素に対する走査ラインに対応する補正値とを異ならせてもよい。
(7)上記の実施形態又はその変形例では、第2の画素駆動回路が、G成分のサブ画素と奇数画素のB成分のサブ画素を、走査ラインに対応した共通の補正値で対応する画素データを補正するものとして説明したが、本発明は、これに限定されるものではない。第2の画素駆動回路は、例えばG成分のサブ画素に対する走査ラインに対応する補正値と、奇数画素のB成分のサブ画素に対する走査ラインに対応する補正値とを異ならせてもよい。
(8)上記の実施形態又はその変形例では、第1の画素駆動回路及び第2の画素駆動回路の各々は、予め決められた色成分のサブ画素を駆動するものとして説明したが、本発明は、これに限定されるものではない。例えば、画素領域において並ぶ画素の物理的位置に応じて、第1の画素駆動回路又は第2の画素駆動回路のいずれかにより駆動するようにしてもよい。具体的には、水平方向に並ぶサブ画素のうち、奇数番目に並ぶサブ画素は第2の画素駆動回路により駆動し、偶数番目に並ぶサブ画素は第1の画素駆動回路により駆動するようにしてもよい。
(9)上記の実施形態又はその変形例では、出力アンプのばらつき補正、走査ラインに対応した補正、及びデマルチプレクサーの選択順序に対応した補正を行うものとして説明したが、本発明は、これに限定されるものではない。例えば、上記の補正の少なくとも1つを省略するようにしてもよい。また、例えば第1の画素駆動回路は、出力アンプのばらつき補正を行い、第2の画素駆動回路は、出力アンプのばらつき補正を行わない等、各画素駆動回路において行われる補正を異ならせてもよい。
(10)上記の実施形態又はその変形例において、本発明を表示装置、電子機器、及び表示装置の駆動方法等として説明したが、本発明は、これに限定されるものではない。例えば、本発明に係る表示装置の駆動方法の処理手順が記述されたプログラム、このプログラムが記録された記録媒体であってもよい。