CN110379856B - Mos_d晶体管及其构成的esd保护电路 - Google Patents

Mos_d晶体管及其构成的esd保护电路 Download PDF

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Abstract

本发明公开了一种采用SOI工艺的MOS_D晶体管,包括：氧化层位于衬底上，体区、第三注入区和第四注入区位于氧化层上的SOI层中，第三注入区位于体区左侧，第四注入区位于体区右侧，第三注入区和氧化层左侧形成有第一浅沟槽隔离，第四注入区和氧化层右侧形成有第二浅沟槽隔离，第一浅沟槽隔离左侧的衬底顶部形成有第一注入区，第二浅沟槽隔离右侧的衬底顶部形成有第二注入区，多晶硅栅位于SOI层上方，隔离侧墙位于多晶硅栅两侧。本发明还公开了一种采用所述MOS_D晶体管的ESD保护电路。本发明的MOS_D晶体管与现有技术相比占用面积更小，并且具有反向ESD电流通道，能广泛用于ESD保护。

Description

MOS_D晶体管及其构成的ESD保护电路
技术领域
本发明涉及半导体领域，特别是涉及一种MOS_D晶体管。本发明还涉及一种由所述MOS_D晶体管构成的ESD保护电路。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在至少两个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科，国际上习惯将用于静电防护的器材统称为ESD。
通常RC触发的ESD 钳位电流（也称为RC触发的ESD保护电路），主要是由RC和反相器组成的ESD检测电路，NMOS的ESD泄放晶体管BigNMOS（大尺寸的NMOS）是ESD 电流泄放的主要器件，该BigNMOS晶体管本身存在的寄生二极管可为ESD静电提供反向ESD电流通道。在SOI工艺中core MOS 器件的结构发生了改变，使得常规MOS器件的寄生二极管在core MOS器件中并不存在，寄生二极管的的消失导致反向的ESD电流通道的建立需要通过其他手段来实现。常规做法在电路中添加额外的二极管用作为反向的ESD电流通道，如图1所示。该做法不仅增加了设计难度，并且增大了版图面积。
发明内容
本发明要解决的技术问题是提供一种能用于ESD保护采用SOI工艺与现有技术相比占用面积更小，并且具有反向ESD电流通道的MOS_D晶体管。
本发明要解决的另一技术问题是提供一种包括所述MOS_D晶体管的ESD保护电路。
为解决上述技术问题，本发明提供采用SOI工艺的MOS_D晶体管,包括：衬底200、第一注入区201、第二注入区202、氧化层203、第三注入区204、第四注入区205、体区206、隔离侧墙212、多晶硅栅213、第一浅沟槽隔离214和第二浅沟槽隔离214’；
氧化层203位于衬底200上，体区206、第三注入区204和第四注入区205位于氧化层203上的SOI层中，第三注入区204位于体区206左侧，第四注入区205位于体区206右侧，第三注入区204和氧化层203左侧形成有第一浅沟槽隔离214，第四注入区205和氧化层203右侧形成有第二浅沟槽隔离214’，第一浅沟槽隔离214左侧的衬底200顶部形成有第一注入区201，第二浅沟槽隔离214’右侧的衬底200顶部形成有第二注入区202，多晶硅栅213位于SOI层上方，隔离侧墙212位于多晶硅栅213两侧。
进一步改进所述的MOS_D晶体管,体区206与第三注入区204和第四注入区205相接。
进一步改进所述的MOS_D晶体管,第一注入区201和第三注入区204互联短接作为MOS_D晶体管的源极。
进一步改进所述的MOS_D晶体管,第二注入区202和第四注入区205互联短接作为MOS_D晶体管的漏极。
进一步改进所述的MOS_D晶体管,第一注入区201是P型注入区,第二注入区202是N型注入区,第三注入区204是N型注入区，第四注入区205是N型注入区。
本发明提供一种具有上述任意一项所述MOS_D晶体管的ESD保护电路，包括:相连的检测电路和泄放电路；
所述检测电路用于检测ESD脉冲信号，并输出MOS_D晶体管ESD控制信号；
所述泄放电路用于泄放ESD电流，所述泄放电路采用所述MOS_D晶体管。
进一步改进所述的ESD保护电路，所述检测电路包括第一MOS管MP1、第二MOS管MN1、电阻R和电容C；
电阻R和电容C串联在电源端VDD和地之间，第一MOS管MP1第一连接端和其第四连接端连接电源端VDD，第一MOS管MP1第二连接端连接第二MOS管MN1第二连接端，第一MOS管MP1和第二MOS管MN1第三连接端均连接在电阻R和电容C之间，第二MOS管MN1第一连接端和其第四连接端连接地。
进一步改进所述的ESD保护电路，第一MOS管MP1是PMOS，第二MOS管MN1是NMOS。
进一步改进所述的ESD保护电路，第一连接端是源极，第二连接端是漏极，第三连接端是栅极，第四连接端是衬底。
进一步改进所述的ESD保护电路，MOS_D晶体管其第一连接端连接地，其第二连接端连接电源端VDD，其第三连极端连接第一MOS管MP1第二连接端和第二MOS管MN1第二连接端。
进一步改进所述的ESD保护电路，MOS_D晶体管其第一连接端是源极，其第二连接端是漏极，其第三连极端是栅极。
其中，在当ESD事件到来，电流方向为电源到地时的状态下，第一MOS管MP1导通，MOS_D晶体管栅极电位为高，MOS_D晶体管开启，泄放ESD 电流；当ESD事件到来，电流方向为地到电源时的状态下，ESD电流通过MOS_D晶体管的寄生二极管泄放ESD电流。
采用本发明MOS_D晶体管的ESD保护电路能服现有SOI工艺关于core电压 RC触发ESD保护电路不存在反向ESD电流通道的问题。现有SOI工艺芯片的rc_clamp中用于泄放ESD电流的晶体管不存在寄生二极管，从而通过在电路中添加额外的二极管用作为反向的ESD电流通道，如图1所示。在图2所示的实施例中，所述ESD检测电路，包括：第一PMOS晶体管MP1、第一NMOS晶体管MN1、电阻R以及电容C；第一PMOS晶体管MP1和电阻(R)的一端与电源端VDD相连接。电阻(R)的另一端与电容C的一端、第一PMOS晶体管MP1的栅极和第一NMOS晶体管MN1的栅极相连接。第一NMOS晶体管MN1的源极与电容C的另一端接地。所述ESD泄放电路为一NMOS 的MOS_D 泄放晶体管;所述ESD泄放晶体管MOS_D的栅极与第一PMOS晶体管MP1的漏极相连接，其漏极与电源电压VDD相连接，其源极接地。所述MOS_D器件包括:
氧化层203位于衬底200上，体区206、第三注入区204和第四注入区205位于氧化层203上的SOI层中，第三注入区204位于体区206左侧，第四注入区205位于体区206右侧，第三注入区204和氧化层203左侧形成有第一浅沟槽隔离214，第四注入区205和氧化层203右侧形成有第二浅沟槽隔离214’，第一浅沟槽隔离214左侧的衬底200顶部形成有第一注入区201，第二浅沟槽隔离214’右侧的衬底200顶部形成有第二注入区202，多晶硅栅213位于SOI层上方，隔离侧墙212位于多晶硅栅213两侧。其中第三注入区204（SOI N型注入区）与第一注入区201（衬底P型注入区）位于栅极213的同一侧并互联短接，作为MOS_D器件的源极，第四注入区205（SOI N型注入区）与第二注入区202（衬底N型注入区）位于栅极213的同一侧并互联短接,作为MOS_D器件的漏极。第一注入区201与第二注入区202构成寄生二极管。在SOI工艺高架型多晶硅隔离MOS_D器件中反向的ESD电流通道位于半导体衬底中，并由衬底 P型注入区流向衬底 N型注入区，传统SOI工艺MOS晶体管不存在这一反向的ESD电流通道。本发明提供的SOI工艺高架型多晶硅隔离MOS_D器件存在反向的ESD电流通道，且本发明中的反向ESD电流通道在空间位置上位于thin oxide下方，没有占用多余的芯片面积。本发明能有效降低电路设计难度以及降低版图占用面积。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有SOI 工艺的ESD保护电路结构示意图。
图2是本发明MOS_D晶体管结构示意图一。
图3是本发明MOS_D晶体管结构示意图二。
图4是本发明ESD保护电路结构示意图。
附图标记说明
衬底200
第一注入区201
第二注入区202
氧化层203
第三注入区204
第四注入区205
体区206
隔离侧墙212
多晶硅栅213
第一浅沟槽隔离214
第二浅沟槽隔离214’；
第一MOS管MP1
第二MOS管MN1
大尺寸的NMOS Big NMOS
二极管Diode
电阻R
电容C。
实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
如图2、图3所示，本发明提供采用SOI工艺的MOS_D晶体管一实施例,包括：衬底200、第一注入区201、第二注入区202、氧化层203、第三注入区204、第四注入区205、体区206、隔离侧墙212、多晶硅栅213、第一浅沟槽隔离214和第二浅沟槽隔离214’；
氧化层203位于衬底200上，体区206、第三注入区204和第四注入区205位于氧化层203上的SOI层中，第三注入区204位于体区206左侧，第四注入区205位于体区206右侧，体区206与第三注入区204和第四注入区205相接，第三注入区204和氧化层203左侧形成有第一浅沟槽隔离214，第四注入区205和氧化层203右侧形成有第二浅沟槽隔离214’，第一浅沟槽隔离214左侧的衬底200顶部形成有第一注入区201，第二浅沟槽隔离214’右侧的衬底200顶部形成有第二注入区202，多晶硅栅213位于SOI层上方，隔离侧墙212位于多晶硅栅213两侧。第一注入区201和第三注入区204互联短接作为MOS_D晶体管的源极，第二注入区202和第四注入区205互联短接作为MOS_D晶体管的漏极。
其中，第一注入区201是P型注入区,第二注入区202是N型注入区,第三注入区204是N型注入区，第四注入区205是N型注入区。第一注入区201与第二注入区202构成寄生二极管，即反向ESD电流通道。
如图4所示，本发明提供ESD保护电路一实施例，包括:相连的检测电路和泄放电路；
所述检测电路用于检测ESD脉冲信号，并输出MOS_D晶体管ESD控制信号；所述泄放电路用于泄放ESD电流，所述泄放电路采用所述MOS_D晶体管。
所述检测电路包括PMOS管MP1、NMOS管MN1、电阻R和电容C；
电阻R和电容C串联在电源端VDD和地之间，PMOS管MP1源极和其衬底连接电源端VDD， PMOS管MP1漏极连接NMOS管MN1漏极， PMOS管MP1和NMOS管MN1栅极均连接在电阻R和电容C之间， NMOS管MN1源极和其衬底连接地。
MOS_D晶体管其源极连接地，其漏极连接电源端VDD，其栅极连接PMOS管MP1漏极和NMOS管MN1漏极。
其中，当ESD事件到来，电流方向为电源到地时，第一MOS管MP1导通，MOS_D晶体管栅极电位为高，MOS_D晶体管开启，泄放ESD 电流；当ESD事件到来，电流方向为地到电源时的状态下，ESD电流通过MOS_D晶体管的寄生二极管泄放ESD电流。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种MOS_D晶体管,采用SOI工艺，其特征在于，包括：衬底（200）、第一注入区（201）、第二注入区（202）、氧化层（203）、第三注入区（204）、第四注入区（205）、体区（206）、隔离侧墙（212）、多晶硅栅（213）、第一浅沟槽隔离（214）和第二浅沟槽隔离（214’）；
氧化层（203）位于衬底（200）上，体区（206）、第三注入区（204）和第四注入区（205）位于氧化层（203）上的SOI层中，第三注入区（204）位于体区（206）左侧，第四注入区（205）位于体区（206）右侧，第三注入区（204）和氧化层（203）左侧形成有第一浅沟槽隔离（214），第四注入区（205）和氧化层（203）右侧形成有第二浅沟槽隔离（214’），第一浅沟槽隔离（214）左侧的衬底（200）顶部形成有第一注入区（201），第二浅沟槽隔离（214’）右侧的衬底（200）顶部形成有第二注入区（202），多晶硅栅（213）位于SOI层上方，隔离侧墙（212）位于多晶硅栅（213）两侧；
其中，第一注入区（201）和第三注入区（204）互联短接作为MOS_D晶体管的源极；
第二注入区（202）和第四注入区（205）互联短接作为MOS_D晶体管的漏极；
MOS_D晶体管栅极和检测电路电性连接。
2.如权利要求1所述的MOS_D晶体管,其特征在于：体区（206）与第三注入区（204）和第四注入区（205）相接。
3.如权利要求1所述的MOS_D晶体管,其特征在于：第一注入区（201）是P型注入区,第二注入区（202）是N型注入区,第三注入区（204）是N型注入区，第四注入区（205）是N型注入区。
4.一种具有权利要求1-3任意一项所述MOS_D晶体管的ESD保护电路，其特征在于，包括:相连的检测电路和泄放电路；
所述检测电路用于检测ESD脉冲信号，并输出ESD信号；
所述泄放电路用于泄放ESD电流，所述泄放电路采用所述MOS_D晶体管。
5.如权利要求4所述的ESD保护电路，其特征在于：所述检测电路包括第一MOS管（MP1）、第二MOS管（MN1）、电阻（R）和电容（C）；
电阻（R）和电容（C）串联在电源端（VDD）和地之间，第一MOS管（MP1）第一连接端和其第四连接端连接电源端（VDD），第一MOS管（MP1）第二连接端连接第二MOS管（MN1）第二连接端，第一MOS管（MP1）和第二MOS管（MN1）第三连接端均连接在电阻（R）和电容（C）之间，第二MOS管（MN1）第一连接端和其第四连接端连接地。
6.如权利要求5所述的ESD保护电路，其特征在于：第一MOS管（MP1）是PMOS，第二MOS管（MN1）是NMOS。
7.如权利要求6所述的ESD保护电路，其特征在于：第一连接端是源极，第二连接端是漏极，第三连接端是栅极，第四连接端是衬底。
8.如权利要求6所述的ESD保护电路，其特征在于：MOS_D晶体管其第一连接端连接地，其第二连接端连接电源端（VDD），其第三连极端连接第一MOS管（MP1）第二连接端和第二MOS管（MN1）第二连接端。
9.如权利要求8所述的ESD保护电路，其特征在于：MOS_D晶体管其第一连接端是源极，其第二连接端是漏极，其第三连极端是栅极。
10.如权利要求8所述的ESD保护电路，其特征在于：在当ESD事件到来，电流方向为电源到地时的状态下，第一MOS管（MP1）导通，MOS_D晶体管栅极电位为高，MOS_D晶体管开启，泄放ESD 电流；当ESD事件到来，电流方向为地到电源时的状态下，ESD电流通过MOS_D晶体管的寄生二极管泄放ESD电流。
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