KR20160143814A - Esd 보호 구조를 갖는 반도체 디바이스 - Google Patents

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Abstract

본 발명은 ESD 보호 구조를 갖는 반도체 디바이스에 관한 것으로서, 상기 반도체 디바이스는 전력소자(101)를 포함한다. 상기ESD 보호 구조는 NMOS 트랜지스터(102)로 구성되고, 상기 NMOS 트랜지스터의 드레인은 상기 전력소자의 소스와 공동으로 사용하여 소스-드레인 공동체 구조(107)을 형성한다. 전력소자(101)의 기판 리딩아웃 영역은 NMOS 트랜지스터의 기판 리딩아웃 영역 및 소스(106)에 연결되어 접지선 리딩아웃으로 구성된다. 본 발명은 NMOS 트랜지스터의 드레인 및 전력소자의 소스를 공동으로 사용하도록 구성되어, ESD 보호 구조를 추가 내장하여도 디바이스의 면적은 적게 증가된다. 또한, 고전압 전력소자의 소스측에서 보다 낮은 유지 전압을 갖도록 구성함으로써, 게이트 산화물을 보호하는 동시에 소스의 신뢰성도 향상시킨다.

Description

ESD 보호 구조를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE HAVING ESD PROTECTION STRUCTURE}
본 발명은 반도체 디바이스에 관한 것으로서, 특히 ESD 보호 구조를 갖는 반도체 디바이스에 관한 것이다.
정전기 방전(ESD)은 현재 집적회로의 신뢰성 문제에서 중요한 비중을 차지한다. 도 1은 전통적인 고전압 디바이스에서 소스(source)의 ESD 곡선을 도시한 도면이다. 도 1을 참조하면, 전압을 유지(holding)하지 못하는 것으로 인해 디바이스의 게이트(gate)가 큰 영향을 받게 될 수 있다.
통상적으로, 고전압 디바이스는 자체보호를 통해 ESD 보호를 달성한다. 따라서, ESD 보호는 디바이스 자체의 성능과 밀접히 연관되어 있다. 고전압 디바이스 소스의 ESD 보호에 있어서, 통상적으로 고전압 디바이스의 소스에 보호 구조를 추가하여 ESD에 대한 보호를 실현하지만, 이런 보호 구조가 디바이스에서 차지하는 면적이 크다.
상기 문제를 해결하기 위하여, 디바이스의 전체면적이 작고 ESD 보호 구조를 갖는 반도체 디바이스를 제공할 필요가 있다.
본 발명은 ESD 보호 구조를 갖는 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는 전력소자(power device)를 포함한다, 상기ESD 보호 구조는 NMOS 트랜지스터로 구성되고, 상기 NMOS 트랜지스터의 드레인(drain)은 상기 전력소자의 소스와 공동으로 사용되고, 전력소자의 기판 리딩아웃(leading-out) 영역은 NMOS 트랜지스터의 기판 리딩아웃 영역 및 소스에 연결되어 접지선 리딩아웃(leading-out)으로 구성된다.
상기 ESD 보호 구조를 갖는 반도체 디바이스는, NMOS 트랜지스터의 드레인(drain)은 상기 전력소자의 소스와 공동으로 사용하도록 구성되어, ESD 보호 구조를 추가 내장하여도 디바이스의 증가된 면적은 적다.
본 발명의 실시예 및 기존기술을 당업자들에게 충분히 전달하기 위하여, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 하기의 도면들은 단지 본 발명의 일부분의 실시예들이고, 당업자라면 하기 도면에 따라 기타 실시예의 도면을 어렵지 않게 획득할 수 있다는 것은 분명한 사실이다.
도 1은 전통적인 고전압 디바이스에서 소스의 ESD곡선을 도시한 도면이다;
도 2는 일 실시예에 따른 ESD 보호 구조를 갖는 반도체 디바이스의 등가 회로도이다;
도 3은 일 실시예에 따른 ESD 보호 구조를 갖는 반도체 디바이스를 도시한 단면도이다;
도 4는 상기 ESD 보호 구조를 갖는 반도체 디바이스의 소스 전압 및 소스 전류의 관계를 도시한 곡선, 그리고 소스전류 및 누설전류의 관계를 도시한 곡선이다.
본 발명의 목적, 특정 및 장점을 당업자들에게 보다 쉽게 알리기 위해, 이하에서는 첨부된 도면을 참조하여 본 발명의 구체적인 실시방식에 대해 상세히 설명하고자 한다.
도 2는 일 실시예에 따른 ESD 보호 구조를 갖는 반도체 디바이스의 등가회로도로서, 내고전압 전력소자(101) 및 ESD 보호 구조로서의 NMOS 트랜지스터(102)를 포함한다. 여기서, 전력소자(101)의 드레인(103)으로 몇십 볼트 내지 몇백 볼트의 고전압 (구체적인 내전압 성능은 소자의 설계 요인에 따라 정해짐)을 인가할 수 있다. 전력소자(101)의 게이트(105)는 전력소자(101) 의 "온(on)-오프(off)"를 제어하기 위한 제어 단자(control terminal)이고, NMOS 트랜지스터(102)의 게이트(104)는 NMOS 트랜지스터(102)의 "온(on)-오프(off)"를 제어한다. NMOS 트랜지스터(102)의 드레인은 전력소자(101)의 소스와 공동으로 사용하여 소스-드레인 공동체 구조(107)를 형성한다. 즉, 디바이스상에서 해당되는 구조를 NMOS 트랜지스터(102)의 드레인으로도 사용하고 전력소자(101)의 소스로도 사용한다. 전력소자(101)의 기판 리딩아웃 영역, NMOS 트랜지스터의 기판 리딩아웃 영역 및 NMOS 트랜지스터의 소스(106)은 서로 각각 연결되어 접지선 리딩아웃을 구성한다.
상기 ESD 보호 구조를 갖는 반도체 디바이스에서, NMOS 트랜지스터(102)의 드레인은 전력소자(101)의 소스와 공동으로 사용하므로, ESD 보호 구조를 추가 내장하여도 디바이스의 증가된 면적은 적다.
상기 ESD 보호 구조를 갖는 반도체 디바이스를 사용할 경우, 게이트(104) 및 소스(106)사이의 단락 (및 접지)를 통해 GGMOS를 형성하여, 높은 서지 전압(surge voltage) 및 정전기 방전이 발생할 경우의 소스-드레인 공동체 구조(107) 및 지면사이의 전류 패스(current path)를 형성하도록 보장하며; 또한, 주변 회로를 이용하여 게이트(104)를 통해 NMOS 트랜지스터(102)의 "온(on)-오프(off)"를 제어하여 소스-드레인 공동체 구조(107) 및 지면사이의 전류 패스를 보장한다. 이를 통해, 소스 전압을 보다 낮은 수치로 유지하고, 디바이스 게이트의 브레이크다운이 발생하지 않도록 보장하며, 이로써 전력소자(101) 소스의 신뢰성을 보장한다.
도 3은 일 실시예에 따른 ESD 보호 구조를 갖는 반도체 디바이스를 도시한 단면도로서, NMOS 트랜지스터 영역(200) 및 전력소자 영역(290)은 아이어프레임으로 각각 표시되였다. 구체적으로, 상기 디바이스는 제1도핑 기판(210), 기판(210)상의 제1도핑 웰(well) 영역(220), 기판(210)상의 제2도핑 드리프트(drift) 영역(230), 웰 영역(220)내의 기판 리딩아웃 (leading-out) 영역(206) 및 두개의 제2 도핑 리딩아웃 영역(리딩아웃 영역(202) 및 리딩아웃 영역(205)), 드리프트 영역(230)내의 드레인(201), 웰 영역(220)상의 제1게이트(204) 및 제2게이트(203), 그리고 드리프트 영역(230) 표면에 배치되고 제2게이트(203) 및 드레인(201)을 분리하도록 배치된 산화층(208)을 포함한다.
드리프트(230)내의 드레인(201)은 전력소자의 드레인이다. 리딩아웃 영역(205)은, NMOS 트랜지스터의 소스 리딩아웃 영역으로서, 기판 리딩아웃 영역(206)에 접근하고, 금속 도선에 의해 기판 리딩아웃 영역(206)에 연결되어 접지선 리딩아웃으로 구성된다. 리딩아웃 영역(202)은, 산화층(208)에 접근하고, NMOS 트랜지스터의 드레인으로서 전력소자의 소스와 공동으로 사용되며, 리딩아웃 영역(202) 및 전력소자의 소스를 본딩하여 제조하는 방법을 사용한다. 제1게이트(204)는NMOS 트랜지스터의 게이트로서, 리딩아웃 영역(202) 및 리딩아웃 영역(205)사이에 설치된다. 제2게이트(203)은 전력소자의 게이트로서, 리딩아웃 영역(202) 및 산화층(208)사이에 설치된다. 상기 제1도핑의 도전유형은 제2도핑와 대비시 반대로 구성된다.
본 발명의 실시예에서, 제1도핑은 P형이고, 제2도핑은 N형으로 구성된다. 전력소자의 드레인(201)의 도핑 타입은 N+, 기판 리딩아웃 영역(206)의 도핑 타입은 P+으로 구성된다.
제2게이트(203)는 주로 고전압 전력소자의 스위칭(switching) 특성을 제어한다. 제1게이트(204)는, 단일 단자(terminal)로서 주변 제어 회로와 함께 저전압 NMOS 트랜지스터의 스위칭 특성을 제어하거나, 또는 리딩아웃 영역(205)과의 단락 형성을 통해 GGMOS를 형성함으로써 디바이스의 전류 패스(current path)를 고전압 전력소자로 제공하여 소스측에서 보다 낮은 유지(holding) 전압을 갖도록 구성된다. 따라서, 게이트 산화물을 보호하고 소스의 신뢰성을 향상시킨다.
도 4는 상기 ESD 보호 구조를 갖는 반도체 디바이스의 소스전압 및 소스전류의 관계를 도시한 곡선, 그리고 소스전류 및 누설전류의 관계를 도시한 곡선이다. 도 4를 참조하면, 원점을 기준으로 우측 방향으로 연장되어 소스전압 및 소스전류의 관계를 표시한 곡선을 형성하고, 원점을 기준으로 상향으로 연장되어 소스전류 및 누설전류의 관계를 표시한 곡선을 형성한다.
상술한 실시예는 한정된 구체적인 실시예에 의해 설명되였으나, 본 발명은 상기의 실시예에 한정되는 것은 아니다. 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 본 발명의 사상을 벗어나지 않는 범위내에서 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (6)

  1. 전력소자를 포함하는 반도체 디바이스에 있어서,
    ESD 보호 구조는 NMOS 트랜지스터로 구성되고,
    상기 NMOS 트랜지스터의 드레인(drain)은 상기 전력소자의 소스와 공동으로 사용되고,
    상기 전력소자의 기판 리딩아웃(leading-out) 영역은 NMOS 트랜지스터의 기판 리딩아웃 영역 및 소스에 연결되어 접지선 리딩아웃(leading-out)으로 구성되는 것을 특징으로 하는 ESD 보호 구조를 갖는 반도체 디바이스.
  2. 청구항1에 있어서,
    상기 NMOS 트랜지스터의 게이트 및 상기 접지선 리딩아웃은 단락을 형성하는 것을 특징으로 하는 ESD 보호 구조를 갖는 반도체 디바이스.
  3. 청구항1에 있어서,
    상기 NMOS 트랜지스터의 게이트의 온-오프 상태는 주변 제어 회로의 신호에 의해 제어되는 것을 특징으로 하는 ESD 보호 구조를 갖는 반도체 디바이스.
  4. 청구항1 내지 3 중의 어느 하나에 있어서,
    상기 디바이스는 제1 도핑 기판, 상기 기판상의 제1도핑 웰(well) 영역 및 제2 도핑 드리프트(drift) 영역, 상기 웰 영역내의 기판 리딩아웃 영역 및 두개의 제2 도핑 리딩아웃 영역, 상기 드리프트 영역내의 드레인, 상기 웰 영역상의 제1게이트 및 제2게이트, 그리고 제2게이트 및 드레인을 분리하도록 배치된 산화층을 포함하고;
    상기 드리프트 영역 내의 드레인은 상기 전력소자의 드레인이고;
    상기 두개의 제2 도핑 리딩아웃 영역 중의 어느 하나는, 상기 NMOS 트랜지스터의 소스 리딩아웃 영역으로 사용되고, 상기 기판 리딩아웃 영역에 접근하여 배치되고, 금속 도선에 의해 상기 기판 리딩아웃 영역에 연결되어 접지선 리딩아웃으로 구성되며;
    상기 두개의 제2 도핑 리딩아웃 영역중의 다른 하나는, 상기 산화층에 접근하고, 상기 NMOS 트랜지스터의 드레인으로서 상기 전력소자의 소스와 공동으로 사용되며;
    상기 제1게이트는 상기 NMOS 트랜지스터의 게이트로서 상기 두개의 제2 도핑 리딩아웃 영역 사이에 설치되며, 제2게이트는 상기 전력소자의 게이트로서 상기 전력소자의 소스 및 산화층사이에 설치되며;
    상기 제1도핑의 도전유형은 제2도핑의 도전유형과 반대로 구성되는 것을 특징으로 하는 ESD 보호 구조를 갖는 반도체 디바이스.
  5. 청구항4에 있어서,
    상기 제1도핑은 P형, 제2도핑은 N형으로 구성되고, 상기 전력소자의 드레인의 도핑 타입은 N+, 상기 기판 리딩아웃 영역의 도핑 타입은 P+으로 구성되는 것을 특징으로 하는 ESD 보호 구조를 갖는 반도체 디바이스.
  6. 청구항4에 있어서,
    상기 산화층은 상기 드리프트 영역의 표면에 배치되는 것을 특징으로 하는 ESD 보호 구조를 갖는 반도체 디바이스.
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