JP2008091663A - 出力保護回路 - Google Patents

Abstract

【課題】過電圧に伴う大きな電流を効果的に逃がせる出力保護回路を、回路サイズを縮小した状態で提供する。
【解決手段】半導体基板主面上に選択的に形成されたフィールド酸化膜９に内外を区画するガードバンド領域４が形成され、ガードバンド領域４に囲まれた主面部分に高耐圧トランジスタＱＨとともに出力保護トランジスタＱＬが形成され、出力保護トランジスタと高耐圧トランジスタとはドレイン１４を共通にし、出力保護トランジスタのゲート電極１５はその一部が高耐圧トランジスタのドレイン１４のフィールド酸化膜９の上面に重なり合う状態に構成され、そのフィールド酸化膜９の下部にＮ型低濃度領域５が形成され、出力保護トランジスタのゲート酸化膜１１は高耐圧トランジスタのゲート酸化膜１０より薄く形成され、出力保護トランジスタのソース（６）はガードバンド領域４に接している。
【選択図】図１

Description

本発明は、半導体装置において出力端子と内部回路との間に介挿される出力保護回路にかかわり、特には液晶ドライバ等の出力電圧が５Ｖ〜６０Ｖと高いことから高耐圧を要する半導体装置における出力保護の技術に関する。

液晶ドライバ等の表示デバイスに使用する半導体装置においては、パネルの画質改善とコストダウンを図るため、高耐圧化と微細化が進んでいる。静電気やノイズなどに起因して発生する過電圧がそのまま半導体装置の内部回路に印加されると、内部回路が破壊されてしまう可能性がある。そこで、内部回路の破壊を防ぐために、出力端子と内部回路との間に出力保護回路が介挿される。過電圧が出力端子に印加されたとき、出力端子からの過電圧に伴う大きな電流を出力保護回路が外部へ逃がすことにより、内部回路を過電圧から保護する。

図６は従来の技術における出力保護回路の等価回路である（例えば特許文献１参照）。図６において、２１は出力端子（ボンディングパッド）、Ｑ１，Ｑ２，Ｑ３，Ｑ４はダイオード形態にしてクランプＦＥＴを構成するＮチャネル型のトランジスタ、Ｒは抵抗素子、Ｄはダイオード、Ｈ１，Ｈ２はアルミ配線、Ｑ５は内部回路２２におけるＰチャネル型の出力トランジスタ、Ｑ６はＮチャネル型の出力トランジスタである。

トランジスタＱ１は、そのソースが出力端子２１と抵抗素子Ｒとの間のアルミ配線Ｈ１に接続され、ドレインが電源電位Ｖｃｃ（例えば５Ｖ）に接続され、ゲート電極がドレインに短絡されている。トランジスタＱ２は、そのドレインがアルミ配線Ｈ１に接続され、ソースが接地電位Ｖｓｓ（例えば０Ｖ）に接続され、ゲート電極がドレインに短絡されている。トランジスタＱ１，Ｑ２の閾値電圧は１０Ｖ〜２０Ｖである。

トランジスタＱ３は、そのソースが抵抗素子Ｒから内部回路２２に延びるアルミ配線Ｈ２に接続され、ドレインが電源電位Ｖｃｃに接続され、ゲート電極がソースに短絡されている。トランジスタＱ４は、そのドレインがアルミ配線Ｈ２に接続され、ソースが接地電位Ｖｓｓに接続され、ゲート電極がソースに短絡されている。トランジスタＱ３の閾値電圧は３Ｖ〜５Ｖである。

プラス（＋）の過大な電荷が出力端子２１から流入すると、それをゲート電極に入力するトランジスタＱ２が導通状態となり、その過大な電荷の一部を接地電位Ｖｓｓへ放出する。過大な電荷のその他の部分は、抵抗素子Ｒによって減衰された後、トランジスタＱ３のゲート電極に達する。すると、トランジスタＱ３が導通状態となる。このとき、トランジスタＱ３の閾値電圧が３Ｖ〜５Ｖ程度と低いため、Ｐ型出力トランジスタＱ５、Ｎ型出力トランジスタＱ６が破壊に至る前に、過大な電荷をトランジスタＱ３を介して迅速に電源電位Ｖｃｃに放出することができる。なお、ダイオードＤもブレイクダウンして過大な電荷の一部を接地電位Ｖｓｓに放出する。

また、マイナス（−）の過大な電荷が出力端子２１から流入すると、トランジスタＱ２がブレイクダウンを起して、上記過大な電荷の一部を放出する。一方、マイナスの過大な電荷によってトランジスタＱ１が導通状態となり、その電荷の一部を電源電位Ｖｃｃに放出する。マイナスの過大な電荷は、抵抗素子Ｒによってさらに減衰された後に、トランジスタＱ４が導通して接地電位Ｖｓｓに放出される。

このようにして、内部回路２２を構成している出力トランジスタＱ５，Ｑ６が過大な電荷によって破壊されることを防止できる。
特公平６−９３４９８号公報（第２−３頁、第１−６図）

ところで、製造工程での工程数の増大を防ぎ低コスト化を図るために、出力保護回路を構成するトランジスタは、内部回路を構成するトランジスタと同時に形成される。内部回路のトランジスタは高耐圧系のトランジスタと低耐圧系のトランジスタとの２種類を有するものが多い。これは、半導体装置のロジック回路部はデバイス動作特性（高速性、回路面積の縮小など）の観点から、外部から供給される電圧が３Ｖ〜５Ｖであるのに対して、デバイスの使用用途から、出力回路は５Ｖ〜６０Ｖの高電圧が入力されるためである。

これに対し、出力保護回路は、高耐圧系のトランジスタや寄生ＭＯＳトランジスタで構成される。これは出力保護回路の耐圧を稼ぐためである。上記の特許文献１の出力保護回路では、寄生ＭＩＳＦＥＴとＭＩＳＦＥＴを組み合わせて使用し出力保護回路の耐圧を稼いでいる。

しかし、上記従来の出力保護回路は複数のトランジスタを用いて構成されているため、出力保護回路の領域が大きくなり、半導体装置の縮小化がむずかしいものとなっている。

本発明は、このような事情に鑑みて創作したものであり、過電圧に伴う大きな電流を効果的に逃がせる出力保護回路を、回路サイズを縮小した状態で提供することを目的としている。

本発明による出力保護回路は、半導体装置において出力端子と内部回路との間に介挿されるものであって、半導体基板主面上に選択的に形成されたフィールド酸化膜に内外を区画するガードバンド領域が形成され、前記ガードバンド領域に囲まれた主面部分に、高耐圧トランジスタとともに出力保護トランジスタが形成され、前記出力保護トランジスタと前記高耐圧トランジスタとはドレインを共通にする状態に構成されているものである。

この構成によれば、共通のガードバンド領域の内部に高耐圧トランジスタと出力保護トランジスタとを配置し、さらに、高耐圧トランジスタのドレインと出力保護トランジスタのドレインとを共通化してあるので、高耐圧トランジスタと出力保護トランジスタの組み合わせからなる出力保護回路の占有面積を削減することが可能となる。

上記構成の出力保護回路において、前記出力保護トランジスタのゲート電極は、その一部が前記高耐圧トランジスタのドレインのフィールド酸化膜の上面に重なり合う状態に構成されているという態様がある。このように構成すれば、出力保護トランジスタのゲート電極を高耐圧トランジスタのドレインフィールド酸化膜に重ね合わせていることから、出力保護回路の占有面積をさらに削減することが可能となる。

また上記構成の出力保護回路において、前記出力保護トランジスタのゲート電極が重なり合う前記フィールド酸化膜の下部にＮ型低濃度領域が形成されているという態様がある。このように構成すれば、高耐圧トランジスタのドレイン領域から印加される高電圧のサージに対する電界が緩和され、より大きなサージ耐量が確保される。

また上記構成の出力保護回路において、前記出力保護トランジスタのゲート酸化膜は、前記高耐圧トランジスタのゲート酸化膜より薄く形成されているという態様がある。このように構成すれば、出力保護トランジスタの電流能力が増大し、内部回路に対する対サージ保護機能を向上させることが可能となる。

また上記構成の出力保護回路において、前記出力保護トランジスタのソースは、前記ガードバンド領域に接する状態に構成されているという態様がある。このように構成すれば、出力保護回路の占有面積をさらに削減することが可能となる。

また上記構成の出力保護回路において、前記出力保護トランジスタは、その形成方向が前記高耐圧トランジスタの形成方向に対して同一方向とされているという態様がある。

また上記構成の出力保護回路において、前記出力保護トランジスタは、その形成方向が前記高耐圧トランジスタの形成方向に対して直角方向とされているという態様もある。

後者の直角方向に配置した場合には、高耐圧トランジスタと出力保護トランジスタからなるトランジスタ対を繰り返し配置するときに、前者の同一方向に配置する場合に比べて、その繰り返しピッチが小さくなり、さらなる高密度配置が可能となる。

本発明によれば、共通のガードバンド領域の内部に高耐圧トランジスタと出力保護トランジスタとの両者を組み込み、さらに、両トランジスタのドレインを共通化してあるので、出力保護回路の占有面積を削減することができ、ひいてはコスト力のある出力保護回路を提供できる。

以下、本発明にかかわる出力保護回路の実施の形態を図面を用いて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１における出力保護回路の構造断面図、図２はその平面図、図３は出力保護回路の等価回路図、図４は適用状態説明図である。図１は図２でのＡ−Ａ′線に沿った断面図である。

まず、全体的な概要を図４を用いて説明する。図４において、２１は出力端子、２２は内部回路、２３は出力端子２１と内部回路２２との間に介挿されて、出力端子２１に印加される過電圧から内部回路２２を保護する出力保護回路である。

次に、本実施の形態における出力保護回路２３のレイアウトを図１および図２を用いて説明する。

図１、図２において、１は半導体基板としてのシリコンウエハ、２はＰ型ウェル、３はＮ型ウェル、４はガードバンド領域、５はＮ型低濃度領域、６はＮ型高濃度領域（ソース）、７はＰ型低濃度領域、８はＰ型高濃度領域、９はフィールド酸化膜、１０は厚膜ゲート酸化膜、１１は薄膜ゲート酸化膜、１２は高耐圧ゲート電極、１３はソース領域、１４はドレイン領域、１５は出力保護トランジスタのゲート電極、１６は層間絶縁膜、ＱＨは高耐圧トランジスタ、ＱＬは出力保護トランジスタである。

まず、高耐圧トランジスタＱＨの構成について説明する。

シリコンウエハ１にＰ型ウェル２が形成され、その表面に選択酸化によって形成されたフィールド酸化膜９が高耐圧トランジスタＱＨの領域と出力保護トランジスタＱＬの領域を規定している。フィールド酸化膜９において、内外を区画するガードバンド領域４が形成され、ガードバンド領域４に囲まれた主面部分に、高耐圧トランジスタＱＨとともに出力保護トランジスタＱＬが形成されている。

高耐圧トランジスタＱＨでは、高耐圧ゲート電極１２、ソース領域１３およびドレイン領域１４がフィールド酸化膜９によって分離されている。高耐圧ゲート電極１２とソース領域１３を分離しているフィールド酸化膜９の下部および高耐圧ゲート電極１２とドレイン領域１４を分離しているフィールド酸化膜９の下部にそれぞれＮ型低濃度領域５が形成されている。ソース領域１３とガードバンド領域４とを分離しているフィールド酸化膜９の下部には、Ｎ型低濃度領域５とチャンネルストップ領域としてのＰ型低濃度領域７とが形成されている。また、ガードバンド領域４の外側に位置するフィールド酸化膜９の下部にもＰ型低濃度領域７が形成されている。ソース領域１３とドレイン領域１４の下部にはＮ型ウェル３が形成されている。Ｐ型ウェル２と高耐圧ゲート電極１２との間のゲート酸化膜は、高耐圧構造とするために厚膜ゲート酸化膜１０として形成されている。

次に、出力保護トランジスタＱＬの構成について説明する。

出力保護トランジスタＱＬのソース・ゲート・ドレインの形成方向は高耐圧トランジスタＱＨのソース・ゲート・ドレインの形成方向に対して同一方向となっている。出力保護トランジスタＱＬでは、共通ドレイン領域１４を共通のドレイン領域とするＭＯＳトランジスタで構成されている。出力保護トランジスタのゲート電極１５は、共通ドレイン領域１４に接しているフィールド酸化膜９の上に乗り上がって重なり合う状態で形成されている。そして、そのフィールド酸化膜９の下部にＮ型低濃度領域５が形成されている。この構成により、出力端子２１から共通ドレイン領域１４に印加される高電圧のサージに対する電界を緩和し、より大きなサージ耐量を確保している。

また、出力保護トランジスタＱＬにおいて、ゲート電極１５の下方のゲート酸化膜は、高耐圧トランジスタＱＨの厚膜ゲート酸化膜１０よりも薄い状態の薄膜ゲート酸化膜１１に形成されている。すなわち、この薄膜ゲート酸化膜１１は、内部回路２２におけるロジック回路を構成する低耐圧トランジスタと同じ膜厚とされている。このように構成することにより、出力保護トランジスタＱＬの電流能力を向上させている。

Ｎ型高濃度領域６は出力保護トランジスタＱＬのソース領域を構成し、このソース領域を構成するＮ型高濃度領域６はＰ型高濃度領域８に接し、Ｐ型高濃度領域８はガードバンド領域４に接している。この構成も、出力保護回路の占有面積を削減する上で有効である。

図３（ａ），（ｂ）は図１、図２に示す出力保護回路の等価回路である。図３（ａ）は配置関係を図１に合わせて図示したものである。図３（ｂ）は図３（ａ）を図６に擬して展開したものである。

プラス（＋）の過大な電荷が出力端子２１から流入すると、それをゲート電極に入力するトランジスタＱ２（高耐圧トランジスタＱＨ）が導通状態となり、その過大な電荷の一部を接地電位Ｖｓｓへ放出する。

また、マイナス（−）の過大な電荷が出力端子２１から流入すると、トランジスタＱ２がブレイクダウンを起して、上記過大な電荷の一部を放出する。それをゲート電極に入力するトランジスタＱ４（出力保護トランジスタＱＬ）が導通状態となり、その過大な電荷の一部を接地電位Ｖｓｓへ放出する。

上記は出力端子２１と接地電位Ｖｓｓとの間に介挿される高耐圧トランジスタＱＨと出力保護トランジスタＱＬとの組み合わせであったが、出力端子２１と電源電位Ｖｃｃとの間に介挿される高耐圧トランジスタＱＨと出力保護トランジスタＱＬとの組み合わせについても同様に構成してもよい。

（実施の形態２）
図５は本発明の実施の形態２における出力保護回路の平面図である。図５において、実施の形態１の図２におけるのと同じ符号は同一構成要素を指している。実施の形態１では、出力保護トランジスタＱＬの形成方向が高耐圧トランジスタＱＨの形成方向と同一方向になっているのに対して、本実施の形態では、高耐圧トランジスタＱＨのソース・ゲート・ドレインの形成方向に対して出力保護トランジスタＱＬのソース・ゲート・ドレインの形成方向が直角方向とされている。その他の構成については、実施の形態１と同様であるので、説明を省略する。

本実施の形態によれば、トランジスタを横方向に繰り返し配置する場合に、出力保護トランジスタＱＬを共通ドレイン領域１４の横側方に配置した場合よりも繰り返しピッチが小さくなり、さらなる高密度配置が可能となる。

本発明の出力保護回路は、半導体回路の出力回路に印加される異常電圧を効果的に外部に排出し、出力回路を保護する上で有用である。

本発明の実施の形態１における出力保護回路の断面図 本発明の実施の形態１における出力保護回路の平面図 本発明の実施の形態１における出力保護回路の適用例説明図 本発明の実施の形態１における出力保護回路の等価回路図 本発明の実施の形態２における出力保護回路の平面図 従来の技術における出力保護回路の構成を示す回路図

符号の説明

１ シリコンウエハ
２ Ｐ型ウェル
３ Ｎ型ウェル
４ ガードバンド領域
５ Ｎ型低濃度領域
６ Ｎ型高濃度領域（ソース領域）
７ Ｐ型低濃度領域
８ Ｐ型高濃度領域
９ フィールド酸化膜
１０ 厚膜ゲート酸化膜
１１ 薄膜ゲート酸化膜
１２ 高耐圧ゲート電極
１３ ソース領域
１４ 共通ドレイン領域
１５ 出力保護トランジスタのゲート電極
１６ 層間絶縁膜
２１ 出力端子
２２ 内部回路
２３ 出力保護回路
ＱＨ 高耐圧トランジスタ
ＱＬ 出力保護トランジスタ

Claims (7)

1. 半導体装置において出力端子と内部回路との間に介挿される出力保護回路であって、
   半導体基板主面上に選択的に形成されたフィールド酸化膜に内外を区画するガードバンド領域が形成され、
   前記ガードバンド領域に囲まれた主面部分に、高耐圧トランジスタとともに出力保護トランジスタが形成され、
   前記出力保護トランジスタと前記高耐圧トランジスタとはドレインを共通にする状態に構成されている出力保護回路。
2. 前記出力保護トランジスタのゲート電極は、その一部が前記高耐圧トランジスタのドレインのフィールド酸化膜の上面に重なり合う状態に構成されている請求項１に記載の出力保護回路。
3. 前記出力保護トランジスタのゲート電極が重なり合う前記フィールド酸化膜の下部にＮ型低濃度領域が形成されている請求項２に記載の出力保護回路。
4. 前記出力保護トランジスタのゲート酸化膜は、前記高耐圧トランジスタのゲート酸化膜より薄く形成されている請求項１から請求項３までのいずれかに記載の出力保護回路。
5. 前記出力保護トランジスタのソースは、前記ガードバンド領域に接する状態に構成されている請求項１から請求項４までのいずれかに記載の出力保護回路。
6. 前記出力保護トランジスタは、その形成方向が前記高耐圧トランジスタの形成方向に対して同一方向とされている請求項１から請求項５までのいずれかに記載の出力保護回路。
7. 前記出力保護トランジスタは、その形成方向が前記高耐圧トランジスタの形成方向に対して直角方向とされている請求項１から請求項５までのいずれかに記載の出力保護回路。

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