JP2008235625A - 半導体集積回路 - Google Patents

Abstract

【課題】直流電源が逆極性で電源端子に接続された場合に貫通電流を阻止するための逆流阻止回路を内蔵した半導体集積回路において、内部回路の基準電位におけるノイズ特性を改善する。
【解決手段】この半導体集積回路は、Ｐ型の半導体基板と、直流電源が接続される第１の電源端子及び第２の電源端子と、第１の電源端子から第１の電位が供給されると共に半導体基板に接続された基準ノードから第２の電位が供給されて動作する内部回路と、一端が第１の電源端子に接続された抵抗と、半導体基板のＮウエル内に設けられたＰ型領域内に形成されて第２の電源端子と基準ノードとの間に接続されたソース・ドレイン、及び、抵抗の他端に接続されたゲートを有するＮチャネルトランジスタであって、直流電源が正常に接続されたときにオン状態となり、直流電源が逆極性で接続されたときにオフ状態となるトランジスタとを具備する。
【選択図】図１

Description

本発明は、乾電池やバッテリ等の直流電源によって駆動される半導体集積回路に関し、特に、直流電源が逆極性で電源端子に接続された場合に貫通電流を阻止するための逆流阻止回路を内蔵した半導体集積回路に関する。

乾電池やバッテリ等の直流電源を用いる電子機器においては、直流電源が逆極性で接続されると、電子機器に搭載されている半導体集積回路に貫通電流が流れて、半導体集積回路の破壊、バッテリ寿命の低下、電池の液漏れ、システムの誤動作、過熱による発火等の問題が発生する可能性があった。そこで、直流電源が逆極性で電源端子に接続されても貫通電流が流れないように、様々な工夫がされている。

関連する技術として、下記の特許文献１には、正常動作時における電圧降下及び電力損失の小さい逆流阻止回路を有する回路装置が開示されている。この回路装置は、直流電源を接続するための一対の電源端子と、保護対象回路と、前記直流電源が前記一対の電源端子間に正常な極性で接続された時にソースからドレインに向かって電流が流れる方向性を有するように前記一対の電源端子の一方と前記保護対象回路との間に接続された電界効果トランジスタと、前記直流電源が正常な極性で前記一対の電源端子間に接続された時には前記電界効果トランジスタをオン状態に制御し、前記直流電源が逆極性で前記一対の電源端子間に接続された時には前記電界効果トランジスタをオフ状態に制御する制御回路とを備えている。

しかしながら、この電界効果トランジスタは、ソースがサブストレート（バルク）に接続された構造を有するディスクリートのＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）であり、特許文献１の回路構成をそのまま半導体集積回路（ＩＣ）に取り込むことはできない。

また、下記の特許文献２には、逆流阻止回路を内蔵する半導体装置が開示されている。この半導体装置は、第１及び第２の電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる少なくとも１つのスイッチング素子と、ソースが前記第１及び第２の電源端子の一方及び前記スイッチング素子の一端に電気的に接続され、サブが前記スイッチング素子の他端に電気的に接続され、ドレインが前記電源端子の他方に電気的に接続されたＭＩＳＦＥＴを少なくとも１つ含む内部回路素子を同一半導体基板上に有する。

しかしながら、前記第１及び第２の電源端子の一方と内部回路との間にスイッチング素子が接続されることにより、内部回路の基準電位におけるノイズ特性が不十分となる可能性がある。
特開平８−３０８１１６号公報（第１−２頁、図４） 特開平１１−１９１５９５号公報（第２頁、図１）

そこで、上記の点に鑑み、本発明は、直流電源が逆極性で電源端子に接続された場合に貫通電流を阻止するための逆流阻止回路を内蔵した半導体集積回路において、内部回路の基準電位におけるノイズ特性を改善することを目的とする。

上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、Ｐ型の半導体基板と、直流電源が接続される第１の電源端子及び第２の電源端子と、半導体基板に形成され、第１の電源端子から第１の電位が供給されると共に半導体基板に電気的に接続された基準ノードから第２の電位が供給されて動作する内部回路と、半導体基板に形成され、一端が第１の電源端子に電気的に接続された抵抗と、半導体基板のＮウエル内に設けられたＰ型領域内に形成されて第２の電源端子と基準ノードとの間に電気的に接続されたソース・ドレイン、及び、抵抗の他端に電気的に接続されたゲートを有するＮチャネルトランジスタであって、直流電源が接続されて第１の電源端子の電位が第２の電源端子の電位よりも所定の値以上高くなったときにオン状態となり、直流電源が逆極性で接続されて第１の電源端子の電位が第２の電源端子の電位よりも低くなったときにオフ状態となるトランジスタとを具備する。

ここで、内部回路の基準電位におけるノイズ特性をさらに改善するために、Ｐ型領域が、基準ノードに電気的に接続されていることが望ましい。また、上記トランジスタが、内部回路を構成する各々のトランジスタよりも大きいサイズを有することが望ましい。この半導体集積回路は、外付けのコンデンサを接続するために、基準ノードに電気的に接続された外部接続端子をさらに具備するようにしても良い。あるいは、半導体基板を、例えばＰＬＰ（被覆リードパッケージ）型のパッケージの様な、ダイパッドが露出しているタイプのパッケージに収納しても良い。

本発明によれば、直流電源が逆極性で電源端子に接続された場合の貫通電流を阻止するために、半導体基板のＮウエル内に設けられたＰ型領域内に形成されて第２の電源端子と基準ノードとの間に電気的に接続されたソース・ドレインを有するＮチャネルトランジスタを用いることにより、大きな面積を有する半導体基板の電位を、基準ノードの電位、即ち、内部回路の基準電位と等しくすることができるので、内部回路の基準電位におけるノイズ特性を改善することができる。

以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の一部の回路構成を示す回路図である。本発明は、安定化された電源電圧を供給するための電源ＩＣや、液晶表示パネルを駆動するためのＬＣＤドライバ等、各種の半導体集積回路に適用することができるが、本実施形態においては、ディジタル信号を伝送するための複数のインバータを含む回路構成を例にとって説明する。

図１に示すように、半導体集積回路１は、入力端子に入力される信号ＳＩＧ１を反転して信号ＳＩＧ２を出力するインバータＩＮＶ１と、信号ＳＩＧ２を反転して信号ＳＩＧ３を出力するインバータＩＮＶ２と、信号ＳＩＧ３を反転して信号ＳＩＧ４を出力端子に出力するインバータＩＮＶ３とを、内部回路として有している。インバータＩＮＶ２は、ＰチャネルＭＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジスタＱＮ１とを含んでいる。また、図２に示すように、ＮチャネルＭＯＳトランジスタＱＮ１のサブ電位を図１におけるのと逆に接続しても、同様の効果が得られる。

乾電池やバッテリ等の直流電源Ｖ_ＤＣが電源端子１１及び１２に接続されることにより、電源電位Ｖ_ＳＳ（本実施形態においては、接地電位とする）に対して、電源電位Ｖ_ＤＤが決定される。インバータＩＮＶ１〜ＩＮＶ３等の内部回路には、電源電位Ｖ_ＤＤが供給されると共に、電源電位Ｖ_ＳＳの替わりに基準ノード１４の電位（内部回路の基準電位ＩＧＮＤ）が供給される。なお、基準ノード１４に外付け部品を接続するための外部接続端子を設けても設けなくても良いが、後で詳しく説明するように、電源電圧のノイズ特性を改善するためには、基準電位ＩＧＮＤの端子を設けることが望ましい。

さらに、半導体集積回路１は、直流電源Ｖ_ＤＣが逆極性で電源端子１１及び１２に接続された場合に貫通電流を阻止するための逆流阻止回路１３を内蔵している。逆流阻止回路１３は、抵抗Ｒ１と、ＮチャネルＭＯＳトランジスタＱＮ２と、寄生ダイオードＤ１及びＤ２とを含んでいる。抵抗Ｒ１の一端は、電源端子１１に接続されている。ＮチャネルＭＯＳトランジスタＱＮ２は、電源端子１２に接続されたソースと、基準ノード１４に接続されたドレインと、抵抗Ｒ１の他端に接続されたゲートとを有している。

直流電源Ｖ_ＤＣが正常に電源端子１１及び１２に接続された場合には、電源電位Ｖ_ＤＤが電源電位Ｖ_ＳＳよりも所定の値（トランジスタＱＮ２のしきい電圧）以上高くなる。電源電位Ｖ_ＤＤが抵抗Ｒ１を介してトランジスタＱＮ２のゲートに供給されるので、トランジスタＱＮ２がオン状態となって、基準電位ＩＧＮＤの値が電源電位Ｖ_ＳＳの値に近付く。

一方、直流電源Ｖ_ＤＣが逆極性で電源端子１１及び１２に接続された場合には、電源電位Ｖ_ＤＤが電源電位Ｖ_ＳＳよりも低くなる。低い電源電位Ｖ_ＤＤが抵抗Ｒ１を介してトランジスタＱＮ２のゲートに供給されるので、トランジスタＱＮ２がオフ状態となって、貫通電流が阻止される。

図３は、図１に示す回路の構造を示す断面図である。図３においては、図１に示す一点鎖線３に囲まれた回路に対応する構造が示されている。本実施形態に係る半導体集積回路の製造には、トリプルウエルプロセスが用いられる。

図３に示すように、Ｐ型の半導体基板２１内には、Ｎウエル２２及びディープＮウエル２４と、Ｐウエル２３とが形成されており、さらに、ディープＮウエル２４内には、Ｐウエル２５が形成されている。ここで、Ｐウエル２５とディープＮウエル２４とによって寄生ダイオードＤ１が形成され、Ｐ型の半導体基板２１とディープＮウエル２４とによって寄生ダイオードＤ２が形成される。

一方、半導体基板２１上には、ゲート絶縁膜を介して、トランジスタＱＰ１のゲート電極２６と、トランジスタＱＮ１のゲート電極２７と、トランジスタＱＮ２のゲート電極２８とが形成されている。

Ｎウエル２２内において、Ｎ型のコンタクト領域２２ａが形成されて、Ｎウエル２２が電源電位Ｖ_ＤＤの配線に接続される。また、ゲート電極２６の両側に、トランジスタＱＰ１のソース・ドレインとなるＰ型不純物拡散領域３１及び３２が形成されており、ソース３１は、電源電位Ｖ_ＤＤの配線に接続される。

Ｐウエル２３内において、Ｐ型のコンタクト領域２３ａが形成されて、Ｐウエル２３が基準電位ＩＧＮＤの配線に接続される。また、ゲート電極２７の両側に、トランジスタＱＮ１のソース・ドレインとなるＮ型不純物拡散領域３３及び３４が形成されており、ソース３３は、基準電位ＩＧＮＤの配線に接続される。

インバータを構成するトランジスタＱＰ１及びＱＮ１のゲート電極２６及び２７には、信号ＳＩＧ２が入力され、トランジスタＱＰ１及びＱＮ１のドレイン３２及び３４からは、信号ＳＩＧ３が出力される。

ディープＮウエル２４内には、Ｎ型のコンタクト領域２４ａが形成されて、ディープＮウエル２４が電源電位Ｖ_ＤＤの配線に接続される。さらに、Ｐウエル２５には、Ｐ型のコンタクト領域２５ａが形成されて、Ｐウエル２５が基準電位ＩＧＮＤの配線に接続される。Ｐウエル２５内において、ゲート電極２８の両側に、トランジスタＱＮ２のソース・ドレインとなるＮ型不純物拡散領域３５及び３６が形成されている。ソース３５は、電源電位Ｖ_ＳＳの配線に接続され、ドレイン３６は、基準電位ＩＧＮＤの配線に接続される。ゲート電極２８は、半導体基板２１に形成されている抵抗Ｒ１を介して、電源電位Ｖ_ＤＤの配線に接続される。なお、電源電位Ｖ_ＤＤの配線は、図１に示す電源端子１１に電気的に接続されており、電源電位Ｖ_ＳＳの配線は、図１に示す電源端子１２に電気的に接続されている。

このような構造において、直流電源が正常に電源端子に接続されて、電源電位Ｖ_ＤＤが電源電位Ｖ_ＳＳよりも所定の値以上高い場合には、トランジスタＱＮ２がオン状態となって、基準電位ＩＧＮＤの値が電源電位Ｖ_ＳＳの値に近付く。一方、直流電源が逆極性で電源端子に接続されて、電源電位Ｖ_ＤＤが電源電位Ｖ_ＳＳよりも低い場合には、トランジスタＱＮ２がオフ状態となって、貫通電流が阻止される。

本実施形態においては、トリプルウエルプロセスを用いることにより、大きな面積を有する半導体基板２１の電位を内部回路の基準電位ＩＧＮＤと等しくすることができるので、基準電位ＩＧＮＤにおけるノイズ特性を改善することができる。また、同一の半導体基板２１内にノイズを発生する回路を集積化した場合に、当該回路の基準電位と半導体基板２１の電位とを分離することができるので、当該回路が発生するノイズの影響による基準電位ＩＧＮＤにおけるノイズ特性の悪化を低減することができる。

次に、本実施形態に係る半導体集積回路におけるノイズ対策について説明する。
図１に示すような回路構成によれば、直流電源Ｖ_ＤＣから基準電位ＩＧＮＤが直接与えられないことになるので、例えば、ノイズに対して敏感なアナログ回路の場合には、ノイズ対策が不十分となる可能性がある。そこで、以下に述べるようなノイズ対策をとることが有効である。

図３に示すトランジスタＱＮ２のサイズを、他のトランジスタ（内部回路を構成する各々のトランジスタ）のサイズ（幅）よりも大きくすることにより、ノイズ対策、さらには、静電気対策を施すことができる。例えば、トランジスタＱＮ２のサイズを、他のトランジスタのサイズの１．５倍程度、さらに好ましくは、２倍以上とする。

また、基準電位ＩＧＮＤに外付けのコンデンサを接続するために、半導体集積回路に基準電位ＩＧＮＤの端子を設けることが望ましい。図４は、図１に示す半導体集積回路におけるノイズ対策を説明するための図である。基準電位ＩＧＮＤの端子を設ける場合には、電源電位Ｖ_ＤＤと電源電位Ｖ_ＳＳとの間に接続される外付けのコンデンサＣ１に加えて、電源電位Ｖ_ＤＤと基準電位ＩＧＮＤとの間に接続される外付けのコンデンサＣ２を追加することができる。従って、基準電位ＩＧＮＤをさらに安定化させてノイズレベルを下げることが可能である。

さらに、単品レギュレータ製品のようにサイズが小さく外部接続端子の数が少ない半導体集積回路においては、ＰＬＰ（Plating Lead Package：被覆リードパッケージ）方式のパッケージを用いることがノイズ対策に有効である。図５は、ＰＬＰ方式のパッケージの例を示す図であり、（Ａ）は平面図、（Ｂ）は裏面図、（Ｃ）は、図５の（Ａ）及び（Ｂ）に示す一点鎖線４Ｃ−４Ｃ'における断面図である。

図５の（Ａ）及び（Ｃ）に示すように、パッケージの内部には半導体チップ（半導体基板）４１が収納されており、図５の（Ａ）に示すように、パッケージの上面には、半導体チップの方向を示す目印となるインデックス４２が形成されている。また、図５の（Ｂ）に示すように、パッケージの下面には、平面状のリード４３〜４７が設けられており、中央部には、半導体チップに電気的に接続されたダイパッド４８が設けられている。そこで、このようなＰＬＰ方式のパッケージを用いる場合には、基準電位ＩＧＮＤ（図１参照）用の端子を別途設けなくても、基準電位ＩＧＮＤが与えられる半導体チップに電気的に接続されたダイパッド４８を用いることにより、図４に示すのと同様に、外付けコンデンサを接続することができる。

本発明の一実施形態に係る半導体集積回路の一部の回路構成を示す回路図。 図１に示す回路構成の変形例を示す回路図。 図１に示す回路の構造を示す断面図。 図１に示す半導体集積回路におけるノイズ対策を説明するための図。 ＰＬＰ方式のパッケージの例を示す図。

符号の説明

１ 半導体集積回路、 １１、１２ 電源端子、 １３ 逆流阻止回路、 ２１ 半導体基板、 ２２ Ｎウエル、 ２３、２５ Ｐウエル、 ２４ ディープＮウエル、 ２２ａ〜２５ａ コンタクト領域、 ２６〜２８ ゲート電極、 ３１〜３６ 不純物拡散領域、 ＩＮＶ１〜ＩＮＶ３ インバータ、 Ｒ１ 抵抗、 ＱＰ１ ＰチャネルＭＯＳトランジスタ、 ＱＮ１、ＱＮ２ ＮチャネルＭＯＳトランジスタ、 Ｄ１、Ｄ２ 寄生ダイオード

Claims (5)

1. Ｐ型の半導体基板と、
   直流電源が接続される第１の電源端子及び第２の電源端子と、
   前記半導体基板に形成され、前記第１の電源端子から第１の電位が供給されると共に前記半導体基板に電気的に接続された基準ノードから第２の電位が供給されて動作する内部回路と、
   前記半導体基板に形成され、一端が前記第１の電源端子に電気的に接続された抵抗と、
   前記半導体基板のＮウエル内に設けられたＰ型領域内に形成されて前記第２の電源端子と前記基準ノードとの間に電気的に接続されたソース・ドレイン、及び、前記抵抗の他端に電気的に接続されたゲートを有するＮチャネルトランジスタであって、前記直流電源が接続されて前記第１の電源端子の電位が前記第２の電源端子の電位よりも所定の値以上高くなったときにオン状態となり、前記直流電源が逆極性で接続されて前記第１の電源端子の電位が前記第２の電源端子の電位よりも低くなったときにオフ状態となる前記トランジスタと、
   を具備する半導体集積回路。
2. 前記Ｐ型領域が、前記基準ノードに電気的に接続されている、請求項１記載の半導体集積回路。
3. 前記トランジスタが、前記内部回路を構成する各々のトランジスタよりも大きいサイズを有する、請求項１又は２記載の半導体集積回路。
4. 外付けのコンデンサを接続するために、前記基準ノードに電気的に接続された外部接続端子をさらに具備する請求項１〜３のいずれか１項記載の半導体集積回路。
5. 前記半導体基板が、ダイパッドが露出しているタイプのパッケージに収納されていることを特徴とする、請求項１〜３のいずれか１項記載の半導体集積回路。

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