JP2014050032A - 半導体装置 - Google Patents

Abstract

【課題】逆接防止トランジスタに損傷が生じることが抑制された半導体装置を提供する。
【解決手段】第１入力端子（１１）及び第２入力端子（１２）と、外部直流電源が第１入力端子及び第２入力端子に順接続された際、誘導性負荷（７０）を駆動する負荷駆動部（２０）と、外部直流電源が第１入力端子及び第２入力端子に逆接続された際、負荷駆動部への通電を抑制する逆接保護部（４０）と、を有する半導体装置であって、逆接保護部は、逆接続時、第２入力端子と負荷駆動部との電気的接続を遮断する逆接防止トランジスタ（４１）、及び、逆接続時、逆接防止トランジスタの損傷を抑制する保護トランジスタ（４２）を有している。
【選択図】図１

Description

本発明は、順接続時、誘導性負荷を駆動する負荷駆動部と、逆接続時、負荷駆動部への通電を抑制する逆接保護部と、を有する半導体装置に関するものである。

従来、例えば特許文献１に示されるように、直流電源とグランドとの間に、負荷と共に直列に接続された駆動用トランジスタに制御信号を出力することで、負荷をスイッチング駆動する負荷駆動装置が提案されている。この負荷駆動装置は、直流電源の極性が逆の状態で接続された場合に、通電を阻止する逆接続保護用素子を備えている。逆接保護用素子は、負側の電源線に挿入されている。

特開２００８−２７６７２７号公報

ところで、直流電源の極性が逆の状態で接続されると、負荷に電流が流れる。そして、直流電源の接続が解除されても、負荷は電流を流し続けようとし、逆接保護用素子に電流が流れようとする。そのため、逆接保護用素子に損傷が生じる虞がある。

そこで、本発明は上記問題点に鑑み、逆接防止トランジスタに損傷が生じることが抑制された半導体装置を提供することを目的とする。

上記した目的を達成するために、本発明は、外部直流電源（６０）が接続される第１入力端子（１１）及び第２入力端子（１２）と、第１入力端子が第２入力端子よりも高電位となるように、外部直流電源が第１入力端子及び第２入力端子に順接続された際、誘導性負荷（７０）を駆動する負荷駆動部（２０）と、第１入力端子が第２入力端子よりも低電位となるように、外部直流電源が第１入力端子及び第２入力端子に逆接続された際、負荷駆動部への通電を抑制する逆接保護部（４０）と、を有する半導体装置であって、逆接保護部は、逆接続時、第２入力端子と負荷駆動部との電気的接続を遮断する逆接防止トランジスタ（４１）、及び、逆接続時、逆接防止トランジスタの損傷を抑制する保護トランジスタ（４２）を有しており、第１入力端子から第２入力端子に向かって、負荷駆動部、及び、逆接防止トランジスタが順次直列接続され、誘導性負荷が、負荷駆動部と第２入力端子との間に接続され、逆接防止トランジスタの制御電極が、第１入力端子に接続され、保護トランジスタが、逆接防止トランジスタの制御電極と負荷駆動部と電気的に接続された端子との間に接続され、保護トランジスタの制御電極が、第２入力端子に接続されており、逆接防止トランジスタ、及び、保護トランジスタそれぞれは、Ｎチャネル型ＭＯＳＦＥＴ若しくはＩＧＢＴであることを特徴とする。

これによれば、逆接続時、保護トランジスタ（４２）がＯＮ状態になり、逆接防止トランジスタ（４１）がＯＦＦ状態になる。そして、誘導性負荷（７０）と負荷駆動部（２０）を介して、第２入力端子（１２）から第１入力端子（１１）に向かう方向に、電流が流れる。このような電流が流れている状態で、逆接続を解除すると、誘導性負荷（７０）は起電力により電流を流し続けようとして、逆接防止トランジスタ（４１）における第２入力端子（１２）側の端子の電位を維持しようとする。しかしながら、この際、保護トランジスタ（４２）がＯＮ状態となっているので、逆接防止トランジスタ（４１）の制御電極に低電位が印加され、逆接防止トランジスタ（４１）がＯＦＦ状態を維持する。このため、逆接防止トランジスタ（４１）に電流が流れず、逆接防止トランジスタ（４１）に損傷が生じることが抑制される。

更に本発明において、逆接保護部は、保護トランジスタの制御電極と第２入力端子との間に設けられた抵抗（４６）を有する構成が好適である。これによれば、逆接時と逆接続の解除時に、保護トランジスタ（４２）の制御電極に流れる電流によって、保護トランジスタ（４２）に損傷が生じることが抑制される。

また、逆接保護部は、抵抗と並列接続されたコンデンサ（４７）を有する構成が好ましい。これによれば、逆接続時、逆接防止トランジスタ（４１）の制御電極よりも早く、保護トランジスタ（４２）の制御電極に電流が流れようとする。換言すれば、逆接防止トランジスタ（４１）の制御電極よりも早く、保護トランジスタ（４２）の制御電極の電位が上昇しようとする。そのため、保護トランジスタ（４２）が、逆接防止トランジスタ（４１）よりも早くＯＮ状態となり、逆接解除時、逆接防止トランジスタ（４１）に電流が流れることが抑制される。これにより、第２抵抗にコンデンサが並列接続されていない構成と比べて、逆接防止トランジスタ（４１）に損傷が生じることが抑制される。

保護トランジスタ（４２）は、逆接防止トランジスタ（４１）よりも、ＯＮ状態になる閾値電圧が低い構成が良い。これによれば、保護トランジスタ（４２）が、逆接防止トランジスタ（４１）よりも早くＯＮ状態となり、逆接解除時、逆接防止トランジスタ（４１）に電流が流れることが抑制される。これにより、保護トランジスタ４２が、逆接防止トランジスタ４１よりも、閾値電圧が高い構成と比べて、逆接防止トランジスタ（４１）に損傷が生じることが抑制される。

外部直流電源が順接続された際の半導体装置の概略構成を示す回路図である。 外部直流電源が逆接続された際の半導体装置の概略構成を示す回路図である。 半導体装置の概略構成を示す回路図である。 外部直流電源が順接続された際の半導体装置に流れる電流を説明するための回路図である。 外部直流電源が順接続された際の半導体装置に流れる電流を説明するためのタイミングチャートである。 保護トランジスタが除かれた半導体装置に外部直流電源が逆接続された際、半導体装置に流れる電流を説明するための回路図である。 図６に示す半導体装置から外部直流電源が除かれた際、半導体装置に流れる電流を説明するための回路図である。 保護トランジスタが除かれた半導体装置に外部直流電源が逆接続され、続いて、外部直流電源が除かれた際、半導体装置に流れる電流を説明するためのタイミングチャートである。 外部直流電源が逆接続された際、半導体装置に流れる電流を説明するための回路図である。 図９に示す半導体装置から外部直流電源が除かれた際、半導体装置に流れる電流を説明するための回路図である。 半導体装置に外部直流電源が逆接続され、続いて、外部直流電源が除かれた際、半導体装置に流れる電流を説明するためのタイミングチャートである。 半導体装置の変形例を示す回路図である。 半導体装置の変形例を示す回路図である。

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１〜図１１に基づいて、本実施形態に係る半導体装置を説明する。ちなみに、図１〜図４、図６、図７、図９、図１０に記載の２つの太線は、制御ＩＣと基板、及び、基板と基板外とを明示するための境界線である。左右に並ぶ二本の太線の内、左方に位置する太線よりも左側の領域が、制御ＩＣであり、二本の太線の間の領域が、基板であり、右方に位置する太線よりも右側の領域が、基板外を示している。したがって、後述するゲートドライバ２５、保護トランジスタ４２、ショットキーバリアダイオード４４、抵抗４５，４６、コンデンサ４７それぞれが制御ＩＣに設けられ、スイッチ素子２１，２２、還流ダイオード２３，２４、逆接防止トランジスタ４１それぞれが基板に設けられている。また、入力端子１１〜１３が基板と基板外の境界（実質的には基板）に設けられ、外部直流電源６０と誘導性負荷７０とが基板外に設けられている。なお、図５、図８、図１１は、本発明者が本実施形態に係る半導体装置１００を実際に測定して得たデータをデフォルメしたものである。

図１〜図３に示すように、半導体装置１００は、要部として、入力端子１０と、負荷駆動部２０と、逆接保護部４０と、を有する。入力端子１０は、外部直流電源６０と誘導性負荷７０（モータ）とを接続するためのものであり、負荷駆動部２０は、入力端子１０に外部直流電源６０が順接続された際、誘導性負荷７０を駆動するものである。また、逆接保護部４０は、入力端子１０に外部直流電源６０が逆接続された際、負荷駆動部２０への通電を抑制するものである。

入力端子１０は、基板外に設けられた外部装置（外部直流電源６０及び誘導性負荷７０）と半導体装置１００とを電気的に接続するためのものである。本実施形態に係る入力端子１０は、３つの入力端子１１〜１３を有する。図１に示すように、順接続時、外部直流電源６０の正側の端子が第１入力端子１１に接続され、外部直流電源６０の負側の端子が第２入力端子１２に接続される。これとは反対の逆接続時、図２に示すように、外部直流電源６０の負側の端子が第１入力端子１１に接続され、外部直流電源６０の正側の端子が第２入力端子１２に接続される。そして、外部直流電源６０の順接続、逆接続に関わらずに、第２入力端子１２と第３入力端子１３とに、誘導性負荷７０の端子が接続される。ちなみに、順接続とは、第１入力端子１１が第２入力端子１２よりも高電位となるように、外部直流電源６０が入力端子１１，１２に接続された状態であり、逆接続とは、第１入力端子１１が第２入力端子１２よりも低電位となるように、外部直流電源６０が入力端子１１，１２に接続された状態である。

負荷駆動部２０は、外部直流電源６０が入力端子１１，１２に順接続された際、誘導性負荷７０を駆動するものである。図１に示すように、第１入力端子１１から第２入力端子１２に向かって、負荷駆動部２０、及び、後述する逆接防止トランジスタ４１が順次直列接続されている。

本実施形態に係る負荷駆動部２０は、ハイサイドスイッチ素子２１とローサイドスイッチ素子２２、及び、ハイサイドスイッチ素子２１に並列接続されたハイサイド還流素子２３とローサイドスイッチ素子２２に並列接続されたローサイド還流素子２４を有する。ハイサイドスイッチ素子２１は、Ｐチャネル型ＭＯＳＦＥＴであり、ローサイドスイッチ素子２２は、Ｎチャネル型ＭＯＳＦＥＴである。また、ハイサイド還流素子２３は、ハイサイドスイッチ素子２１の寄生ダイオードであり、ローサイド還流素子２４は、ローサイドスイッチ素子２２の寄生ダイオードである。そのため、ハイサイド還流素子２３がハイサイドスイッチ素子２１に逆並列接続され、ローサイド還流素子２４がローサイドスイッチ素子２２に逆並列接続されている。

図１に示すように、第１入力端子１１から第２入力端子１２に向かって、ハイサイドスイッチ素子２１、ローサイドスイッチ素子２２、及び、後述する逆接防止トランジスタ４１が順次直列接続されている。そして、ハイサイドスイッチ素子２１とローサイドスイッチ素子２２の中点が第３入力端子１３に接続されている。上記したように、誘導性負荷７０は、入力端子１２，１３に接続されている。そのため、誘導性負荷７０は、ハイサイドスイッチ素子２１とローサイドスイッチ素子２２の中点と第２入力端子１２との間に接続されている。

本実施形態に係る負荷駆動部２０は、上記した素子２１〜２４の他に、スイッチ素子２１，２２をＯＮ・ＯＦＦ制御するゲートドライバ２５を有する。図１に示すように、ゲートドライバ２５の制御端子が、スイッチ素子２１，２２それぞれの制御電極（ゲート電極）に接続されている。スイッチ素子２１，２２は、ゲートドライバ２５から出力される制御信号によって、同期整流（デッドタイムを挟むで、交互にＯＮ状態に制御）される。

逆接保護部４０は、外部直流電源６０が入力端子１１，１２に逆接続された際、負荷駆動部２０への通電を抑制するものである。逆接保護部４０は、逆接続時、第２入力端子１２と負荷駆動部２０との電気的接続を遮断する逆接防止トランジスタ４１、及び、逆接続時、逆接防止トランジスタ４１の損傷を抑制する保護トランジスタ４２を有している。本実施形態に係る逆接防止トランジスタ４１、及び、保護トランジスタ４２それぞれは、Ｎチャネル型ＭＯＳＦＥＴである。したがって、トランジスタ４１，４２それぞれは、寄生ダイオードを有するが、図１に示すように、逆接防止トランジスタ４１の寄生ダイオード４３のみを記載し、保護トランジスタ４２の寄生ダイオードの記載は、省略している。ちなみに、保護トランジスタ４２は、逆接防止トランジスタ４１よりも、ＯＮ状態になる閾値電圧が低く設定されている。

逆接保護部４０は、上記したトランジスタ４１，４２の他に、ショットキーバリアダイオード４４と、第１抵抗４５と、第２抵抗４６と、コンデンサ４７と、を有する。上記したように、第１入力端子１１から第２入力端子１２に向かって、ハイサイドスイッチ素子２１、ローサイドスイッチ素子２２、及び、逆接防止トランジスタ４１が順次直列接続され、誘導性負荷７０は、ハイサイドスイッチ素子２１とローサイドスイッチ素子２２の中点と第２入力端子１２との間に接続されている。また、図１に示すように、逆接防止トランジスタ４１における負荷駆動部２０と電気的に接続された端子（ソース端子）が、逆接続されたショットキーバリアダイオード４４と第１抵抗４５を介して、第１入力端子１１に接続されている。そして、逆接防止トランジスタ４１の制御電極（ゲート電極）が、第１抵抗４５を介して、第１入力端子１１に接続されている。これに対して、保護トランジスタ４２は、逆接防止トランジスタ４１のゲート電極とソース端子との間に接続され、そのゲート電極が、並列接続された第２抵抗４６とコンデンサ４７とを介して、第２入力端子１２に接続されている。

この構成により、逆接防止トランジスタ４１のゲート電極には、第１抵抗４５によって電圧降下された第１入力端子１１の電圧が印加され、ゲート電極とソース端子との間には、ショットキーバリアダイオード４４のアノード電極とカソード電極間の電圧が印加される。また、保護トランジスタ４２のゲート電極には、第２抵抗４６とコンデンサ４７とによって電圧降下された第２入力端子１２の電圧が印加される。したがって、図１に示すように、外部直流電源６０が入力端子１１，１２に順接続された場合、逆接防止トランジスタ４１のゲート電極に正の電圧が印加され、保護トランジスタ４２のゲート電極にＧＮＤ電位が印加される。この結果、逆接防止トランジスタ４１はＯＮ状態、保護トランジスタ４２はＯＦＦ状態となる。また、外部直流電源６０が入力端子１１，１２に逆接続された場合、逆接防止トランジスタ４１のゲート電極にＧＮＤ電位が印加され、保護トランジスタ４２のゲート電極に正の電圧が印加される。そのため、逆接防止トランジスタ４１はＯＦＦ状態、保護トランジスタ４２はＯＮ状態となる。

次に、順接続時の半導体装置１００の動作を図４及び図５に基づいて説明する。図５に示すタイミングチャートの横軸は時間、縦軸は、任意単位を示している。そして、図４及び図５に示すＧＨは、ハイサイドスイッチ素子２１のゲート電極に入力される制御信号（電圧）を示し、ＧＬは、ローサイドスイッチ素子２２のゲート電極に入力される制御信号（電圧）を示している。また、ＧＡＴＥは、逆接防止トランジスタ４１のゲート電極の電圧を示し、ＳＯＵＲＣＥは、逆接防止トランジスタ４１のソース端子（負荷駆動部２０側の端子）の電圧を示している。上記した全ての電圧は、図４に示すＧＮＤを基準電位としている。

また、図４及び図５に示すＩＰは、ハイサイドスイッチ素子２１を流れる電流を示し、ＩＮは、ローサイドスイッチ素子２２やローサイド還流素子２４に流れ込む電流を示している。また、ＩＭは、誘導性負荷７０に流れる電流（ＩＰとＩＮが加算された電流）を示し、ＩＩＣは、制御ＩＣから流れ出てくる電流を示している。最後に、ＩＮＭは、逆接防止トランジスタ４１を流れる電流（ＩＩＣからＩＮを減算した電流）を示している。

図４に示すように、外部直流電源６０が入力端子１１，１２に順接続された場合、逆接防止トランジスタ４１はＯＮ状態、保護トランジスタ４２はＯＦＦ状態となる。また、ショットキーバリアダイオード４４に逆電圧が印加されるので、図５に示すように、スイッチ素子２１，２２の挙動に限らず、逆接防止トランジスタ４１のゲート電極の電圧であるＧＡＴＥは一定となり、制御ＩＣから流れ出てくる電流ＩＩＣも一定となる。しかしながら、スイッチ素子２１，２２の挙動によって、ローサイドスイッチ素子２２に流れ込む電流ＩＮは変動するので、逆接防止トランジスタ４１を流れる電流ＩＮＭも、スイッチ素子２１，２２の挙動によって、変動する。

図５に示すように、時間ｔ１から時間ｔ２の間（以下、第１期間と示す）、スイッチ素子２１，２２の制御電極それぞれに、ＧＮＤ電位相当の制御信号（以下、Ｌｏ信号と示す）が入力される。これにより、第１期間において、ハイサイドスイッチ素子２１がＯＮ状態になり、ローサイドスイッチ素子２２がＯＦＦ状態になる。そのため、ハイサイドスイッチ素子２１を流れる電流ＩＰが増大し、誘導性負荷７０を流れる電流ＩＭも増大する。この時点で、ローサイドスイッチ素子２２（ローサイド還流素子２４）に向かう電流ＩＮは変動せず、逆接防止トランジスタ４１を流れる電流ＩＮＭも変動しない。なお、逆接防止トランジスタ４１のソース端子の電圧であるＳＯＵＲＣＥは数十〜数百ｍＶだけグランド電位よりも高くなり、逆接防止トランジスタ４１を流れる電流ＩＮＭは、微量ながら流れる。

時間ｔ２から時間ｔ３の間（以下、第２期間と示す）、ハイサイドスイッチ素子２１の制御電極に外部直流電源電圧相当の信号（以下、Ｈｉ信号と示す），ローサイドスイッチ素子２２の制御電極にＬｏ信号が入力される。これにより、第２期間において、スイッチ素子２１，２２それぞれがＯＦＦ状態になる。そのため、電流ＩＰがゼロになり、電流ＩＭが減少し始める。しかしながら、誘導性負荷７０は、今まで流れていた電流と同一方向の電流を流そうとし、半導体装置１００に回生電流が流れる。そのため、時間ｔ２にて、ＳＯＵＲＣＥの電位が負の値となり、電流ＩＮＭの電流の向きが逆転する。この結果、電流ＩＮＭがローサイド還流素子２４に流れ込み、電流ＩＮは急激に増大する。しかしながら、誘導性負荷７０に蓄えられた電力の逓減にしたがって、ＳＯＵＲＣＥはゆっくりと逓減する。そのため、電流ＩＮＭはゆっくり逓減し、電流ＩＮと電流ＩＭもゆっくりと逓減する。

時間ｔ３から時間ｔ４の間（以下、第３期間と示す）、スイッチ素子２１，２２それぞれにＨｉ信号が入力される。これにより、第３期間において、ハイサイドスイッチ素子２１がＯＦＦ状態になり、ローサイドスイッチ素子２２がＯＮ状態になる。そのため、電流ＩＰはゼロのままであり、電流ＩＮはローサイドスイッチ素子２２に流れ込む。この第３期間においても、誘導性負荷７０は、今まで流れていた電流と同一方向の電流を流そうとし、半導体装置１００に回生電流が流れる。しかしながら、誘導性負荷７０に蓄えられた電力の逓減にしたがって、ＳＯＵＲＣＥはゆっくりと逓減する。そのため、電流ＩＮＭはゆっくり逓減し、電流ＩＮと電流ＩＭもゆっくりと逓減する。

時間ｔ４から時間ｔ５の間（以下、第４期間と示す）、ハイサイドスイッチ素子２１の制御電極にＨｉ信号，ローサイドスイッチ素子２２の制御電極にＬｏ信号が入力される。これにより、第４期間において、スイッチ素子２１，２２それぞれがＯＦＦ状態になる。そのため、電流ＩＰはゼロのままであり、電流ＩＮはローサイド還流素子２４に流れ込む。この第４期間においても、半導体装置１００に回生電流が流れる。しかしながら、誘導性負荷７０に蓄えられた電力の逓減にしたがって、ＳＯＵＲＣＥはゆっくりと逓減する。そのため、電流ＩＮＭはゆっくり逓減し、電流ＩＮと電流ＩＭもゆっくりと逓減する。

次に、保護トランジスタ４２、第２抵抗４６、コンデンサ４７が除かれた半導体装置１００における逆接続時の動作を図６及び図８に基づいて説明する。また、それに続いて、逆接接が解除された際の半導体装置１００の動作を図７及び図８に基づいて説明する。ちなみに、図８に示すＤＲＡＩＮは、逆接防止トランジスタ４１のドレイン端子（第２入力端子１２側の端子）の電圧を示している。

図６に示すように、外部直流電源６０が入力端子１１，１２に逆接続された場合、逆接防止トランジスタ４１はＯＦＦ状態になり、逆接防止トランジスタ４１を流れる電流ＩＤはゼロになる。また、逆接防止トランジスタ４１のドレイン端子は第２入力端子１２に接続されているので、外部直流電源６０の電圧が印加される。そして、逆接防止トランジスタ４１のソース端子は第１入力端子１１に接続されているので、ＧＮＤ電位になる。なお、この逆接時、ゲートドライバ２５は動作せず、スイッチ素子２１，２２それぞれはＯＦＦ状態になっている。

逆接続時、半導体装置１００には、図６に実線矢印で示す電流が流れる。すなわち、誘導性負荷７０とハイサイド還流素子２３とを介して、外部直電流電源６０の正側から負側へと向かう電流が流れる。逆接続が解除されると、誘導性負荷７０に蓄えられた電力のために、誘導性負荷７０は、図７に実線矢印で示す電流を流そうとする。すなわち、誘導性負荷７０は、逆接防止トランジスタ４１とローサイド還流素子２４とを介して、第２入力端子１２から第３入力端子１３へと向かう電流を流そうとする。したがって、図８に示すように、逆接防止トランジスタ４１のドレイン端子に、誘導性負荷７０の特性によって定められる逆起電力が印加される。そして、ソース端子の電圧が急激に下がり、ゲート電極の電圧が変動しないにも関わらず、ＧＡＴＥとＳＯＵＲＣＥ間の電圧ＶＧＳが閾値電圧以上に上昇する。これにより、電流ＩＤが流れ、逆接防止トランジスタ４１が損傷してしまう。

次に、半導体装置１００における逆接続時の動作を図９及び図１１に基づいて説明する。また、それに続いて、逆接接が解除された際の半導体装置１００の動作を図１０及び図１１に基づいて説明し、本実施形態に係る半導体装置１００の作用効果を説明する。

図９に示すように、外部直流電源６０が入力端子１１，１２に逆接続された場合、逆接防止トランジスタ４１はＯＦＦ状態、保護トランジスタ４２はＯＮ状態となり、逆接防止トランジスタ４１を流れる電流ＩＤはゼロになる。

逆接続時、半導体装置１００には、図６と同様にして、図９に実線矢印で示す電流が流れる。この逆接続が解除されると、誘導性負荷７０に蓄えられた電力のために、誘導性負荷７０は、図７に実線矢印で示す電流を流そうとする。しかしながら、上記したように、保護トランジスタ４２はＯＮ状態になっている。そのため、逆接防止トランジスタ４１のゲート電極に低電位が印加され、ＧＡＴＥとＳＯＵＲＣＥ間の電圧ＶＧＳ≒０となる。このため、逆接防止トランジスタ４１に電流は流れず、逆接防止トランジスタ４１に損傷が生じることが抑制される。以上が、本実施形態に係る半導体装置１００が主として奏する作用効果である。

また、本実施形態に係る逆接保護部４０は、保護トランジスタ４２のゲート電極と第２入力端子１２との間に設けられた第２抵抗４６を有する。これによれば、逆接続の解除時に、保護トランジスタ４２のゲート電極に流れる電流によって、保護トランジスタ４２に損傷が生じることが抑制される。

逆接保護部４０は、第２抵抗４６と並列接続されたコンデンサ４７を有する。これによれば、逆接続時、逆接防止トランジスタ４１のゲート電極よりも早く、保護トランジスタ４２のゲート電極に電流が流れようとする。換言すれば、逆接防止トランジスタ４１のゲート電極よりも早く、保護トランジスタ４２のゲート電極の電位が上昇しようとする。そのため、保護トランジスタ４２が、逆接防止トランジスタ４１よりも早くＯＮ状態となり、逆接解除時、逆接防止トランジスタ４１に電流が流れることが抑制される。これにより、第２抵抗にコンデンサが並列接続されていない構成と比べて、逆接防止トランジスタ４１に損傷が生じることが抑制される。

保護トランジスタ４２は、逆接防止トランジスタ４１よりも、ＯＮ状態になる閾値電圧が低くなっている。これによれば、保護トランジスタ４２が、逆接防止トランジスタ４１よりも早くＯＮ状態となり、逆接解除時、逆接防止トランジスタ４１に電流が流れることが抑制される。これにより、保護トランジスタが、逆接防止トランジスタよりも、閾値電圧が高い構成と比べて、逆接防止トランジスタ４１に損傷が生じることが抑制される。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態では、逆接防止トランジスタ４１、及び、保護トランジスタ４２それぞれは、Ｎチャネル型ＭＯＳＦＥＴである例を示した。しかしながら、図１２に示すように、保護トランジスタ４２がＩＧＢＴである構成を採用することもできる。また、図１３に示すように、逆接防止トランジスタ４１がＩＧＢＴである構成を採用することもできる。

本実施形態では、逆接保護部４０が、トランジスタ４１，４２の他に、ショットキーバリアダイオード４４と、第１抵抗４５と、第２抵抗４６と、コンデンサ４７と、を有する例を示した。しかしながら、逆接保護部４０は、ショットキーバリアダイオード４４と、第１抵抗４５と、第２抵抗４６と、コンデンサ４７と、を有していなくとも良い。また、ショットキーバリアダイオード４４に代えて、通常のダイオードを採用することもできる。

１１・・・第１入力端子
１２・・・第２入力端子
２０・・・負荷駆動部
４０・・・逆接保護部
４１・・・逆接防止トランジスタ
４２・・・保護トランジスタ
６０・・・外部直流電源
７０・・・誘導性負荷
１００・・・半導体装置

Claims (5)

1. 外部直流電源（６０）が接続される第１入力端子（１１）及び第２入力端子（１２）と、
   前記第１入力端子が前記第２入力端子よりも高電位となるように、前記外部直流電源が前記第１入力端子及び前記第２入力端子に順接続された際、誘導性負荷（７０）を駆動する負荷駆動部（２０）と、
   前記第１入力端子が前記第２入力端子よりも低電位となるように、前記外部直流電源が前記第１入力端子及び前記第２入力端子に逆接続された際、前記負荷駆動部への通電を抑制する逆接保護部（４０）と、を有する半導体装置であって、
   前記逆接保護部は、逆接続時、前記第２入力端子と前記負荷駆動部との電気的接続を遮断する逆接防止トランジスタ（４１）、及び、逆接続時、前記逆接防止トランジスタの損傷を抑制する保護トランジスタ（４２）を有しており、
   前記第１入力端子から前記第２入力端子に向かって、前記負荷駆動部、及び、前記逆接防止トランジスタが順次直列接続され、
   前記誘導性負荷が、前記負荷駆動部と前記第２入力端子との間に接続され、
   前記逆接防止トランジスタの制御電極が、前記第１入力端子に接続され、
   前記保護トランジスタが、前記逆接防止トランジスタの制御電極と前記負荷駆動部と電気的に接続された端子との間に接続され、
   前記保護トランジスタの制御電極が、前記第２入力端子に接続されており、
   前記逆接防止トランジスタ、及び、前記保護トランジスタそれぞれは、Ｎチャネル型ＭＯＳＦＥＴ若しくはＩＧＢＴであることを特徴とする半導体装置。
2. 前記逆接保護部は、前記保護トランジスタの制御電極と前記第２入力端子との間に設けられた抵抗（４６）を有することを特徴とする請求項１に記載の半導体装置。
3. 前記逆接保護部は、前記抵抗と並列接続されたコンデンサ（４７）を有することを特徴とする請求項２に記載の半導体装置。
4. 前記保護トランジスタは、前記逆接防止トランジスタよりも、ＯＮ状態になる閾値電圧が低いことを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
5. 前記負荷駆動部は、ハイサイドスイッチ素子（２１）とローサイドスイッチ素子（２２）、及び、前記ハイサイドスイッチ素子に並列接続されたハイサイド還流素子（２３）と前記ローサイドスイッチ素子に並列接続されたローサイド還流素子（２４）を有しており、
   前記第１入力端子から前記第２入力端子に向かって、前記ハイサイドスイッチ素子、前記ローサイドスイッチ素子、及び、前記逆接防止トランジスタが順次直列接続され、
   前記誘導性負荷が、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の中点と前記第２入力端子との間に接続されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。

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