KR20030095349A - 반도체집적회로장치 - Google Patents

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KR20030095349A
KR20030095349A KR10-2003-0037075A KR20030037075A KR20030095349A KR 20030095349 A KR20030095349 A KR 20030095349A KR 20030037075 A KR20030037075 A KR 20030037075A KR 20030095349 A KR20030095349 A KR 20030095349A
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사이토우카요코
쿠스노키미츠구
시즈카히로야스
마스다신이치로
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가부시키가이샤 히타치세이사쿠쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

본 발명은 반도체집적회로장치에 관한 것으로서, 클램프회로를 2개를 2단쌓기한 경우의 임피던스를 저감하는 기술을 제공하는 것이다.
각각 원하지 않는 레벨의 전압을 클램프하기 위한 제 1 클램프회로(10)와, 그것에 세로로 쌓여진 제 2 클램프회로(20)를 고전위측 전원(VDD)과 저전위측 전원(VSS)과의 사이에 설치하고, 상기 제 1 클램프회로와 제 2 클램프회로와의 종(縱)쌓기에 위한 중간 노드(100)는 내부회로용 전원(VDDi)에 결합된다. 내부회로에 있어서 원래 설치되고 있는 커패시터가 제 1 클램프회로와 병렬로 배치되므로, 상기 커패시터의 존재에 의해, 임피던스가 저감되고, 칩내를 흐르는 과전류에 의한 전위차가 작아진다. 그것에 의해, 칩내에 흐르는 과전류에 의한 전위차를 작게 하고, 보다 큰 과전류를 허용하는 것으로 정전내압 향상을 도모한다.

Description

반도체집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체집적회로장치, 더욱은 그것에 있어서의 입력단자에 원하지 않는 고전압이 인가된 경우에 그것을 클램프함에 따라 소자의 파괴를 방지하기 위한 기술에 관한 것이다.
반도체집적회로에 있어서 정전내압을 확보하는 것은 중요하다. 반도체집적회로의 정전내압기술로서는 예를 들면, 일본국 특개평11-243639호 공포에 기재되어 있는 것과 같이, 집적에어리어의 유효이용 등을 행할 수 있고 간단한 구성으로 서지전압 등의 급격한 전압변화를 놓아 주기 위한 기술이 알려져 있다. 그것에 의하면, 공급되는 직류전압의 전압변화가 생긴 것에 대응하여 변화하는 변화신호를 생성하고, 외부에의 신호출력을 상보적으로 행하는 스위칭소자대(對)와, 주어지는 입력신호와 상기 신호생성부가 생성한 신호에 기초하여, 상기 전압변화가 소멸되는 것과 같이 상기 스위칭소자대의 스위칭제어를 행하도록 하고 있다.
또, 일본국 특개평10-303314호 공보에는 서지전압이 인가된 경우, 입력회로에의 정전기의 진입을 방지하기 위한 기술이 제시되어 있다. 그것에 의하면, 전원선 및 접지선에 접속되고, 입력단자로부터 신호를 주어지고 상기 신호의 처리를 행하는 입력회로와, 입력단자에 전원전압방향의 제 1 서지전압이 입력되는 데의 제 1의 서지전압에 의한 전하를 전원선에 바이패스하는 전원측 입력보호회로나, 상기 전원선과 상기 접지선과의 사이에 접속되고, 상기 전원측 입력보호회로에 의해 상기 전원선에 바이패스된 제 1의 서지전압에 의한 전하를 상기 접지선에 바이패스하는 전원간보호회로를 설치하는 것으로 입력회로에의 정전기의 진입을 방지하도록 하고 있다.
또한, MOS트랜지스터의 내압을 넘는 높은 레벨의 전원이 공급되는 반도체집적회로에 있어서, 클랜프회로를 2단으로 쌓으는 것으로 대처한 회로기술이 알려져 있다(예를 들면 USP5907464). 그와 같은 회로에 있어서, 클램프회로를 2단쌓기로 하는 것으로 형성된 중간노드에는 중간전위 발생회로에 의해 발생된 중간전위가 공급된다. 중간전위 발생회로는 2개의 p채널형MOS트랜지스터가 직렬로 접속되어 이루어지고, 이 MOS트랜지스터 직렬접속회로에 있어서 전원전압을 분압하는 것으로 얻을 수 있다.
MOS트랜지스터의 내압을 넘는 높은 레벨의 전원이 공급되는 반도체집적회로에 있어서, 클램프회로를 2단으로 쌓고, 2개의 소자(예를 들면 p채널형MOS트랜지스터)의 직렬접속회로에서 중간전위를 생성하고, 그것을 상기 중간노드에 공급하는 기술에서는 고전위측 전원과 저전위측 전원 사이의 임피던스가 1단의 경우의 2배가 된다. 본 발명자의 검토에 의하면, 임피던스가 충분하게 낮아지지 않으면, 클램프회로의 과전류 바이패스기능을 충분하게 발휘할 수 없으므로, 정전내압의 향상이 저해되는 것이 찾아냈다.
본 발명의 목적은 클램프회로를 2단으로 쌓었을 경우에 있어서 원하지 않는 레벨의 전위를 저임피던스로 클램프하기 위한 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
즉, 고전위측 전원의 입력단자와, 저전위측 전원의 입력단자와 상기 고전위측 전원의 전압보다도 낮은 레벨의 내부회로용 전원이 공급됨에 따라 동작가능한 내부회로를 포함하여 반도체집적회로장치가 구성될 때, 각각 원하지 않는 레벨의 전압을 클램프하기 위한 제 1 클램프회로와, 그것에 세로로 쌓여진 제 2 클램프회로를 상기 고전위측 전원과 상기 저전위측 전원과의 사이에 설치하고, 상기 제 1 클램프회로와 상기 제 2 클램프회로와의 세로쌓기에 의한 중간노드는 상기 내부회로용 전원에 결합한다.
내부회로에 있어서는 내부회로용 전원과 저전위측 전원에 결합되므로써, 내부회로용 전원에 포함되는 노이즈를 저감하기 위한 커패시터가 여기저기에 설치되어 있으므로, 그것들의 합성용량은 커지고, 임피던스가 낮게 억제되어 있다.
상기 수단에 따르면, 내부회로의 동작전원으로서 원래 설치되어 있는 전원인 내부회로용 전원을 중간노드에 공급하도록 하고 있으므로, 내부회로에 있어서 원래 설치되어 있는 커패시터가 제 1 클램프회로와 병렬로 배치되고, 그것에 의해 임피던스가 저감되기 때문에, 칩내에 흐르는 과전류에 의한 전위차가 작아진다. 따라서, 보다 큰 과전류를 흐르는 것이 가능해지고, 정전내압의 향상을 도모할 수 있다.
이 때, 상기 내부회로는 상기 내부회로용 전원에 결합된 박막트랜지스터에 의해 형성된 논리회로와, 상기 내부회로용 전원과 상기 저전위측 전원과의 사이에 설치된 노이즈 저감용 커패시터를 포함하여 구성할 수 있다.
또, 상기 고전위측 전원을 강압함에 따라 상기 내부회로용 전원을 생성하는 내부회로용 전원생성회로를 설치할 수 있다.
상기 내부회로용 전원과는 다른 입출력회로용 전원이 공급됨에 따라 신호의 외부출력을 가능하게 하는 출력회로와, 상기 입출력회로용 전원과 상기 저전위측 전원과의 사이에 설치되고, 원하지 않는 레벨의 전압을 클램프하기 위한 제 3 클램프회로를 설치할 수 있다.
입력단자와, 상기 내부회로용 전원이 공급됨에 따라 동작되고, 상기 입력단자를 통해 전달된 신호를 받아들이기 위한 입력회로를 설치하고, 상기 입력회로는입력단자를 통해 받아들인 신호를 받아들이기 위한 입력트랜지스터와, 상기 입출력회로용 전원에의 도통경로를 형성하는 정전파괴방지용 다이오드를 포함하여 구성할 수 있다.
상기 제 1 클램프회로가 저전위측 전원에 결합되고, 상기 제 2 클램프회로가 고전위측 전원에 결합될 때, 상기 제 2 클램프회로는 소정의 시정수의 범위로 참조전압을 형성하는 시정수회로와, 상기 참조전압에 기초하여 상기 고전위측 전원과 상기 내부회로용 전원과의 전위차를 검출가능한 인버터회로와 상기 인버터회로의 출력논리에 기초하여, 상기 고전위측 전원과 상기 내부회로용 전원을 단락가능한 MOS트랜지스터와, 통상동작시에 있어서 상기 MOS트랜지스터 및 상기 인버터회로에 흐르는 관통전류를 저지하기 위한 저항을 포함하여 구성할 수 있다.
또한, 상기 고전위측 전원, 저전위측 전원, 및 내부회로용 전원에 있어서의 배선에는 배선저항의 낮은 재배선층이 포함될 수 있다.
도 1은 본 발명에 관한 반도체집적회로의 일례인 SRAM에 있어서의 주요부의 구성예 회로도이다.
도 2는 도 1에 도시되는 회로의 비교대상으로 되는 회로의 구성예 회로도이다.
도 3은 도 1에 도시되는 회로에 포함되는 커패시터의 단면도이다.
도 4는 도 1에 도시되는 회로의 정전파괴내압평가를 설명하기 위한 회로도이다.
도 5는 도 1에 도시되는 회로의 정전파괴내압평가를 설명하기 위한 회로도이다.
도 6은 도 1에 도시되는 회로의 정전파괴내압평가를 설명하기 위한 회로도이다.
도 7은 도 1에 도시되는 회로의 정전파괴내압평가를 설명하기 위한 회로도이다.
도 8은 상기 SRAM에 있어서의 재배선층에 관한 레이아웃 설명도이다.
도 9는 상기 SRAM에 있어서의 재배선층에 관한 레이아웃 설명도이다.
도 10은 상기 SRAM에 있어서의 재배선층에 관한 레이아웃 설명도이다.
도 11은 상기 SRAM에 있어서의 재배선층에 관한 레이아웃 설명도이다.
도 12는 상기 SRAM에 포함되는 제 2 클램프회로의 레이아웃 설명도이다.
도 13은 상기 SRAM에 포함되는 제 2 클램프회로의 레이아웃 설명도이다.
도 14는 상기 제 1 클램프회로와 상기 제 2 클램프회로와의 배치예 설명도이다.
도 15는 상기 제 1 클램프회로와 상기 제 2 클램프회로와의 배치예 설명도이다.
도 16은 상기 제 2 클램프회로의 다른 구성예 회로도이다.
도 17은 상기 SRAM의 구성예 회로도이다.
도 17에는 본 발명에 관한 반도체집적회로장치의 일례인 SRAM이 도시된다.
도 17에 도시되는 SRAM(102)은 특별히 제한되지 않지만, 반도체칩(120)에 BGA(볼ㆍ그리드ㆍ어레이)기판(121)이 결합되어 이루어진다. 반도체칩(120)은 특별히 제한되지 않지만, 공지의 반도체집적회로 제조기술에 의해, 단결정 실리콘기판 등의 하나의 반도체기판에 형성된다. BGA기판(121)은 부품실장기판 등에의 전기적인 결합을 가능하게 하기 위한 외부단자인 BGA볼(124)을 가진다. 반도체칩(120)과 BGA기판(121)은 범프전극(125)을 통해 전기적으로 결합된다.
도 1에는 상기 SRAM에 있어서의 주요부의 회로구성이 도시된다.
입력단자를 통해 고전위측 전원(VDD), 및 저전위측 전원(VSS)이 주어지도록 되어 있다. 특별히 제한되지 않지만, 고전위측 전원(VDD)은 2.5V가 되고, 저전위측 전원(VSS)은 0V(글랜드GND레벨)가 된다. 내부회로용 전원 생성회로(40)가 설치되고, 이 내부회로용 전원 생성회로(40)는 고전위측 전원(VDD)의 출력전압을 강압하는 것으로 내부회로용 전원(VDDi)을 생성한다. 각각 원하지 않는 레벨의 전압을 클램프하기 위한 제 1 클램프회로(10)와, 그것에 세로로 쌓여진 제 2 클램프회로(20)가, 외부로부터 공급된 고전위측 전원(VDD)과 저전위측 전원(VSS)와의 사이에 설치된다. 이와 같이 2개의 클램프회로(10, 20)가 세로로 쌓여지는 것은 MOS트랜지스터의 미세화에 의해 MOS트랜지스터의 내압을 넘은 고전위측 전원(VDD)이 공급될 경우라도, 하나의 MOS트랜지스터에 인가되는 전압레벨을 내리는 것에 따라, MOS트랜지스터의 사용을 가능하게 하기 때문이다. 그리고, 상기 제 1 클램프회로(10)와 상기 제 2 클램프회로(20)와의 세로 쌓기에 의한 중간 노드(100)는 상기 내부회로용 전원(VDDi)에 결합되어 있다. 또, 신호를 외부로부터 신호를 받아 들이기 위한 입력단자(80)가 설치되고, 이 입력단자(80)를 통해 받아들인 신호는 입력회로(50)에 의해 칩 내부에 받아들이도록 되어 있다. 입력단자(50)는 상기 내부회로용 전원(VDDi)이 공급됨에 따라 동작된다. 또한, 신호를 외부출력하기 위한 출력회로(70)가 설치된다. 이 출력회로(70)는 외부로부터 I/O(입출력)회로용 전원(VDDQ)이 공급됨에 따라 동작된다.
상부내부회로용 전원 생성회로(40)는 특별히 한정되지 않지만, 고전위측 전원(VDD)에 결합된 p채널형MOS트랜지스터(43)와, 기준전압을 발생하기 위한 기준전압 발생회로(41)와 이 기준전압 발생회로(41)로부터 출력된 기준전압에 기초하여 상기 p채널형MOS트랜지스터(43)를 제어함에 따라 내부회로용 전원(VDDi)이 형성된다. 특별히 제한되지 않지만, 이 내부회로용 전원(VDDi)의 전압레벨은 1.2V가 된다.
제 1 클램프회로(10)는 다음과 같이 구성된다.
내부회로용 전원(VDDi)에 결합된 p채널형MOS트랜지스터(11)와, 저전위측 전원(VSS)에 결합된 커패시터(12)가 직렬접속됨에 따라, 그 직렬접속개소에서 참조 전압이 얻을 수 있다. 이 참조전압은 p채널형MOS트랜지스터(11)의 저항성분과 커패시터(12)와의 시정수에 의해 결정되는 시간내에서는 내부회로용 전원(VDDi)의 전원레벨이 원하지 않는 값에 상승됐다고 하더라도, 그것에 상관없이 일정전압이 된다. 내부회로용 전원(VDDi)에 결합된 p채널형MOS트랜지스터(13)와, 저전위측 전원(VSS)에 결합된 n채널형MOS트랜지스터(14)가 직렬접속되어 인버터가 형성된다. 이 MOS트랜지스터(13, 14)의 게이트전극에는 상기 p채널형MOS트랜지스터(11)와 커패시터(12)와의 직렬접속 노드의 참조전압이 공급된다. 그리고 내부회로용 전원(VDDi)과 저전위측 전원(VSS)을 단락가능하게 n채널형MOS트랜지스터(16)가 설치된다. 이 MOS트랜지스터(16)의 게이트전극에는 MOS트랜지스터(13, 14)에 의한 인버터의 출력신호가 전달된다. 상기 MOS트랜지스터(15)의 소스ㆍ드레인간에는 기생다이오드(16)가 존재한다.
이러한 구성에 따르면, 통상동작시는 MOS트랜지스터(11)와 커패시터(12)와의직렬접속 노드의 참조전압이 MOS트랜지스터(13, 14)의 게이트전극에 공급됨에 따라, MOS트랜지스터(13)가 오프상태가 되고, MOS트랜지스터(14)가 온상태가 된다. 이 때, MOS트랜지스터(15)는 오프상태가 된다. 그것에 대해 내부회로용 전원(VDDi)의 전압레벨이 순간적으로 원하지 않는 레벨에 상승된 경우에는 p채널형MOS트랜지스터(13)가 온 되어, n채널형MOS트랜지스터(14)가 오프 된다. 이것에 의해, n채널형MOS트랜지스터(15)가 도통되고, 그것에 의해 상기 내부회로용 전원(VDDi)의 원하지 않는 레벨의 전압이 클램프된다. 또, 기생다이오드(16)가 존재함으로, 저전위측 전원(VSS)의 전원이 원하지 않는 레벨의 상승한 경우에는 상기 기생다이오드(16)를 통해 내부회로용 전원(VDDi)에 전류가 흐르는 것에 따라 전압클램프가 행해진다.
제 2 클램프회로(20)는 다음과 같이 구성된다.
고전위측 전원(VDD)에 결합된 p채널형MOS트랜지스터(21)와, 내부회로용 전원(VDDi)에 결합된 커패시터(22)가 직렬접속됨에 따라, 그 직렬접속개소로부터 참조전압을 얻을 수 있다. 이 참조전압은 p채널형MOS트랜지스터(21)의 저항성분과 커패시터(22)와의 시정수에 의해 결정되는 시간내에서는 고전위측 전원(VDD)의 전압레벨이 원하지 않는 값에 상승되었다고 하더라도, 그것에 상관없이 일정전압이 된다. 고전위측 전원(VDD)에 결합된 p채널형MOS트랜지스터(23)와, 내부회로용 전원(VDDi)에 결합된 n채널형MOS트랜지스터(24)가 직렬접속되어 인버터가 형성된다. 이 MOS트랜지스터(23, 24)의 게이트전극에는 상기 p채널형MOS트랜지스터(21)와 커패시터(22)와의 직렬접속 노드의 참조전압이 공급된다. 그리고, 고전위측 전원(VDD)과 내부회로용 전원(VDDi)을 단락가능하게 n채널형MOS트랜지스터(25)가설치된다. 이 MOS트랜지스터(25)의 게이트전극에는 MOS트랜지스터(23, 24)에 의한 인버터의 출력신호가 전달된다. 상기 MOS트랜지스터(25)의 소스ㆍ드레인간에는 기생다이오드(26)가 존재한다.
제 3 클램프회로(30)는 다음과 같이 구성된다.
I/O회로용 전원(VDDQ)에 결합된 p채널형MOS트랜지스터(31)와, 저전위측 전원(VSS)에 결합된 커패시터(32)가 직렬접속됨에 따라, 그 직렬접속개소로부터 참조전압을 얻을 수 있다. 이 참조전압은 p채널형MOS트랜지스터(31)의 저항성분과 커패시터(32)와의 시정수에 의해 결정되는 시간내에서는 I/O회로용 전원(VDDQ)의 전압레벨이 원하지 않는 값에 상승되었다고 하더라도, 그것에 상관없이 일정전압이 된다. I/O회로용 전원(VDDQ)에 결합된 p채널형MOS트랜지스터(33)와, 저전위측 전원(VSS)에 결합된 n채널형MOS트랜지스터(34)가 직렬접속되어 인버터가 형성된다. 이 MOS트랜지스터(33, 34)의 게이트전극에는 상기 p채널형MOS트랜지스터(31)와 커패시터(32)와의 직렬접속 노드의 참조전압이 공급된다. 그리고, I/O회로용 전원(VDDQ)과 저전위측 전원(VSS)을 단락가능하게 n채널형MOS트랜지스터(35)가 설치된다. 이 MOS트랜지스터(35)의 게이트전극에는 MOS트랜지스터(33, 34)에 의한 인버터의 출력신호가 전달된다. 상기 MOS트랜지스터(35)의 소스ㆍ드레인간에는 기생다이오드(36)가 존재한다.
이러한 구성에 있어서의 클램프동작은 상기 제 1 클램프회로(10)나 상기 제 2 클램프회로(20)와 동일하기 때문에, 여기서는 그 상세한 설명을 생략한다.
상기 내부회로(60)는 특별히 제한되지 않지만, 이 SRAM에 있어서의 주요한내부논리를 포함한다. 예를 들면, 도시되지 않는 메모리셀 어레이나, 그 주변회로 등은 이 내부회로(60)에 포함된다. 도 1에 있어서는 내부회로(60)의 일례로서, 2입력 앤드 게이트나, 그것의 후단에 배치된 MOS트랜지스터(62, 63)가 대표적으로 도시된다. 이와 같은 내부회로(60)를 구성하는 MOS트랜지스터는 미세화에 의해 내압이 저하되어 있기 때문에, 고전위측 전원(VDD)을 강압하여 얻어진 내부회로용 전원(VDDi)이 공급된다. 내부회로의 출력신호 예를 들면, 메모리 어레이로부터의 독출데이터 등은 출력회로(70)를 통해 외부출력가능하게 된다. 또, 내부회로(60)에는 내부회로용 전원(VDDi)과 저전위측 전원(VSS)에 결합됨에 따라, 내부회로용 전원(VDDi)에 포함되는 노이즈를 저감하기 위한 커패시터(64)가 여기저기 설치된다. 그렇게 커패시터(64)가 여기저기 설치됨에 따라, 그것들의 합성용량은 커지고, 임피던스가 낮게 억제되어 있다.
입력회로(50)는 특별히 제한되지 않지만, n채널형MOS트랜지스터(53, 55), 및 p채널형MOS트랜지스터(54)를 포함한다. 내부회로용 전원(VDDi)에 결합된 p채널형MOS트랜지스터(54)와, 저전위측 전원(VSS)에 결합된 n채널형MOS트랜지스터(55)와 직렬접속되는 것으로, 입력신호를 받아들이기 위한 인버터가 형성된다. 이 MOS트랜지스터(54, 55)와, 신호입력이 위한 입력단자(80)와의 사이에는 n채널형MOS트랜지스터(53)가 개재된다. 이 MOS트랜지스터(53)의 게이트전극은 전극은 내부회로용 전원(VDDi)에 결합된다. 또, 이 입력회로(50)를 구성하는 MOS트랜지스터의 정전파괴를 방지하기 위한 다이오드(51, 52)가 설치되어 있다. 다이오드(51)는 입력단자(80)에서 MOS트랜지스터(53)에 이르는 신호입력경로와 저전위측 전원(VSS)와의 사이에 설치되고, 다이오드(52)는 I/O회로용 전원(VDDQ)과 상기 신호입력회로와의 사이에 설치된다.
출력회로(70)는 특별히 제한되지 않지만, 출력단자(90)를 통해 신호를 외부출력하기 위한 MOS트랜지스터(71 ~ 74)와, 이 입력회로의 소자를 정전파괴에서 방지하기 위한 다이오드(75, 76)를 포함된다. 상기 MOS트랜지스터(71 ~ 74) 등, 이 출력회로(70)를 구성하는 MOS트랜지스터는 I/O회로용 전원(VDDQ)이 공급됨에 따라 동작된다.
상기 각 회로에 있어서 사용되는 커패시터(12, 22, 32, 64) 등은 특별히 제한되지 않지만, 도 3에 도시하도록 게이트산화막을 이용한 MOS용량에 의해 형성할 수 있다. 즉, 소스전극 또는 드레인전극에 해당하는 반도체영역(P+, N+)이 저전위측 전원(VSS)(또는 내부회로용 전원(VDDi))에 공통접속되므로써, 게이트전극(FG)와의 사이에 형성되는 MOS용량이 이용된다.
반도체집적회로장치의 정전파괴 내압평가방법으로서, HBM(Human Body Mod디), MM(Machine Model)방식, 및 CDM(Charge Device Model)방식이 알려져 있다. HBM방식은 인간에 쌓였던 정전기가 반도체집적회로장치에 방출될 경우의 파형을 시뮬레이션한 것이다. MM방식은 기계에 쌓였던 정전기가 반도체집적회로장치에 방출될 경우의 파형을 시뮬레이션한 것이다. CDM방식은 반도체집적회로장치의 패키지에 쌓였던 정전기가 방출되는 상태를 시뮬레이션한 것이다. 어떤 방식에 있어서도 클램프회로를 통해 저저항의 전류패스가 형성되어 있으면, MOS트랜지스터에 원하지않는 레벨의 전압이 인가되지 않으므로, 당해 MOS트랜지스터는 파괴되지 않고 해결된다. 이하, HBM과 CDM방식을 예로, 클램프회로의 작용에 대해 도 4 내지 도 7을 참조하면서 설명한다. 또한, 설명의 사정상, 고전위측 전원(VDD)의 배선에 존재하는 배선저항은 rd로 도시되고, 저전위측 전원(VSS)의 배선에 존재하는 배선저항은 rs로 도시되고, I/O회로용 전원(VDDQ)의 배선에 존재하는 배선저항은 rq로 도시된다.
도 4에는 HBM방식에 있어서 입력단자(80)에 정극측의 전하가 공급될 경우가 도시된다.
스위치(402)가 파선으로 도시되는 상태로 직류전원(예를 들면 150V)의 정극측이 커패시터(403)에 결합되는 것으로, 이 커패시터(403)의 충전이 행해진다. 다음으로, 스위치(402)가 실선으로 도시되도록 전환되는 것으로 커패시터(403)의 축적전하(정극측)가 입력단자(80)에 공급됨에 따라 정전파괴내압평가가 행해진다. 이 평가에는 VSS기준, VDD기준, VDDQ기준의 3가지가 있다.
VSS기준의 경우, 저전위측 전원(VSS)의 입력단자만 그랜드 레벨로 되고, 그 상태로 커패시터(403)의 축적전하(정극측)가 입력단자(80)에 공급된다. 이 경우, 다른 입력단자는 개방상태가 된다. 이 VSS기준의 경우에는 입력단자(80), 다이오드(52), I/O회로용 전원(VDDQ)의 배선, 원하지 않는 전압인가에 의해 도통된 n채널형MOS트랜지스터(35)를 통해 저전위측 전원(VSS)에 이르는 전류패스에 전류가 흐르는 것으로, 입력회로(50)를 형성하는 MOS트랜지스터(53, 54, 55)의 전극에 원하지 않는 레벨의 전압이 인가되는 것이 회피된다.
VDD기준의 경우, 고전위측 전원(VDD)의 입력단자만 그랜드 레벨로 되고, 그 상태로 커패시터(403)의 축적전하(정극측)가 입력단자(80)에 공급된다. 이 때, 다른 입력단자는 개방상태가 된다. 이 VDD기준의 경우에는 입력단자(80), 다이오드(52), I/O회로용 전원(VDDQ)의 배선, 원하지 않는 전압인가에 의해 도통된 n채널형MOS트랜지스터(35), 저전위측 전원(VSS)의 배선, 다이오드(16, 26)를 통해 고전위측 전원(VDD)에 이르는 전류패스에 전류가 흐르는 것으로, 입력회로(50)를 형성하는 MOS트랜지스터(53, 54, 55)의 전극에 원하지 않는 레벨의 전압이 인가되는 것이 회피된다.
VDDQ기준의 경우, I/O회로용 전원(VDDQ)의 입력단자만 그랜드 레벨로 되고, 그 상태로 커패시터(403)의 축적전하(정극측)이 입력단자(80)에 공급된다. 이 때, 다른 입력단자는 개방산태가 된다. 이 VDDQ기준의 경우에는 입력단자(80), 다이오드(52)를 통해 I/O회로용 전원(VDDQ)에 이르는 전류패스에 전류가 흐르는 것으로, 입력회로(50)를 형성하는 MOS트랜지스터(53, 54, 55)의 전극에 원하지 않는 레벨의 전압이 인가되는 것이 회피된다.
도 5에는 HBM방식에 있어서 입력단자(80)에 부극측의 전하가 공급될 경우가 도시된다.
스위치(502)가 파선으로 도시되는 상태로 직류전원(예를 들면 150V)의 부극측이 커패시터(403)에 결합되는 것으로, 이 커패시터(403)의 충전이 행해진다. 다음으로, 스위치(502)가 실선으로 도시되도록 전환되는 것으로 커패시터(403)의 축적전하(부극측)가 입력단자(80)에 공급됨에 따라 전전파괴 내압평가가 행해진다.이 평가에는 VSS기준, VDD기준, VDDQ기준의 3가지가 있다.
VSS기준의 경우, 저전위측 전원(VSS)의 입력단자만 그랜드 레벨로 되고, 그 상태로 커패시터(403)의 축적전하(부극측)가 입력단자(80)에 공급된다. 이 경우, 다른 입력단자는 개방상태가 된다. 이 VSS기준의 경우에는 이 저전위측 전원(VSS)의 입력단자, 배선에서 다이오드(51)를 통해 입력단자(80)에 이르는 전류패스에 전류가 흐르는 것으로, 입력회로(50)를 형성하는 MOS트랜지스터(53, 54, 55)의 전극에 원하지 않는 레벨의 전압이 인가되는 것이 회피된다.
VDD기준의 경우, 고전위측 전원(VDD)의 입력단자만 그랜드 레벨로 되고, 그 상태로 커패시터(403)의 축적전하(부극측)가 입력단자(80)에 공급된다. 이 때, 다른 입력단자는 개방상태가 된다. 이 VDD기준의 경우에는 이 고전위측 전원(VDD)의 입력단자, 배선에서, 원하지 않는 전압인가에 의해 도통된 n채널형MOS트랜지스터(25, 15), 저전위측 전원(VSS)의 배선, 다이오드(51)를 통해 입력단자(80)에 이르는 전류패스에 전류가 흐르는 것으로, 입력회로(50)를 형성하는 MOS트랜지스터(53, 54, 55)의 전극에 원하지 않는 레벨의 전압이 인가되는 것이 회피된다.
VDDQ기준의 경우, I/O회로용 전원(VDDQ)의 입력단자만 그랜드 레벨로 되고, 그 상태로 커패시터(403)의 축적전하(부극측)이 입력단자(80)에 공급된다. 이 때, 다른 입력단자는 개방산태가 된다. 이 VDDQ기준의 경우에는 이 I/O회로용 전원(VDDQ)의 입력단자, 배선에서, 원하지 않는 전압인가에 의해 도통된 n채널형MOS트랜지스터(35), 저전위측 전원(VSS)의 배선, 다이오드(51)를 통해 입력단자(80)에 이르는 전류패스에 전류가 흐르는 것으로, 입력회로(50)를 형성하는 MOS트랜지스터(53, 54, 55)의 전극에 원하지 않는 레벨의 전압이 인가되는 것이 회피된다.
또한, 도 4 및 도 5에 있어서, 커패시터(403)에서 SRAM내에 전하이동할 때, 각 배선저항(rs, rd, rq나, 각 클램프회로(10, 20, 30)내의 MOS트랜지스터(15, 25, 35)의 온 저항에 의해 전압이 발생하지만, 이 전압의 레벨이 MOS트랜지스터의 내압을 넘지 않도록 소자의 정수설정이 행해진다.
도 6에는 CDM방식에 있어서, 입력단자(80)를 통해 대전된 부전위가 방출될 경우가 도시된다.
고전위측 전원(VDD)의 입력단자, 저전위측 전원(VSS)의 입력단자, I/O회로용 전원(VDDQ)의 입력단자, 및 신호의 입력단자(80)를 포함하는 모든 단자에 각각 스위치(601, 604, 602, 603)를 통해, 직류전원(예를 들면 2000V)(605, 608, 606, 607)의 부극측이 공급됨에 따라 SRAM에 전하가 집적된 후에, 스위치(601, 604, 602)는 오프 되고, 스위치(603)의 전환에 의해 입력단자(80)가 그랜드GND(저전위측 전원VSS레벨)에 단락된다. 이 때, 입력단자(80)에서 다이오드(52), 원하지 않는 전압인가에 의해 도통된 n채널형MOS트랜지스터(35), 저전위측 전원(VSS)의 배선을 통해 입력회로(50)에 이르는 전류패스에 전류가 흐르고, 또, 입력단자(80)에서 다이오드(52), 원하지 않는 전압인가에 의해 도통된 n채널형MOS트랜지스터(35), 다이오드(16), 내부회로용 전원(VDDi)의 배선을 통해 입력회로(50)에 이르는 전류패스가 흐르는 것에 의해, 입력회로(50)를 형성하는 MOS트랜지스터(53, 54, 55)의 전극에원하지 않는 레벨의 전압이 인가되는 것이 회피된다.
도 7에는 CDM방식에 있어서, 입력단자(80)를 통해 대전된 정전위가 방출될 경우가 도시된다.
고전압측 전원(VDD)의 입력단자, 저전위측 전원(VSS)의 입력단자, I/O회로용 전원(VDDQ)의 입력단자, 및 신호의 입력단자(80)를 포함하는 모든 단자에, 각각 스위치(701, 704, 702, 703)를 통해, 전류전원(예를 들면200V)(705, 708, 706, 707)의 정극측이 공급됨에 따라 SRAM에 전하가 축적된 후에, 스위치(701,704, 702)는 오프 되고, 스위치(703)의 전환에 의해 입력단자(80)가 그랜드GND(저전위측 전원(VSS)레벨)에 단락된다. 이 때, 입력회로(50)에서 저전위측 전원(VSS)의 배선, 다이오드(51), 및 입력단자(80)를 통해 그랜드(GND)에 이르는 전류패스에 전류가 흐르고, 또, 입력회로(50)에서 내부회로용 전원(VDDi)의 배선, 원하지 않는 전압인가에 의해 도통된 n채널형MOS트랜지스터(15), 저전위측 전원(VSS)의 배선, 다이오드(51), 및 입력단자(80)를 통해 그랜드(GND)에 이르는 전류패스에 전류가 흐르고, 입력회로(50)를 형성하는 MOS트랜지스터(53, 54, 55)의 전극에 원하지 않는 레벨의 전압이 인가되는 것이 회피된다.
또한, 도 6 및 도 7에 있어서, 입력회로(50)의 입력저항(rg)과, 배선저항(rq, rs, ri)과의 사이에는 rq < rg, 및 rq + rs + ri < rg의 관계가 성립하는 것으로 한다.
여기서, 도 1에 도시되는 회로의 비교대상으로 되는 회로에 대해서 도 2를 참조하면서 설명한다.
MOS트랜지스터의 내압을 넘는 높은 레벨의 전원이 공급되는 반도체집적회로에 있어서, 클램프회로(10, 20)를 2단으로 쌓인 경우에 있어서, 클램프회로를 2단으로 쌓으는 것으로 형성된 중간 노드(100)에 p채널형MOS트랜지스터(401, 402)가 직렬접속되어 이루어지는 중간전위 생성회로(404)가 설치된다. 이러한 구성에 있어서, 상기 중간전위를 생성하기 위해 2개의 p채널형MOS트랜지스터(401, 402)의 직렬접속회로를 설치하는 것은 상기 중간전위를 생성하기 위한 만의 전용의 MOS트랜지스터가 필요하게 되고, 또, 상기 중간전위를 생성할 때, 2개의 p채널형MOS트랜지스터(401, 402)에는 중간전위 생성을 위해 소정의 전류를 흘리지 않으면 안되고, 그 만큼, 반도체집적회로의 소비전류가 증가해버린다.
이것에 대해, 도 1에 도시되는 구성에서는 내부회로(60)의 동작전원으로서 원래 설치되어 있는 전원인 내부회로용 전원(VDDi)를 중간 노드(100)에 공급하도록 하고 있으므로, 상기 중간전위를 생성하기 위해 2개의 p채널형MOS트랜지스터(401, 402)의 직렬접속회로를 새롭게 설치할 필요가 없다. 이 때문에, 2개의 p채널형MOS트랜지스터(401, 402)의 직렬접속회로에 쓸데없는 전류를 흘리지 않아도 해결된다.
다음으로, 상기 SRAM의 칩 레이아웃에 대하여 설명한다.
도 8에는 상기 SRAM(102)에 있어서의 재배선층과 그것에 접속되는 범프전극 및 패드의 레이아웃이 도시된다.
도 8에 있어서, 범프(Bump)전극은 동그라미로 도시되고, 작은 사각형은 금속배선층에 의해 형성된 패드를 도시하고 있다. 범프전극, 패드, 및 재배선층은 그것에 관한 전압이나 신호의 차이를 구별하기 위해, 격자나 해칭, 칠하기 등이 행해지고 있다.
저전위측 전원(VSS), 고전위측 전원(VDD), I/O회로용 전원(VDDQ), 내부회로용 전원(VDDi)의 각 배선이 형성되고, 그들은 대응하는 범프전극에 결합된다. 저전위측 전원(VSS), 고전위측 전원(VDD), I/O회로용 전원(VDDQ)는 대응하는 범프전극을 통해 외부로부터 받아들이고, 대응하는 배선을 통해 각부에 전달된다. 재배선층(266)은 특별히 제한되지 않지만, 구리(Cu)와 니켈(Ni)로부터 형성되고, 저저항이다. 그러한 재배선층(266)을 사용하여 저전위측 전원(VSS), 고전위측 전원(VDD), I/O회로용 전원(VDDQ), 내부회로용 전원(VDDi)의 전달을 행함으로써, 배선저항에 의한 전압강하를 작게 억제할 수 있으므로, 양호한 전원공급이 가능하게 된다. 또, 중앙부를 피하여 배치된 메모리 매트는 스태틱형의 복수의 메모리셀이 매트릭스형상으로 배열되어 이루어진다.
도 9에는 입력회로(50)나, 내부회로 전원생성회로(VDDi발생회로)(40), 클램프회로(10, 20, 30)의 배치가 도시된다. 또한, 도 9에서는 입력회로(50)나, 내부회로 전원생성회로(VDDi발생회로)(40), 클램프회로(10, 20, 30) 등의 배치개소를 보기 쉽게 하기 위해, 재배선층(266)에 있어서의 배선이나 범프전극을 생략하고 있다. 도 9에 도시되는 것과 같이, 배선저항의 영향을 기능한 한 적게 하기 위해, 입력회로(50)나, 내부회로 전원생성회로(VDDi발생회로)(40), 클램프회로(10, 20, 30)를 복수개소에 분산배치하도록 하고 있다.
도 10에는 제 1 클램프회로(10)의 레이아웃예가 도시된다.
p채널형MOS트랜지스터(13) 및 n채널형MOS트랜지스터(14)는 인버터를 형성하기 위한 MOS트랜지스터이고, 각각 동수의 MOS트랜지스터가 병렬접속되어 있다. n채널형MOS트랜지스터(15)는 클램프용의 MOS트랜지스터이고, 많는 전류를 안정되어 흘릴 수 있도록 다수의 MOS트랜지스터가 병렬접속되어 있다. 커패시터(12)는 MOS트랜지스터의 산화막을 이용한 것이고, 다수의 MOS트랜지스터가 병렬접속되어 PWELL의 기생저항을 작게 하고 있다. 내부회로용 전원(VDDi), 저전위측 전원(VSS)에는 배선제 2층이 이용된다. MOS트랜지스터(13, 14)와 MOS트랜지스터(15)와의 결합이나, 커패시터(12)와 MOS트랜지스터(11, 13, 14)와의 결합에는 배선제 1 층, 배선제 2 층이 이용된다. 또, 도 11에 도시되는 것과 같이, 배선제 3 층을 이용하여 저전위측 전원(VSS)과, 내부회로용 전원(VDDi)의 배선이 행해진다.
도 12에는 제 2 클램프회로(20)의 레이아웃예가 도시된다.
제 2 클램프회로(20)의 레이아웃은 기본적에는 제 1 클램프회로(20)의 레이아웃과 동일하다. 즉, p채널형MOS트랜지스터(23) 및 n채널형MOS트랜지스터(24)는 인버터를 형성하기 위한 MOS트랜지스터이고, 각각 동수의 MOS트랜지스터가 병렬접속되어 있다. n채널형MOS트랜지스터(25)는 클램프용의 MOS트랜지스터이고, 많은 전류를 안정되어 흘릴 수 있도록 다수의 MOS트랜지스터가 병렬접속되어 있다. 커패시터(22)는 MOS트랜지스터의 산화막을 이용한 것이고, 다수의 MOS트랜지스터가 병렬접속되어 PWELL의 기생저항을 작게 하고 있다. 내부회로용 전원(VDDi), 고전위측 전원(VDD)에는 배선제 2 층이 이용된다. MOS트랜지스터(23, 24)와 MOS트랜지스터(25)와의 결합이나, 커패시터(22)와 MOS트랜지스터(21, 23, 24)와의 결합에는 배선제 1 층, 배선제 2 층이 이용된다. 또, 도 13에 도시되는 것과 같이,배선제 3 층을 이용하여 고전위측 전원(VDD)과, 내부회로용 전원(VDDi)의 배선이 행해진다.
도 10, 도 11에 도시되는 제 1 클램프회로(10)나, 도 12, 도 13에 도시되는 제 2 클램프회로(20)와는 반도체칩에 있어서, 도 14에 도시되는 것과 같이 가로로 늘어놓아 배치해도 좋고, 도 15에 도시되는 것과 같이, 그들을 세로로 늘어놓아 배치하도록 해도 좋다.
또, 본 예에서는 외부로부터 받아들인 어드레스신호까지 재배선층(266)을 통해 전달하도록 하고 있다. 예를 들면 대표적으로 도시되는 어드레스신호 또는 컨트롤신호 입력용의 범프전극(이중 동그라미로 도시된다)에 재배선층(266)에 의한 어드레스신호배선이 결합되고, 이 어드레스신호배선을 통해 대응하는 배드까지 어드레스신호의 전달이 행해진다. 그리고, 이 패드에서 반도체칩(120)에 있어서의 금속배선층을 통해 어드레스 레지스터 및 프레 디코더에 전달된다. 재배선층(266)은 저저항이기 때문에, 그러한 재배선층(266)을 사용하여 어드레스신호의 전달을 행하도록 하면, 어드레스신호의 지연량이 적으므로, 어드레스신호 전달시간의 단축화를 도모할 수 있다.
또, 본 예에서는 어드레스신호 배선에 노이즈가 혼입하거나, 또, 인접하는 어드레스배선으로부터의 크로스 토크를 피하기 위한, 어드레스신호배선을 저전위측 전원(VSS)의 배선에 의해 씰드하도록 하고 있다. 예를 들면 어드레스신호배선을 끼우도록 저전위측 전원(VSS)의 배선이 병설되고, 그것에 의해 어드레스신호배선은 그것에 인접하는 저전위측 전원(VSS)의 배선에 의해 씰드되어 있다.
상기의 예에 의하면, 이하의 작용효과를 얻을 수 있다.
(1) MOS트랜지스터의 내압을 넘는 높은 레벨의 전원이 공급되는 SRAM에 있어서, 클램프회로(10, 20)를 2단으로 쌓는 것으로, 고전위측 전원(VDD), 저전위측 전원(VSS)의 클램프가 가능하게 되므로, 클램프회로 전용용의 고내압의 MOS트랜지스터를 만들 필요가 없다.
(2) 도 2에 되시되는 것과 같이, MOS트랜지스터의 내압을 넘는 높은 레벨의 전원이 공급되는 반도체집적회로에 있어서, 클램프회로(10, 20)를 2단으로 쌓은 경우에 있어서, 클램프회로를 2단으로 쌓는 것으로 형성된 중간 노드(100)에 p채널형MOS트랜지스터(401, 402)가 직렬접속되어 이루어지는 중간전위 생성회로(404)가 설치되는 경우에는 상기 중간전위만을 생성하기 위한 전용의 MOS트랜지스터가 필요하게 되고, 또, 상기 중간전위의 생성에 관해, 2개의 p채널형MOS트랜지스터(401, 402)에는 중간전위 생성을 위한 소정의 전류를 흘려야만 하고, 그 만큼, 반도체집적회로의 소비전류가 증가해버리는 것에 대해, 도 1에 도시되는 구성에서는 내부회로(60)의 동작전원으로서 원래 설치되어 있는 전원인 내부회로용 전원(VDDi)을 중간 노드(100)에 공급하도록 하고 있으므로, 상기 중간전위를 생성하기 위해 2개의 p채널형MOS트랜지스터(401, 402)의 직렬접속회로를 새롭게 설치할 필요가 없다. 이 때문에, 2개의 p채널형MOS트랜지스터(401, 402)의 직렬접속회로에 쓸데없는 전류를 흘리지 않아도 해결된다.
(3) 내부회로(60)에는 내부회로용 전원(VDDi)과 저전위측 전원(VSS)에 결합됨에 따라, 내부회로용 전원(VDDi)에 포함되는 노이즈를 저감하기 위한커패시터(64)가 여기저기 설치된다. 그와 같이 커패시터(64)가 여기저기 설치됨에 따라, 그들의 합성용량은 커지고, 임피던스가 낮게 억제되어 있다. 내부회로용 전원(VDDi)을 중간 노드(100)에 공급하는 구성은 중간 노드(100)와 저전위측 전위(VSS)와의 사이에, 상기 내부회로(60)에 있어서의 커패시터(64)가 접속되기 때문에, 중간 노드(100)와 저전위측 전원(VSS)과의 사이의 임피던스를 낮게 억제할 수 있다. 그와 같이 임피던스가 작게 됨에 따라 칩내에 흐르는 과전류에 의한 전위차가 작아진다. 따라서 보다 큰 과전류를 흘리는 것이 가능하게 되고, 보다 큰 정전내압을 만족할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위로 각가지 변경가능하다는 것은 말할 것도 없다.
예를 들면, 외부로부터 공급되는 고전위측 전원(VDD)의 전압레벨이 낮게 된 것에 의해, 내부회로용 전원(VDDi)의 전압레벨이 고전위측 전원(VDD)의 전압레벨이 반 이상이 되는 것이 있다. 예를 들면, 도 16에 있어서, 내부회로용 전원(VDDi)의 전압레벨이 1.2V의 경우는 고전위측 전원(VDD)이 1.5V에 저하된 경우가 생각된다. 이 경우, 고전위측 전원(VDD)와 내부회로용 전원(VDDi)과의 차이(153)는 0.3V라고 낮기 때문에, 통상동작에 있어서, 제 2 클램프회로(2)에 있어서의 p채널형MOS트랜지스터(13)나, n채널형MOS트랜지스터(25)를 충분히 오프 할 수 없다. 이 때문에, 당해 MOS트랜지스터에 관통전류가 흘려버린다.
이와 같이, 고전위측 전원(VDD)와 내부회로용 전원(VDDi)과의 차이(153)가너무 낮은 경우에는 p채널형MOS트랜지스터(11)에 대해 고저항(151)을 병렬접속함으로써, p채널형MOS트랜지스터(13)의 게이트전압을 당해 MOS트랜지스터(13)를 오프 하는데 충분한 하이레벨로 한다. 또, n채널형MOS트랜지스터(14)에 대해 고저항(152)을 병렬접속함으로, n채널형MOS트랜지스터(25)의 게이트전압을 당해 MOS트랜지스터를 오프 하는데 충분한 로우레벨로 한다. 이것에 의해, p채널형MOS트랜지스터(13)나, n채널형MOS트랜지스터(25)에 관통전류가 흐르는 것을 회피할 수 있다.
또, 상기의 예에서는 입력회로(50)에 있어서의 정전파괴 방지용 다이오드(52)를 I/O회로용 전원(VDDQ)에 결합했지만, 입력단자에 결합된 각종 입력회로의 구성에 따라서는, 정전파괴 방지용 다이오드를 고전위측 전원(VDD)에 결합하도록 해도 좋다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 SRAM에 적용한 경우에 대해 설명했지만, 본 발명은 그것에 한정되는 것이 아니고, 각종 반도체집적회로장치에 넓게 적용할 수 있다.
본 발명은 적어도 고전위측 전원의 전압보다도 낮은 레벨의 내부회로용 전원이 공급됨에 따라 동작가능한 내부회로를 포함하는 것을 조건으로 적용할 수 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 하기와 같다.
즉, 내부회로의 동작전원으로서 원래 설치되어 있는 전원인 내부회로용 전원을 중간 노드에 공급하도록 하고 있기 때문에, 내부회로에 있어서 원래 설치되어 있는 커패시터가 제 1 클램프회로와 병렬로 배치되기 때문에, 원하지 않는 레벨의 전위를 저임피던스로 클램프하는 것이 가능하다. 이와 같이 임피던스를 낮게 억제함으로, 칩내를 흐르는 과전류에 의한 전위차가 작아진다. 따라서 보다 큰 과전류를 흘리는 것이 가능하게 되고, 보다 큰 정전내압을 만족할 수 있다.

Claims (11)

  1. 고전위측 전원을 받는 제 1 입력단자와,
    저전위측 전원을 받는 제 2 입력단자와,
    상기 고전위측 전원의 전압보다도 낮은 레벨의 내부회로용 전원을 받는 제 1 단자를 갖고, 상기 내부회로용 전원을 받고 동작가능한 내부회로와,
    각각 원하지 않는 레벨의 전압을 클램프하기 위한 제 1 클램프회로와, 제 2 클램프회로를 포함하고,
    상기 제 1 및 제 2 클램프회로는 상기 제 1 입력단자와 상기 제 2 입력단자와의 사이에 직렬형태로 접속되고, 상기 제 1 클램프회로와 상기 제 2 클램프회로와의 중간 노드는 상기 제 1 단자에 접속되는 것을 특징으로 하는 반도체집적회로장치.
  2. 청구항 1에 있어서,
    상기 내부회로는 상기 내부회로용 전원에 결합된 박막트랜지스터에 의해 형성된 논리회로와, 상기 내부회로용 전원과 상기 저전위측 전원과의 사이에 설치된 노이즈 저감용 커패시터를 포함하는 것을 특징으로 하는 반도체집적회로장치.
  3. 청구항 1에 있어서,
    상기 고전위측 전원을 강압함으로써 상기 내부회로용 전원을 생성하는 내부회로용 전원생성회로를 포함하는 것을 특징으로 하는 반도체집적회로장치.
  4. 청구항 1에 있어서,
    상기 내부회로용 전원과는 다른 입출력회로용 전원이 공급됨에 따라 신호의 외부출력을 가능하게 하는 출력회로와,
    상기 입출력회로용 전원과 상기 저전위측 전원과의 사이에 설치되고, 원하지 않는 레벨의 전압을 클램프하기 위한 제 3 클램프회로를 포함하는 것을 특징으로 하는 반도체집적회로장치.
  5. 청구항 4에 있어서,
    입력단자와, 상기 내부회로용 전원이 공급됨에 따라 동작되고, 상기 입력단자를 통해 전달된 신호를 받아들이기 위한 입력회로를 포함하고,
    상기 입력회로는 입력단자를 통해 받아들인 신호를 받아들이기 위한 입력트랜지스터와, 상기 입출력회로용 전원에의 도통경로를 형성하는 정전파괴방지용 다이오드를 포함하는 것을 특징으로 하는 반도체집적회로장치.
  6. 청구항 1에 있어서,
    상기 제 1 클램프회로와 상기 제 2 클램프회로는 서로 구성이 동등한 것을 특징으로 하는 반도체집적회로장치.
  7. 제 1 전압을 받는 제 1 단자와,
    상기 제 1 전압보다도 절대치적으로 큰 제 2 전압을 받는 제 2 단자와,
    상기 제 1 전압보다도 절대치적으로 크고, 또한 상기 제 2 전압보다도 절대치적으로 작은 제 3 전압을 형성하는 강압회로와,
    상기 제 3 전압을 동작전압으로서 받는 제 3 단자를 갖는 내부회로와,
    상기 제 1 단자와 상기 제 3 단자와의 사이에 형성되고, 상기 제 1 단자의 전압을 클램프하는 제 1 클램프회로와,
    상기 제 2 단자와 상기 제 3 단자와의 사이에 형성되고, 상기 제 2 단자의 전압을 클램프하는 제 2 클램프회로를 포함하는 것을 특징으로 하는 반도체집적회로장치.
  8. 청구항 7에 있어서,
    상기 내부전압 발생회로는 상기 제 2 전압을 받고 상기 제 3 전압을 형성하는 것을 특징으로 하는 반도체집적회로장치.
  9. 청구항 7에 있어서,
    상기 내부회로는 상기 제 1 전압을 받는 제 4 단자를 더 포함하고, 상기 제 1 전압과 상기 제 3 전압을 받아 동작하는 것을 특징으로 하는 반도체집적회로장치.
  10. 청구항 7에 있어서,
    상기 제 1 클램프회로와 상기 제 2 클램프회로는 동일한 회로구성인 것을 특징으로 하는 반도체집적회로장치.
  11. 청구항 7에 있어서,
    상기 제 1 전압은 접지전위인 것을 특징으로 하는 반도체집적회로장치.
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