KR20050043640A - 정전 파괴 보호 장치 - Google Patents

정전 파괴 보호 장치 Download PDF

Info

Publication number
KR20050043640A
KR20050043640A KR1020040088226A KR20040088226A KR20050043640A KR 20050043640 A KR20050043640 A KR 20050043640A KR 1020040088226 A KR1020040088226 A KR 1020040088226A KR 20040088226 A KR20040088226 A KR 20040088226A KR 20050043640 A KR20050043640 A KR 20050043640A
Authority
KR
South Korea
Prior art keywords
mos transistor
well
protection
transistor
drain
Prior art date
Application number
KR1020040088226A
Other languages
English (en)
Other versions
KR100719010B1 (ko
Inventor
안도료이찌
우에모또아끼라
가끼우찌도시오
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20050043640A publication Critical patent/KR20050043640A/ko
Application granted granted Critical
Publication of KR100719010B1 publication Critical patent/KR100719010B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 피보호 디바이스를 정전 파괴로부터 충분히 보호할 수 있을 뿐만 아니라, 보호 트랜지스터 그 자체의 파괴를 방지한 정전 파괴 보호 장치를 제공한다. 출력 단자(100)에는, 보호 트랜지스터인 N 채널형의 제1 MOS 트랜지스터 TrA 및 제2 MOS 트랜지스터 TrB가 출력 단자(100)와 접지 전위 Vss 간에 직렬로 접속되어 있다. 한편, 출력 단자(100)에는 보호 트랜지스터인 P 채널형의 제3 MOS 트랜지스터 TrC 및 제4 MOS 트랜지스터 TrD가 고전원 전위 HVdd와 출력 단자(100) 간에 직렬로 접속되어 있다. 이들 제1, 제2, 제3 및 제4 MOS 트랜지스터 TrA, TrB, TrC, TrD는, 저내압의 MOS 트랜지스터로 구성되어 있다.

Description

정전 파괴 보호 장치{ELECTROSTATIC BREAKDOWN PROTECTION DEVICE}
본 발명은, 정전 파괴 보호 장치에 관한 것으로, 특히 고전압이 입력 또는 출력되는 단자에 설치되는 정전 파괴 보호 장치에 관한 것이다.
DC-DC 컨버터나 LCD 드라이버 등의 반도체 집적 회로는, 통상의 전원 전압(3V나 5V 등)보다도 고전압(예를 들면, 20V 이상)이 입력 또는 출력되는 단자와, 그와 같은 고전압을, 해당 단자를 통하여 입력 또는 출력하기 위한 트랜지스터를 구비함과 함께, 또한 그와 같은 트랜지스터를 정전 파괴로부터 보호하기 위한 정전 파괴 보호 장치를 구비하고 있다.
도 5는 종래예에 따른 정전 파괴 보호 장치를 도시하는 회로도이다. 참조 부호 100은 출력 단자, 참조 부호 110은 이 출력 단자(100)에 접속된 고내압의 출력 MOS 트랜지스터, 참조 부호 D1은 출력 단자(100)에 캐소드가 접속되고, 애노드에 접지 전위 Vss가 접속된 제1 고내압 다이오드이다. 참조 부호 D2는 출력 단자(100)에 애노드가 접속되고, 캐소드에 고전원 전위 HVdd(예를 들면 20V)가 접속된 제2 고내압 다이오드이다. 이들 제1 및 제2 고내압 다이오드 D1, D2에 의해서 정전 파괴 보호 장치가 구성되어 있다. 제1 및 제2 고내압 다이오드 D1, D2를 이용하고 있는 이유는, 통상 동작 시에 출력 단자(100)에 인가되는 고전압에 의해서 다이오드의 브레이크 다운이 발생하지 않도록 하기 위해서이다.
그리고, 이 정전 파괴 보호 장치는, 출력 단자(100)에 외부로부터 서지 전압이 가해졌을 때에, 그 서지 전압의 극성에 따라서 제1 및 제2 고내압 다이오드 D1, D2 중, 한쪽이 순방향으로 온되고, 다른 쪽이 역방향으로 브레이크 다운을 일으킴으로써, 서지 전압에 수반하는 전하를 전원 라인, 접지 라인으로 방출시키고, 이에 따라 출력 트랜지스터(110)에 고전압이 인가되어 파괴되는 것을 방지하고 있다.
도 6은 종래예에 따른 다른 정전 파괴 보호 장치를 도시하는 회로도이다. 또, 도 5와 동일한 구성 부분에 대해서는 동일 부호를 붙이고 있다. 이 정전 파괴 보호 장치는, 드레인이 출력 단자(100)에 접속되고, 소스 및 게이트가 접지 전위 Vss에 접속된, N 채널형의 제1 고내압 MOS 트랜지스터 Tr1과, 드레인이 출력 단자(100)에 접속되고, 소스 및 게이트가 고전원 전위 HVdd에 접속된, P 채널형의 제2 고내압 MOS 트랜지스터 Tr2로 구성되어 있다. 제1 및 제2 고내압 트랜지스터 Tr1, Tr2를 이용하고 있는 이유는, 통상 동작 시에 출력 단자(100)에 인가되는 고전압에 의해서 트랜지스터의 브레이크 다운이 발생하지 않도록 하기 위해서이다.
그리고, 이 정전 파괴 보호 장치는, 출력 단자(100)에 외부로부터 서지 전압이 가해졌을 때에, 그 서지 전압의 극성에 따라서 제1 및 제2 고내압 MOS 트랜지스터 Tr1, Tr2 중, 한쪽이 온되고, 다른 쪽이 소스-드레인 간 브레이크 다운을 일으킴으로써, 서지 전압에 수반하는 전하를 전원 라인, 접지 라인으로 방출시키고, 이에 따라 출력 MOS 트랜지스터(110)에 고전압이 인가되어 파괴되는 것을 방지하고 있다.
또, 이러한 종류의 정전 파괴 보호 장치는, 예를 들면 이하의 특허 문헌 1에 기재되어 있다.
특허 문헌 1 : 일본 특개평 5-267586호 공보
그러나, 도 5에 도시한 정전 파괴 보호 장치에서는, 제1 및 제2 고내압 다이오드 D1, D2의 저항 성분이 크기 때문에, 서지 전압에 수반하는 전하를 전원 라인 등으로 방출시키기 어렵다. 그 때문에, 이 정전 파괴 보호 장치에서는 출력 MOS 트랜지스터를 충분히 보호할 수 없을 뿐만 아니라, 제1 및 제2 고내압 다이오드 D1, D2 그 자체가 파괴되기 쉽다는 문제를 갖고 있었다.
또한, 도 6에 도시한 정전 파괴 보호 장치에서는, 제1 및 제2 고내압 MOS 트랜지스터 Tr1, Tr2의 소스-드레인 저항 성분이 크기 때문에, 제1 및 제2 고내압 MOS 트랜지스터 Tr1, Tr2의 파괴, 특히 이들 드레인 표면 부분에서의 파괴가 발생하기 쉽다는 문제를 갖고 있었다.
또한, 도 5, 도 6의 정전 파괴 보호 장치에서, 정전 파괴 보호 특성을 향상시키기 위해서는, 제1 및 제2 고내압 다이오드 D1, D2나 제1 및 제2 고내압 MOS 트랜지스터 Tr1, Tr2의 사이즈를 크게 설계하여 이들의 저항 성분을 작게 하면 되지만, 그와 같이 하면 반도체 집적 회로의 칩 면적이 증대하게 된다는 문제를 갖고 있었다.
본 발명의 정전 파괴 보호 장치는, 상기한 종래 기술의 과제를 감안하여 이루어진 것으로, 그 특징으로 하는 바는, 피보호 디바이스가 접속된 단자와 소정의 전위 간에 복수의 보호 트랜지스터를 직렬로 접속하고, 보호 트랜지스터의 기판을, 그 보호 트랜지스터와 이것에 인접하는 보호 트랜지스터의 접속점에 접속한 것이다. 그리고, 그와 같은 보호 트랜지스터의 접속 관계를 반도체 집적 회로 상에서 실현하기 위해서, 트리플 웰 구조를 이용하여 보호 트랜지스터를 형성한 것이다.
본 발명에 따르면, 복수의 보호 트랜지스터를 직렬로 접속하여 정전 파괴 보호 장치를 구성하고 있기 때문에, 하나의 보호 트랜지스터에 걸리는 전압이 작아진다. 또한, 보호 트랜지스터의 기판을, 그 보호 트랜지스터와 이것에 인접하는 보호 트랜지스터의 접속점에 접속함으로써, 기판과 보호 트랜지스터의 드레인 또는 소스 간에 고전압이 인가되는 것이 방지된다.
그 때문에, 종래예의 제1 및 제2 고내압 트랜지스터 Tr1, Tr2와 같은 고내압 디바이스 대신에, 저내압의 트랜지스터를 보호 트랜지스터로서 이용할 수 있게 된다. 그렇게 하면, 저내압의 보호 트랜지스터는, 고내압의 보호 트랜지스터에 비하여 그 구조 상, 저항 성분이 작기 때문에, 서지 전압에 수반하는 전하를 전원 라인 등으로 방출시키기 쉬워진다.
따라서, 이 정전 파괴 보호 장치에 따르면, 출력 MOS 트랜지스터를 충분히 보호할 수 있을 뿐만 아니라, 보호 트랜지스터 그 자체의 파괴를 방지할 수 있다.
<실시예>
다음으로, 본 발명의 실시예에 따른 정전 파괴 보호 장치에 대하여 도면을 참조하여 설명한다. 도 1은 이 정전 파괴 보호 장치의 회로도이다. 또한, 도 2는 이 정전 파괴 보호 장치를 구성하는 제1 MOS 트랜지스터 TrA 및 제2 MOS 트랜지스터 TrB를 도시하는 단면도, 도 3은 이 정전 파괴 보호 장치를 구성하는 제3 MOS 트랜지스터 TrC 및 제4 MOS 트랜지스터 TrD를 도시하는 단면도이다.
도 1에 도시한 바와 같이, 참조 부호 100은 출력 단자, 참조 부호 110은 이 출력 단자(100)에 접속된 고내압의 출력 MOS 트랜지스터이다. 출력 단자(100)에는, 보호 트랜지스터인 N 채널형의 제1 MOS 트랜지스터 TrA 및 제2 MOS 트랜지스터 TrB가 출력 단자(100)와 접지 전위 Vss 간에 직렬로 접속되어 있다.
즉, 제1 MOS 트랜지스터 TrA의 게이트(23), 소스(24) 및 이 트랜지스터의 기판인 P웰(22)은 접지 전위 Vss에 접속되어 있다. 또한, 제2 MOS 트랜지스터 TrB의 게이트(33), 소스(34) 및 이 트랜지스터의 기판인 P웰(32)은 제1 MOS 트랜지스터 TrA의 드레인(25)에 접속되어 있다. 그리고, 제2 MOS 트랜지스터 TrB의 드레인(35)은, 출력 단자(100)에 접속되어 있다.
한편, 출력 단자(100)에는, 보호 트랜지스터인 P 채널형의 제3 MOS 트랜지스터 TrC 및 제4 MOS 트랜지스터 TrD가 고전원 전위 HVdd와 출력 단자(100) 간에 직렬로 접속되어 있다. 즉, 제3 MOS 트랜지스터 TrC의 게이트(43), 소스(44) 및 이 트랜지스터의 기판인 제1 N웰(42)은 고전원 전위 HVdd에 접속되어 있다. 또한, 제4 MOS 트랜지스터 TrD의 게이트(53), 소스(54) 및 이 트랜지스터의 기판인 제1 N웰(52)은 제3 트랜지스터 TrC의 드레인(45)에 접속되어 있다. 그리고, 제4 MOS 트랜지스터 TrD의 드레인(55)은, 출력 단자(100)에 접속되어 있다.
이와 같이, 본 실시예에 따르면, 제1 MOS 트랜지스터 TrA와 제2 MOS 트랜지스터 TrB를 직렬로 접속하여 정전 파괴 보호 장치를 구성하고 있기 때문에, 통상 동작 시에 출력 단자(100)에 고전위(예를 들면, 고전원 전위 HVdd)가 인가되었을 때에, 하나의 MOS 트랜지스터에 걸리는 전압이 작아진다. 제1 MOS 트랜지스터 TrA와 제2 MOS 트랜지스터 TrB를 동일한 사이즈로 형성하면, 제1 MOS 트랜지스터 TrA와 제2 MOS 트랜지스터 TrB의 소스-드레인 간에 걸리는 전압은, 전체에 걸리는 전압의 1/2로 된다.
또한, 제2 MOS 트랜지스터 TrB의 기판인 P웰(32)을, 제1 MOS 트랜지스터 TrA와 제2 MOS 트랜지스터 TrB의 접속점에 접속함으로써, 기판인 P웰(32)과 드레인(25) 간에 고전압이 인가되는 것이 방지된다. 즉, 기판인 P웰(32)의 전위가 접지 전위 Vss보다 상승하기 때문에, P웰(32)과 드레인(25)의 전위차는 작아진다.
그 때문에, 제1 MOS 트랜지스터 TrA와 제2 MOS 트랜지스터 TrB는 고내압 트랜지스터가 아닌, 저내압의 트랜지스터로 형성할 수 있게 된다. 일반적으로, 저내압의 트랜지스터는, 후술하는 바와 같이 고내압의 트랜지스터에 비하여 그 구조 상, 저항 성분이 작기 때문에, 서지 전압에 수반하는 전하를 전원 라인 등으로 방출시키기 쉬워진다. 따라서, 이 정전 파괴 보호 장치에 따르면, 출력 MOS 트랜지스터를 충분히 보호할 수 있을 뿐만 아니라, 보호 트랜지스터 그 자체의 파괴를 방지할 수 있다.
이상은, 접지 전위 Vss측에 설치된 제1 MOS 트랜지스터 TrA와 제2 MOS 트랜지스터 TrB로 이루어진 정전 파괴 보호 장치에 대하여 설명했지만, 고전원 전위 HVdd 측에 설치된 제3 MOS 트랜지스터 TrC와 제4 MOS 트랜지스터 TrD로 이루어진 정전 파괴 보호 장치에 대해서도 마찬가지의 효과를 발휘한다.
다음으로, 이들 제1 MOS 트랜지스터 TrA 및 제2 MOS 트랜지스터 TrB의 구조 및 이들의 접속 관계에 대하여, 도 2를 참조하여 더 자세히 설명한다. P형의 반도체 기판(1)의 표면에 2개의 제2 N웰(20, 30)이 서로 이격하여 형성되어 있다. 그리고, 이 이격 영역의 반도체 기판(1)의 표면에는 P+층(2)이 형성되고, 이 P+층(2)에 접지 전위 Vss가 인가되어 있다.
이들 2개의 제2 N웰(20, 30)은 동일한 이온 주입 공정 및 확산 공정으로 형성된다. 제2 N웰(20)의 표면에는, 제2 N웰(20)보다도 얕은 P웰(22)이 형성되고, 다른 하나의 제2 N웰(30)의 표면에는, 제2 N웰(30)보다도 얕은 다른 하나의 P웰(32)이 형성되어 있다. 이들 P웰(22, 32)은, 2개의 제2 N웰(20, 30)과는 별도의 공정으로 형성되지만, 동일한 이온 주입 공정 및 확산 공정으로 형성된다.
제2 N웰(20)의 P웰(22)과 인접한 표면에는 N+층(21)이 형성되고, 이 N+층(21)에는 전원 전위 Vdd가 인가됨으로써, 제2 N웰(20)은 Vdd로 바이어스되어 있다. 또한, 제2 N웰(30)의 P웰(32)과 인접한 표면에는 N+층(31)이 형성되고, 이 N+층(31)에는 전원 전위 Vdd가 인가됨으로써, 제2 N웰(30)은 마찬가지로 Vdd로 바이어스되어 있다. 또, 전원 전위 Vdd는 고전원 전위 HVdd보다 적은 전원 전위이지만, 전원 전위 Vdd 대신에, 고전원 전위 HVdd를 이용해도 된다.
그리고, 제1 MOS 트랜지스터 TrA는 P웰(22) 내에 형성되고, 제2 MOS 트랜지스터 TrB는 다른 하나의 P웰(32) 내에 형성된다. 제1 MOS 트랜지스터 TrA는, P웰(22) 위에 게이트 절연막을 개재하여 형성된 게이트(23), P웰(22) 내에 형성된 N+형의 소스(24) 및 드레인(25)을 갖고 있다. P웰(22) 내에 제1 MOS 트랜지스터 TrA에 인접하여 형성된 P+층(26)에는 접지 전위 Vss가 인가되어 있다. 게이트(23) 및 소스(24)에도 마찬가지로 접지 전위 Vss가 인가되어 있다.
제2 MOS 트랜지스터 TrB는, P웰(32) 상에 게이트 절연막을 개재하여 형성된 게이트(33), P웰(32) 내에 형성된 N+형의 소스(34) 및 드레인(35)을 갖고 있다. P웰(32) 내에 제2 MOS 트랜지스터 TrB에 인접하여 형성된 P+층(36), 게이트(33) 및 소스(34)는, 제1 MOS 트랜지스터 TrA의 드레인(25)에 접속되어 있다. 이에 의해, 제2 MOS 트랜지스터 TrB의 기판인 P웰(32)은, 제1 MOS 트랜지스터 TrA의 드레인(25)과 동일 전위로 설정된다. 또한, 제2 MOS 트랜지스터 TrB의 드레인(35)은, 출력 단자(100)에 접속되어 있다.
이와 같이, 본 실시예에 따르면, 트리플 웰 구조를 이용하여, 제1 MOS 트랜지스터 TrA 및 제2 MOS 트랜지스터 TrB를 반도체 기판(1)으로부터 전기적으로 분리된 P웰(22, 32)에 형성하고 있다. 이에 의해, 제2 MOS 트랜지스터 TrB의 기판인 P웰(32)의 전위를 반도체 기판(1)의 접지 전위 Vss가 아닌, 제1 MOS 트랜지스터 TrA의 드레인(25)의 전위로 설정할 수 있다. 또한, 제2 웰(20, 30)에 대해서도 서로 이격시킴으로써, 제1 MOS 트랜지스터 TrA 및 제2 MOS 트랜지스터 TrB는 각각 전기적으로 독립된 제2 웰(20, 30) 중에 형성되기 때문에, 외부 노이즈의 영향을 서로 미치게 하는 것이 방지된다.
다음으로, 제3 MOS 트랜지스터 TrC 및 제4 MOS 트랜지스터 TrD의 구조 및 이들의 접속 관계에 대하여, 도 3을 참조하여 자세히 설명한다. P형의 반도체 기판(1)의 표면에, 2개의 제2 N웰(40, 50)이 서로 이격하여 형성되어 있다. 그리고, 이 이격 영역의 반도체 기판(1)의 표면에는 P+층(3)이 형성되고, 이 P+층(3)에 접지 전위 Vss가 인가되어 있다.
이들 2개의 제2 N웰(40, 50)은, 전술한 제2 N웰(20, 30)과 동일한 이온 주입 공정 및 확산 공정으로 형성된다. 제2 N웰(40)의 표면에는, 제2 N웰(40)보다도 얕은 제1 N웰(42)이 형성되고, 다른 하나의 제2 N웰(50)의 표면에는, 제2 N웰(50)보다도 얕은 다른 하나의 제1 N웰(52)이 형성되어 있다. 이들 제1 N웰(42, 52)은, 동일한 이온 주입 공정 및 확산 공정으로 형성된다.
제2 N웰(40)의 제1 N웰(42)과 인접한 표면에는 N+층(41)이 형성되고, 이 N+층(41)에는 고전원 전위 HVdd가 인가됨으로써, 제2 N웰(40) 및 제1 N웰(42)은 HVdd로 바이어스되어 있다. 또한, 제2 N웰(50)의 제1 N웰(52)과 인접한 표면에는 N+층(51)이 형성되고, 이 N+층(51)에는 고전원 전위 HVdd가 인가됨으로써, 제2 N웰(50) 및 제1 N웰(52)은 마찬가지로 HVdd로 바이어스되어 있다.
그리고, 제3 MOS 트랜지스터 TrC는 제1 N웰(42) 내에 형성되고, 제4 MOS 트랜지스터 TrD는 다른 하나의 제1 N웰(52) 내에 형성된다. 제3 MOS 트랜지스터 TrC는, 제1 N웰(42) 위에 게이트 절연막을 개재하여 형성된 게이트(43), 제1 N웰(42) 내에 형성된 P+형의 소스(44) 및 드레인(45)을 갖고 있다. 제1 N웰(42) 내에 제3 MOS 트랜지스터 TrC에 인접하여 형성된 N+층(46)에는 고전원 전위 HVdd가 인가되어 있다. 게이트(43) 및 소스(44)에도 마찬가지로 고전원 전위 HVdd가 인가되어 있다.
제4 MOS 트랜지스터 TrD는, 제1 N웰(52) 위에 게이트 절연막을 개재하여 형성된 게이트(53), 제1 N웰(52) 내에 형성된 P+형의 소스(54) 및 드레인(55)을 갖고 있다. 제1 N웰(52) 내에 제4 MOS 트랜지스터 TrD에 인접하여 형성된 N+층(56), 게이트(53) 및 소스(54)는, 제3 MOS 트랜지스터 TrC의 드레인(45)에 접속되어 있다. 이에 의해, 제4 MOS 트랜지스터 TrD의 기판인 제1 N웰(52)은, 제3 MOS 트랜지스터 TrC의 드레인(45)과 동일 전위로 설정된다. 또한, 제4 MOS 트랜지스터 TrD의 드레인(55)은, 출력 단자(100)에 접속되어 있다.
이와 같이, 제3 MOS 트랜지스터 TrC 및 제4 MOS 트랜지스터 TrD를 반도체 기판(1)으로부터 전기적으로 분리된 제1 N웰(42, 52)에 형성하고 있다. 이에 의해, 제1 N웰(52)의 전위를 제3 MOS 트랜지스터 TrC의 드레인(45)의 전위로 설정할 수 있다. 또한, 제2 웰(40, 50)이 서로 이격됨으로써, 제3 MOS 트랜지스터 TrC 및 제4 MOS 트랜지스터 TrD는 각각 전기적으로 독립된 제2 웰(40, 50) 중에 형성되기 때문에, 외부 노이즈의 영향을 서로 미치게 하는 것이 방지된다.
또, 제3 MOS 트랜지스터 TrC 및 제4 MOS 트랜지스터 TrD는, 각각 2중 N웰 중에 형성되어 있지만, 어느 하나의 N웰을 생략하여, 단일의 N웰 중에 형성하도록 해도 된다.
다음으로, 제1, 제2, 제3, 제4 MOS 트랜지스터 TrA, TrB, TrC, TrD의 보호 트랜지스터로서 적합한 구조에 대하여 설명한다. 상술한 바와 같이, 본 실시예의 정전 파괴 보호 장치에 따르면, 2개의 보호 트랜지스터를 직렬로 접속함으로써, 저내압의 MOS 트랜지스터라도 통상 동작 시에 출력 단자(100)에 인가되는 고전압에 견딜 수 있고, 또한 출력 단자(100)에 서지 전압이 인가되어, 정전 파괴 보호 소자로서 기능할 때에는, 저내압의 MOS 트랜지스터가 저저항이므로, 서지 전압에 수반하는 전하를 빠르게 전원 라인이나 접지 라인으로 방출시킬 수 있다.
그래서, 그와 같은 저내압의 MOS 트랜지스터로서는, 도 2, 도 3에 도시한 바와 같은 고불순물 농도의 소스, 드레인 구조를 갖는 것이, 저항 성분을 작게 하는 데에 있어서 바람직하다. 예를 들면, 제1 MOS 트랜지스터 TrA는, N+형의 소스(24) 및 드레인(25)을 갖고 있고, 고내압 MOS 트랜지스터의 저불순물 농도의 소스, 드레인은 갖고 있지 않다. 제2 MOS 트랜지스터 TrB, 제3 MOS 트랜지스터 TrC, 제4 MOS 트랜지스터 TrD에 대해서도 동일하다.
그러나, 그와 같은 단일의 소스-드레인 구조에 한정하지 않고, 미세화 프로세스에서 이용되는 DDD 구조(Double Diffused Drain Structure)나, LDD 구조(Ligthly Doped Drain Structure)를 갖는 MOS 트랜지스터를 그 대신에 이용해도 정전 파괴 보호 특성의 향상 효과가 얻어진다.
도 4는 보호 트랜지스터의 구조를 도시하는 단면도로, 도 4의 (a)는 DDD 구조를 갖는 MOS 트랜지스터, 도 4의 (b)는 LDD 구조를 갖는 MOS 트랜지스터를 나타내고 있다. 도 4의 (a)의 DDD 구조의 MOS 트랜지스터는, 고불순물 농도를 갖는 N+형의 소스(24), 드레인(25) 외에, N+형 소스(24)보다 깊게 확산되고, 이것을 부분적으로 혹은 전면적으로 내포하는 저불순물 농도를 갖는 N-형의 소스(27s), N+형 드레인(25)보다 깊게 확산되고, 이것을 부분적으로 혹은 전면적으로 내포하는 저불순물 농도를 갖는 N-형의 드레인(27d)를 갖고 있다. 이들 N-형의 소스(27s), N-형의 드레인(27d)은 트랜지스터의 미세화에 수반하는 쇼트 채널 효과나 핫 일렉트론 효과의 방지를 도모한 것으로, 고내압 트랜지스터와 같이 고내압화를 도모한 것은 아니다. N-형의 소스(27s), N-형의 드레인(27d)을 설치한 것에 의한 저항 성분의 증가는 간소한 것에 지나지 않는다.
따라서, 그 소스-드레인 내압도 미세화의 정도에도 의하지만, 겨우 6V∼7V 정도로, 본 실시예의 출력 MOS 트랜지스터(110)의 소스-드레인 내압(예를 들면, 20V 이상)과 비교하면 상당히 낮다. 출력 MOS 트랜지스터(110)의 소스-드레인 구조는, N-형의 소스, 드레인의 사이즈가 크고, 저항 성분이 크다.
또한, 도 4의 (b)의 LDD 구조의 MOS 트랜지스터는, N+형의 소스(24), 드레인(25) 외에, 게이트(23)의 측벽에 형성된 측벽 스페이서 절연막(28)에 하방의 P웰(22)의 표면에, 저불순물 농도를 갖는 N-형의 소스(29s), N-형의 드레인(29d)를 갖고 있다. 이들 N-형의 소스(29s), N-형의 드레인(29d)에 대해서도, 트랜지스터의 미세화에 수반하는 쇼트 채널 효과나 핫 일렉트릭 론 효과의 방지를 도모한 것으로, 고내압 트랜지스터와 같이 고내압화를 도모한 것은 아니다. N-형의 소스(29s), N-형의 드레인(29d)을 설치한 것에 의한 저항 성분의 증가는 간소한 것에 지나지 않는다.
이상 본 발명의 실시예에 대하여 설명했지만, 이상의 설명에 기초하여 당업자에게 있어서 여러가지의 대체, 수정 또는 변형이 가능하고, 본 발명은 그 취지를 일탈하지 않는 범위에서 전술한 대체, 수정 또는 변형을 포함하는 것이다.
예를 들면, 접지 전위 Vss 측에, 제1 MOS 트랜지스터 TrA와 제2 MOS 트랜지스터 TrB를 직렬 접속하고, 고전원 전위 HVdd 측에, 제3 MOS 트랜지스터 TrC와 제4 MOS 트랜지스터 TrD를 직렬 접속하여 정전 파괴 보호 장치를 구성하고 있지만, 직렬 접속하는 트랜지스터의 수를 3개 이상으로 늘려도 된다. 그 경우, 트랜지스터의 상호 접속의 형태는, 본 실시예와 동일하게 한다. 즉, 각 트랜지스터는 게이트와 소스를 공통 접속하는 것으로 하고, 트랜지스터의 기판은 그 트랜지스터가 접속되는 인접 트랜지스터의 드레인에 접속하는 것으로 한다.
또한, 본 실시예에서는, 출력 단자(100)에 고내압의 출력 MOS 트랜지스터가 접속되어 있는 고내압 출력 단자에 전술한 정전 파괴 보호 장치를 예로서 설명했지만, 이것에 한하지 않고, 고내압의 입력 MOS 트랜지스터가 접속되어 있는 고내압 입력 단자에, 본 실시예의 정전 파괴 보호 장치를 설치해도 된다.
본 발명의 정전 파괴 보호 장치에 따르면, 피보호 디바이스를 정전 파괴로부터 충분히 보호할 수 있을 뿐만 아니라, 보호 트랜지스터 그 자체의 파괴를 방지하는 것이 가능해진다. 또한, 보호 트랜지스터의 사이즈를 작게 할 수 있기 때문에, 반도체 집적 회로의 칩 사이즈를 작게 할 수 있다는 효과도 갖고 있다.
도 1은 본 발명의 실시예에 따른 정전 파괴 보호 장치의 회로도.
도 2는 본 실시예의 정전 파괴 보호 장치를 구성하는 제1 MOS 트랜지스터 TrA 및 제2 MOS 트랜지스터 TrB의 단면도.
도 3은 본 실시예의 정전 파괴 보호 장치를 구성하는 제3 MOS 트랜지스터 TrC 및 제4 MOS 트랜지스터 TrD의 단면도.
도 4는 본 실시예의 정전 파괴 보호 장치를 구성하는 보호 트랜지스터의 구조를 도시하는 단면도.
도 5는 종래예에 따른 정전 파괴 보호 장치의 회로도.
도 6은 종래예에 따른 다른 정전 파괴 보호 장치의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2, 3, 26, 36 : P+층
20, 30, 40, 50 : 제2 N웰
22, 32 : P웰
21, 31, 41, 46, 51, 56 : N+층
23 : 제1 MOS 트랜지스터 TrA의 게이트
24, 34, 44, 54 : 소스
33 : 제2 MOS 트랜지스터 TrB의 게이트
25 : 제1 MOS 트랜지스터 TrA의 드레인
35 : 제2 MOS 트랜지스터 TrB의 드레인
100 : 출력 단자
110 : 고내압의 출력 MOS 트랜지스터
Tr1 : 제1 고내압 MOS 트랜지스터
Tr2 : 제2 고내압 MOS 트랜지스터
Vss : 접지 전위
HVdd : 고전원 전위
D1 : 제1 고내압 다이오드
D2 : 제2 고내압 다이오드

Claims (7)

  1. 피보호 디바이스가 접속된 단자와, 이 단자와 소정의 전위 간에 직렬로 접속된 복수의 보호 트랜지스터를 구비하고, 상기 보호 트랜지스터의 기판을, 그 보호 트랜지스터와 이것과 인접한 보호 트랜지스터의 접속점에 접속한 것을 특징으로 하는 정전 파괴 보호 장치.
  2. 제1 도전형의 반도체 기판과,
    상기 반도체 기판 위에 형성된 단자와,
    상기 반도체 기판의 표면에 형성된 제2 도전형 웰과,
    상기 제2 도전형 웰 내에 형성되어, 서로 이격된 복수의 제1 도전형 웰과,
    상기 복수의 제1 도전형 웰의 각각의 표면에 1개씩 형성되어, 상기 단자와 소정의 전위 간에 직렬 접속된 복수의 보호 트랜지스터를 구비하고,
    상기 보호 트랜지스터의 기판인 상기 제1 도전형 웰을, 그 보호 트랜지스터와 이것에 인접하는 보호 트랜지스터의 접속점에 접속한 것을 특징으로 하는 정전 파괴 보호 장치.
  3. 제2항에 있어서,
    상기 제2 도전형 웰이 서로 이격된 복수의 제2 도전형 웰로 분할되고, 이들 복수의 제2 도전형 웰 내에, 각각 상기 제1 도전형 웰이 형성되어 있는 것을 특징으로 하는 정전 파괴 보호 장치.
  4. 제1 도전형의 반도체 기판과,
    상기 반도체 기판 위에 형성된 단자와,
    상기 반도체 기판의 표면에 형성되어, 서로 이격된 복수의 제2 도전형 웰과,
    상기 복수의 제2 도전형 웰의 각각의 표면에 1개씩 형성되어, 상기 단자와 소정의 전위 간에 직렬 접속된 복수의 보호 트랜지스터를 구비하고,
    상기 보호 트랜지스터의 기판인 상기 제2 도전형 웰을, 그 보호 트랜지스터와 이것에 인접하는 보호 트랜지스터의 접속점에 접속한 것을 특징으로 하는 정전 파괴 보호 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 보호 트랜지스터는 저내압의 MOS 트랜지스터인 것을 특징으로 하는 정전 파괴 보호 장치.
  6. 제5항에 있어서,
    상기 저내압의 MOS 트랜지스터의 소스 및 드레인은, 고농도의 확산층만으로 구성되어 있는 것을 특징으로 하는 정전 파괴 보호 장치.
  7. 제5항에 있어서,
    상기 저내압의 MOS 트랜지스터의 소스 및 드레인은, 고농도의 확산층 및 저농도의 확산층으로 구성되어 있는 것을 특징으로 하는 정전 파괴 보호 장치.
KR1020040088226A 2003-11-05 2004-11-02 정전 파괴 보호 장치 KR100719010B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00375383 2003-11-05
JP2003375383A JP4458814B2 (ja) 2003-11-05 2003-11-05 静電破壊保護装置

Publications (2)

Publication Number Publication Date
KR20050043640A true KR20050043640A (ko) 2005-05-11
KR100719010B1 KR100719010B1 (ko) 2007-05-17

Family

ID=34631362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040088226A KR100719010B1 (ko) 2003-11-05 2004-11-02 정전 파괴 보호 장치

Country Status (5)

Country Link
US (1) US7274071B2 (ko)
JP (1) JP4458814B2 (ko)
KR (1) KR100719010B1 (ko)
CN (1) CN100517689C (ko)
TW (1) TWI241705B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285827B1 (en) * 2005-08-02 2007-10-23 Spansion Llc Back-to-back NPN/PNP protection diodes
CN101421845A (zh) * 2006-04-14 2009-04-29 Nxp股份有限公司 带静电放电保护的rf晶体管
JP2008010667A (ja) * 2006-06-29 2008-01-17 Mitsumi Electric Co Ltd 半導体装置
JP4584222B2 (ja) * 2006-09-26 2010-11-17 シャープ株式会社 高耐圧トランジスタの製造方法
JP2008091687A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US7804669B2 (en) 2007-04-19 2010-09-28 Qualcomm Incorporated Stacked ESD protection circuit having reduced trigger voltage
US7709924B2 (en) * 2007-07-16 2010-05-04 International Business Machines Corporation Semiconductor diode structures
US7969697B2 (en) * 2008-04-22 2011-06-28 Exar Corporation Low-voltage CMOS space-efficient 15 KV ESD protection for common-mode high-voltage receivers
DE102008047850B4 (de) * 2008-09-18 2015-08-20 Austriamicrosystems Ag Halbleiterkörper mit einer Schutzstruktur und Verfahren zum Herstellen derselben
US8134813B2 (en) * 2009-01-29 2012-03-13 Xilinx, Inc. Method and apparatus to reduce footprint of ESD protection within an integrated circuit
US8378422B2 (en) * 2009-02-06 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection device comprising a plurality of highly doped areas within a well
CN101707363B (zh) * 2009-07-22 2012-12-19 彩优微电子(昆山)有限公司 一种具有实时检测功能的静电破坏保护电路及其控制方法
US20110310514A1 (en) * 2010-06-17 2011-12-22 Shao-Chang Huang Electrostatic discharge protection circuit
JP5678542B2 (ja) * 2010-09-24 2015-03-04 富士通セミコンダクター株式会社 電源状態判定回路を有する集積回路
JP5656658B2 (ja) * 2011-01-14 2015-01-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP2014036186A (ja) * 2012-08-10 2014-02-24 Tokai Rika Co Ltd Ｅｓｄ保護素子構造
JP2014056972A (ja) * 2012-09-13 2014-03-27 Ricoh Co Ltd 静電破壊保護回路及び半導体集積回路
US9633992B1 (en) * 2016-02-23 2017-04-25 Vanguard International Semiconductor Corporation Electrostatic discharge protection device
US10340266B2 (en) * 2017-10-02 2019-07-02 Globalfoundries Singapore Pte. Ltd. ESD protection circuit and method of making the same
CN108335681B (zh) * 2018-02-13 2021-05-25 京东方科技集团股份有限公司 一种用于薄膜晶体管的防静电单元、驱动电路及显示装置
CN110571212A (zh) * 2018-06-06 2019-12-13 中芯国际集成电路制造(上海)有限公司 静电保护结构及其形成方法和工作方法、静电保护电路
JP2020035307A (ja) * 2018-08-31 2020-03-05 エイブリック株式会社 定電流回路
TWI710096B (zh) 2019-09-04 2020-11-11 智原科技股份有限公司 靜電放電防護裝置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2723904B2 (ja) * 1988-05-13 1998-03-09 富士通株式会社 静電保護素子及び静電保護回路
US5028819A (en) * 1990-06-08 1991-07-02 Zilog, Inc. High CMOS open-drain output buffer
JPH05267586A (ja) 1992-03-18 1993-10-15 Sanyo Electric Co Ltd 出力保護回路
US5473500A (en) * 1994-01-13 1995-12-05 Atmel Corporation Electrostatic discharge circuit for high speed, high voltage circuitry
US5675168A (en) * 1994-04-01 1997-10-07 Matsushita Electric Industrial Co., Ltd. Unsymmetrical MOS device having a gate insulator area offset from the source and drain areas, and ESD protection circuit including such a MOS device
US5602409A (en) * 1995-07-13 1997-02-11 Analog Devices, Inc. Bidirectional electrical overstress protection circuit for bipolar and bipolar-CMOS integrated circuits
US5593911A (en) * 1995-07-26 1997-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Method of making ESD protection circuit with three stages
US5780897A (en) * 1995-11-13 1998-07-14 Digital Equipment Corporation ESD protection clamp for mixed voltage I/O stages using NMOS transistors
JP2894328B2 (ja) 1997-06-20 1999-05-24 日本電気株式会社 Ｅｓｄ保護回路
US6404269B1 (en) * 1999-09-17 2002-06-11 International Business Machines Corporation Low power SOI ESD buffer driver networks having dynamic threshold MOSFETS
JP2001358297A (ja) * 2000-06-14 2001-12-26 Nec Corp 静電保護回路
US6396107B1 (en) 2000-11-20 2002-05-28 International Business Machines Corporation Trench-defined silicon germanium ESD diode network
KR100362180B1 (ko) * 2000-12-26 2002-11-23 주식회사 하이닉스반도체 고내압회로의 정전방전 보호소자의 제조방법
JP4025023B2 (ja) * 2001-01-18 2007-12-19 株式会社東芝 半導体装置
US6963111B2 (en) * 2003-06-13 2005-11-08 Texas Instruments Incorporated Efficient pMOS ESD protection circuit

Also Published As

Publication number Publication date
KR100719010B1 (ko) 2007-05-17
US20050121725A1 (en) 2005-06-09
US7274071B2 (en) 2007-09-25
TW200520199A (en) 2005-06-16
CN100517689C (zh) 2009-07-22
JP2005142261A (ja) 2005-06-02
JP4458814B2 (ja) 2010-04-28
CN1614779A (zh) 2005-05-11
TWI241705B (en) 2005-10-11

Similar Documents

Publication Publication Date Title
KR100719010B1 (ko) 정전 파괴 보호 장치
US6690067B2 (en) ESD protection circuit sustaining high ESD stress
US7385253B2 (en) Device for electrostatic discharge protection and circuit thereof
US9263428B2 (en) Diode biased ESD protection device and method
KR101923763B1 (ko) 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자
JP2010016177A (ja) 静電気放電保護素子
JP2008078361A (ja) 半導体集積回路装置
JP5079974B2 (ja) 半導体装置
KR100857835B1 (ko) 반도체 장치
US20050219778A1 (en) Semiconductor device
JP2007019413A (ja) 保護回路用半導体装置
CN113437064B (zh) 电压保护电路
US6833590B2 (en) Semiconductor device
KR100796426B1 (ko) 반도체 장치
US6583475B2 (en) Semiconductor device
JP2006332144A (ja) 集積回路
JP2007227697A (ja) 半導体装置および半導体集積装置
US7030461B2 (en) Device for electrostatic discharge protection
KR101279186B1 (ko) 반도체 장치
KR100220384B1 (ko) 정전기 보호 소자
KR100192952B1 (ko) 정전기 보호소자
KR100591125B1 (ko) 정전기적 방전으로부터의 보호를 위한 게이트 접지 엔모스트랜지스터
TWI769027B (zh) 靜電放電防護電路、驅動電路，以及預驅動電路及其積體電路版圖
KR20100076261A (ko) 이미지 센서의 정전기 방전 보호 소자
CN116799001A (zh) Esd保护电路及半导体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20120427

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130429

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee