KR100857835B1 - 반도체 장치 - Google Patents

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KR100857835B1
KR100857835B1 KR1020070045934A KR20070045934A KR100857835B1 KR 100857835 B1 KR100857835 B1 KR 100857835B1 KR 1020070045934 A KR1020070045934 A KR 1020070045934A KR 20070045934 A KR20070045934 A KR 20070045934A KR 100857835 B1 KR100857835 B1 KR 100857835B1
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아츠시 와타나베
야스히사 이시카와
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미쓰미덴기가부시기가이샤
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Abstract

본 발명은 고내압 트랜지스터를 갖는 내부 회로를 보호하는 정전 보호 소자를 구비한 반도체 장치에 관한 것이며, 반도체 장치의 소형화를 도모하는 것을 과제로 한다.
고내압 트랜지스터(21)를 구비한 내부 회로(16)와 내부 회로(16)를 보호하는 정전 보호 소자(22, 23)를 구비하며, 정전 보호 소자(22, 23)의 내압값의 총합을 고내압 트랜지스터(21)의 내압값과 대략 같게 하고, 내부 회로(16)와 전기적으로 접속된 입출력 단자(11)와 접지 단자(13)와의 사이에 정전 보호 소자(22, 23)를 직렬 접속하였다.
고내압 트랜지스터, 내압값, 정전 보호 소자, 반도체 장치, 소형화, 내부 회로, 반도체 장치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 등가 회로를 도시한 도면이다.
도 2는 본 실시 형태의 반도체 장치에 설치된 제1 정전 보호 회로의 단면도이다.
도 3은 종래의 반도체 장치의 등가 회로를 도시한 도면이다.
도 4는 종래의 정전 보호 소자의 단면도이다.
<부호의 설명>
10 : 반도체 장치 11 : 입출력 단자
12 : 전원 단자 13 : 접지 단자
14 : 저항체 16 : 내부 회로
17 : 제1 정전 보호 회로 18 : 제2 정전 보호 회로
21 : 고내압 트랜지스터 22, 23 : 정전 보호 소자
29 : 기생 다이오드 36 : 저농도 N형 확산층
37-1, 37-2 : P웰층 38-1, 38-2 : 드레인 영역
39-1, 39-2 : 소스 영역 41-1, 41-2 : 백 게이트 급전용 영역
42 : LOCOS 산화막 43-1, 43-1 : 게이트 산화막
45-1, 45-2 : 게이트 46 : 절연막
46A-1∼46C-1, 46A-2∼46C-2, 46D : 개구부
47-1∼49-1, 47-2∼49-2, 56 : 전극 53 : N웰층
54 : 급전용 컨택층 55 : 채널 스토퍼층
D1∼D6 : 깊이 M1 : 두께
본 발명은 고내압 트랜지스터를 구비한 내부 회로와 내부 회로를 보호하는 정전 보호 소자를 구비한 반도체 장치에 관한 것이다.
종래의 반도체 장치에는 고내압 트랜지스터를 구비한 내부 회로와 내부 회로를 보호하는 정전 보호 소자를 구비한 반도체 장치(도 3 참조)가 있다.
도 3은 종래의 반도체 장치의 등가 회로를 도시한 도면이다.
도 3을 참조하면, 종래의 반도체 장치(100)는, 입출력 단자(101)와, 전원 단자(102)와, 접지 단자(103)와, 저항체(104)와, 내부 회로(106) 및 정전 보호 소자(107, 108)를 갖는다.
내부 회로(106)는 고내압 트랜지스터(109)를 갖는다. 내부 회로(106)는 저항체(104)를 통하여 입출력 단자(101)와 전기적으로 접속되어 있다. 또한, 내부 회로(106)는 전원 단자(102) 및 접지 단자(103)와 전기적으로 접속되어 있다.
정전 보호 소자(107)는 입출력 단자(101)와 접지 단자(103)와의 사이에 배치 되어 있으며, 입출력 단자(101) 및 접지 단자(103)와 전기적으로 접속되어 있다. 정전 보호 소자(107)는 MOSFET형 정전 보호 소자이다. 정전 보호 소자(107)는 고내압 트랜지스터(109)의 내압값과 대략 같은 내압을 갖는다. 정전 보호 소자(107)는 입출력 단자(101)에 정전기 등의 서지 전압(이상 전압)이 입력되었을 때, 서지 전류에 의해 내부 회로(106)가 파괴되는 것을 방지하기 위한 것이다.
정전 보호 소자(108)는 전원 단자(102)와 접지 단자(103)와의 사이에 배치되어 있으며, 전원 단자(102) 및 접지 단자(103)와 전기적으로 접속되어 있다. 정전 보호 소자(108)는 MOSFET형 정전 보호 소자이다. 정전 보호 소자(108)는 고내압 트랜지스터(109)의 내압값과 대략 같은 내압값을 갖는다. 정전 보호 소자(108)는 정전 보호 소자(107)와 동일한 구성으로 되어 있다. 정전 보호 소자(108)는 전원 단자(102) 및 접지 단자(103)를 보호하기 위한 것이다.
도 4는 종래의 정전 보호 소자의 단면도이다. 도 4에서, 도 3에 도시한 반도체 장치(100)와 동일 구성 부분에는 동일 부호를 붙인다.
도 4를 참조하면, 정전 보호 소자(107)는 P형 반도체 기판(111)에 형성되어 있다. 정전 보호 소자(107)는 저농도 N형 확산층(113-1, 113-2)과, 소스 영역(114)과, 드레인 영역(115)과, 백 게이트 급전용 영역(116)과, LOCOS 산화막(118)과, 게이트 산화막(119)과, 게이트(121)와, 절연막(122) 및 전극(124∼126)을 갖는다.
저농도 N형 확산층(113-1, 113-2)은 P형 반도체 기판(111)에 복수 개 형성되어 있다. 저농도 N형 확산층(113-1, 113-2)은 소스 영역(114) 및 드레인 영 역(115)보다 불순물 농도가 낮은 확산층이다.
소스 영역(114)은 저농도 N형 확산층(113-1)에 형성되어 있다. 드레인 영역(115)은 저농도 N형 확산층(113-2)에 형성되어 있다. 드레인 영역(115)은 소스 영역(114)과 대향하도록 배치되어 있다. 백 게이트 급전용 영역(116)은 소스 영역(114)과 인접하도록 P형 반도체 기판(111)에 형성되어 있다.
LOCOS 산화막(118)은 P형 반도체 기판(111), 소스 영역(114), 드레인 영역(115) 및 백 게이트 급전용 영역(116) 상에 형성되어 있다. 게이트 산화막(119)은 P형 반도체 기판(111) 상에 형성되어 있다. 게이트(121)는 게이트 산화막(119) 상으로부터 게이트 산화막(119)에 인접하는 LOCOS 산화막(118) 상에 걸치도록 형성되어 있다.
절연막(122)은 LOCOS 산화막(118) 및 게이트(121)를 덮도록 형성되어 있다. 절연막(122)은 소스 영역(114) 및 백 게이트 급전용 영역(116)을 노출시키는 개구부(122A)와, 게이트(121)를 노출시키는 개구부(122B)와, 드레인 영역(115)을 노출시키는 개구부(122C)를 갖는다.
전극(124)은 개구부(122A)에 설치되어 있다. 전극(124)은 일단부가 소스 영역(114) 및 백 게이트 급전용 영역(116)과 접속되어 있고, 타단부가 접지 단자(103)와 전기적으로 접속되어 있다. 전극(125)은 개구부(122B)에 설치되어 있다. 전극(125)은 일단부가 게이트(121)와 접속되어 있고, 타단부가 접지 단자(103)와 전기적으로 접속되어 있다. 전극(126)은 개구부(122C)에 설치되어 있다. 전극(126)은 일단부가 드레인 영역(115)과 접속되어 있고, 타단부가 입출력 단자(101)와 전기적으로 접속되어 있다(예를 들어, 특허 문헌 1 참조).
[특허 문헌 1] 일본 특허 공개 평 9-116100호 공보
그러나, 종래의 정전 보호 소자(107, 108)에서는 저농도 N형 확산층(113-2)과 P형 반도체 기판(111)과의 경계 부분에 형성되는 PN 접합부(E)의 파괴를 방지하기 위하여 PN 접합부(E)의 면적을 크게 할 필요가 있었다. 이에 따라, 정전 보호 소자(107, 108)의 크기가 대형화되어 반도체 장치(100)의 소형화를 도모할 수 없다는 문제가 있었다.
따라서 본 발명은 상기한 점을 감안하여 이루어진 것으로서, 소형화를 도모할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 하나의 관점에 따르면, 고내압 트랜지스터(21)를 갖는 내부 회로(16)와, 상기 내부 회로(16)를 보호하는 정전 보호 소자(22, 23)를 구비한 반도체 장치(10)로서, 상기 정전 보호 소자(22, 23)를 복수 개 설치하고, 상기 복수 개의 정전 보호 소자(22, 23)의 내압값의 총합을 상기 고내압 트랜지스터(21)의 내압값과 대략 같게 하고, 상기 내부 회로(16)와 전기적으로 접속된 입출력 단자(11)와 접지 단자(13)와의 사이에 상기 복수 개의 정전 보호 소자(22, 23)를 직렬 접속한 것을 특징으로 하는 반도체 장치(10)가 제공된다.
본 발명에 따르면, 정전 보호 소자(22, 23)를 복수 개 설치하고, 복수 개의 정전 보호 소자(22, 23)의 내압값의 총합을 고내압 트랜지스터(21)의 내압값과 대 략 같게 하고, 내부 회로(16)와 전기적으로 접속된 입출력 단자(11)와 접지 단자(13)와의 사이에 복수 개의 정전 보호 소자(22, 23)를 직렬 접속함으로써 고내압 트랜지스터(109)의 내압값과 대략 같은 종래의 정전 보호 소자(107)의 P형 반도체 기판(111)에서의 점유 영역과 비교하여 복수 개의 정전 보호 소자(22, 23)의 P형 반도체 기판(35)에서의 점유 영역이 작아지기 때문에 반도체 장치(10)의 소형화를 도모할 수 있다.
한편, 상기 참조 부호는 어디까지나 참고이며, 이로 인해 본원 발명이 도시한 태양으로 한정되는 것은 아니다.
(발명을 실시하기 위한 최량의 형태)
다음, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
(실시 형태)
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 등가 회로를 도시한 도면이다.
도 1을 참조하면, 본 실시 형태의 반도체 장치(10)는, 입출력 단자(11)와, 전원 단자(12)와, 접지 단자(13)와, 저항체(14)와, 내부 회로(16)와, 제1 정전 보호 회로(17) 및 제2 정전 보호 회로(18)를 갖는다.
입출력 단자(11)는 신호를 입출력하기 위한 단자이다. 입출력 단자(11)는 저항체(14)와 접속되어 있다. 입출력 단자(11)는 저항체(14)를 통하여 내부 회로(16)와 전기적으로 접속되어 있다. 전원 단자(12)는 전원 전위로 되어 있으며, 내부 회로(16)와 전기적으로 접속되어 있다.
접지 단자(13)는 접지 전위로 되어 있으며, 내부 회로(16)와 전기적으로 접속되어 있다.
저항체(14)는 입출력 단자(11) 및 내부 회로(16)와 전기적으로 접속되어 있다. 저항체(14)는 입출력 단자(11)에 서지 전압이 입력되었을 때, 서지 전류가 내부 회로(16)로 흐르는 것을 억제하기 위한 것이다.
내부 회로(16)는 고내압 트랜지스터(21)를 갖는다. 내부 회로(16)는 저항체(14)를 통하여 입출력 단자(11)와 전기적으로 접속되어 있다. 또한, 내부 회로(16)는 전원 단자(12) 및 접지 단자(13)와 전기적으로 접속되어 있다.
도 2는 본 실시 형태의 반도체 장치에 설치된 제1 정전 보호 회로의 단면도이다. 도 2에서, 도 1에 도시한 반도체 장치(10)와 동일 구성 부분에는 동일 부호를 붙인다. 한편, 본 실시 형태에서는 제1 도전형을 P형, 제2 도전형을 N형이라 한 경우를 예로 들어 이하의 설명을 한다. 또한, 후술하는 정전 보호 소자(22, 23)는 동일한 구성으로 되어 있다. 따라서, 도 2에서는 정전 보호 소자(22)의 구성 요소의 부호에 -1을 붙이고, 정전 보호 소자(23)의 구성 요소의 부호에 -2를 붙인다. 단, 정전 보호 소자(22, 23)의 공통의 구성 요소인 저농도 N형 확산층(36), LOCOS 산화막(42) 및 절연막(46)은 제외한다.
도 2를 참조하면, 제1 정전 보호 회로(17)는 제1 도전형 반도체 기판인 P형 반도체 기판(35)에 형성되어 있으며, 정전 보호 소자(22, 23)(복수 개의 정전 보호 소자)와, 제2 도전형 확산층인 저농도 N형 확산층(36)과, N웰층(53)과, 급전용 컨택층(54)과, 채널 스토퍼층(55) 및 전극(56)을 갖는다.
정전 보호 소자(22)는 저농도 N형 확산층(36)과, 제1 도전형 웰층인 P웰층(37-1)과, 제2 도전형 드레인 영역(38-1)과, 제2 도전형 소스 영역(39-1)과, 제1 도전형 백 게이트 급전용 영역(41-1)과, LOCOS 산화막(42)과, 게이트 산화막(43-1)과, 게이트(45-1)와, 절연막(46) 및 전극(47-1, 48-1, 49-1)을 갖는다.
저농도 N형 확산층(36)은 정전 보호 소자(22, 23)의 형성 영역에 대응하는 P형 반도체 기판(35) 및 정전 보호 소자(22, 23)의 형성 영역에 인접하는 P형 반도체 기판(35)에 형성되어 있다. 저농도 N형 확산층(36)은 드레인 영역(38-1) 및 소스 영역(39-1)에 포함되는 N형 불순물 농도보다 불순물 농도가 낮은 확산층이다. P웰층(37-1)과 P형 반도체 기판(35)과의 사이에 형성된 저농도 N형 확산층(36)의 두께(M1)는 예를 들어 2.0μm로 할 수 있다. 또한, 드레인 영역(38-1) 및 소스 영역(39-1)의 N형 불순물 농도가 1.0×1018cm-3인 경우, 저농도 N형 확산층(36)의 N형 불순물 농도는 예를 들어 1.0×1015cm-3로 할 수 있다.
P웰층(37-1)은 정전 보호 소자(22)의 형성 영역에 대응하는 저농도 N형 확산층(36)에 형성되어 있다. P웰층(37-1)은 저농도 N형 확산층(36)에 P형 불순물을 확산시킴으로써 형성한다. 게이트 산화막(43-1)의 하면을 기준으로 하였을 때의 P웰층(37-1)의 깊이(D1)는 예를 들어 1μm∼10μm로 할 수 있다.
드레인 영역(38-1)은 P웰층(37-1)의 중앙 부근에 형성되어 있다. 드레인 영역(38-1)은 P웰층(37-1)에 N형 불순물을 확산시킴으로써 형성한다. 드레인 영역(38-1)의 N형 불순물 농도는 예를 들어 1.0×1018cm-3로 할 수 있다. 드레인 영 역(38-1)의 깊이(D2)는 예를 들어 0.1μm∼0.5μm로 할 수 있다.
소스 영역(39-1)은 P웰층(37-1)에 형성되어 있다. 소스 영역(39-1)은 드레인 영역(38-1)과 대향하도록 배치되어 있다. 소스 영역(39-1)은 P웰층(37-1)에 N형 불순물을 확산시킴으로써 형성한다. 소스 영역(39-1)의 N형 불순물 농도는 예를 들어 1.0×1018cm-3로 할 수 있다. 소스 영역(39-1)의 깊이(D3)는 예를 들어 0.1μm∼0.5μm로 할 수 있다.
백 게이트 급전용 영역(41-1)은 P웰층(37-1)에 형성되어 있다. 백 게이트 급전용 영역(41-1)은 소스 영역(39-1)과 인접하도록 배치되어 있다. 백 게이트 급전용 영역(41-1)은 P웰층(37-1)에 P형 불순물을 확산시킴으로써 형성한다.
LOCOS 산화막(42)은 드레인 영역(38-1), 소스 영역(39-1) 및 백 게이트 급전용 영역(41-1)의 일부를 노출시키도록 P웰층(37-1), 드레인 영역(38-1), 소스 영역(39-1) 및 백 게이트 급전용 영역(41-1) 상에 형성되어 있다. 게이트 산화막(43-1)은 P웰층(37-1) 상에 형성되어 있다. 게이트 산화막(43-1)은 그 주위가 LOCOS 산화막(42)에 의해 둘러싸여져 있다.
게이트(45-1)는 게이트 산화막(43-1) 상으로부터 게이트 산화막(43-1)을 둘러싸도록 형성된 LOCOS 산화막(42) 상에 걸치도록 형성되어 있다.
절연막(46)은 정전 보호 소자(22)의 형성 영역에 형성된 LOCOS 산화막(42) 및 게이트(45-1)와, 정전 보호 소자(23)의 형성 영역에 형성된 LOCOS 산화막(42) 및 게이트(45-2)와, 정전 보호 소자(22, 23)의 형성 영역의 외측에 형성된 LOCOS 산화막(42)을 덮도록 형성되어 있다. 정전 보호 소자(22)의 형성 영역에 형성된 절연막(46)에는 소스 영역(39-1) 및 백 게이트 급전용 영역(41-1)를 노출시키는 개구부(46A-1)와, 게이트(45-1)를 노출시키는 개구부(46B-1)와, 드레인 영역(38-1)을 노출시키는 개구부(46C-1)가 형성되어 있다. 또한, 정전 보호 소자(22, 23)의 형성 영역의 외측에 위치하는 절연막(46)에는 급전용 컨택층(54)을 노출시키는 개구부(46D)가 형성되어 있다.
전극(47-1)은 개구부(46A-1)에 설치되어 있다. 전극(47-1)은 그 일단부가 소스 영역(39-1) 및 백 게이트 급전용 영역(41-1)과 접속되어 있고, 타단부가 전극(48-1) 및 정전 보호 소자(23)에 설치된 전극(49-2)과 전기적으로 접속되어 있다.
전극(48-1)은 개구부(46B-1)에 설치되어 있다. 전극(48-1)은 그 일단부가 게이트(45-1)와 접속되어 있고, 타단부가 전극(47-1) 및 정전 보호 소자(23)에 설치된 전극(49-2)과 전기적으로 접속되어 있다.
전극(49-1)은 개구부(46C-1)에 설치되어 있다. 전극(49-1)은 그 일단부가 드레인 영역(38-1)과 접속되어 있고, 타단부가 입출력 단자(11)와 전기적으로 접속되어 있다.
정전 보호 소자(23)는 저농도 N형 확산층(36)과, 제1 도전형 웰층인 P웰층(37-2)과, 제2 도전형 드레인 영역(38-2)과, 제2 도전형 소스 영역(39-2)과, 제1 도전형 백 게이트 급전용 영역(41-2)과, LOCOS 산화막(42)과, 게이트 산화막(43-2)과, 게이트(45-2)와, 절연막(46) 및 전극(47-2, 48-2, 49-2)을 갖는다.
P웰층(37-2)은 정전 보호 소자(23)의 형성 영역에 대응하는 저농도 N형 확산층(36)에 형성되어 있다. P웰층(37-2)은 백 게이트 급전용 영역(41-2) 및 전극(47-2)을 통하여 접지 단자(13)와 전기적으로 접속되어 있다. 이에 따라, P웰층(37-2)은 접지 전위로 되어 있다. P웰층(37-2)은 저농도 N형 확산층(36)에 P형 불순물을 확산시킴으로써 형성한다. 게이트 산화막(43-2)의 하면을 기준으로 하였을 때의 P웰층(37-2)의 깊이(D4)는 예를 들어 1μm∼10μm로 할 수 있다.
드레인 영역(38-2)은 P웰층(37-2)의 중앙 부근에 형성되어 있다. 드레인 영역(38-2)은 전극(49-2)과 접속되어 있다. 드레인 영역(38-2)은 전극(49-2)을 통하여 정전 보호 소자(22)에 형성된 소스 영역(39-1), 백 게이트 급전용 영역(41-1) 및 게이트(45-1)와 전기적으로 접속되어 있다. 드레인 영역(38-2)은 P웰층(37-2)에 N형 불순물을 확산시킴으로써 형성한다. 드레인 영역(38-2)의 N형 불순물 농도는 예를 들어 1.0×1018cm-3로 할 수 있다. 드레인 영역(38-2)의 깊이(D5)는 예를 들어 0.1μm∼0.5μm로 할 수 있다.
소스 영역(39-2)은 P웰층(37-2)에 형성되어 있다. 소스 영역(39-2)은 드레인 영역(38-2)과 대향하도록 배치되어 있다. 소스 영역(39-2)은 전극(47-2)과 접속되어 있다. 소스 영역(39-2)은 전극(47-2)을 통하여 접지 단자(13)와 전기적으로 접속되어 있다. 이에 따라, 소스 영역(39-2)은 접지 전위로 된다. 소스 영역(39-2)은 P웰층(37-2)에 N형 불순물을 확산시킴으로써 형성한다. 소스 영역(39-2)의 N형 불순물 농도는 예를 들어 1.0×1018cm-3로 할 수 있다. 소스 영역(39-2)의 깊이(D6)는 예를 들어 0.1μm∼0.5μm로 할 수 있다.
백 게이트 급전용 영역(41-2)은 P웰층(37-2)에 형성되어 있다. 백 게이트 급전용 영역(41-2)은 소스 영역(39-2)과 인접하도록 배치되어 있다. 백 게이트 급전용 영역(41-2)은 P웰층(37-2)에 P형 불순물을 확산시킴으로써 형성한다.
LOCOS 산화막(42)은 드레인 영역(38-2), 소스 영역(39-2) 및 백 게이트 급전용 영역(41-2)의 일부를 노출시키도록 P웰층(37-2), 드레인 영역(38-2), 소스 영역(39-2) 및 백 게이트 급전용 영역(41-2) 상에 형성되어 있다.
게이트 산화막(43-2)은 P웰층(37-2) 상에 형성되어 있다. 게이트 산화막(43-2)은 그 주위가 LOCOS 산화막(42)에 의해 둘러싸여져 있다.
게이트(45-2)는 게이트 산화막(43-2) 상으로부터 게이트 산화막(43-2)을 둘러싸도록 형성된 LOCOS 산화막(42) 상에 걸치도록 설치되어 있다.
정전 보호 소자(23)의 형성 영역에 대응하는 절연막(46)에는 소스 영역(39-2) 및 백 게이트 급전용 영역(41-2)을 노출시키는 개구부(46A-2)와, 게이트(45-2)를 노출시키는 개구부(46B-2) 및 드레인 영역(38-2)을 노출시키는 개구부(46C-2)가 형성되어 있다.
전극(47-2)은 개구부(46A-2)에 설치되어 있다. 전극(47-2)은 그 일단부가 소스 영역(39-2) 및 백 게이트 급전용 영역(41-2)과 접속되어 있고, 타단부가 접지 단자(13)와 전기적으로 접속되어 있다.
전극(48-2)은 개구부(46B-2)에 설치되어 있다. 전극(48-2)은 그 일단부가 게이트(45-2)와 접속되어 있고, 타단부가 접지 단자(13)와 전기적으로 접속되어 있 다.
전극(49-2)은 개구부(46C-2)에 설치되어 있다. 전극(49-2)은 그 일단부가 드레인 영역(38-2)과 접속되어 있고, 타단부가 정전 보호 소자(22)에 설치된 전극(47-1, 48-1)과 전기적으로 접속되어 있다.
상기 구성으로 된 정전 보호 소자(22, 23)는 MOSFET형 정전 보호 소자(구체적으로는, N채널형 MOSFET 정전 보호 소자(도 2 참조))이다. 정전 보호 소자(22, 23)(복수 개의 정전 보호 소자)는 입출력 단자(11)와 접지 단자(13)와의 사이에 직렬 접속되어 있다. 제1 정전 보호 회로(17)에 설치된 정전 보호 소자(22, 23)는 입출력 단자(11)에 정전기 등의 서지 전압(이상 전압)이 입력되었을 때, 서지 전류에 의해 내부 회로(16)가 파괴되는 것을 방지하기 위한 소자이다. 정전 보호 소자(22, 23)의 내압값의 총합은 내부 회로(16)에 설치된 고내압 트랜지스터(21)의 내압값과 대략 같아지도록 구성되어 있다.
한편, 본 실시 형태와 같이 입출력 단자(11)와 내부 회로(16)와의 사이에 저항체(14)를 설치하는 경우, 정전 보호 소자(22, 23)의 내압값의 총합은 고내압 트랜지스터(21)의 내압값보다 조금 크게 할 수도 있다. 이 경우, 저항체(14)에 의해 내부 회로(16)에 서지 전류가 잘 흐르지 않게 되므로, 정전 보호 소자(22, 23)에 지배적으로 서지 전류가 흘러 내부 회로(16)를 보호할 수 있다.
또한, 입출력 단자(11)와 내부 회로(16)와의 사이에 저항체(14)가 없는 경우, 정전 보호 소자(22, 23)의 내압값의 총합은 고내압 트랜지스터(21)의 내압값보다 조금 작게 할 수도 있다. 구체적으로는, 정전 보호 소자(22, 23)의 내압값의 총합은 제품이 보장하는 사양 전압보다 크고, 내압 트랜지스터(21)의 내압값보다 조금 작게 하면 된다. 이 경우, 내부 회로(16)보다 이전에 정전 보호 소자(22, 23)가 브레이크 다운되기 때문에 서지 전류가 정전 보호 소자(22, 23)에만 흐르므로 내부 회로(16)를 보호할 수 있다.
이와 같이, 정전 보호 소자(22, 23)(복수 개의 정전 보호 소자)를 설치하고, 정전 보호 소자(22, 23)의 내압값의 총합을 고내압 트랜지스터(21)의 내압값과 대략 같게 하고, 입출력 단자(11)와 접지 단자(13)와의 사이에 정전 보호 소자(22, 23)를 직렬 접속함으로써 고내압 트랜지스터(109)의 내압값과 대략 같은 종래의 정전 보호 소자(107)(하나의 정전 보호 소자)의 P형 반도체 기판(111)에서의 점유 영역보다 정전 보호 소자(22, 23)의 P형 반도체 기판(35)에서의 점유 영역이 작아지기 때문에, 제1 정전 보호 회로(17)의 소형화가 가능해진다. 이에 따라, 반도체 장치(10)의 소형화를 도모할 수 있다.
또한, 정전 보호 소자(22, 23)로서 MOSFET형 정전 보호 소자를 사용함으로써 정전 보호 소자(22, 23)로서 다이오드형 정전 보호 소자를 사용하였을 때보다 반도체 장치(10)의 소형화를 도모할 수 있다. 한편, MOSFET형 정전 보호 소자 대신 다이오드형 정전 보호 소자를 사용한 경우에도 반도체 장치(10)의 소형화를 도모할 수 있다.
더욱이, 접지 전위로 된 P형 반도체 기판(35)(도시하지 않음)과 P웰층(37-1, 37-2)과의 사이에 저농도 N형 확산층(36)을 형성함으로써 백 게이트 급전용 영역(41-1)과 백 게이트 급전용 영역(41-2)이 전기적으로 접속되지 않게 되기 때문 에, 백 게이트 급전용 영역(41-1, 41-2) 사이에서의 쇼트의 발생을 방지할 수 있다.
N웰층(53)은 저농도 N형 확산층(36)에 형성되어 있다. N웰층(53)은 P웰층(37-1, 37-2)을 둘러싸도록 배치되어 있다. N웰층(53)은 저농도 N형 확산층(36)에 N형 불순물을 확산시킴으로써 형성한다.
급전용 컨택층(54)은 저농도 N형 확산층(36)의 외주 부근에 형성된 N웰층(53)에 형성되어 있다. 급전용 컨택층(54)은 N웰층(53)에 N형 불순물을 확산시킴으로써 형성한다. 급전용 컨택층(54)은 전극(56)과 접속되어 있다. 급전용 컨택층(54)은 전극(56)을 통하여 전원 단자(12)와 전기적으로 접속되어 있다. 이에 따라, 저농도 N형 확산층(36)은 전원 전위로 된다.
채널 스토퍼층(55)은 정전 보호 소자(22)와 정전 보호 소자(23)와의 사이에 위치하는 LOCOS 산화막(42)의 바로 아래에 형성된 N웰층(53)에 형성되어 있다. 채널 스토퍼층(55)은 N웰층(53)에 N형 불순물을 확산시킴으로써 형성한다. 채널 스토퍼층(55)은 필드 반전을 방지하기 위한 층이다.
전극(56)은 절연막(46)에 형성된 개구부(46D)에 설치되어 있다. 전극(56)은 일단부가 급전용 컨택층(54)과 접속되어 있고, 타단부가 전원 단자(12)와 전기적으로 접속되어 있다.
상기 설명한 바와 같이, 접지 전위로 된 P형 반도체 기판(35)(도시하지 않음)과 전원 단자(12)에 접속된 저농도 N형 확산층(36)과의 사이에 기생 다이오드(29)가 형성되기 때문에, 제1 정전 보호 회로(17)의 ESD 내량을 향상시킬 수 있 다.
제2 정전 보호 회로(18)는 전원 단자(12)와 접지 단자(13)와의 사이에 정전 보호 소자(22, 23)(복수 개의 정전 보호 소자)를 직렬 접속한 것 이외에는 제1 정전 보호 회로(17)와 동일한 구성으로 되어 있다. 제2 정전 보호 회로(18)는 전원 단자(12) 및 접지 단자(13)를 보호하기 위한 회로이다.
이와 같이 전원 단자(12)와 접지 단자(13)와의 사이에 정전 보호 소자(22, 23)(복수 개의 정전 보호 소자)를 직렬 접속함으로써 고내압 트랜지스터의 내압값과 대략 같은 종래의 정전 보호 소자(108)(하나의 정전 보호 소자)의 P형 반도체 기판(111)에서의 점유 영역보다 정전 보호 소자(22, 23)의 P형 반도체 기판(35)에서의 점유 영역이 작아지기 때문에 제2 정전 보호 회로(18)의 소형화가 가능해진다. 이에 따라, 반도체 장치(10)의 소형화를 도모할 수 있다.
또한, 접지 전위로 된 P형 반도체 기판(35)(도시하지 않음)과 전원 단자(12)에 접속된 저농도 N형 확산층(36)과의 사이에 기생 다이오드(29)가 형성되기 때문에, 제2 정전 보호 회로(18)의 ESD 내량을 향상시킬 수 있다.
본 실시 형태의 반도체 장치에 따르면, 정전 보호 소자(22, 23)(복수 개의 정전 보호 소자)의 내압값의 총합을 고내압 트랜지스터(21)의 내압값과 대략 같게 하고, 정전 보호 소자(22, 23)를 입출력 단자(11)와 접지 단자(13)와의 사이에 직렬 접속함으로써 고내압 트랜지스터의 내압값과 대략 같은 종래의 정전 보호 소자(107)(하나의 정전 보호 소자)의 P형 반도체 기판(111)에서의 점유 영역보다 정전 보호 소자(22, 23)의 P형 반도체 기판(35)에서의 점유 영역이 작아지기 때문에, 제1 정전 보호 회로(17)의 소형화가 가능해지므로, 반도체 장치(10)의 소형화를 도모할 수 있다.
또한, 정전 보호 소자(22, 23)로서 MOSFET형 정전 보호 소자를 사용함으로써 정전 보호 소자(22, 23)로서 다이오드형 정전 보호 소자를 사용하였을 때보다 반도체 장치(10)의 소형화를 도모할 수 있다.
더욱이, P형 반도체 기판(35)과 P웰층(37-1, 37-2)과의 사이에 저농도 N형 확산층(36)을 형성함으로써 백 게이트 급전용 영역(41-1)과 백 게이트 급전용 영역(41-2)이 전기적으로 접속되지 않게 되기 때문에, 백 게이트 급전용 영역(41-1, 41-2) 사이에서의 쇼트의 발생을 방지할 수 있다.
또한, 반도체 장치(10)에 설치된 복수 개의 단자(도시하지 않음)와 제1 및 제2 정전 보호 회로(17, 18)를 전기적으로 접속함으로써 전원 단자(12)와 접지 단자(13)와의 사이의 ESD 내량을 더욱 향상시킬 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대하여 상세하게 설명하였으나, 본 발명은 이러한 특정 실시 형태에 한정되지 않으며, 특허 청구의 범위 내에 기재된 본 발명의 요지의 범위에 있어서 각종 변형 및 변경이 가능하다.
한편, 본 실시 형태에서는 제1 및 제2 정전 보호 회로(17, 18)에 각각 두 개의 정전 보호 소자(정전 보호 소자(22, 23))를 설치한 경우를 예로 들어 설명하였으나, 제1 및 제2 정전 보호 회로(17, 18)에 각각 3개 이상의 정전 보호 소자(정전 보호 소자(22)와 동일한 구성으로 된 정전 보호 소자)를 설치할 수도 있다. 이 경우, 입출력 단자(11)와 접지 단자(13)와의 사이에 3개 이상의 정전 보호 소자를 직 렬 접속하고, 전원 단자(12)와 접지 단자(13)와의 사이에 3개 이상의 정전 보호 소자를 직렬 접속한다.
또한, 본 실시 형태에서는 정전 보호 소자(22, 23)로서 N채널형 MOSFET 정전 보호 소자를 구비한 반도체 장치(10)를 예로 들어 설명하였으나, N채널형 MOSFET 정전 보호 소자 대신 P채널형 MOSFET 정전 보호 소자를 사용할 수도 있다. 이 경우(제1 도전형이 P형, 제2 도전형이 N형인 경우)에도 본 실시 형태의 반도체 장치(10)와 동일한 효과를 얻을 수 있다.
(산업상 이용 가능성)
본 발명은 고내압 트랜지스터를 갖는 내부 회로를 보호하는 정전 보호 소자를 구비한 반도체 장치에 적용할 수 있다.
본 발명은 고내압 트랜지스터를 갖는 내부 회로를 보호하는 정전 보호 소자를 구비한 반도체 장치의 소형화를 도모할 수 있다.

Claims (4)

  1. 삭제
  2. 삭제
  3. 고내압 트랜지스터를 갖는 내부 회로와, 상기 내부 회로를 보호하는 정전 보호 소자를 구비한 반도체 장치로서,
    상기 정전 보호 소자를 복수 개 설치하고, 상기 복수 개의 정전 보호 소자의 내압값의 총합을 상기 고내압 트랜지스터의 내압값과 같게 하고, 상기 내부 회로와 전기적으로 접속된 입출력 단자와 접지 단자와의 사이에 상기 복수 개의 정전 보호 소자를 직렬 접속하고 있으며,
    상기 정전 보호 소자는 MOSFET형 정전 보호 소자이고,
    상기 MOSFET형 정전 보호 소자는 제1 도전형 반도체 기판에 형성된 제1 도전형 웰층과, 상기 제1 도전형 웰층에 형성된 제2 도전형 소스 영역, 제2 도전형 드레인 영역 및 제1 도전형 백 게이트 급전용 영역을 각각 구비하고 있으며,
    상기 제1 도전형 반도체 기판과 상기 제1 도전형 웰층을 전기적으로 분리하는 제2 도전형 확산층을 상기 제1 도전형 반도체 기판에 형성하고,
    상기 제2 도전형 확산층의 불순물 농도를 상기 제2 도전형 소스 영역 및 상기 제2 도전형 드레인 영역의 불순물 농도보다 작게 한 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 제1 도전형 반도체 기판을 접지 전위로 하고, 상기 제2 도전형 확산층을 전원 전위로 한 것을 특징으로 하는 반도체 장치.
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