JP2005064106A - Esd保護素子 - Google Patents
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Abstract
【課題】ESD保護素子として利用するサイリスタのスナップバック電圧を低く、かつ容易に制御できるようにする。
【解決手段】半導体装置の内部素子を保護するため、NPNトランジスタとPNPトランジスタを相互接続させたサイリスタと、前記外部接続端子から過電圧が印加された場合に前記サイリスタの動作を開始させるトリガ素子とからなるESD保護素子において、前記トリガ素子は、直列にダイオード接続された複数のMOSトランジスタからなり、前段のMOSトランジスタのソースに、後段のMOSトランジスタのゲートとドレインを結合させるとともに、初段のMOSトランジスタのゲートとドレインは前記アノードに、また最終段のMOSトランジスタのソースは前記NPNトランジスタのベースに結合させて構成され、前記複数のMOSトランジスタのスレッショルド電圧の和により、前記サイリスタのスナップバック電圧が決定されることを特徴とする。
【選択図】図1
【解決手段】半導体装置の内部素子を保護するため、NPNトランジスタとPNPトランジスタを相互接続させたサイリスタと、前記外部接続端子から過電圧が印加された場合に前記サイリスタの動作を開始させるトリガ素子とからなるESD保護素子において、前記トリガ素子は、直列にダイオード接続された複数のMOSトランジスタからなり、前段のMOSトランジスタのソースに、後段のMOSトランジスタのゲートとドレインを結合させるとともに、初段のMOSトランジスタのゲートとドレインは前記アノードに、また最終段のMOSトランジスタのソースは前記NPNトランジスタのベースに結合させて構成され、前記複数のMOSトランジスタのスレッショルド電圧の和により、前記サイリスタのスナップバック電圧が決定されることを特徴とする。
【選択図】図1
Description
本発明は、半導体装置のESD保護素子に関し、特にサイリスタを利用したESD保護素子に関する。
従来、半導体装置の内部素子を外部からの静電気放電(以下、ESDと称す)などから保護する目的で、サイリスタと、サイリスタのスナップバック電圧を制御する為のトリガ素子として利用するMOSトランジスタなどで構成されたESD保護素子を、半導体装置の入力端子や出力端子などの外部接続端子近傍の半導体回路内に形成していた(特許文献1参照)。図3に、従来のESD保護素子の回路図を示す。このESD保護素子は、アノード端子1とカソード端子2の間にPNPトランジスタTr1とNPNトランジスタTr2が相互接続されて形成されたサイリスタと、サイリスタのトリガ素子となるNMOSトランジスタMN1とで構成されている。
このESD保護素子の動作について説明すると、アノード端子1にESDのサージ電流が入力された場合、トリガー素子のNMOSトランジスタMN1がオンし、ドレインからソースへ電流が流れる。これによりNPNトランジスタTr2のベースに電流が流れ、コレクタ−エミッタ間が導通し、NPNトランジスタTr2のコレクタ電流がPNPトランジスタTr1のベース電流となる。そしてPNPトランジスタTr1がオンすることで、サイリスタとして動作し、ESDのサージ電流をサイリスタを通してカソード端子2に流し込み放電する。サイリスタはホールド電圧より下がるまで導通状態を保持する。この動作の電圧−電流の関係図を図4に示す。Vt1がサイリスタが動作を開始するスナップバック電圧である。
年々、半導体素子は微細化され内部回路のゲート絶縁膜の膜厚が薄膜化しているため、低い電圧でもESD破壊が起こり易くなってきている。このため、トリガ素子としてMOSトランジスタのブレークダウン電圧を利用している従来の保護素子では、スナップバック電圧を低くすることや微調整することが難しく、保護素子が動作する前に耐圧の低い内部素子の破壊が起こり易い問題があった。また、トリガ素子としてMOSデバイスのVtを利用することもあるが、デバイスとして厚いフィールド酸化膜を有する必要があるという問題もあった。
上記課題を解決する為、本発明は、半導体装置の内部素子を保護するため、半導体装置の外部接続端子と電源端子との間に形成され、NPNトランジスタとPNPトランジスタを相互接続させたサイリスタと、前記外部接続端子から過電圧が印加された場合に前記サイリスタの動作を開始させるトリガ素子とからなるESD保護素子において、前記サイリスタは、一方が前記半導体装置の外部接続端子、他方が前記電源端子に繋がるアノードとカソードの間に設けられ、前記アノードにPNPトランジスタのエミッタ、ベース、及びNPNトランジスタのコレクタを、また前記カソードに前記PNPトランジスタのコレクタ、及び前記NPNトランジスタのエミッタ、ベースを結合させて構成され、前記トリガ素子は、直列にダイオード接続された複数のMOSトランジスタからなり、前段のMOSトランジスタのソースに、後段のMOSトランジスタのゲートとドレインを結合させるとともに、初段のMOSトランジスタのゲートとドレインは前記アノードに、また最終段のMOSトランジスタのソースは前記NPNトランジスタのベースに結合させて構成され、前記複数のMOSトランジスタのスレッショルド電圧の和により、前記サイリスタのスナップバック電圧が決定されることを特徴とする。
本発明のESD保護素子は、サイリスタを動作させるために直列にダイオード接続させた複数のMOSトランジスタのスレッショルド電圧の和である端子間の電位が全体のスレッショルド電圧になることを利用して、保護すべき素子の耐圧に比べてサイリスタのスナップバック電圧が低くなるように、接続するMOSトランジスタの数を調整することが出来る利点がある。また、MOSトランジスタを複数接続しているので、単体のMOSトランジスタのスレッショルド電圧で設定するような厚いフィールド酸化膜を使用することなく接続する個数で簡単にスナップバック電圧を決定することができ微細化された内部回路の素子をESD破壊から保護することができる。
図1は本発明の実施の形態で、Tr1はPNPトランジスタ、Tr2はNPNトランジスタ、MN1、MN2、…、MNNはスレッショルド電圧VtnのN個のNMOSトランジスタである。なお、PNPトランジスタTr1とカソード端子2間、NPNトランジスタTr2とアノード端子1間に形成される抵抗は省略している。また、図では省略しているが、アノード端子1は例えば半導体装置のESDが印加されやすい入力端子や出力端子などの外部接続端子(パッド)に接続され、カソードは電源端子(例えば接地電位)に接続されている。
アノード端子1とカソード端子2の間には、アノード端子1にPNPトランジスタTr1のエミッタ、ベース、及びNPNトランジスタTr2のコレクタが接続され、カソード端子2にPNPトランジスタTr1のコレクタ、及びNPNトランジスタTr2のエミッタ、ベースが接続されて、サイリスタを構成している。一方、サイリスタの動作を開始させるためのトリガ素子は、複数のNMOSトランジスタMN1〜MNNで構成され、各NMOSトランジスタのベースとドレインを結合し、上段のMOSトランジスタMN1のソースと次段のMOSトランジスタMN2のベース及びドレインが接続するように直列に複数個がダイオード接続されている。また、アノード端子1に,NMOSトランジスタMN1のベースおよびドレインを接続し、NMOSトランジスタMNNのソースをサイリスタのNPNトランジスタTr2のベースに接続している。このとき、必要なN個のNMOSトランジスタMNNを接続することで、接続したMOSトランジスタのスレッショルド電圧の和により、サイリスタのスナップバック電圧を決定することができる。
次に動作について説明すると、アノード端子1にESDのサージ電流が注入された場合、直列接続されたNMOSトランジスタのスレッショルド電圧の和の電圧に達したときに、NPNトランジスタTr2のベースに電流が流れ、コレクタ−エミッタ間が導通し、NPNトランジスタTr2のコレクタ電流がPNPトランジスタTr1のベース電流となる。そしてPNPトランジスタTr1がオンすることで、サイリスタとして動作し、ESDのサージ電流をサイリスタを通してカソード端子2に流し込み放電する。サイリスタはホールド電圧より下がるまで導通状態を保持する。
この動作の電圧−電流の関係図を図2に示す。Vt1’がサイリスタが動作を開始するスナップバック電圧であり、直列接続されたNMOSトランジスタのスレッショルド電圧Vtnの和の電圧に相当する。直列接続するMOSトランジスタの数により、スナップバック電圧を決定できる。
上記の構成以外に、カソード端子を入力端子や出力端子にアノード端子を電源端子(高電源電位)に接続し、PMOSトランジスタをトリガ素子として使用することもできる。
1 アノード端子
2 カソード端子
2 カソード端子
Claims (1)
- 半導体装置の内部素子を保護するため、半導体装置の外部接続端子と電源端子との間に形成され、NPNトランジスタとPNPトランジスタを相互接続させたサイリスタと、前記外部接続端子から過電圧が印加された場合に前記サイリスタの動作を開始させるトリガ素子とからなるESD保護素子において、
前記サイリスタは、一方が前記半導体装置の外部接続端子、他方が前記電源端子に繋がるアノードとカソードの間に設けられ、前記アノードにPNPトランジスタのエミッタ、ベース、及びNPNトランジスタのコレクタを、また前記カソードに前記PNPトランジスタのコレクタ、及び前記NPNトランジスタのエミッタ、ベースを結合させて構成され、
前記トリガ素子は、直列にダイオード接続された複数のMOSトランジスタからなり、前段のMOSトランジスタのソースに、後段のMOSトランジスタのゲートとドレインを結合させるとともに、初段のMOSトランジスタのゲートとドレインは前記アノードに、また最終段のMOSトランジスタのソースは前記NPNトランジスタのベースに結合させて構成され、前記複数のMOSトランジスタのスレッショルド電圧の和により、前記サイリスタのスナップバック電圧が決定されることを特徴とするESD保護素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003290009A JP2005064106A (ja) | 2003-08-08 | 2003-08-08 | Esd保護素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003290009A JP2005064106A (ja) | 2003-08-08 | 2003-08-08 | Esd保護素子 |
Publications (1)
Publication Number | Publication Date |
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JP2005064106A true JP2005064106A (ja) | 2005-03-10 |
Family
ID=34368162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003290009A Pending JP2005064106A (ja) | 2003-08-08 | 2003-08-08 | Esd保護素子 |
Country Status (1)
Country | Link |
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JP (1) | JP2005064106A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100914680B1 (ko) * | 2007-10-16 | 2009-09-02 | 주식회사 에임즈 | 정전기 보호회로 |
US7800180B2 (en) * | 2006-06-29 | 2010-09-21 | Mitsumi Electric Co., Ltd. | Semiconductor electrostatic protection device |
CN111627902A (zh) * | 2020-06-04 | 2020-09-04 | 电子科技大学 | 一种具有sgt和晶闸管的可编程过电压保护器件 |
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2003
- 2003-08-08 JP JP2003290009A patent/JP2005064106A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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