KR20020079565A - 과전압 보호회로 - Google Patents

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KR20020079565A
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무쯔오 니시카와
카쯔미치 우에야나기
카쯔유키 우에마쯔
아키오 키타무라
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후지 덴끼 가부시키가이샤
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Abstract

본 발명은 적은 소자 수로 구성할 수 있는 과전압 보호회로를, 피보호 대상인 CMOS 집적회로와 함께 동일 반도체 기판 상에 설치하는 것을 목적으로 하는 것으로, 외부 전원 단자(11)로부터 공급된 전압을 분압하는 제 1 저항 소자(21) 및 제 2 저항 소자(22)로 이루어진 분압 회로(2), 이 분압 회로(2)의 분압점의 전압을 입력으로 하는 고내압 MOS 트랜지스터(31) 및 제 3 저항 소자(32)로 이루어진 인버터 회로(3), 인버터 회로(3)의 출력 전압을 입력으로 하고, 과전압이 피보호 대상인 CMOS 집적회로(5)에 공급되는 것을 차단하는 고내압 MOS 트랜지스터(41)로 이루어진 스위칭 소자(4)를 구비한 과전압 보호회로(1)를, CMOS 집적회로(5)와 함께 동일 반도체 기판 상에 제작한다.

Description

과전압 보호회로 {OVERVOLTAGE PROTECTION CIRCUIT}
본 발명은, 자동차용, 의료용 또는 산업용 등의 전기 기기나 전자 기기에서 사용되는 CMOS 집적회로를, 전원으로부터 인가될 우려가 있는 과전압이나 서지로부터 보호하는 과전압 보호회로에 관한 것으로, 특히 CMOS 집적회로와 함께 동일 반도체 기판 상에 제작할 수 있는 과전압 보호회로에 관한 것이다.
종래로부터, 예컨대 자동차용으로 차에 실리는 제어 시스템, 및 이 제어 시스템에 내장되는 집적회로 등의 전기 부품이나 전자 부품에서는, 여러 가지 과전압 보호회로가 고안되어 있다. 이는, 자동차용 전기 부품이나 전자 부품은, 전원 전압이 비교적 크게 변동하기 쉬운 환경에서 사용되는데, 그 전원 전압의 변동에 기인하는 오동작이나 파괴를 방지할 필요가 있기 때문이다.
종래의 일반적인 과전압 보호회로는, 제너 다이오드나 저항 등을, 피보호 대상인 IC 칩에 대해 외장시킨 구성이다. 그러나, 제너 다이오드나 저항 등을 외장시킨 것에서는, 부품 수나 조립 공정수가 많아져서, 비용의 증대를 초래한다. 그로 인해, 최근에 IC 칩의 내부에, 바이폴라 트랜지스터를 이용한 과전압 보호회로를 내장시키는 제안이 이루어져 있다(예컨대, 일본 공개특허공보 평성6(1994)-245366호).
그러나, 바이폴라 트랜지스터를 이용한 상기 종래의 과전압 보호회로에서는, 그 제작시에 BiCMOS 제조 프로세스가 필요하게 되므로, 제조 비용이 증대하는 문제점이 있다. 또한, 보호 회로를 구성하는 소자 수가 많고, 게다가 입력되는 전원 전압이 고전압화되었을 경우에 대비하여 소자의 고내압화를 꾀하는 곳이 많기 때문에, 보호 회로의 회로 면적이 증대하는 문제점이나, 제조 프로세스가 복잡해짐에 따라 제조 비용이 증대하는 문제점이 있다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 피보호 대상인 CMOS 집적회로와 함께 동일 반도체 기판 상에 설치할 수 있으며, 적은 소자 수로 구성할 수 있는 과전압 보호회로를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시의 형태 1에 따른 과전압 보호회로의 구성을 나타내는 회로도이다.
도 2는 본 발명의 실시의 형태 1에 따른 과전압 보호회로를 구성하는 P형 고내압 MOS 트랜지스터의 일례를 나타내는 단면도이다.
도 3은 본 발명의 실시의 형태 2에 따른 과전압 보호회로의 구성을 나타내는 회로도이다.
도 4는 본 발명의 실시의 형태 3에 따른 과전압 보호회로의 구성을 나타내는 회로도이다.
* 도면의 주요부분에 대한 설명 *
1, 101, 201 : 과전압 보호회로 2 : 분압 회로
3 : 인버터 회로 4 : 스위칭 소자
5 : CMOS 집적회로 8, 9 : 제너 다이오드
11 : 외부 전원 단자 12, 14 : 접지 단자
13 : 내부 전원 단자 21 : 제 1 저항 소자
22 : 제 2 저항 소자 31 : 제 1 PDMOS
32 : 제 3 저항 소자 41 : 제 2 PDMOS
61 : p형 기판 62 : n 웰 영역
63 : n 베이스 영역 65 : p 소오스 영역
66 : LOCOS 산화막 67 : p 오프셋 영역
68 : p 드레인 영역 69 : 게이트 절연막
70 : 게이트 전극 71 : 소오스 전극
72 : 드레인 전극
상기 목적을 달성하기 위해, 본 발명에 따른 과전압 보호회로는, 외부로부터 공급되는 전압을 분압하는 분압 회로와, 이 분압 회로의 분압점의 전압을 입력으로 하는 인버터 회로와, 과전압 인가시의 인버터 회로의 출력에 의해 오프 상태로 되어 피보호 대상인 CMOS 집적회로에 과전압이 공급되는 것을 차단하고, 그 외의 경우에는 온 상태가 되어 전원 전압을 CMOS 집적회로에 공급하는 스위칭 소자를 구비하며, 그들을 CMOS 집적회로와 동일 반도체 기판 상에 형성한 것이다.
본 발명에 따르면, 피보호 대상인 CMOS 집적회로와 함께 동일 반도체 기판 상에, 외부로부터 공급되는 전압을 분압하는 분압 회로, 이 분압 회로의 분압점의 전압을 입력으로 하는 인버터 회로, 및 과전압이 CMOS 집적회로에 공급되는 것을 차단하는 스위칭 소자가 제작된다.
본 발명에 있어서, 인버터 회로 및 스위칭 소자를 고내압 MOS 트랜지스터를 이용하여 구성해도 무방하다. 그렇게 하면, 과전압 보호회로의 고내압화가 용이하다. 이 경우의 고내압 MOS 트랜지스터는, 제 2 도전형 반도체 층의 표면층에 표면으로부터의 불순물의 도입, 확산에 의해 형성된 제 1 도전형 웰 영역과, 그 제 1 도전형 웰 영역의 표면층에 서로 떨어져서 표면으로부터의 불순물의 도입, 확산에 의해 형성된 제 2 도전형 소오스 영역 및 제 2 도전형 오프셋 영역과, 그 제 2 도전형 오프셋 영역의 표면의 일부에 형성된 LOCOS 산화막과, 제 2 도전형 오프셋 영역의 표면층의 LOCOS 산화막의 제 2 도전형 소오스 영역으로부터 먼 쪽에 형성된 제 2 도전형 드레인 영역과, 제 2 도전형 소오스 영역과 제 2 도전형 오프셋 영역 사이에 끼워진 제 1 도전형 웰 영역의 표면 노출부의 표면 상에 게이트 절연막을 통해서 형성된 다결정 실리콘으로 이루어진 게이트 전극과, 제 2 도전형 소오스 영역의 표면 상에 설치된 소오스 전극과, 제 2 도전형 드레인 영역의 표면 상에 설치된 드레인 전극과, 제 2 도전형 소오스 영역을 가로 방향 및 세로 방향으로 에워싸도록 형성되고, 또한 상기 제 1 도전형 웰 영역보다 불순물 농도가 높은 제 1 도전형 베이스 영역을 갖는 가로형 고내압 MOS 트랜지스터이다.
여기에서, 제 1 도전형 웰 영역은, 피보호 대상인 CMOS 집적회로의 제 1 도전형 웰 영역과 동시에 형성할 수 있다. 또한, 제 2 도전형 오프셋 영역 및 제 1 도전형 베이스 영역은, 분압 회로나 인버터 회로 등을 구성하는 저항 소자와 동시에 형성할 수 있다. 그밖에, 제 2 도전형 소오스 영역, LOCOS 산화막, 제 2 도전형 드레인 영역, 게이트 절연막, 게이트 전극, 소오스 전극 및 드레인 전극은 피보호 대상인 CMOS 집적회로와 동일한 영역, 막 및 전극과 동시에 형성할 수 있다.
또한, 과전압 보호회로의 스위칭 소자에서의 전력 또는 전압의 손실을 억제하기 위해 스위칭 소자의 온 저항을 낮게 설계할 경우에는, 피보호 대상인 CMOS 집적회로에 전원 전압을 공급하는 단자(내부 전원 단자)와 접지 단자 사이에, 브레이크 다운 전압이 CMOS 집적회로의 최대 정격 전압 이하인 제너 다이오드를 접속하면 된다. 그렇게 하면, 외부로부터 입력하는 과전압이 급준하기 때문에 과전압 보호회로가 따라갈 수 없는 경우에도, 이 제너 다이오드의 브레이크 다운에 의해, CMOS 집적회로에 공급되는 전압이 CMOS 집적회로의 최대 정격 전압 이하로 클램프된다.
또한, 외부로부터 전원 전압이 공급되는 단자(외부 전원 단자)와 접지 단자 사이에도 제너 다이오드를 접속할 수도 있다. 이 경우, 제너 다이오드의 브레이크 다운 전압은, 스위칭 소자가 온/오프의 전환 동작을 수행하는 전압 이상이고, 또한 분압 회로, 인버터 회로 및 스위칭 소자의 각 최대 정격 전압 중에서 가장 낮은 전압 이하이다. 그렇게 하면, 통상시의 스위칭 소자의 온/오프 전환 동작을 방해하지 않고, 정전기와 같은 높은 전압이 입력되었을 경우에는, 제너 다이오드의 브레이크 다운에 의해, 과전압 보호회로에 공급되는 전압이 과전압 보호회로가 파괴되지 않는 범위의 전압으로 클램프된다.
이하에, 본 발명의 실시의 형태에 대해 도면을 참조하면서 상세히 설명한다.
실시의 형태 1
도 1은, 본 발명의 실시의 형태 1에 따른 과전압 보호회로의 구성을 나타내는 회로도이다. 이 과전압 보호회로(1)는, 분압 회로(2), 인버터 회로(3) 및 스위칭 소자(4)를 구비하고 있고, 피보호 대상인 CMOS 집적회로(5)와 동일 반도체 기판 상에 형성되어 있다. 도 1에 있어서, 부호 11은, 외부로부터 전원 전압이 공급되는 외부 전원 단자, 부호 12는, 외부로부터 접지 전위가 공급되는 접지 단자, 부호 13은, 외부 전원 단자(11)에 인가된 전원 전압을 CMOS 집적회로(5)에 공급하는 내부 전원 단자, 부호 14는 CMOS 집적회로(5)에 접지 전위를 공급하는 접지 단자이다.
분압 회로(2)는, 예를 들어 직렬로 접속된 2개의 저항 소자(21, 22)를 구비하고 있다. 제 1 저항 소자(21)의 일단은 외부 전원 단자(11)에 접속되고, 타단은 제 2 저항 소자(22)의 일단에 접속되어 있다. 제 2 저항 소자(22)의 타단은 접지 단자(12, 14)에 접속되어 있다. 인버터 회로(3)는, 예를 들어 P형의 제 1 고내압 MOS 트랜지스터(이하, 제 1 PDMOS라고 함)(31)와 제 3 저항 소자(32)를 구비하고 있다. 이 제 1 PDMOS(31)에 있어서, 그 소오스 단자는 외부 전원 단자(11)에 접속되어 있으며, 그 게이트 단자는 제 1 저항 소자(21)와 제 2 저항 소자(22)의 접속 노드, 즉 분압점에 접속되어 있다. 또한, 제 1 PDMOS(31)의 드레인 단자는 제 3 저항 소자(32)의 일단에 접속되어 있다. 제 3 저항 소자(32)의 타단은 접지단자(12, 14)에 접속되어 있다.
스위칭 소자(4)는, 예컨대 P형의 제 2 고내압 MOS 트랜지스터(이하, 제 2 PDMOS라고 함)(41)를 구비하고 있다. 이 제 2 PDMOS(41)에 있어서, 그 소오스 단자는 외부 전원 단자(11)에 접속되어 있고, 그 게이트 단자는 제 1 PDMOS(31)의 드레인 단자에 접속되어 있다. 또한, 제 2 PDMOS(41)의 드레인 단자는 내부 전원 단자(13)에 접속되어 있다.
그 다음으로, 제 1 PDMOS(31) 및 제 2 PDMOS(41)의 구조 등에 대해 설명한다. 도 2는, 본 발명의 실시의 형태 1에 따른 과전압 보호회로를 구성하는 P형의 고내압 MOS 트랜지스터의 일례를 나타내는 단면도이다. 도 2의 좌측 부분에, 이들 PDMOS(31, 41)의 구조의 일례를 나타내는 종단면도를 도시하고, 상기 도면의 우측 부분에, PDMOS(31, 41)와 동일한 반도체 기판에 집적된 CMOS의 n채널 MOSFET(76) 및 p채널 MOSFET(75)의 단면도를 도시한다. p형 기판(61)의 주 표면 측에는 n 웰 영역(62)이 형성되어 있다. 이러한 n 웰 영역(62)의 표면층에, 약간 떨어져서 p 오프셋 영역(67)과 p 소오스 영역(65)이 형성되어 있다.
p 오프셋 영역(67)의 표면의 일부에는 두꺼운 산화막(LOCOS)(66)이 선택적으로 형성되어 있다. p 오프셋 영역(67)의 표면층에 있어서, 이 산화막(66)을 사이에 두고 p 소오스 영역(65)의 반대편에 p 드레인 영역(68)이 형성되어 있다. 또한, n 웰 영역(62)에 있어서, p 소오스 영역(65)의 바깥쪽에는, n 웰 영역(62)보다 불순물 농도가 높은 n 베이스 영역(63)이 형성되어 있다. 도 2에 있어서, 부호 69는 게이트 절연막이고, 부호 70은 게이트 전극이며, 부호 71은 소오스 전극이고,부호 72는 드레인 전극이다.
여기에서, PDMOS(31, 41)의 n 웰 영역(62)은 p 채널 MOSFET(75)의 n 웰 영역(73)과 동시에 형성된다. 그렇기 때문에, PDMOS(31, 41)의 n 웰 영역(62)을 형성하기 위한 전용 마스크 및 이온 주입 등의 공정은 필요 없다. 또한, PDMOS(31, 41)의 p 오프셋 영역(67) 및 n 베이스 영역(63)은, 제 1 내지 제 3 각 저항 요소(21, 22, 32)나 CMOS 집적회로(5) 내의 저항 소자와 동시에 형성할 수 있다. 그렇기 때문에, PDMOS(31, 41)의 p 오프셋 영역(67) 및 n 베이스 영역(63)에 대해서도, 전용 마스크 및 이온 주입 등의 공정은 필요 없다. 따라서, 실질적으로는 전용 마스크나 공정을 추가하지 않고 PDMOS(31, 41)를 제작할 수 있으므로, CMOS 집적회로(5)의 제작과 동시에 과전압 보호회로(1)가 제작된다.
다음으로, 상술한 구성의 과전압 보호회로(1)의 동작에 대해 설명한다. 설명의 편의상, 특별히 한정하지는 않지만, 예컨대 제 1 저항 소자(21), 제 2 저항 소자(22) 및 제 3 저항 소자(32)의 각 저항값을 40㏀, 200㏀ 및 500㏀으로 하고, 이들 각 저항 소자(21, 22, 32)의 인가 전압 최대 정격을 80V로 한다. 또한, 예를 들어 제 1 및 제 2 PDMOS(31, 41)의 각 문턱 전압(Vth)을 1.0V로 하고, 그들 PDMOS (31, 41)의 각각의 소오스·드레인간 내압을 30V로 하며, 더욱이 각각의 소오스·드레인간 내압을 7V로 한다. 또한, CMOS 집적회로(5)의 인가 전압 최대 정격을 7V로 한다.
먼저, 외부 전원 단자(11)에 공급되는 전압이 6V 미만인 경우에 대해 설명한다. 제 1 PDMOS(31)의 소오스·드레인간 전압은, 외부 전원 단자(11)의 인가 전압과 분압 회로(2)의 분압점의 전압 차에 의해 결정되기 때문에, 이 경우(6V 미만인 경우)에는, 제 1 저항 소자(21)에 의한 전압 강하분이 1V 미만이기 때문에, 제 1 PDMOS(31)의 소오스·드레인간 전압은 1V 미만이 된다. 따라서, 제 1 PDMOS(31)는 오프 상태이며, 그 소오스와 드레인 사이는 하이 임피던스 상태가 된다.
이 저항값은 제 3 저항 소자(32)보다 충분히 크기 때문에, 제 1 PDMOS(31)의 드레인 단자의 전압은 접지 전위에 가까운 값이 된다. 다시 말해, 인버터 회로(3)의 출력 전압은 대개 접지 전위가 되며, 그에 따라 제 2 PDMOS(41)는 온 상태가 된다. 따라서, 외부 전원 단자(11)에 공급된 전압은 내부 전원 단자(13)에 인가되어, CMOS 집적회로(5)에 공급된다. 여기에서, CMOS 집적회로(5)의 소비 전류에 따라 달라지기도 하지만, 제 2 PDMOS(41)에서의 전력 또는 전압의 손실을 막기 위해, 제 2 PDMOS(41)의 온 저항은 충분히 낮아지도록 설계해 두는 것이 바람직하다.
외부 전원 단자(11)에 공급되는 전압이 6V가 되면, 제 1 저항 소자(21)에 의한 전압 강하분이 1V이기 때문에, 제 1 PDMOS(31)의 소오스·게이트간 전압이 1V가 된다. 그러므로, 제 1 PDMOS(31)는 반 정도 열린 상태가 되며, 제 1 PDMOS(31) 및 제 3 저항 소자(32)로 이루어진 경로에 전류가 흐르기 시작한다. 그와 더불어, 제 1 PDMOS(31)의 드레인 단자의 전압이 상승하기 시작한다.
외부 전원 단자(11)에 공급되는 전압이 더 올라가서 6V를 넘으면, 제 1 PDMOS(31)는 완전히 온 상태가 되기 때문에, 제 1 PDMOS(31)의 p 온 저항이 제 3 저항 소자(32)의 저항 값(500㏀)보다 충분히 낮아진다. 따라서, 제 1 PDMOS(31)의 드레인 단자의 전압은, 외부 전원 단자(11)의 인가 전압에 가까운 값까지 급격히상승하여, 그것을 게이트의 입력 전압으로 하는 제 2 PDMOS(41)는 급격히 오프 상태(하이 임피던스 상태)로 천이한다. 제 2 PDMOS(41) 및 오프 상태일 때의 임피던스는, CMOS 집적회로(5)를 내부 전원 단자(13)에서 본 회로 임피던스보다 충분히 크기 때문에, 내부 전원 단자(13)의 인가 전압은 접지 전위에 가까워진다. 이와 같은 동작에 의해, 외부 전원 단자(11)에 과대한 전압이 인가된 경우에도, CMOS 집적회로(5)에 인가되는 전압은, 최대 정격인 7V 이하가 된다.
상술한 실시의 형태 1에 따르면, 외부 전원 단자(11)로부터 공급된 전압을 분압하는 분압 회로(2), 이 분압 회로(2)의 분압점의 전압을 입력으로 하는 인버터 회로(3), 및 과전압이 피보호 대상인 CMOS 집적회로(5)에 공급되는 것을 차단하는 스위칭 소자(4)를, CMOS 집적회로(5)와 함께 동일 반도체 기판 상에, 전용 마스크를 사용하거나, 공정을 추가하지 않고 제작할 수 있다. 따라서, CMOS 집적회로(5)와 함께 동일 반도체 기판 상에, 적은 소자 수로 구성할 수 있는 저렴한 과전압 보호회로(1)를 설치할 수 있다.
한편, 상술한 예에서는, 외부 전원 단자(11)에 인가할 수 있는 전압의 최대값은, 제 2 PDMOS(41)의 소오스·드레인간 내압에 따라 결정되며, 여기에서는 30V인데, 이 값을 포함해, 본 발명은, 상술한 실시의 형태의 설명에서 사용한 각종 수치에 한정되지 않는다. 특히, 제 1 저항 소자(21)와 제 2 저항 소자(22)의 각 저항값은, 외부 전원 단자(11)에 CMOS 집적회로(5)의 인가 전압 최대 정격에 가까운 전압이 인가되었을 때, 제 1 PDMOS(31)가 온 상태로 전환되는 전압을 공급하는 저항값이면 된다. 또한, 인버터 회로(3)는, 제 1 PDMOS(31) 대신에 저항 소자를 설치하고, 또한 제 3 저항 소자(32) 대신에 N형 고내압 MOS 트랜지스터를 설치한 구성으로 해도 무방하며, 제 1 PDMOS(31)와, 제 3 저항 소자(32) 대신에 N형 고내압 MOS 트랜지스터를 설치한 구성으로 할 수도 있다.
실시의 형태 2
도 3은, 본 발명의 실시의 형태 2에 따른 과전압 보호회로의 구성을 나타내는 회로도이다. 이 과전압 보호회로(101)는, 실시의 형태 1의 과전압 보호회로(1)에 있어서, 내부 전원 단자(13)와 접지 단자(14) 사이에 제너 다이오드(8)를 접속한 것이다. 그 밖의 구성은 실시의 형태 1과 동일하기 때문에, 실시의 형태 1과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다. 제너 다이오드(8)의 브레이크 다운 전압은, 제 2 PDMOS(41)의 스위칭 동작 전압(예를 들어, 실시의 형태 1의 예에서는 6V) 이상이고, 또한 CMOS 집적회로(5)의 인가 전압 최대 정격(예를 들어, 실시의 형태 1의 예에서는 7V) 이하가 되도록 설정된다. 이것은, CMOS 집적회로(5)를 과전압으로부터 보호하고, 또한 과전압 보호회로로서의 본래의 동작을 저해하지 않도록 하기 위함이다.
실시의 형태 2의 과전압 보호회로(101)는, 분압 회로(2), 인버터 회로(3) 및 스위칭 소자(4)로 이루어진 보호 회로(실시의 형태 1의 과전압 보호회로(1)에 상당하는 부분)가 따라갈 수 없을 정도로 급준한 과전압이 인가되었을 경우에 유효하다. 이 과전압 보호회로(101)에서는, 급준한 과전압의 입력에 대해 제너 다이오드(8)가 브레이크 다운되어, 내부 전원 단자(13)의 전압을 클램프한다. 그것에 의해, CMOS 집적회로(5)가 보호된다.
그러므로, 실시의 형태 2에 따르면, CMOS 집적회로(5)와 함께 동일 반도체 기판 상에, 적은 소자 수로 구성할 수 있는 저렴한 과전압 보호회로(101)를 설치할 수 있는 효과 이외에, 급준한 과전압의 입력에 대해서도 제너 다이오드(8)의 브레이크 다운에 의해 CMOS 집적회로(5)를 보호할 수 있는 효과를 얻을 수 있다. 즉, 과전압 보호회로(101)의 서지 내성이 향상된다. 예를 들어, 제 2 PDMOS(41)에 있어서의 전력·전압 손실을 적게 하기 위해 제 2 PDMOS(41)의 게이트 폭을 넓게 해서 온 저항을 상당히 낮게 했을 경우, 게이트 전극의 면적 증대와 더불어 제 2 PDMOS(41)의 게이트 용량을 증대하고, 그에 따라 제 2 PDMOS(41)의 ON에서 OFF로의 전환 동작이 저속화하는데, 실시의 형태 2는, 그러한 경우에 특히 유효하다.
실시의 형태 3
도 4는, 본 발명의 실시의 형태 3에 따른 과전압 보호회로의 구성을 나타내는 회로도이다. 이 과전압 보호회로(201)는, 실시의 형태 2의 과전압 보호회로(101)에 있어서, 외부 전원 단자(11)와 접지 단자(12) 사이에 제 2 제너 다이오드(9)를 접속한 것이다. 그 밖의 구성은 실시의 형태 1 및 실시의 형태 2와 동일하기 때문에, 실시의 형태 1 및 실시의 형태 2와 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
제 2 제너 다이오드(9)의 브레이크 다운 전압은, 제 2 PDMOS(41)의 스위칭 동작 전압(예를 들어, 실시의 형태 1의 예에서는 6V) 이상이고, 또한 제 2 제너 다이오드(9)가 없는 경우의 과전압 보호회로(201)(실시의 형태 2의 과전압 보호회로(101)에 상당하는 부분)의 인가 전압 최대 정격(예컨대, 실시의 형태 1 또는 실시의 형태 2에서는 30V) 이하가 되도록 설정된다. 이것은, 과전압 보호회로(201)를 과전압으로부터 보호하고, 또한 과전압 보호회로서의 본래의 동작을 방해하지 않도록 하기 위함이다.
실시의 형태 3의 과전압 보호회로(201)는, 외부 전원 단자(11)에 정전기와 같이 과전압 보호회로 자체의 인가 전압 최대 정격을 초과하는 고전압이 인가되었을 경우에 유효하다. 이 과전압 보호회로(201)에서는, 과전압 보호회로 자체의 인가 전압 최대 정격을 초과하는 고전압의 입력에 대해 제 2 제너 다이오드(9)가 브레이크 다운되고, 과전압 보호회로(201)에 공급되는 전압이, 과전압 보호회로(201)가 파괴되지 않는 범위의 전압으로 클램프된다. 그로 인해, 과전압 보호회로(201)가 보호된다.
따라서, 실시의 형태 3에 따르면, CMOS 집적회로(5)와 함께 동일 반도체 기판 상에, 적은 소자 수로 구성할 수 있는 저렴한 과전압 보호회로(201)를 설치할 수 있는 효과, 및 급준한 과전압의 입력에 대해서도 제너 다이오드(8)의 브레이크 다운에 의해 CMOS 집적회로(5)를 보호할 수 있는 효과 이외에, 과전압 보호회로 자체의 인가 전압 최대 정격을 초과하는 고전압의 입력에 대해서도 제 2 제너 다이오드(9)의 브레이크 다운에 의해 과전압 보호회로(201)를 보호할 수 있는 효과를 얻을 수 있다. 즉, 과전압 보호회로(201)의 서지 내성이 더욱 향상된다.
이상에 있어서, 본 발명은, 상술한 각 실시의 형태에 한정되지 않고, 여러 가지 변형이 가능하다. 또한, 제 1 도전형이 P형이고, 제 2 도전형이 N형인 경우에도 적용할 수 있음은 물론이다.
본 발명에 의하면, 피보호 대상인 CMOS 집적회로와 함께 동일 반도체 기판 상에, 외부로부터 공급되는 전압을 분압하는 분압 회로, 이 분압 회로의 분압점의 전압을 입력으로 하는 인버터 회로, 및 과전압이 CMOS 집적회로에 공급되는 것을 차단하는 스위칭 소자가 제작된다. 따라서, 피보호 대상인 CMOS 집적회로와 함께 동일 반도체 기판 상에, 적은 소자 수로 구성할 수 있는 저렴한 과전압 보호회로를 설치할 수 있다.

Claims (7)

  1. 외부로부터 전원 전압이 공급되는 외부 전원 단자와,
    외부로부터 접지 전위가 공급되는 접지 단자와,
    외부로부터 공급되는 전원 전압을 피보호 대상인 CMOS 집적회로에 공급하는 내부 전원 단자와,
    상기 외부 전원 단자와 상기 접지 단자 사이에 접속되고, 상기 외부 전원 단자로부터 공급되는 전압을 분압하는 분압 회로와,
    상기 외부 전원 단자와 상기 접지 단자 사이에 접속되고, 상기 분압 회로의 분압점의 전압이 입력되는 인버터 회로와,
    상기 외부 전원 단자와 상기 내부 전원 단자 사이에 접속되고, 상기 인버터 회로의 출력에 따라 온/오프 전환 동작을 수행하는 스위칭 소자를 구비하며, 상기 인버터 회로 및 상기 스위칭 소자는 상기 CMOS 집적회로와 동일 반도체 기판 상에 형성되어 있는 것을 특징으로 하는 과전압 보호회로.
  2. 제 1 항에 있어서,
    상기 스위칭 소자는, 상기 외부 전원 단자에 과전압이 인가되었을 때의 상기 인버터 회로의 출력에 의해 오프 상태가 되는 반면, 상기 외부 전원 단자에 과전압이 인가되지 않을 때의 상기 인버터 회로의 출력에 의해 온 상태가 되는 것을 특징으로 하는 과전압 보호회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 분압 회로는, 제 1 저항 소자와 제 2 저항 소자의 직렬 접속에 의해 구성되고,
    상기 인버터 회로는, 게이트 단자를 입력 단자로 하고, 드레인 단자를 출력 단자로 하는 제 1 고내압 MOS 트랜지스터와 제 3 저항 소자의 직렬 접속에 의해 구성되며,
    상기 스위칭 소자는, 소오스 단자가 상기 외부 전원 단자에 접속되고, 드레인 단자가 상기 내부 전원 단자에 접속되며, 게이트 단자가 상기 인버터 회로의 출력 단자에 접속된 제 2 고내압 MOS 트랜지스터에 의해 구성되어 있는 것을 특징으로 하는 과전압 보호회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 및/또는 제 2 고내압 MOS 트랜지스터는,
    제 2 도전형 반도체 층의 표면층에 표면으로부터의 불순물의 도입, 확산에 의해 형성된 제 1 도전형 웰 영역과,
    제 1 도전형 웰 영역의 표면층에 서로 이격되어 표면으로부터의 불순물의 도입, 확산에 의해 형성된 제 2 도전형 소오스 영역 및 제 2 도전형 오프셋 영역과,
    제 2 도전형 오프셋 영역의 표면의 일부에 형성된 LOCOS 산화막과,
    제 2 도전형 오프셋 영역의 표면층의 LOCOS 산화막이 제 2 도전형 소오스 영역으로부터 먼 쪽에 형성된 제 2 도전형 드레인 영역과,
    제 2 도전형 소오스 영역과 제 2 도전형 오프셋 영역 사이에 끼워진 제 1 도전형 웰 영역의 표면 노출부의 표면 상에 게이트 절연막을 통해서 형성된 다결정 실리콘으로 이루어진 게이트 전극과,
    제 2 도전형 소오스 영역의 표면 상에 설치된 소오스 전극과,
    제 2 도전형 드레인 영역의 표면 상에 설치된 드레인 전극과,
    제 2 도전형 소오스 영역을 가로 방향 및 세로 방향으로 에워싸도록 형성되고, 상기 제 1 도전형 웰 영역보다 불순물 농도가 높은 제 1 도전형 베이스 영역을 갖는 가로형 고내압 MOS 트랜지스터인 것을 특징으로 하는 과전압 보호회로.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 고내압 MOS 트랜지스터는,
    제 2 도전형 반도체 층의 표면층에 표면으로부터의 불순물의 도입, 확산에 의해 형성된 제 1 도전형 웰 영역과,
    제 1 도전형 웰 영역의 표면층에 서로 이격되어 표면으로부터의 불순물의 도입, 확산에 의해 형성된 제 2 도전형 소오스 영역 및 제 2 도전형 오프셋 영역과,
    제 2 도전형 오프셋 영역의 표면의 일부에 형성된 LOCOS 산화막과,
    제 2 도전형 오프셋 영역의 표면층의 LOCOS 산화막이 제 2 도전형 소오스 영역으로부터 먼 쪽에 형성된 제 2 도전형 드레인 영역과,
    제 2 도전형 소오스 영역과 제 2 도전형 오프셋 영역 사이에 끼워진 제 1 도전형 웰 영역의 표면 노출부의 표면 상에 게이트 절연막을 통해서 형성된 다결정 실리콘으로 이루어진 게이트 전극과,
    제 2 도전형 소오스 영역의 표면 상에 설치된 소오스 전극과,
    제 2 도전형 드레인 영역의 표면 상에 설치된 드레인 전극과,
    제 2 도전형 소오스 영역을 가로 방향 및 세로 방향으로 에워싸도록 형성되고, 상기 제 1 도전형 웰 영역보다 불순물 농도가 높은 제 1 도전형 베이스 영역을 갖는 가로형 고내압 MOS 트랜지스터인 것을 특징으로 하는 과전압 보호회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 내부 전원 단자와 상기 접지 단자 사이에 제너 다이오드가 접속되어 있고, 상기 제너 다이오드의 브레이크 다운 전압은 상기 CMOS 집적회로의 최대 정격 전압 이하인 것을 특징으로 하는 과전압 보호회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 외부 전원 단자와 상기 접지 단자 사이에 제너 다이오드가 접속되어 있고, 상기 제너 다이오드의 브레이크 다운 전압은, 상기 스위칭 소자가 온/오프의 전환 동작을 수행하는 전압 이상이며, 상기 분압 회로, 상기 인버터 회로 및 상기 스위칭 소자의 각각의 최대 정격 전압 중에서 가장 낮은 전압 이하인 것을 특징으로 하는 과전압 보호회로.
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