JPH09312399A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH09312399A JPH09312399A JP8170036A JP17003696A JPH09312399A JP H09312399 A JPH09312399 A JP H09312399A JP 8170036 A JP8170036 A JP 8170036A JP 17003696 A JP17003696 A JP 17003696A JP H09312399 A JPH09312399 A JP H09312399A
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- 239000004065 semiconductor Substances 0.000 title claims description 252
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 230000015556 catabolic process Effects 0.000 claims abstract description 145
- 230000003068 static effect Effects 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims description 122
- 238000009792 diffusion process Methods 0.000 claims description 80
- 239000012535 impurity Substances 0.000 claims description 76
- 238000002955 isolation Methods 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 51
- 230000005669 field effect Effects 0.000 claims description 48
- 230000015572 biosynthetic process Effects 0.000 claims description 38
- 230000003647 oxidation Effects 0.000 claims description 32
- 238000007254 oxidation reaction Methods 0.000 claims description 32
- 230000008569 process Effects 0.000 claims description 32
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 26
- 229910052698 phosphorus Inorganic materials 0.000 claims description 26
- 239000011574 phosphorus Substances 0.000 claims description 26
- 238000009826 distribution Methods 0.000 claims description 12
- 230000002265 prevention Effects 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 5
- 230000005684 electric field Effects 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims 1
- 230000005611 electricity Effects 0.000 abstract description 27
- 230000001681 protective effect Effects 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 248
- 108091006146 Channels Proteins 0.000 description 78
- 229910052710 silicon Inorganic materials 0.000 description 51
- 239000010703 silicon Substances 0.000 description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 50
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 33
- 229910052796 boron Inorganic materials 0.000 description 33
- 238000010586 diagram Methods 0.000 description 23
- 238000005468 ion implantation Methods 0.000 description 19
- 230000002829 reductive effect Effects 0.000 description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 229910052782 aluminium Inorganic materials 0.000 description 16
- 230000002950 deficient Effects 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 239000013307 optical fiber Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 229940095676 wafer product Drugs 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 239000000047 product Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000006378 damage Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005204 segregation Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- LFYJSSARVMHQJB-QIXNEVBVSA-N bakuchiol Chemical compound CC(C)=CCC[C@@](C)(C=C)\C=C\C1=CC=C(O)C=C1 LFYJSSARVMHQJB-QIXNEVBVSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000011265 semifinished product Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- -1 respectively Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Abstract
(57)【要約】
【課題】 密閉電池の電池蓋または外装缶等の外装部に
電解液注入口を備えた密閉電池において、蓋の位置合わ
せを正確に行い、電解液の漏液や空気中の水分や酸素の
電池内部への浸透を防止する。 【解決手段】 蓋に凸部、もしくは電解液注入口周縁部
の一部に凹部、もしくはその両方を設け、該蓋の位置決
めを容易にし、さらに電解液注入口と蓋を溶接する工程
において、レーザによるシーム溶接する前に仮固定をす
ることにより位置ずれや溶接不良を低減させる。
電解液注入口を備えた密閉電池において、蓋の位置合わ
せを正確に行い、電解液の漏液や空気中の水分や酸素の
電池内部への浸透を防止する。 【解決手段】 蓋に凸部、もしくは電解液注入口周縁部
の一部に凹部、もしくはその両方を設け、該蓋の位置決
めを容易にし、さらに電解液注入口と蓋を溶接する工程
において、レーザによるシーム溶接する前に仮固定をす
ることにより位置ずれや溶接不良を低減させる。
Description
【０００１】
【産業上の利用分野】この発明は、出力回路に電源電圧
より高い電圧が印加される高耐圧トランジスタを有する
半導体装置に関する。この発明は、出力回路に電源電圧
より高い電圧が印加される高耐圧トランジスタを複数設
ける感熱紙用抵抗駆動ＩＣ及び液晶駆動ＩＣ等の半導体
装置に関する。
より高い電圧が印加される高耐圧トランジスタを有する
半導体装置に関する。この発明は、出力回路に電源電圧
より高い電圧が印加される高耐圧トランジスタを複数設
ける感熱紙用抵抗駆動ＩＣ及び液晶駆動ＩＣ等の半導体
装置に関する。
【０００２】この発明は、ＭＯＳ型トランジスタ及びそ
れを含む半導体集積回路装置の構成に関し、より詳しく
は、ＭＯＳ型トランジスタを電気的に分離する構造に関
する。この発明は、ＦＡＸ等に用いられる原稿読み取り
ＩＣあるいは熱転写用ＩＣを供給するための極細チップ
から成るシリコンウエハ半製品とその製造方法に関す
る。
れを含む半導体集積回路装置の構成に関し、より詳しく
は、ＭＯＳ型トランジスタを電気的に分離する構造に関
する。この発明は、ＦＡＸ等に用いられる原稿読み取り
ＩＣあるいは熱転写用ＩＣを供給するための極細チップ
から成るシリコンウエハ半製品とその製造方法に関す
る。
【０００３】
【従来の技術】図２に従来の感熱紙用抵抗に約１０ｍＡ
の電流を流すためのサーマルヘッドドライバーＩＣの電
気回路図を示す。半導体装置のチップの端に沿って複数
の出力パッド１１が設けられている。各々のパッドには
駆動トランジスタＴＤ１〜ＴＤＮが設けられている。各
々のトランジスタＴＤ１〜ＴＤＮのゲート電極はドライ
バー制御回路１２により電圧印加されている。ドライバ
ー制御回路１２は電源電圧で動作している。各々のパッ
ドに感熱紙用抵抗が直列に接続される。感熱紙用抵抗に
は約３５Ｖの高電圧が印加されている。トランジスタが
ＯＮすると各々１０ｍＡの電流が抵抗に流れ、その抵抗
のジュール熱によって感熱紙が変色する。
の電流を流すためのサーマルヘッドドライバーＩＣの電
気回路図を示す。半導体装置のチップの端に沿って複数
の出力パッド１１が設けられている。各々のパッドには
駆動トランジスタＴＤ１〜ＴＤＮが設けられている。各
々のトランジスタＴＤ１〜ＴＤＮのゲート電極はドライ
バー制御回路１２により電圧印加されている。ドライバ
ー制御回路１２は電源電圧で動作している。各々のパッ
ドに感熱紙用抵抗が直列に接続される。感熱紙用抵抗に
は約３５Ｖの高電圧が印加されている。トランジスタが
ＯＮすると各々１０ｍＡの電流が抵抗に流れ、その抵抗
のジュール熱によって感熱紙が変色する。
【０００４】従来のＣＭＯＳ回路の半導体装置において
は、出力回路がパッド端子からの静電気により破壊する
のを防止するために、ドライバー制御回路に用いられて
いる低耐圧ＭＯＳＦＥＴが保護トランジスタとして設け
られていた。Ｐ型シリコーン基板の表面にＮ+型ソース
領域とドレイン領域とが設けられ、ソース領域とドレイ
ン領域との間の半導体基板の表面にゲート酸化膜を介し
てゲート電極が設けられている。ドレイン領域はパッド
端子に配線を介して電気的に接続している。ソース領域
とゲート電極とは電源端子のＶｓｓ端子に配線を介して
電気的に接続している。パッド端子に静電気が加わった
場合にはこの保護トランジスタから静電気を放電するこ
とにより内部の半導体素子の破壊を防止する。
は、出力回路がパッド端子からの静電気により破壊する
のを防止するために、ドライバー制御回路に用いられて
いる低耐圧ＭＯＳＦＥＴが保護トランジスタとして設け
られていた。Ｐ型シリコーン基板の表面にＮ+型ソース
領域とドレイン領域とが設けられ、ソース領域とドレイ
ン領域との間の半導体基板の表面にゲート酸化膜を介し
てゲート電極が設けられている。ドレイン領域はパッド
端子に配線を介して電気的に接続している。ソース領域
とゲート電極とは電源端子のＶｓｓ端子に配線を介して
電気的に接続している。パッド端子に静電気が加わった
場合にはこの保護トランジスタから静電気を放電するこ
とにより内部の半導体素子の破壊を防止する。
【０００５】例えば、感熱紙タイプのプリンターにおい
て、発熱抵抗を駆動するサーマルヘッドＩＣにおいて
は、駆動トランジスタとして図３に示すような構造の高
耐圧ＭＯＳトランジスタが用いられている。Ｐ型シリコ
ン単結晶基板１の表面にＮ+型ソース領域４とドレイン
領域５が設けられている。高耐圧特性を得るために、ド
レイン領域５に接続した低濃度ドレイン領域２１をフィ
ールド絶縁膜７の下に設けている。チャネル形成領域は
ソース領域４とドレイン領域２１との間の基板１の表面
になる。チャネル形成領域のインピーダンスがゲート絶
縁膜６を介して設けられたゲート電極によって制御され
る。
て、発熱抵抗を駆動するサーマルヘッドＩＣにおいて
は、駆動トランジスタとして図３に示すような構造の高
耐圧ＭＯＳトランジスタが用いられている。Ｐ型シリコ
ン単結晶基板１の表面にＮ+型ソース領域４とドレイン
領域５が設けられている。高耐圧特性を得るために、ド
レイン領域５に接続した低濃度ドレイン領域２１をフィ
ールド絶縁膜７の下に設けている。チャネル形成領域は
ソース領域４とドレイン領域２１との間の基板１の表面
になる。チャネル形成領域のインピーダンスがゲート絶
縁膜６を介して設けられたゲート電極によって制御され
る。
【０００６】発熱抵抗駆動ＩＣの場合、ドレイン耐圧が
３０〜５０Ｖである。従って、ゲート絶縁膜６の膜厚は
５００〜１５００Åのシリコン酸化膜である。 ゲート
絶縁膜を薄膜化したＩＣについては、従来我々が開発
し、特許に出願している（特開平７−２２６５０５参
照）。
３０〜５０Ｖである。従って、ゲート絶縁膜６の膜厚は
５００〜１５００Åのシリコン酸化膜である。 ゲート
絶縁膜を薄膜化したＩＣについては、従来我々が開発
し、特許に出願している（特開平７−２２６５０５参
照）。
【０００７】ドライバー制御回路がＣＭＯＳ回路にて構
成されている場合、いずれか一方の導電型のトランジス
タは、深い拡散領域であるウェル領域に形成される。こ
の場合、ウェルと別のウェルとの電気的分離のためにウ
ェル間の距離を長くする。図４は、従来の一般的な半導
体集積回路装置のウェル間の分離構造を示す断面図であ
る。Ｐ型半導体基板１００の表面付近に互いに８μｍ程
度離れてＮｗｅｌｌ１０１、１０２を形成し、さらにＮ
ｗｅｌｌ、１０１、１０２の間にＬＯＣＯＳ１０３を形
成し、Ｎｗｅｌｌ、１０１とＮｗｅｌｌ、１０２を電気
的に分離していた。また、Ｎｗｅｌｌ、１０１とＮｗｅ
ｌｌ、１０２は、その表面付近にＰ+ドレイン１０４、
ソース１０５とポリシリコンゲート１０６からなるＭＯ
Ｓ型トランジスタが形成される。ここでＰ型半導体基板
１００は、２０−３０Ω−ｃｍ、Ｎｗｅｌｌイオン注入
量は、４×１０12／ｃｍ2、熱拡散は、１１５０℃６Ｈ
である。
成されている場合、いずれか一方の導電型のトランジス
タは、深い拡散領域であるウェル領域に形成される。こ
の場合、ウェルと別のウェルとの電気的分離のためにウ
ェル間の距離を長くする。図４は、従来の一般的な半導
体集積回路装置のウェル間の分離構造を示す断面図であ
る。Ｐ型半導体基板１００の表面付近に互いに８μｍ程
度離れてＮｗｅｌｌ１０１、１０２を形成し、さらにＮ
ｗｅｌｌ、１０１、１０２の間にＬＯＣＯＳ１０３を形
成し、Ｎｗｅｌｌ、１０１とＮｗｅｌｌ、１０２を電気
的に分離していた。また、Ｎｗｅｌｌ、１０１とＮｗｅ
ｌｌ、１０２は、その表面付近にＰ+ドレイン１０４、
ソース１０５とポリシリコンゲート１０６からなるＭＯ
Ｓ型トランジスタが形成される。ここでＰ型半導体基板
１００は、２０−３０Ω−ｃｍ、Ｎｗｅｌｌイオン注入
量は、４×１０12／ｃｍ2、熱拡散は、１１５０℃６Ｈ
である。
【０００８】
【発明が解決しようとする課題】しかし、従来のような
半導体装置においては、トランジスタのサイズを小さく
すると静電耐圧が低下するという課題があったさらに、
従来の保護トランジスタを有する半導体装置において
は、保護トランジスタのドレイン耐圧が２０Ｖより低い
ために、出力回路が２０Ｖ以上で動作する半導体装置へ
は適用できなかった。また、耐圧を上げようとすると製
造工程が複雑になってしまった。
半導体装置においては、トランジスタのサイズを小さく
すると静電耐圧が低下するという課題があったさらに、
従来の保護トランジスタを有する半導体装置において
は、保護トランジスタのドレイン耐圧が２０Ｖより低い
ために、出力回路が２０Ｖ以上で動作する半導体装置へ
は適用できなかった。また、耐圧を上げようとすると製
造工程が複雑になってしまった。
【０００９】また、従来の高耐圧ＭＯＳトランジスタに
おいては、高耐圧特性を得るための低濃度ドレイン領域
の拡散深さが浅いために、そこでの抵抗増により大きな
電流を流すためには大きな面積のトランジスタが必要で
あった。また、ドレイン領域２１の抵抗を減らすために
濃度を高くするとドレイン耐圧が１０Ｖ以下に低くなっ
てしまった。さらに、別の方法として、低濃度のまま拡
散の深さを深くするとドレイン領域２１が横方向にも大
きくなり大きなトランジスタになってしまっていた。
おいては、高耐圧特性を得るための低濃度ドレイン領域
の拡散深さが浅いために、そこでの抵抗増により大きな
電流を流すためには大きな面積のトランジスタが必要で
あった。また、ドレイン領域２１の抵抗を減らすために
濃度を高くするとドレイン耐圧が１０Ｖ以下に低くなっ
てしまった。さらに、別の方法として、低濃度のまま拡
散の深さを深くするとドレイン領域２１が横方向にも大
きくなり大きなトランジスタになってしまっていた。
【００１０】さらに、高耐圧を得るために用いられるＮ
ｗｅｌｌドレイン構造のＭＯＳトランジスタの場合、前
述したようなＮｗｅｌｌの分離技術だと次のような課題
がある。即ち、Ｎｗｅｌｌの横方向拡散長が長いため、
隣接するＮｗｅｌｌの間隔は、少なくとも拡散長の２倍
以上必要である。さらに、隣合うＮｗｅｌｌにはさまれ
たＰ型領域の不純物濃度が薄く形成されているため、空
乏層は低電圧印加時から大きく広がり、Ｎｗｅｌｌ間隔
は、少なくとも電源電圧印加時の空乏層巾の２倍以上必
要であった。
ｗｅｌｌドレイン構造のＭＯＳトランジスタの場合、前
述したようなＮｗｅｌｌの分離技術だと次のような課題
がある。即ち、Ｎｗｅｌｌの横方向拡散長が長いため、
隣接するＮｗｅｌｌの間隔は、少なくとも拡散長の２倍
以上必要である。さらに、隣合うＮｗｅｌｌにはさまれ
たＰ型領域の不純物濃度が薄く形成されているため、空
乏層は低電圧印加時から大きく広がり、Ｎｗｅｌｌ間隔
は、少なくとも電源電圧印加時の空乏層巾の２倍以上必
要であった。
【００１１】また、従来の高耐圧ＭＯＳトランジスタと
低耐圧ＭＯＳトランジスタを集積化した半導体装置にお
いては、高耐圧ＭＯＳトランジスタのための低濃度ドレ
イン領域形成のためのフォトリソ工程が必要であった。
即ち、通常の低耐圧ＭＯＳトランジスタだけによる集積
回路に比べさらに１回のフォトリソ工程の追加が必要で
あった。
低耐圧ＭＯＳトランジスタを集積化した半導体装置にお
いては、高耐圧ＭＯＳトランジスタのための低濃度ドレ
イン領域形成のためのフォトリソ工程が必要であった。
即ち、通常の低耐圧ＭＯＳトランジスタだけによる集積
回路に比べさらに１回のフォトリソ工程の追加が必要で
あった。
【００１２】さらに、非常に細長いＩＣを複数並べたＩ
Ｃ実装基板においては、ＩＣの長さが原理上短くできな
いためにコストダウンが難しいという問題点があった。
ＩＣの幅を細くするとバッドマークのサイズが大きく位
置合わせ精度も低いために良品にマーキングされてしま
う問題もあった。さらに、ＩＣは一般的に平面的な形状
であるために、円筒状の実装基板への実装もできなかっ
た。
Ｃ実装基板においては、ＩＣの長さが原理上短くできな
いためにコストダウンが難しいという問題点があった。
ＩＣの幅を細くするとバッドマークのサイズが大きく位
置合わせ精度も低いために良品にマーキングされてしま
う問題もあった。さらに、ＩＣは一般的に平面的な形状
であるために、円筒状の実装基板への実装もできなかっ
た。
【００１３】そこで、この発明の目的は、トランジスタ
サイズを小さくしても静電耐圧特性の優れた半導体装置
を得ることにある。また、この発明の目的は、パッド端
子に２０Ｖより高い電圧が印加される半導体装置におい
て、簡単に製造できる保護トランジスタを設けることに
より、信頼性の高い、かつ、安価な半導体装置を供給す
ることであ。
サイズを小さくしても静電耐圧特性の優れた半導体装置
を得ることにある。また、この発明の目的は、パッド端
子に２０Ｖより高い電圧が印加される半導体装置におい
て、簡単に製造できる保護トランジスタを設けることに
より、信頼性の高い、かつ、安価な半導体装置を供給す
ることであ。
【００１４】そこで、本発明は、従来のこのような問題
点を解決するために製造コストを低くし、平面的でない
基板も可能にするＩＣ実装基板を供給することを目的と
する。そこで、この発明の目的は、ドレイン領域に１０
Ｖ以上の高電圧が印加される高電圧ＭＯＳトランジスタ
において、小さな面積で大きな電流を流すことができる
半導体装置を得ることにある。
点を解決するために製造コストを低くし、平面的でない
基板も可能にするＩＣ実装基板を供給することを目的と
する。そこで、この発明の目的は、ドレイン領域に１０
Ｖ以上の高電圧が印加される高電圧ＭＯＳトランジスタ
において、小さな面積で大きな電流を流すことができる
半導体装置を得ることにある。
【００１５】そこで、本発明の目的は、ドレイン領域に
１０Ｖ以上の高電圧が印加される高ドレイン耐圧ＭＯＳ
トランジスタと５Ｖ以下の低電圧が印加される低ドレイ
ン耐圧ＭＯＳトランジスタとの集積回路の半導体装置及
びその製造方法において安く簡単に製造できる装置と製
造方法を得ることである。
１０Ｖ以上の高電圧が印加される高ドレイン耐圧ＭＯＳ
トランジスタと５Ｖ以下の低電圧が印加される低ドレイ
ン耐圧ＭＯＳトランジスタとの集積回路の半導体装置及
びその製造方法において安く簡単に製造できる装置と製
造方法を得ることである。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、この発明は以下の構成の半導体装置とした。 （１）第１導電型の基板の表面に直線的に並んだ出力パ
ッド端子と、各々の出力パッド端子と電源ラインとの間
に各々並列に接続した高耐圧駆動トランジスタと静電耐
圧保護トランジスタと、高耐圧駆動トランジスタの各々
のゲート電極を制御するドライバー制御回路とから成る
半導体装置とした。
に、この発明は以下の構成の半導体装置とした。 （１）第１導電型の基板の表面に直線的に並んだ出力パ
ッド端子と、各々の出力パッド端子と電源ラインとの間
に各々並列に接続した高耐圧駆動トランジスタと静電耐
圧保護トランジスタと、高耐圧駆動トランジスタの各々
のゲート電極を制御するドライバー制御回路とから成る
半導体装置とした。
【００１７】（２）高耐圧駆動トランジスタと静電耐圧
保護トランジスタとが絶縁ゲート電界効果型トランジス
タから成るとともに、静電耐圧保護トランジスタのチャ
ネル長が高耐圧駆動トランジスタのチャンネル長より短
いことを特徴とする半導体装置とした。
保護トランジスタとが絶縁ゲート電界効果型トランジス
タから成るとともに、静電耐圧保護トランジスタのチャ
ネル長が高耐圧駆動トランジスタのチャンネル長より短
いことを特徴とする半導体装置とした。
【００１８】（３）静電耐圧保護トランジスタのドレイ
ン耐圧が高耐圧駆動トランジスタのドレイン耐圧より低
電圧であることを特徴とする（１）の半導体装置とし
た。上記課題を解決するために、この発明は、半導体装
置を以下の構成とした。 （４）パッド端子にドレイン領域を電気的に接続すると
ともに、電源ラインにソース領域とゲート電極とを電気
的に接続した静電耐圧保護トランジスタを設けた半導体
装置において、ドレイン領域を第１導電型の半導体領域
の表面に設けた第２導電型の低濃度ドレイン領域と、低
濃度ドレイン領域の内側の表面に設けた第２導電型の高
濃度ドレイン領域から構成し、ソース領域と低濃度ドレ
イン領域との間の半導体領域の上にフィールド絶縁膜を
介してゲート電極を設けたことを特徴とする半導体装置
とした。
ン耐圧が高耐圧駆動トランジスタのドレイン耐圧より低
電圧であることを特徴とする（１）の半導体装置とし
た。上記課題を解決するために、この発明は、半導体装
置を以下の構成とした。 （４）パッド端子にドレイン領域を電気的に接続すると
ともに、電源ラインにソース領域とゲート電極とを電気
的に接続した静電耐圧保護トランジスタを設けた半導体
装置において、ドレイン領域を第１導電型の半導体領域
の表面に設けた第２導電型の低濃度ドレイン領域と、低
濃度ドレイン領域の内側の表面に設けた第２導電型の高
濃度ドレイン領域から構成し、ソース領域と低濃度ドレ
イン領域との間の半導体領域の上にフィールド絶縁膜を
介してゲート電極を設けたことを特徴とする半導体装置
とした。
【００１９】（５）ソース領域と低濃度ドレイン領域と
の間の半導体領域の表面に半導体領域より高濃度の第１
導電型のフィールドドープ領域を設けたことを特徴とす
る（４）の半導体装置とした。 （６）ドレイン領域と対象的に高濃度ソース領域と低濃
度ソース領域から構成されている（４）の半導体装置と
した。
の間の半導体領域の表面に半導体領域より高濃度の第１
導電型のフィールドドープ領域を設けたことを特徴とす
る（４）の半導体装置とした。 （６）ドレイン領域と対象的に高濃度ソース領域と低濃
度ソース領域から構成されている（４）の半導体装置と
した。
【００２０】（７）半導体領域の表面に設けられた第２
導電型の絶縁ゲート電界効果型トランジスタと、半導体
領域の表面に設けられた第２導電型のウェルと、ウェル
の表面に設けられた第１導電型の絶縁ゲート電界効果型
トランジスタと成るなるとともに、低濃度ドレイン領域
とウェルとが同じ不純物分布である（４）の半導体装置
とした。
導電型の絶縁ゲート電界効果型トランジスタと、半導体
領域の表面に設けられた第２導電型のウェルと、ウェル
の表面に設けられた第１導電型の絶縁ゲート電界効果型
トランジスタと成るなるとともに、低濃度ドレイン領域
とウェルとが同じ不純物分布である（４）の半導体装置
とした。
【００２１】（８）第１導電型の半導体基板の表面に設
けられた第２導電型のソース領域と、ソース領域からチ
ャネル形成領域を介して離れて半導体基板の表面に設け
られた第２導電型の第１のドレイン領域と、第１のドレ
イン領域と接続して半導体基板表面に設けられた第２導
電型の第２のドレイン領域と、チャネル形成領域の上に
ゲート絶縁膜を介して設けられたゲート電極とから成る
半導体装置において、第１のドレイン領域の拡散深さと
表面濃度を前記第２のドレイン領域に対して深く低濃度
に形成するとともに、チャネル形成領域と第１のドレイ
ン領域との接続する半導体基板表面に拡散深さが第２の
ドレイン領域より深い第２導電型のパンチスルー防止領
域を設けたことを特徴とする半導体装置とした。
けられた第２導電型のソース領域と、ソース領域からチ
ャネル形成領域を介して離れて半導体基板の表面に設け
られた第２導電型の第１のドレイン領域と、第１のドレ
イン領域と接続して半導体基板表面に設けられた第２導
電型の第２のドレイン領域と、チャネル形成領域の上に
ゲート絶縁膜を介して設けられたゲート電極とから成る
半導体装置において、第１のドレイン領域の拡散深さと
表面濃度を前記第２のドレイン領域に対して深く低濃度
に形成するとともに、チャネル形成領域と第１のドレイ
ン領域との接続する半導体基板表面に拡散深さが第２の
ドレイン領域より深い第２導電型のパンチスルー防止領
域を設けたことを特徴とする半導体装置とした。
【００２２】（９）ゲート電極の端部と第１のドレイン
領域との間にゲート絶縁膜より厚膜のフィールド絶縁膜
が設けられている（８）の半導体装置とした。 （１０）パンチスルー防止領域及び第２のドレイン領域
がフィールド絶縁膜に対して自己整合的に設けられてい
る（８）の半導体装置とした。
領域との間にゲート絶縁膜より厚膜のフィールド絶縁膜
が設けられている（８）の半導体装置とした。 （１０）パンチスルー防止領域及び第２のドレイン領域
がフィールド絶縁膜に対して自己整合的に設けられてい
る（８）の半導体装置とした。
【００２３】（１１）ソース領域とチャネル形成領域の
間に第１のドレイン領域と同じ不純物分布の第２のソー
ス領域が設けられている（８）の半導体装置とした。 （１２）第１導電型の半導体基板の表面全面に設けられ
た基板に比べて高濃度の第１導電型の第１の拡散領域
と、基板表面に互いに１．５〜３．０μｍ離れて設けら
れた第１の拡散領域に比べ高濃度で深さ１．５μｍ以上
の第２導電型の第２、第３の拡散領域とから成る半導体
装置とした。
間に第１のドレイン領域と同じ不純物分布の第２のソー
ス領域が設けられている（８）の半導体装置とした。 （１２）第１導電型の半導体基板の表面全面に設けられ
た基板に比べて高濃度の第１導電型の第１の拡散領域
と、基板表面に互いに１．５〜３．０μｍ離れて設けら
れた第１の拡散領域に比べ高濃度で深さ１．５μｍ以上
の第２導電型の第２、第３の拡散領域とから成る半導体
装置とした。
【００２４】（１３）第２、及び第３の拡散領域の表面
に各々第１及び第２の絶縁膜を用いた電界効果型トラン
ジスタが設けられている（１２）記載の半導体装置とし
た。 （１４）第１の拡散領域の深さが、第１及び第２の絶縁
膜を用いた電界効果型トランジスタのソース、ドレイン
領域の深さと、第２、第３の拡散領域の深さとの間に設
けられた（１２）記載の半導体装置とした。
に各々第１及び第２の絶縁膜を用いた電界効果型トラン
ジスタが設けられている（１２）記載の半導体装置とし
た。 （１４）第１の拡散領域の深さが、第１及び第２の絶縁
膜を用いた電界効果型トランジスタのソース、ドレイン
領域の深さと、第２、第３の拡散領域の深さとの間に設
けられた（１２）記載の半導体装置とした。
【００２５】（１５）第１導電型の半導体領域の表面に
設けられた第２導電型のソース領域と、ソース領域から
チャネル形成領域を介して離れて半導体領域の表面に設
けられた第２導電型の第１のドレイン領域と、第１のド
レイン領域と接続して半導体領域の表面に設けられた第
２導電型の第２のドレイン領域と、チャネル形成領域の
上と第１のドレイン領域の上にそれぞれゲート絶縁膜と
フィールド絶縁膜を介して設けられたゲート電極からな
るとともに、第１のドレイン領域の表面に第１導電型の
不純物元素が半導体領域以上含まれている不純物領域が
設けられていることを特徴とする半導体装置とした。
設けられた第２導電型のソース領域と、ソース領域から
チャネル形成領域を介して離れて半導体領域の表面に設
けられた第２導電型の第１のドレイン領域と、第１のド
レイン領域と接続して半導体領域の表面に設けられた第
２導電型の第２のドレイン領域と、チャネル形成領域の
上と第１のドレイン領域の上にそれぞれゲート絶縁膜と
フィールド絶縁膜を介して設けられたゲート電極からな
るとともに、第１のドレイン領域の表面に第１導電型の
不純物元素が半導体領域以上含まれている不純物領域が
設けられていることを特徴とする半導体装置とした。
【００２６】（１６）第１導電型の半導体領域の表面に
設けられた第２導電型の低ドレイン耐圧絶縁ゲート電界
効果トランジスタと、低ドレイン耐圧絶縁ゲート電界効
果トランジスタと分離領域を介して離れて半導体領域の
表面に設けられた高ドレイン耐圧絶縁ゲート電界効果ト
ランジスタから成る半導体装置において、分離領域が半
導体領域の表面に設けられた半導体領域の濃度より高い
濃度の第１導電型のフィールドドープ領域と、フィール
ドドープ領域の上に設けられたフィールド絶縁膜から成
るとともに、高ドレイン耐圧絶縁ゲート電界効果トラン
ジスタのドレイン領域が、フィールドドープ領域を含む
フィールドドープ領域より高濃度の第２導電型の不純物
領域から構成されていることを特徴とする半導体装置と
した。
設けられた第２導電型の低ドレイン耐圧絶縁ゲート電界
効果トランジスタと、低ドレイン耐圧絶縁ゲート電界効
果トランジスタと分離領域を介して離れて半導体領域の
表面に設けられた高ドレイン耐圧絶縁ゲート電界効果ト
ランジスタから成る半導体装置において、分離領域が半
導体領域の表面に設けられた半導体領域の濃度より高い
濃度の第１導電型のフィールドドープ領域と、フィール
ドドープ領域の上に設けられたフィールド絶縁膜から成
るとともに、高ドレイン耐圧絶縁ゲート電界効果トラン
ジスタのドレイン領域が、フィールドドープ領域を含む
フィールドドープ領域より高濃度の第２導電型の不純物
領域から構成されていることを特徴とする半導体装置と
した。
【００２７】（１７）第１導電型の半導体領域の表面に
設けられた第２導電型の低ドレイン耐圧絶縁ゲート電界
効果トランジスタと、低ドレイン耐圧絶縁ゲート電界効
果トランジスタと分離領域を介して半導体領域の表面に
設けられた高ドレイン耐圧絶縁ゲート電界効果トランジ
スタから成る半導体装置の製造方法において、半導体の
表面に耐酸化マスク膜を形成する工程と、分離領域及び
高ドレイン耐圧絶縁ゲート電界効果トランジスタの低濃
度ドレイン領域に対応する耐酸化マスク膜を選択的にエ
ッチング除去する工程と、耐酸化マスク膜をマスクとし
て分離領域及び低濃度ドレイン領域に対応する半導体領
域の表面に第１導電型の不純物をイオン注入する工程
と、半導体領域の表面にレジスト膜を形成する工程と、
低濃度ドレイン領域に対応するレジスト膜を除去する工
程と、レジスト膜をマスクとして第２導電型の不純物を
イオン注入する工程と、耐酸化マスク膜をマスクとして
半導体領域の表面を選択酸化してフィールド酸化膜を形
成する工程と、選択酸化の工程において、分離領域のフ
ィールド酸化膜の下の半導体領域の表面にフィールドド
ープ領域を形成するとともに、低濃度ドレイン領域及び
低濃度ドレイン領域の上にフィールド酸化膜を形成する
工程と、耐酸化マスク膜を除去しゲート絶縁膜を半導体
領域の表面に形成する工程と、ゲート絶縁膜の上に低ド
レイン耐圧絶縁ゲート電界効果トランジスタと高ドレイ
ン耐圧絶縁ゲート電界効果トランジスタのゲート電極を
パターニングする工程と、ゲート電極をマスクとして半
導体領域の表面に第２導電型の不純物をドーピングして
低ドレイン耐圧絶縁ゲート電界効果トランジスタ及び高
ドレイン耐圧絶縁ゲート電界効果トランジスタのソース
・ドレイン領域を形成する工程とから成る半導体装置の
製造方法とした。
設けられた第２導電型の低ドレイン耐圧絶縁ゲート電界
効果トランジスタと、低ドレイン耐圧絶縁ゲート電界効
果トランジスタと分離領域を介して半導体領域の表面に
設けられた高ドレイン耐圧絶縁ゲート電界効果トランジ
スタから成る半導体装置の製造方法において、半導体の
表面に耐酸化マスク膜を形成する工程と、分離領域及び
高ドレイン耐圧絶縁ゲート電界効果トランジスタの低濃
度ドレイン領域に対応する耐酸化マスク膜を選択的にエ
ッチング除去する工程と、耐酸化マスク膜をマスクとし
て分離領域及び低濃度ドレイン領域に対応する半導体領
域の表面に第１導電型の不純物をイオン注入する工程
と、半導体領域の表面にレジスト膜を形成する工程と、
低濃度ドレイン領域に対応するレジスト膜を除去する工
程と、レジスト膜をマスクとして第２導電型の不純物を
イオン注入する工程と、耐酸化マスク膜をマスクとして
半導体領域の表面を選択酸化してフィールド酸化膜を形
成する工程と、選択酸化の工程において、分離領域のフ
ィールド酸化膜の下の半導体領域の表面にフィールドド
ープ領域を形成するとともに、低濃度ドレイン領域及び
低濃度ドレイン領域の上にフィールド酸化膜を形成する
工程と、耐酸化マスク膜を除去しゲート絶縁膜を半導体
領域の表面に形成する工程と、ゲート絶縁膜の上に低ド
レイン耐圧絶縁ゲート電界効果トランジスタと高ドレイ
ン耐圧絶縁ゲート電界効果トランジスタのゲート電極を
パターニングする工程と、ゲート電極をマスクとして半
導体領域の表面に第２導電型の不純物をドーピングして
低ドレイン耐圧絶縁ゲート電界効果トランジスタ及び高
ドレイン耐圧絶縁ゲート電界効果トランジスタのソース
・ドレイン領域を形成する工程とから成る半導体装置の
製造方法とした。
【００２８】（１８）第２導電型の半導体領域の表面に
設けられた第１導電型第１のソースおよびドレイン領域
と、前記第１のソースおよびドレイン領域から第２導電
型の素子分離領域を介して離れて前記半導体領域の表面
に設けられた第１導電型の第２のドレインおよびソース
領域と、前記第２導電型の素子分離領域の上に設けられ
たフィールド絶縁膜と、前記素子分離領域の表面に第１
導電型の不純物元素が前記半導体領域以上含まれている
不純物領域が設けられていることを特徴とする半導体装
置とした。
設けられた第１導電型第１のソースおよびドレイン領域
と、前記第１のソースおよびドレイン領域から第２導電
型の素子分離領域を介して離れて前記半導体領域の表面
に設けられた第１導電型の第２のドレインおよびソース
領域と、前記第２導電型の素子分離領域の上に設けられ
たフィールド絶縁膜と、前記素子分離領域の表面に第１
導電型の不純物元素が前記半導体領域以上含まれている
不純物領域が設けられていることを特徴とする半導体装
置とした。
【００２９】（１９）ＭＯＳトランジスタとそのＭＯＳ
トランジスタのドレイン耐圧よりも低い電圧で空乏化す
る拡散抵抗との直列接続からなることを特徴とする半導
体装置とした。 （２０）互いにドレインが接続された複数個のＭＯＳト
ランジスタとその拡散抵抗との直列接続からなることを
特徴とする（１９）記載の半導体装置とした。
トランジスタのドレイン耐圧よりも低い電圧で空乏化す
る拡散抵抗との直列接続からなることを特徴とする半導
体装置とした。 （２０）互いにドレインが接続された複数個のＭＯＳト
ランジスタとその拡散抵抗との直列接続からなることを
特徴とする（１９）記載の半導体装置とした。
【００３０】（２１）拡散抵抗の少なくとも一部がＭＯ
Ｓ構造となっていることを特徴とする（１９）記載の半
導体装置とした。 （２２）拡散抵抗がＭＯＳ集積回路の分離領域に形成さ
れていることを特徴とする（１９）記載の半導体装置と
した。
Ｓ構造となっていることを特徴とする（１９）記載の半
導体装置とした。 （２２）拡散抵抗がＭＯＳ集積回路の分離領域に形成さ
れていることを特徴とする（１９）記載の半導体装置と
した。
【００３１】（２３）第１導入型の半導体領域の表面に
お互いに離れて設けられた第２導電型のソース領域とド
レイン領域と、そのソース領域とドレイン領域の間の半
導体領域の表面であるチャネル形成領域の上に設けられ
たゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲー
ト電極と、ドレイン領域を構成する高濃度ドレイン領域
及びチャネル形成領域と高濃度ドレイン領域との間に設
けられた低濃度ドレイン領域から成るとともに、チャネ
ル形成領域が弱反転あるいは反転時の高濃度ドレイン領
域の耐圧をドレイン印加電圧より低く設定したことを特
徴とする高耐圧絶縁ゲート電界効果型半導体装置とし
た。
お互いに離れて設けられた第２導電型のソース領域とド
レイン領域と、そのソース領域とドレイン領域の間の半
導体領域の表面であるチャネル形成領域の上に設けられ
たゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲー
ト電極と、ドレイン領域を構成する高濃度ドレイン領域
及びチャネル形成領域と高濃度ドレイン領域との間に設
けられた低濃度ドレイン領域から成るとともに、チャネ
ル形成領域が弱反転あるいは反転時の高濃度ドレイン領
域の耐圧をドレイン印加電圧より低く設定したことを特
徴とする高耐圧絶縁ゲート電界効果型半導体装置とし
た。
【００３２】（２４）さらに、ソース領域から低濃度ド
レイン領域までのチャネル形成領域の長さであるチャネ
ル長を２．５ｕμｍ以下にするとともに、ゲート絶縁膜
の膜厚を２００Å以下にしたことを特徴とする（２３）
記載の高耐圧絶縁ゲート電界効果型半導体装置とした。
レイン領域までのチャネル形成領域の長さであるチャネ
ル長を２．５ｕμｍ以下にするとともに、ゲート絶縁膜
の膜厚を２００Å以下にしたことを特徴とする（２３）
記載の高耐圧絶縁ゲート電界効果型半導体装置とした。
【００３３】（２５）さらに、半導体領域の表面に設け
られた第１導電型の基板電極領域をソース領域から離し
て設けたことを特徴とする（２３）記載の高耐圧絶縁ゲ
ート電界効果型半導体装置とした。 （２６）シリコンウエハの表面にＩＣがマクリックス状
にスクライブラインを介して複数繰り返し設けられてい
るシリコンウエハ半製品において、ＩＣは一次元的に繰
り返して並べられた複数の同一トランジスタから構成さ
れるとともに、少なくとも一つのＩＣの表面に直径１０
０〜２００μｍのバッドマークが設けられていることを
特徴とするシリコンウエハ半製品とする。
られた第１導電型の基板電極領域をソース領域から離し
て設けたことを特徴とする（２３）記載の高耐圧絶縁ゲ
ート電界効果型半導体装置とした。 （２６）シリコンウエハの表面にＩＣがマクリックス状
にスクライブラインを介して複数繰り返し設けられてい
るシリコンウエハ半製品において、ＩＣは一次元的に繰
り返して並べられた複数の同一トランジスタから構成さ
れるとともに、少なくとも一つのＩＣの表面に直径１０
０〜２００μｍのバッドマークが設けられていることを
特徴とするシリコンウエハ半製品とする。
【００３４】（２７）シリコンウエハの表面にスクライ
ブラインを介してマクリックス状に繰り返し複数のＩＣ
を形成する工程と、シリコンウエハの裏面を研磨して薄
くするポリッシング工程と、ＩＣの電気特性を測定する
プローブテスト工程と、ＩＣの不良品に対してバッドマ
ークをＩＣの表面に付けるマーキング工程とから成るシ
リコンウエハ半製品の製造方法において、マーキング工
程がレーザー照射によりバッドマークを直径１００〜２
００μｍのの大きさに制御することをシリコンウエハ半
製品の製造方法とする。
ブラインを介してマクリックス状に繰り返し複数のＩＣ
を形成する工程と、シリコンウエハの裏面を研磨して薄
くするポリッシング工程と、ＩＣの電気特性を測定する
プローブテスト工程と、ＩＣの不良品に対してバッドマ
ークをＩＣの表面に付けるマーキング工程とから成るシ
リコンウエハ半製品の製造方法において、マーキング工
程がレーザー照射によりバッドマークを直径１００〜２
００μｍのの大きさに制御することをシリコンウエハ半
製品の製造方法とする。
【００３５】（２８）マーキング工程が、ＹＡＧレーザ
ーからレーザー光線を発光する工程と、レーザー光線を
直径１００μｍより細い光ファイバーでシリコンウエハ
近傍まで伝送する工程と、光ファイバーからのレーザー
光線を光学レンズにより、ＩＣの表面に集光して熱ダメ
ージ領域を形成する工程とから成る（２７）のシリコン
ウエハ半製品の製造方法とする。
ーからレーザー光線を発光する工程と、レーザー光線を
直径１００μｍより細い光ファイバーでシリコンウエハ
近傍まで伝送する工程と、光ファイバーからのレーザー
光線を光学レンズにより、ＩＣの表面に集光して熱ダメ
ージ領域を形成する工程とから成る（２７）のシリコン
ウエハ半製品の製造方法とする。
【００３６】（２９）膜厚を１００〜２００Åに間に設
定されたゲート絶縁膜を有する高ドレイン耐圧絶縁ゲー
ト電界効果トランジスタ（以後ＨＶＭＩＳＦＥＴと略
す）と、ＨＶＭＩＳＦＥＴと同じ導電型で、かつ、同一
の閾値電圧及びゲート絶縁膜を有する低ドレイン耐圧絶
縁ゲート電界効果トランジスタ（以後ＬＶＭＩＳＦＥＴ
と略す）とを同一の半導体領域の上に構成した半導体集
積回路において、閾値電圧が０．７Ｖ以上になるように
ゲート絶縁膜の直下の半導体領域の表面濃度を部分的に
高くするとともにＨＶＭＩＳＦＥＴ及びＬＶＭＩＳＦＥ
Ｔの各々のドレイン領域及びソース領域がリンの不純物
領域から構成されている半導体集積回路とした。
定されたゲート絶縁膜を有する高ドレイン耐圧絶縁ゲー
ト電界効果トランジスタ（以後ＨＶＭＩＳＦＥＴと略
す）と、ＨＶＭＩＳＦＥＴと同じ導電型で、かつ、同一
の閾値電圧及びゲート絶縁膜を有する低ドレイン耐圧絶
縁ゲート電界効果トランジスタ（以後ＬＶＭＩＳＦＥＴ
と略す）とを同一の半導体領域の上に構成した半導体集
積回路において、閾値電圧が０．７Ｖ以上になるように
ゲート絶縁膜の直下の半導体領域の表面濃度を部分的に
高くするとともにＨＶＭＩＳＦＥＴ及びＬＶＭＩＳＦＥ
Ｔの各々のドレイン領域及びソース領域がリンの不純物
領域から構成されている半導体集積回路とした。
【００３７】（３０）ＬＶＭＩＳＦＥＴのチャネル長方
向に沿ったゲート電極の最小長さが１．５から２．５μ
ｍの間に構成されている（２９）の半導体集積回路とし
た。 （３１）ＨＶＭＩＳＦＥＴは、第１導電型の半導体領域
の表面にお互いに離れて設られた第２導電型のソース領
域とドレイン領域と、ソース領域とドレイン領域との間
の半導体領域の表面であるチャネル形成領域と、チャネ
ル形成領域の上にゲート絶縁膜を介して設けられたゲー
ト電極とから構成されるとともに、ドレイン領域が低濃
度ドレイン領域と高濃度ドレインとの接続により構成さ
れ、チャネル領域と高濃度ドレイン領域との間に低濃度
ドレイン領域が配置され、低濃度ドレイン領域の上部に
はゲート絶縁膜に比一桁以上厚いフィールド絶縁膜が自
己整合的に構成された（２９）の半導体集積回路とし
た。
向に沿ったゲート電極の最小長さが１．５から２．５μ
ｍの間に構成されている（２９）の半導体集積回路とし
た。 （３１）ＨＶＭＩＳＦＥＴは、第１導電型の半導体領域
の表面にお互いに離れて設られた第２導電型のソース領
域とドレイン領域と、ソース領域とドレイン領域との間
の半導体領域の表面であるチャネル形成領域と、チャネ
ル形成領域の上にゲート絶縁膜を介して設けられたゲー
ト電極とから構成されるとともに、ドレイン領域が低濃
度ドレイン領域と高濃度ドレインとの接続により構成さ
れ、チャネル領域と高濃度ドレイン領域との間に低濃度
ドレイン領域が配置され、低濃度ドレイン領域の上部に
はゲート絶縁膜に比一桁以上厚いフィールド絶縁膜が自
己整合的に構成された（２９）の半導体集積回路とし
た。
【００３８】（３２）第２導電型のＨＶＭＩＳＦＥＴと
同じ導電型のＬＶＭＩＳＦＥＴとを第１導電型の半導体
領域の上に構成した半導体集積回路の製造方法におい
て、半導体領域の上に酸化マスク膜を形成する工程と、
分離領域とＨＶＭＩＳＦＥＴの低濃度ドレイン領域にな
るべき酸化マスク膜の領域を感光膜をマスクにしてエッ
チング除去する工程と、酸化マスク膜をマスクとして低
濃度ドレイン領域となるべき半導体領域に第２導電型の
不純物をイオン注入する工程と、酸化マスク膜をマスク
として半導体領域の表面を選択酸化することによりフィ
ールド絶縁膜を形成する工程と、酸化マスク膜を除去し
た後に半導体領域上に１００〜２００Åの絶縁膜を形成
しＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴのゲート絶縁膜
を同時に形成する工程と、ＨＶＭＩＳＦＥＴとＬＶＭＩ
ＳＦＥＴのゲート絶縁膜を介した下の半導体領域の表面
に閾値電圧設定のための第１導電型の不純物をフィール
ド絶縁膜をマスクとしてイオン注入する工程と、ゲート
絶縁膜の上にゲート電極となる導電膜をパターニングに
設ける工程と、ゲート電極及び前記フィールド絶縁膜を
マスクにして第２導電型の不純物をイオン注入すること
によりＨＶＭＩＳＦＥＴの高濃度ドレイン領域とＨＶＭ
ＩＳＦＥＴのソース領域とＬＶＭＩＳＦＥＴのドレイン
領域とＬＶＭＩＳＦＥＴのソース領域とを形成する工程
とから成る半導体集積回路の製造方法とした。
同じ導電型のＬＶＭＩＳＦＥＴとを第１導電型の半導体
領域の上に構成した半導体集積回路の製造方法におい
て、半導体領域の上に酸化マスク膜を形成する工程と、
分離領域とＨＶＭＩＳＦＥＴの低濃度ドレイン領域にな
るべき酸化マスク膜の領域を感光膜をマスクにしてエッ
チング除去する工程と、酸化マスク膜をマスクとして低
濃度ドレイン領域となるべき半導体領域に第２導電型の
不純物をイオン注入する工程と、酸化マスク膜をマスク
として半導体領域の表面を選択酸化することによりフィ
ールド絶縁膜を形成する工程と、酸化マスク膜を除去し
た後に半導体領域上に１００〜２００Åの絶縁膜を形成
しＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴのゲート絶縁膜
を同時に形成する工程と、ＨＶＭＩＳＦＥＴとＬＶＭＩ
ＳＦＥＴのゲート絶縁膜を介した下の半導体領域の表面
に閾値電圧設定のための第１導電型の不純物をフィール
ド絶縁膜をマスクとしてイオン注入する工程と、ゲート
絶縁膜の上にゲート電極となる導電膜をパターニングに
設ける工程と、ゲート電極及び前記フィールド絶縁膜を
マスクにして第２導電型の不純物をイオン注入すること
によりＨＶＭＩＳＦＥＴの高濃度ドレイン領域とＨＶＭ
ＩＳＦＥＴのソース領域とＬＶＭＩＳＦＥＴのドレイン
領域とＬＶＭＩＳＦＥＴのソース領域とを形成する工程
とから成る半導体集積回路の製造方法とした。
【００３９】
【作用】図１のように、駆動トランジスタと並列に静電
耐圧保護トランジスタと設けることにより、出力パッド
端子に加わる静電気を保護トランジスタへ逃がす。この
結果、駆動トランジスタ自体で静電気を逃がす必要がな
くなるため小さいトランジスタで構成できる。
耐圧保護トランジスタと設けることにより、出力パッド
端子に加わる静電気を保護トランジスタへ逃がす。この
結果、駆動トランジスタ自体で静電気を逃がす必要がな
くなるため小さいトランジスタで構成できる。
【００４０】高耐圧特性を得るために１０16ａｔｏｍｓ
／ｃｍ3〜１０18ａｔｏｍｓ／ｃｍ3の低濃度のドレイン
領域を深さ方向に１μｍ以上の拡散深さで構成するとと
もに、ドレイン領域と逆導電型のパンチスルー防止領域
をドレイン領域に接して設けることにより横方向への拡
散の伸びを防止して平面的にサイズを小さくできるよう
にした。横方向の拡散の伸びに対して深さ方向への拡散
の伸びが大きいためドレイン領域の濃度が低く高耐圧に
でき、かつ、低抵抗にできるので大きな電流を流すこと
ができる。
／ｃｍ3〜１０18ａｔｏｍｓ／ｃｍ3の低濃度のドレイン
領域を深さ方向に１μｍ以上の拡散深さで構成するとと
もに、ドレイン領域と逆導電型のパンチスルー防止領域
をドレイン領域に接して設けることにより横方向への拡
散の伸びを防止して平面的にサイズを小さくできるよう
にした。横方向の拡散の伸びに対して深さ方向への拡散
の伸びが大きいためドレイン領域の濃度が低く高耐圧に
でき、かつ、低抵抗にできるので大きな電流を流すこと
ができる。
【００４１】本発明は、バッドマークをレーザー照射に
より小さく形成することにより極細チップから成るシリ
コンウエハを可能にした。さらに、レーザー照射を細い
光ファイバーでシリコンウエハまで伝送するとともに、
シリコンウエハ近傍に集光レンズを設けることによりレ
ーザー光を小さなスポットに形成してバッドマークを小
さくできる。
より小さく形成することにより極細チップから成るシリ
コンウエハを可能にした。さらに、レーザー照射を細い
光ファイバーでシリコンウエハまで伝送するとともに、
シリコンウエハ近傍に集光レンズを設けることによりレ
ーザー光を小さなスポットに形成してバッドマークを小
さくできる。
【００４２】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１は、本発明のサーマルヘッドＩＣの電気
回路図である。Ｐ型シリコン基板から成るシリコンチッ
プの端に沿って直線的に出力パッド端子１１が６４ケ設
けられている。各々の出力パッド端子とＶＳＳ電源ライ
ンとの間には、それぞれ並列に駆動トランジスタＴＤ１
〜ＴＤ６４と静電保護トランジスタＴＥ１〜ＴＥ６４と
が対になって設けられている。駆動トランジスタ及び保
護トランジスタは共に絶縁ゲート電界効果型（ＭＯＳＦ
ＥＴ）の構造をしている。
説明する。図１は、本発明のサーマルヘッドＩＣの電気
回路図である。Ｐ型シリコン基板から成るシリコンチッ
プの端に沿って直線的に出力パッド端子１１が６４ケ設
けられている。各々の出力パッド端子とＶＳＳ電源ライ
ンとの間には、それぞれ並列に駆動トランジスタＴＤ１
〜ＴＤ６４と静電保護トランジスタＴＥ１〜ＴＥ６４と
が対になって設けられている。駆動トランジスタ及び保
護トランジスタは共に絶縁ゲート電界効果型（ＭＯＳＦ
ＥＴ）の構造をしている。
【００４３】これらのトランジスタのドレイン領域はそ
れぞれの出力パッド端子に電気的に接続している。ま
た、ソース領域はＶＳＳラインに接地されている。保護
トランジスタＴＥ１〜ＴＥ６４のゲート電極はＶＳＳラ
インに接地されている。従って、保護トランジスタＴＥ
１〜ＴＥ６４は通常ＯＦＦ状態である。駆動トランジス
タＴＤ１〜ＴＤ６４のゲート電極はドライバー制御回路
１２での出力に接続している。
れぞれの出力パッド端子に電気的に接続している。ま
た、ソース領域はＶＳＳラインに接地されている。保護
トランジスタＴＥ１〜ＴＥ６４のゲート電極はＶＳＳラ
インに接地されている。従って、保護トランジスタＴＥ
１〜ＴＥ６４は通常ＯＦＦ状態である。駆動トランジス
タＴＤ１〜ＴＤ６４のゲート電極はドライバー制御回路
１２での出力に接続している。
【００４４】駆動トランジスタのゲート電極にＶＳＳＤ
電源レベルの電圧が印加されると、駆動トランジスタは
ＯＮし約１０ｍＡの電流が流れる。パッド端子には感熱
紙用抵抗が約３６Ｖの高電圧電源との間に直列接続され
ている。駆動トランジスタがＯＮすると感熱紙用抵抗に
約１０ｍＡが流れジュール熱を発生し感熱紙を変色す
る。ドライバー制御回路では、ＣＭＯＳ回路で構成され
ており、電源電圧（ＶＤＤ−ＶＳＳ）は通常５Ｖであ
る。駆動トランジスタは１０ｍＡという大きな電流を流
せるように電流通路巾を大きくしてある。
電源レベルの電圧が印加されると、駆動トランジスタは
ＯＮし約１０ｍＡの電流が流れる。パッド端子には感熱
紙用抵抗が約３６Ｖの高電圧電源との間に直列接続され
ている。駆動トランジスタがＯＮすると感熱紙用抵抗に
約１０ｍＡが流れジュール熱を発生し感熱紙を変色す
る。ドライバー制御回路では、ＣＭＯＳ回路で構成され
ており、電源電圧（ＶＤＤ−ＶＳＳ）は通常５Ｖであ
る。駆動トランジスタは１０ｍＡという大きな電流を流
せるように電流通路巾を大きくしてある。
【００４５】本発明の半導体装置においては、電流通路
巾の小さい高駆動能力のある駆動トランジスタを用いて
いる。従って、出力パッド端子１１に静電気が加わった
場合に、駆動トランジスタに静電気が加わると破壊して
しまう。そこで、静電気をＶＳＳライン側へ逃がすため
の保護トランジスタＴＥＩ〜ＴＥ６４が設けられてい
る。静電気が出力パッドに加わった時のみ保護トランジ
スタがＯＮ状態になって静電気を逃がす。静電気を効率
的に逃がすために保護トランジスタはバイポーラ動作す
る。
巾の小さい高駆動能力のある駆動トランジスタを用いて
いる。従って、出力パッド端子１１に静電気が加わった
場合に、駆動トランジスタに静電気が加わると破壊して
しまう。そこで、静電気をＶＳＳライン側へ逃がすため
の保護トランジスタＴＥＩ〜ＴＥ６４が設けられてい
る。静電気が出力パッドに加わった時のみ保護トランジ
スタがＯＮ状態になって静電気を逃がす。静電気を効率
的に逃がすために保護トランジスタはバイポーラ動作す
る。
【００４６】図５は、本発明の半導体装置に用いた駆動
トランジスタの断面図である。Ｐ-型シリコン基板１の
表面にＮ+型ソース領域４とドレイン領域５が離れて設
けられている。Ｎ+型ソース領域４にはＮ-型ソース領域
２２が接続している。Ｎ +型ドレイン領域５にはＮ-型ド
レイン領域２１が設けられている。Ｎ-型ソース領域２
２とＮ-型ドレイン領域２１との間の基板１の表面であ
るチャネル形成領域の表面にはゲート酸化膜６を介して
ゲート電極８が設けられている。Ｎ-型ドレイン領域２
１の濃度はＮ+型ドレイン領域５に比べ一桁以上低く形
成されている。さらに、Ｎ-型ドレイン領域２１の上に
は３０００〜１５０００Åの厚い酸化膜７が形成されて
いる。Ｎ+型ドレイン領域５に３６Ｖの高電圧が印加さ
れる。しかし、ドレイン領域をＮ-型ドレイン領域２１
で形成し、その上の絶縁膜をフィールド酸化膜７で形成
してゲート電極８からの電界を弱くすることにより高耐
圧特性になっている。ゲート電極８に電源電圧５Ｖが印
加された場合、ソース・ドレイン領域間の単位電流通路
巾当りのチャネル電流を大きくするために、ゲート酸化
膜６の膜厚を１００〜２５０Åと非常に薄くして形成し
ている。
トランジスタの断面図である。Ｐ-型シリコン基板１の
表面にＮ+型ソース領域４とドレイン領域５が離れて設
けられている。Ｎ+型ソース領域４にはＮ-型ソース領域
２２が接続している。Ｎ +型ドレイン領域５にはＮ-型ド
レイン領域２１が設けられている。Ｎ-型ソース領域２
２とＮ-型ドレイン領域２１との間の基板１の表面であ
るチャネル形成領域の表面にはゲート酸化膜６を介して
ゲート電極８が設けられている。Ｎ-型ドレイン領域２
１の濃度はＮ+型ドレイン領域５に比べ一桁以上低く形
成されている。さらに、Ｎ-型ドレイン領域２１の上に
は３０００〜１５０００Åの厚い酸化膜７が形成されて
いる。Ｎ+型ドレイン領域５に３６Ｖの高電圧が印加さ
れる。しかし、ドレイン領域をＮ-型ドレイン領域２１
で形成し、その上の絶縁膜をフィールド酸化膜７で形成
してゲート電極８からの電界を弱くすることにより高耐
圧特性になっている。ゲート電極８に電源電圧５Ｖが印
加された場合、ソース・ドレイン領域間の単位電流通路
巾当りのチャネル電流を大きくするために、ゲート酸化
膜６の膜厚を１００〜２５０Åと非常に薄くして形成し
ている。
【００４７】保護トランジスタは図５の駆動トランジス
タと同様な構成でもよいし、異なった構造でもよい。図
５と同様な構造で形成する場合には、Ｎ-型ソース領域
２２とＮ-型ドレイン領域２１との間のチャネル長を駆
動トランジスタに比べ短く形成してバイポーラ動作しや
すくする。チャネル長を短くしてドレイン耐圧を駆動ト
ランジスタに比べ低くして静電気を効果的に逃がす。ま
た、保護トランジスタ自体の静電気に対する強度を上げ
るためにゲート酸化膜は駆動トランジスタより厚く形成
してもよい。
タと同様な構成でもよいし、異なった構造でもよい。図
５と同様な構造で形成する場合には、Ｎ-型ソース領域
２２とＮ-型ドレイン領域２１との間のチャネル長を駆
動トランジスタに比べ短く形成してバイポーラ動作しや
すくする。チャネル長を短くしてドレイン耐圧を駆動ト
ランジスタに比べ低くして静電気を効果的に逃がす。ま
た、保護トランジスタ自体の静電気に対する強度を上げ
るためにゲート酸化膜は駆動トランジスタより厚く形成
してもよい。
【００４８】図６は、本発明の半導体装置に用いた保護
トランジスタ別の実施例の断面図である。Ｐ-シリコン
基板４１の表面にＮ+型のソース領域４２とドレイン領
域４４とが離れて設けられている。各々の領域はフィー
ルド酸化膜４７の両側に自己整合的に設けられている。
フィールド酸化膜４７は、内部のＭＯＳＦＥＴのゲート
絶縁膜に比べ数倍以上厚い。フィールド酸化膜４７は、
内部回路を構成するＭＯＳＦＥＴ間の分離領域にも形成
されている。また、Ｎ+型のソース領域４２及びドレイ
ン領域４４の周囲には、それぞれＮ-型のソース領域４
３とドレイン領域４５が設けられている。
トランジスタ別の実施例の断面図である。Ｐ-シリコン
基板４１の表面にＮ+型のソース領域４２とドレイン領
域４４とが離れて設けられている。各々の領域はフィー
ルド酸化膜４７の両側に自己整合的に設けられている。
フィールド酸化膜４７は、内部のＭＯＳＦＥＴのゲート
絶縁膜に比べ数倍以上厚い。フィールド酸化膜４７は、
内部回路を構成するＭＯＳＦＥＴ間の分離領域にも形成
されている。また、Ｎ+型のソース領域４２及びドレイ
ン領域４４の周囲には、それぞれＮ-型のソース領域４
３とドレイン領域４５が設けられている。
【００４９】半導体装置のパッドにＮ+型ドレイン領域
４４が配線を介して電気的に接続している。Ｎ+型ソー
ス領域４２は電源端子であるＶＳＳ端子に配線を介して
電気的に接続している。Ｎ-型ソース領域４３とＮ-型ド
レイン領域との間の基板４１の表面にはフィールド酸化
膜４７を介してゲート電極４８が設けられている。ゲー
ト電極４８は、内部回路のＭＯＳＦＥＴのゲート電極と
同じ薄膜で形成されている。例えば、ポリシリコン膜で
ある。ゲート電極４８はＶＳＳ端子に配線を介して接地
されている。従って、図６の保護トランジスタは通常動
作時は常にＯＦＦ状態である。
４４が配線を介して電気的に接続している。Ｎ+型ソー
ス領域４２は電源端子であるＶＳＳ端子に配線を介して
電気的に接続している。Ｎ-型ソース領域４３とＮ-型ド
レイン領域との間の基板４１の表面にはフィールド酸化
膜４７を介してゲート電極４８が設けられている。ゲー
ト電極４８は、内部回路のＭＯＳＦＥＴのゲート電極と
同じ薄膜で形成されている。例えば、ポリシリコン膜で
ある。ゲート電極４８はＶＳＳ端子に配線を介して接地
されている。従って、図６の保護トランジスタは通常動
作時は常にＯＦＦ状態である。
【００５０】しかし、Ｎ+型ドレイン領域４４にパッド
端子から静電気が入ると、ソース領域４２がエミッタ、
基板４１がベース、ドレイン領域４４がコレクタとして
動作するバイポーラトランジスタの動作して放電する。
ドレイン領域は、Ｎ-型ドレイン領域４５及びゲート電
極４８とＮ-型ドレイン領域４５との間のフィールド酸
化膜で形成することにより、２０Ｖ以上の高耐圧構造に
なっている。保護対象である内部の半導体回路がＣＭＯ
Ｓ回路の場合には、ＰＭＯＳＦＥＴの基板であるＮウェ
ルをＮ-型ソース領域４３ドレイン領域４５として用い
ることができる。Ｎウェルを利用することにより、追加
工程を必要とせずに保護トランジスタを形成できる。
端子から静電気が入ると、ソース領域４２がエミッタ、
基板４１がベース、ドレイン領域４４がコレクタとして
動作するバイポーラトランジスタの動作して放電する。
ドレイン領域は、Ｎ-型ドレイン領域４５及びゲート電
極４８とＮ-型ドレイン領域４５との間のフィールド酸
化膜で形成することにより、２０Ｖ以上の高耐圧構造に
なっている。保護対象である内部の半導体回路がＣＭＯ
Ｓ回路の場合には、ＰＭＯＳＦＥＴの基板であるＮウェ
ルをＮ-型ソース領域４３ドレイン領域４５として用い
ることができる。Ｎウェルを利用することにより、追加
工程を必要とせずに保護トランジスタを形成できる。
【００５１】また、図６に示すように、ＮＭＯＳＦＥＴ
の分離領域を構成しているフィールドドープをソース領
域４３とドレイン領域４５との間の半導体基板４１の表
面に形成することにより、静電耐圧特性をさらに改善で
きる。即、フィールドドープ領域４６を設けることによ
り、Ｎ-型ソース領域４３とＮ-型ドレイン領域４５との
間の距離であるチャネル長を３μｍ以下に短くできる。
チャネル長を短くできるために、バイポーラ動作した場
合の放電能力が大きくなり、その結果、静電耐圧特性が
高くなる。Ｎウェルでドレイン領域を形成した場合に
は、Ｎウェルの拡散深さが深いために、放電能力をさら
に高くできる。
の分離領域を構成しているフィールドドープをソース領
域４３とドレイン領域４５との間の半導体基板４１の表
面に形成することにより、静電耐圧特性をさらに改善で
きる。即、フィールドドープ領域４６を設けることによ
り、Ｎ-型ソース領域４３とＮ-型ドレイン領域４５との
間の距離であるチャネル長を３μｍ以下に短くできる。
チャネル長を短くできるために、バイポーラ動作した場
合の放電能力が大きくなり、その結果、静電耐圧特性が
高くなる。Ｎウェルでドレイン領域を形成した場合に
は、Ｎウェルの拡散深さが深いために、放電能力をさら
に高くできる。
【００５２】図７は本発明の半導体装置の電気回路図で
ある。パッド端子１１に保護トランジスタＴ２及び高耐
圧駆動トランジスタＴ１が配線を介して電気的に接続し
ている。保護トランジスタＴ２及び高耐圧駆動トランジ
スタＴ１は、絶縁ゲート電界効果型トランジスタであ
り、それぞれドレイン耐圧は２０Ｖ以上の高耐圧特性を
有している。高耐圧駆動トランジスタＴ１のゲート電極
は回部回路１２の出力によって制御されている。保護ト
ランジスタＴ２のゲート電極は接地されていて通常はＯ
ＦＦ状態である。パッド端子に静電気が入った場合にの
み、保護トランジスタＴ２がバイポーラ動作して放電す
ることにより、高耐圧トランジスタＴ１及び回部回路１
２の破壊を防止する。一般的に、高耐圧トランジスタＴ
１のドレイン耐圧に比べ保護トランジスタのドレイン耐
圧を低く形成することにより、より放電能力を高くする
ことができる。
ある。パッド端子１１に保護トランジスタＴ２及び高耐
圧駆動トランジスタＴ１が配線を介して電気的に接続し
ている。保護トランジスタＴ２及び高耐圧駆動トランジ
スタＴ１は、絶縁ゲート電界効果型トランジスタであ
り、それぞれドレイン耐圧は２０Ｖ以上の高耐圧特性を
有している。高耐圧駆動トランジスタＴ１のゲート電極
は回部回路１２の出力によって制御されている。保護ト
ランジスタＴ２のゲート電極は接地されていて通常はＯ
ＦＦ状態である。パッド端子に静電気が入った場合にの
み、保護トランジスタＴ２がバイポーラ動作して放電す
ることにより、高耐圧トランジスタＴ１及び回部回路１
２の破壊を防止する。一般的に、高耐圧トランジスタＴ
１のドレイン耐圧に比べ保護トランジスタのドレイン耐
圧を低く形成することにより、より放電能力を高くする
ことができる。
【００５３】次に、この発明の高駆動高耐圧ＭＯＳトラ
ンジスタの実施例を図面に基づいて説明する。図８は、
本発明の半導体装置の実施例の断面図である。１０15ａ
ｔｏｍｓ／ｃｍ3以下の低濃度のＰ型単結晶シリコン基
板１の表面に５×１０19ａｔｏｍｓ／ｃｍ3以上の表面
濃度のＮ型ソース領域４が設けられている。ソース領域
４から離れて基板１の表面に第１のドレイン領域３が設
けられている。ソース領域４と第１のドレイン領域、即
ちＮ-ドレイン領域３との間の基板１の表面がチャネル
形成領域となる。さらに、表面濃度が５×１０19ａｔｏ
ｍｓ／ｃｍ3以上のＮ型ドレイン領域５がＮ-ドレイン領
域３と接続して基板１の表面に設けられている。Ｎ-ド
レイン領域３の表面濃度は、ドレイン耐圧を２０〜５０
Ｖの高耐圧にするために１０16〜１０18ａｔｏｍｓ／ｃ
ｍ3の中濃度に設定されている。
ンジスタの実施例を図面に基づいて説明する。図８は、
本発明の半導体装置の実施例の断面図である。１０15ａ
ｔｏｍｓ／ｃｍ3以下の低濃度のＰ型単結晶シリコン基
板１の表面に５×１０19ａｔｏｍｓ／ｃｍ3以上の表面
濃度のＮ型ソース領域４が設けられている。ソース領域
４から離れて基板１の表面に第１のドレイン領域３が設
けられている。ソース領域４と第１のドレイン領域、即
ちＮ-ドレイン領域３との間の基板１の表面がチャネル
形成領域となる。さらに、表面濃度が５×１０19ａｔｏ
ｍｓ／ｃｍ3以上のＮ型ドレイン領域５がＮ-ドレイン領
域３と接続して基板１の表面に設けられている。Ｎ-ド
レイン領域３の表面濃度は、ドレイン耐圧を２０〜５０
Ｖの高耐圧にするために１０16〜１０18ａｔｏｍｓ／ｃ
ｍ3の中濃度に設定されている。
【００５４】また、Ｎ-ドレイン領域の縦方向深さは、
低抵抗にするために１．５μｍ以上の深さ（基板１の表
面から）になっている。さらに、ドレイン領域３の表面
電位がゲート電圧によって影響されにくくするために、
ゲート電極８の端部において、ゲート電極８とドレイン
領域３との間の絶縁膜を選択酸化によって形成した３０
００〜１５０００Åの厚膜のフィールド酸化膜７とし
た。フィールド酸化膜７の下の基板表面は全てＮ-ドレ
イン領域３で構成されている。チャネル形成領域の上に
はゲート絶縁膜６を介してゲート電極が設けられてい
る。チャネル形成領域の上の絶縁膜は全てゲート絶縁膜
６で構成されている。ゲート絶縁膜６は１００〜２５０
Åの薄いシリコン酸化膜またはチッ化酸化膜で形成され
ている。Ｎ+ドレイン領域５はフィールド酸化膜７をマ
スクとして自己整合的に設けられている。Ｎ+ドレイン
領域５の拡散深さはフィールド酸化膜７の基板１の深へ
の酸化量とほぼ同じであり約０．１５〜０．７μｍ程度
の浅い拡散領域である。
低抵抗にするために１．５μｍ以上の深さ（基板１の表
面から）になっている。さらに、ドレイン領域３の表面
電位がゲート電圧によって影響されにくくするために、
ゲート電極８の端部において、ゲート電極８とドレイン
領域３との間の絶縁膜を選択酸化によって形成した３０
００〜１５０００Åの厚膜のフィールド酸化膜７とし
た。フィールド酸化膜７の下の基板表面は全てＮ-ドレ
イン領域３で構成されている。チャネル形成領域の上に
はゲート絶縁膜６を介してゲート電極が設けられてい
る。チャネル形成領域の上の絶縁膜は全てゲート絶縁膜
６で構成されている。ゲート絶縁膜６は１００〜２５０
Åの薄いシリコン酸化膜またはチッ化酸化膜で形成され
ている。Ｎ+ドレイン領域５はフィールド酸化膜７をマ
スクとして自己整合的に設けられている。Ｎ+ドレイン
領域５の拡散深さはフィールド酸化膜７の基板１の深へ
の酸化量とほぼ同じであり約０．１５〜０．７μｍ程度
の浅い拡散領域である。
【００５５】図８から明らかなように、Ｎ-ドレイン領
域３の深さは、フィールド酸化膜７より深く形成されて
いる。同じ深さでは実効的Ｎ-ドレイン領域３の縦方向
の厚さはほとんどない。即ち、非常に高抵抗になってし
まう。従って、Ｎ-ドレイン領域３の深さ方向の拡散深
さｘｊＮはフィールド酸化膜７の膜厚より大きく形成す
る必要がある。Ｎ+ソース領域４はゲート電極８に対し
て自己整合的に設けられており、Ｎ+ドレイン領域５と
同じ工程で形成されるので同じ不純物分布で形成されて
いる。
域３の深さは、フィールド酸化膜７より深く形成されて
いる。同じ深さでは実効的Ｎ-ドレイン領域３の縦方向
の厚さはほとんどない。即ち、非常に高抵抗になってし
まう。従って、Ｎ-ドレイン領域３の深さ方向の拡散深
さｘｊＮはフィールド酸化膜７の膜厚より大きく形成す
る必要がある。Ｎ+ソース領域４はゲート電極８に対し
て自己整合的に設けられており、Ｎ+ドレイン領域５と
同じ工程で形成されるので同じ不純物分布で形成されて
いる。
【００５６】ソース領域４とドレイン領域５との間のチ
ャネル電流は、ゲート電極８に基板１に対して正の電圧
を印加することにより、チャネル形成領域をＰ型からＮ
型への反転されることにより流れる。ドレイン領域５に
３０Ｖの高電圧が印加されてもＮ-ドレイン領域３が空
乏化されるためにゲート絶縁膜６へ直接ドレイン電圧が
印加されないので高耐圧特性となる。
ャネル電流は、ゲート電極８に基板１に対して正の電圧
を印加することにより、チャネル形成領域をＰ型からＮ
型への反転されることにより流れる。ドレイン領域５に
３０Ｖの高電圧が印加されてもＮ-ドレイン領域３が空
乏化されるためにゲート絶縁膜６へ直接ドレイン電圧が
印加されないので高耐圧特性となる。
【００５７】本発明においては、Ｎ-ドレイン領域３の
横方向への拡散を防ぐためにパンチスルー防止領域とし
てＰ型領域２をチャネル形成領域にドレイン領域３に接
して設けた。Ｐ型領域２の表面濃度は基板とドレイン領
域３の表面濃度の間に設定されている。具体的には５×
１０15〜５×１０17ａｔｏｍｓ／ｃｍ3の濃度である。
また、Ｐ型領域２の拡散の深さは、Ｎ-ドレイン領域３
と同程度のレベルで深く形成することがパンチスルー防
止のために効果的である。
横方向への拡散を防ぐためにパンチスルー防止領域とし
てＰ型領域２をチャネル形成領域にドレイン領域３に接
して設けた。Ｐ型領域２の表面濃度は基板とドレイン領
域３の表面濃度の間に設定されている。具体的には５×
１０15〜５×１０17ａｔｏｍｓ／ｃｍ3の濃度である。
また、Ｐ型領域２の拡散の深さは、Ｎ-ドレイン領域３
と同程度のレベルで深く形成することがパンチスルー防
止のために効果的である。
【００５８】具体的には、Ｎ+ソース領域４、ドレイン
領域５とＮ-ドレイン領域３との間の拡散深されある。
一般的には、図１のように、フィールド酸化膜７の底部
とＮ-ドレイン領域の深さとの間に位置する。図１のよ
うにソース領域４とドレイン領域５を含む全面にＰ型領
域２を形成すれば、製造工程においてフォトリソ工程な
しで形成できる。Ｐ型領域２をチャネル形成領域に設け
たことにより、Ｎ-ドレイン領域３の横方向の拡散長さ
を深さ方向に対して伸びない構造とした。従って、Ｎ-
ドレイン領域３の深さを大きくして低抵抗にするととも
に、Ｎ-ドレイン領域３の横方向の広がりを防止して小
さいトランジスタを可能にした。
領域５とＮ-ドレイン領域３との間の拡散深されある。
一般的には、図１のように、フィールド酸化膜７の底部
とＮ-ドレイン領域の深さとの間に位置する。図１のよ
うにソース領域４とドレイン領域５を含む全面にＰ型領
域２を形成すれば、製造工程においてフォトリソ工程な
しで形成できる。Ｐ型領域２をチャネル形成領域に設け
たことにより、Ｎ-ドレイン領域３の横方向の拡散長さ
を深さ方向に対して伸びない構造とした。従って、Ｎ-
ドレイン領域３の深さを大きくして低抵抗にするととも
に、Ｎ-ドレイン領域３の横方向の広がりを防止して小
さいトランジスタを可能にした。
【００５９】図９は、本発明の半導体装置の別の実施例
の断面図である。パンチスルー防止領域２Ａをフィール
ド酸化膜７をマスクとして自己整合的に設けた。従っ
て、Ｎ-ドレイン領域３とパンチスルー防止領域２Ａと
の重なりが小さくなり、その結果、Ｎ-ドレイン領域３
の抵抗を第１の実施例に比べ低抵抗にできる。パンチス
ルー防止領域２Ａは、ほぼチャネル形成領域にのみ形成
され、フィールド酸化膜７の下には形成されない。図３
の実施例においては、フィールド酸化膜７をマスクにし
て高エネルギー加速にてイオン注入する。従って、パン
チスルー防止領域の不純物分布は、ピーク濃度位置が基
板１の表面より深く形成される。この場合には、ピーク
濃度位置において、Ｎ-ドレイン領域３がＮ型を維持し
なければならない。従って、ピーク濃度は、その場所で
のＮ-ドレイン領域３の濃度に比べ低濃度に形成する必
要がある。
の断面図である。パンチスルー防止領域２Ａをフィール
ド酸化膜７をマスクとして自己整合的に設けた。従っ
て、Ｎ-ドレイン領域３とパンチスルー防止領域２Ａと
の重なりが小さくなり、その結果、Ｎ-ドレイン領域３
の抵抗を第１の実施例に比べ低抵抗にできる。パンチス
ルー防止領域２Ａは、ほぼチャネル形成領域にのみ形成
され、フィールド酸化膜７の下には形成されない。図３
の実施例においては、フィールド酸化膜７をマスクにし
て高エネルギー加速にてイオン注入する。従って、パン
チスルー防止領域の不純物分布は、ピーク濃度位置が基
板１の表面より深く形成される。この場合には、ピーク
濃度位置において、Ｎ-ドレイン領域３がＮ型を維持し
なければならない。従って、ピーク濃度は、その場所で
のＮ-ドレイン領域３の濃度に比べ低濃度に形成する必
要がある。
【００６０】図１０は、本発明の半導体装置の別の実施
例の断面図である。Ｎ+ソース領域４の周囲にＮ-ソース
領域３Ａが設けられている。Ｎ-ソース領域３ＡはＮ-ド
レイン領域３と同時に形成するので同じ不純物分布であ
る。図４の構造にすることにより、ソース領域３Ａとド
レイン領域３との間のチャネル形成領域の長さのバラツ
キを小さくできる。図４においても、パンチスルー防止
領域２をＮ-ソース領域３ＡからＮ-ドレイン領域３にま
たがって形成することにより、各々のＮ-領域の横方向
拡散を防止してチャネル形成領域の長さを短く形成でき
る。
例の断面図である。Ｎ+ソース領域４の周囲にＮ-ソース
領域３Ａが設けられている。Ｎ-ソース領域３ＡはＮ-ド
レイン領域３と同時に形成するので同じ不純物分布であ
る。図４の構造にすることにより、ソース領域３Ａとド
レイン領域３との間のチャネル形成領域の長さのバラツ
キを小さくできる。図４においても、パンチスルー防止
領域２をＮ-ソース領域３ＡからＮ-ドレイン領域３にま
たがって形成することにより、各々のＮ-領域の横方向
拡散を防止してチャネル形成領域の長さを短く形成でき
る。
【００６１】Ｎ-ソース領域３ＡとＮ-ドレイン領域３と
は、低耐圧ＰＭＯＳトランジスタの基板であるＮウェル
と同時に形成できる。即ち、製造工程を簡単にできる。
また、Ｎウェル間の分離間隔も短くできる効果がある。
以下図面を参照して本発明のウェル間の分離に関する実
施例を詳細に説明する。図１１は、本発明の実施例の半
導体集積回路装置の断面構造図である。Ｐ型半導体基板
２０１の全面にＢｏｒｏｎを注入した後、所望の領域
に、選択的にＰｈｏｓ、Ａｓ等のＮ型ドーパントを注入
し、熱拡散により、Ｐ型半導体基板２０１より高濃度の
第１のＰ型拡散領域２００と、Ｎｗｅｌｌ、２０２、２
０３を形成する。ここで第１のＰ型拡散領域２００は、
Ｎｗｅｌｌ、２０２、２０３より拡散深さを浅く形成す
る。次に、選択的にＢｏｒｏｎ等のＰ型の不純物を選択
的に注入した後、選択的にフィールド酸化を行いＬＯＣ
ＯＳ２０４、Ｐ型チャネルストッパー２１０を形成す
る。また、Ｎｗｅｌｌ、２０２、２０３の間隔Ｌ（不純
物注入マスク長）は、図１２の実線のような特性とな
る。電源電圧５Ｖ±０．５Ｖを用いる場合、Ｌ≧１．７
μｍでＮｗｅｌｌ、２０２、２０３を電気的に分離でき
る。ただし、Ｎｗｅｌｌ、２０２、２０３共に電源電圧
程度の電圧が印加される場合は、Ｌは２倍以下のＬ≧
３．４μｍ必要となる場合もある。ここで、第１のＰ型
拡散領域２００とＮｗｅｌｌ、２０２、２０３のイオン
注入をイオンインプラで行う場合、イオン注入量は、そ
れぞれ、５×１０12／ｃｍ2程度、７〜１０×１０12／
ｃｍ2程度を用いる。この時のＰ型半導体基板は、２０
−３０Ω−ｃｍを用いる。また、イオン注入後の熱拡散
は、１１５０℃、６Ｈを用いる。さらに、Ｐ型チャネル
ストッパーは、１〜５×１０13／ｃｍ2程度のボロンを
注入し、Ｆｉｅｌｄ酸化は、７０００Å程度の膜厚を用
いる。尚、図１の２０５は、Ｐ+ドレイン領域、２０６
はＰ+ソース領域、２０７はＰＭＯＳトランジスタのＰ
ｏｌｙ−Ｓｉゲート、２０８は、ＰＭＯＳトランジスタ
のゲート絶縁膜である。
は、低耐圧ＰＭＯＳトランジスタの基板であるＮウェル
と同時に形成できる。即ち、製造工程を簡単にできる。
また、Ｎウェル間の分離間隔も短くできる効果がある。
以下図面を参照して本発明のウェル間の分離に関する実
施例を詳細に説明する。図１１は、本発明の実施例の半
導体集積回路装置の断面構造図である。Ｐ型半導体基板
２０１の全面にＢｏｒｏｎを注入した後、所望の領域
に、選択的にＰｈｏｓ、Ａｓ等のＮ型ドーパントを注入
し、熱拡散により、Ｐ型半導体基板２０１より高濃度の
第１のＰ型拡散領域２００と、Ｎｗｅｌｌ、２０２、２
０３を形成する。ここで第１のＰ型拡散領域２００は、
Ｎｗｅｌｌ、２０２、２０３より拡散深さを浅く形成す
る。次に、選択的にＢｏｒｏｎ等のＰ型の不純物を選択
的に注入した後、選択的にフィールド酸化を行いＬＯＣ
ＯＳ２０４、Ｐ型チャネルストッパー２１０を形成す
る。また、Ｎｗｅｌｌ、２０２、２０３の間隔Ｌ（不純
物注入マスク長）は、図１２の実線のような特性とな
る。電源電圧５Ｖ±０．５Ｖを用いる場合、Ｌ≧１．７
μｍでＮｗｅｌｌ、２０２、２０３を電気的に分離でき
る。ただし、Ｎｗｅｌｌ、２０２、２０３共に電源電圧
程度の電圧が印加される場合は、Ｌは２倍以下のＬ≧
３．４μｍ必要となる場合もある。ここで、第１のＰ型
拡散領域２００とＮｗｅｌｌ、２０２、２０３のイオン
注入をイオンインプラで行う場合、イオン注入量は、そ
れぞれ、５×１０12／ｃｍ2程度、７〜１０×１０12／
ｃｍ2程度を用いる。この時のＰ型半導体基板は、２０
−３０Ω−ｃｍを用いる。また、イオン注入後の熱拡散
は、１１５０℃、６Ｈを用いる。さらに、Ｐ型チャネル
ストッパーは、１〜５×１０13／ｃｍ2程度のボロンを
注入し、Ｆｉｅｌｄ酸化は、７０００Å程度の膜厚を用
いる。尚、図１の２０５は、Ｐ+ドレイン領域、２０６
はＰ+ソース領域、２０７はＰＭＯＳトランジスタのＰ
ｏｌｙ−Ｓｉゲート、２０８は、ＰＭＯＳトランジスタ
のゲート絶縁膜である。
【００６２】次に、図１１の構造において、チャネルス
トッパー２１０を形成しなくても、従来の技術に比べて
大巾に分離幅を縮小できる。チャネルストッパーを用い
ない場合のＮｗｅｌｌ間隔ＬとＮｗｅｌｌ間耐圧の特性
を図１３に示した。Ｌ≧４．０μｍ程度で電源電圧５Ｖ
±０．５Ｖなら電気的に分離できる。
トッパー２１０を形成しなくても、従来の技術に比べて
大巾に分離幅を縮小できる。チャネルストッパーを用い
ない場合のＮｗｅｌｌ間隔ＬとＮｗｅｌｌ間耐圧の特性
を図１３に示した。Ｌ≧４．０μｍ程度で電源電圧５Ｖ
±０．５Ｖなら電気的に分離できる。
【００６３】以下に、本発明の別の高耐圧ＭＯＳトラン
ジスタの実施例について説明する。図１４は本発明の半
導体装置に含まれる高ドレイン耐圧絶縁ゲート電界効果
トランジスタ（以下ＨＶＭＯＳＦＥＴと略す）の断面図
である。Ｐ型シリコン基板１の表面にＮ+型のソース領
域４が設けられ、さらに、基板１の表面であるチャネル
形成領域を介して離れてＮ±型ドレイン領域５Ａが設け
られている。Ｎ±型ドレイン領域５Ａは低濃度で、さら
に、フィールド酸化膜７の下に設けられている。従っ
て、アルミ配線とオーミックコンタクトするためのＮ+
型ドレイン領域５がＮ±型ドレイン領域５Ａと接続して
設けられている。
ジスタの実施例について説明する。図１４は本発明の半
導体装置に含まれる高ドレイン耐圧絶縁ゲート電界効果
トランジスタ（以下ＨＶＭＯＳＦＥＴと略す）の断面図
である。Ｐ型シリコン基板１の表面にＮ+型のソース領
域４が設けられ、さらに、基板１の表面であるチャネル
形成領域を介して離れてＮ±型ドレイン領域５Ａが設け
られている。Ｎ±型ドレイン領域５Ａは低濃度で、さら
に、フィールド酸化膜７の下に設けられている。従っ
て、アルミ配線とオーミックコンタクトするためのＮ+
型ドレイン領域５がＮ±型ドレイン領域５Ａと接続して
設けられている。
【００６４】Ｎ+型ソース領域４及びＮ+型ドレイン領域
５は表面濃度が５×１０19ａｔｏｍｓ／ｃｍ3以上の高
濃度に形成されている。Ｎ±型低濃度ドレイン領域５Ａ
は表面濃度が３×１０16〜５×１０18ａｔｏｍｓ／ｃｍ
3程度の低濃度で形成するが、５×１０16〜５×１０17
ａｔｏｍｓ／ｃｍ3程度が望ましく、７×１０16〜３×
１０17ａｔｏｍｓ／ｃｍ3程度が最適である。また、Ｎ
±型低濃度ドレイン領域５Ａは深さが０．２×１０-4〜
５．０×１０-4ｃｍ程度で形成するが、０．５×１０-4
〜１．５×１０-4ｃｍ程度が望ましく、０．７×１０-4
〜１．０×１０ -4ｃｍ程度が最適である。Ｎ+型ソース
領域４とＮ±型ドレイン領域５Ａとの間の基板１の表面
であるチャネル形成領域の上には１０〜３０ｎｍの膜厚
の二酸化シリコン膜がゲート絶縁膜６として形成されて
いる。ゲート絶縁膜６及びＮ±型ドレイン領域５Ａの上
のフィールド酸化膜７の上にはゲート電極８が設けられ
ている。フィールド酸化膜７は３００〜１５００ｎｍの
膜厚であるが、６００〜１２００ｎｍの膜厚が望まし
く、６００〜８００ｎｍの膜厚が最適である。
５は表面濃度が５×１０19ａｔｏｍｓ／ｃｍ3以上の高
濃度に形成されている。Ｎ±型低濃度ドレイン領域５Ａ
は表面濃度が３×１０16〜５×１０18ａｔｏｍｓ／ｃｍ
3程度の低濃度で形成するが、５×１０16〜５×１０17
ａｔｏｍｓ／ｃｍ3程度が望ましく、７×１０16〜３×
１０17ａｔｏｍｓ／ｃｍ3程度が最適である。また、Ｎ
±型低濃度ドレイン領域５Ａは深さが０．２×１０-4〜
５．０×１０-4ｃｍ程度で形成するが、０．５×１０-4
〜１．５×１０-4ｃｍ程度が望ましく、０．７×１０-4
〜１．０×１０ -4ｃｍ程度が最適である。Ｎ+型ソース
領域４とＮ±型ドレイン領域５Ａとの間の基板１の表面
であるチャネル形成領域の上には１０〜３０ｎｍの膜厚
の二酸化シリコン膜がゲート絶縁膜６として形成されて
いる。ゲート絶縁膜６及びＮ±型ドレイン領域５Ａの上
のフィールド酸化膜７の上にはゲート電極８が設けられ
ている。フィールド酸化膜７は３００〜１５００ｎｍの
膜厚であるが、６００〜１２００ｎｍの膜厚が望まし
く、６００〜８００ｎｍの膜厚が最適である。
【００６５】また、バーズビーク領域（フィールド酸化
膜７とゲート絶縁膜６とを接続している領域）７ＡはＮ
±型低濃度ドレイン領域５Ａ上に形成し、さらにバーズ
ビーク領域７Ａのチャネル形成領域側端部はＮ±型低濃
度ドレイン領域５Ａにドレイン電圧が印加された時に生
じるＮ±型低濃度ドレイン領域５Ａ内の空乏層上に形成
する。
膜７とゲート絶縁膜６とを接続している領域）７ＡはＮ
±型低濃度ドレイン領域５Ａ上に形成し、さらにバーズ
ビーク領域７Ａのチャネル形成領域側端部はＮ±型低濃
度ドレイン領域５Ａにドレイン電圧が印加された時に生
じるＮ±型低濃度ドレイン領域５Ａ内の空乏層上に形成
する。
【００６６】Ｎ±型ドレイン領域５Ａの表面でフィール
ド酸化膜７の直下にはＰ型の不純物であるボロン元素拡
散領域５Ｂが設けられている。Ｎ±型ドレイン領域５Ａ
のＮ型化はリン元素のドーピングによって形成されてい
る。
ド酸化膜７の直下にはＰ型の不純物であるボロン元素拡
散領域５Ｂが設けられている。Ｎ±型ドレイン領域５Ａ
のＮ型化はリン元素のドーピングによって形成されてい
る。
【００６７】図１５は、フィールド酸化膜７から基板１
の深さ方向に沿った不純物分布を示した図である。リン
元素はボロン元素に比べ表面濃度は１．５〜１００倍程
度高く形成するが、２〜５倍程度高く形成する事が望ま
しく、２〜３倍程度が最適である。さらに、Ｎ±型ドレ
イン領域５Ａはボロン元素拡散領域５Ｂより、Ｎ±型ド
レイン領域５Ａと直下のＰ型シリコン基板１との間にド
レイン電圧が印加されたときに生じるＮ±型ドレイン領
域５Ａ側の空乏層幅以上に深く形成する。望ましくは空
乏層幅より０．３×１０-4〜２．０×１０-4ｃｍ程度深
く、最適条件としては空乏層幅より０．３×１０-4〜
０．５×１０-4ｃｍ程度深く形成する。ドレイン領域が
Ｎ±型ドレイン領域５Ａ及びその上のフィールド酸化膜
７から成る高耐圧構造で形成されているために、ソース
領域４、Ｐ型シリコン基板１およびゲート電極８に対し
て２０〜５０Ｖのドレイン耐圧特性が得られる。ゲート
電極８に正の電圧をソース領域４に対して印加すること
により、チャネル形成領域がＰ型からＮ型に反転するこ
とによりチャネル電流が流れる。
の深さ方向に沿った不純物分布を示した図である。リン
元素はボロン元素に比べ表面濃度は１．５〜１００倍程
度高く形成するが、２〜５倍程度高く形成する事が望ま
しく、２〜３倍程度が最適である。さらに、Ｎ±型ドレ
イン領域５Ａはボロン元素拡散領域５Ｂより、Ｎ±型ド
レイン領域５Ａと直下のＰ型シリコン基板１との間にド
レイン電圧が印加されたときに生じるＮ±型ドレイン領
域５Ａ側の空乏層幅以上に深く形成する。望ましくは空
乏層幅より０．３×１０-4〜２．０×１０-4ｃｍ程度深
く、最適条件としては空乏層幅より０．３×１０-4〜
０．５×１０-4ｃｍ程度深く形成する。ドレイン領域が
Ｎ±型ドレイン領域５Ａ及びその上のフィールド酸化膜
７から成る高耐圧構造で形成されているために、ソース
領域４、Ｐ型シリコン基板１およびゲート電極８に対し
て２０〜５０Ｖのドレイン耐圧特性が得られる。ゲート
電極８に正の電圧をソース領域４に対して印加すること
により、チャネル形成領域がＰ型からＮ型に反転するこ
とによりチャネル電流が流れる。
【００６８】図１６は、本発明の半導体装置の製造方法
の工程順に沿った断面図である。図１６は、ＣＭＯＳ型
の半導体装置の製造方法の実施例であり、Ｎ型ＭＯＳＦ
ＥＴはＨＶＭＯＳＦＥＴとＬＶＭＯＳＦＥＴ（低ドレイ
ン耐圧絶縁ゲート電界効果型トランジスタの略）と分離
領域から成る。
の工程順に沿った断面図である。図１６は、ＣＭＯＳ型
の半導体装置の製造方法の実施例であり、Ｎ型ＭＯＳＦ
ＥＴはＨＶＭＯＳＦＥＴとＬＶＭＯＳＦＥＴ（低ドレイ
ン耐圧絶縁ゲート電界効果型トランジスタの略）と分離
領域から成る。
【００６９】まず、図１６（ａ）に示すように、基板１
の表面に絶縁膜を形成した後に、ＰＭＯＳＦＥＴが形成
されるべき領域およびＨＶＭＯＳＦＥＴが形成されるべ
き領域の一部分の絶縁膜を通常のフォトリソグラフィー
技術によりエッチング除去し、エッチング除去部にリン
元素をドーピングする。ドーピング後に１１５０℃１０
Ｈ程度熱拡散してＮウェル３１を形成する。
の表面に絶縁膜を形成した後に、ＰＭＯＳＦＥＴが形成
されるべき領域およびＨＶＭＯＳＦＥＴが形成されるべ
き領域の一部分の絶縁膜を通常のフォトリソグラフィー
技術によりエッチング除去し、エッチング除去部にリン
元素をドーピングする。ドーピング後に１１５０℃１０
Ｈ程度熱拡散してＮウェル３１を形成する。
【００７０】次に、基板１の表面の絶縁膜を除去後、再
度３５ｎｍの酸化膜３２及び１５０ｎｍのシリコンチッ
化膜３３を順次形成する。フィールド酸化すべき領域の
チッ化膜３３をエッチング除去する。ＰＭＯＳＦＥＴ及
びＮＭＯＳＦＥＴの各々の分離領域だけでなく、ＨＶＮ
ＭＯＳＦＥＴの低濃度ドレイン領域に対応する領域のチ
ッ化膜３３もエッチング除去する。次に、基板１の表面
全面にボロン元素をチッ化膜３３をマスクにしてイオン
注入する。
度３５ｎｍの酸化膜３２及び１５０ｎｍのシリコンチッ
化膜３３を順次形成する。フィールド酸化すべき領域の
チッ化膜３３をエッチング除去する。ＰＭＯＳＦＥＴ及
びＮＭＯＳＦＥＴの各々の分離領域だけでなく、ＨＶＮ
ＭＯＳＦＥＴの低濃度ドレイン領域に対応する領域のチ
ッ化膜３３もエッチング除去する。次に、基板１の表面
全面にボロン元素をチッ化膜３３をマスクにしてイオン
注入する。
【００７１】図１６（ｂ）はチッ化膜３３のパターニン
グ用のレジスト膜除去の後にイオン注入した場合の断面
図である。チッ化膜３３のパターニング用レジスト膜を
除去する前にイオン注入してもよい。ボロンのイオン注
入は、ＰＭＯＳＦＥＴの分離領域及びＨＶＮＭＯＳＦＥ
Ｔの低濃度ドレイン領域に対応する基板１の表面にも行
われる。次に、ＨＶＮＭＯＳＦＥＴの低濃度ドレイン領
域及びＰＭＯＳＦＥＴの分離領域になるべき基板１の表
面にのみリン元素をイオン注入するために、図１６
（ｃ）のように通常のフォトリソグラフィー技術により
レジスト膜３４をパターニングする。Ｎウェル領域３１
の基板１の表面及びＨＶＮＭＯＳＦＥＴの低濃度ドレイ
ン領域の部分はレジスト膜３４の窓が形成されている。
従って、ＮＭＯＳＦＥＴの領域はＨＶＭＯＳＦＥＴの低
濃度ドレイン領域を除いてレジスト膜３４が形成されて
いる。ここで、リンのイオン注入を実施する。
グ用のレジスト膜除去の後にイオン注入した場合の断面
図である。チッ化膜３３のパターニング用レジスト膜を
除去する前にイオン注入してもよい。ボロンのイオン注
入は、ＰＭＯＳＦＥＴの分離領域及びＨＶＮＭＯＳＦＥ
Ｔの低濃度ドレイン領域に対応する基板１の表面にも行
われる。次に、ＨＶＮＭＯＳＦＥＴの低濃度ドレイン領
域及びＰＭＯＳＦＥＴの分離領域になるべき基板１の表
面にのみリン元素をイオン注入するために、図１６
（ｃ）のように通常のフォトリソグラフィー技術により
レジスト膜３４をパターニングする。Ｎウェル領域３１
の基板１の表面及びＨＶＮＭＯＳＦＥＴの低濃度ドレイ
ン領域の部分はレジスト膜３４の窓が形成されている。
従って、ＮＭＯＳＦＥＴの領域はＨＶＭＯＳＦＥＴの低
濃度ドレイン領域を除いてレジスト膜３４が形成されて
いる。ここで、リンのイオン注入を実施する。
【００７２】次に、図１６（ｄ）に示すように、チッ化
膜３３をマスクとして選択酸化してフィールド酸化膜６
を形成する。フィールド酸化膜６は分離領域だけでなく
ＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域にも形成され
る。フィールド酸化の時に、図１６（ｂ）（ｃ）におい
てドーピングされたボロン及びリン元素がフィールド酸
化膜の下に拡散する。その結果、ＮＭＯＳＦＥＴの分離
用不純物領域３５及びＰＭＯＳＦＥＴの分離用不純物領
域２９が形成される。また、ＨＶＮＭＯＳＦＥＴの低濃
度ドレイン領域５Ａも形成される。低濃度ドレイン領域
５Ａの表面のフィールド酸化膜６の直下にはＰ±不純物
領域３５と同じボロン元素分布の不純物領域５Ｂが形成
されている。さらに、ＰＭＯＳＦＥＴの分離用不純物領
域２９の表面も同様にＮＭＯＳＦＥＴの分離用不純物領
域３５が形成されている。
膜３３をマスクとして選択酸化してフィールド酸化膜６
を形成する。フィールド酸化膜６は分離領域だけでなく
ＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域にも形成され
る。フィールド酸化の時に、図１６（ｂ）（ｃ）におい
てドーピングされたボロン及びリン元素がフィールド酸
化膜の下に拡散する。その結果、ＮＭＯＳＦＥＴの分離
用不純物領域３５及びＰＭＯＳＦＥＴの分離用不純物領
域２９が形成される。また、ＨＶＮＭＯＳＦＥＴの低濃
度ドレイン領域５Ａも形成される。低濃度ドレイン領域
５Ａの表面のフィールド酸化膜６の直下にはＰ±不純物
領域３５と同じボロン元素分布の不純物領域５Ｂが形成
されている。さらに、ＰＭＯＳＦＥＴの分離用不純物領
域２９の表面も同様にＮＭＯＳＦＥＴの分離用不純物領
域３５が形成されている。
【００７３】図１６（ｂ）、（ｃ）でのボロン及びリン
元素のドーピング条件と図１６（ｄ）でのフィールド酸
化条件は、ＮＭＯＳＦＥＴの分離用不純物領域３５及び
ＰＭＯＳＦＥＴの分離用不純物領域２９及びＨＶＮＭＯ
ＳＦＥＴの低濃度ドレイン領域５Ａの形成に多大な影響
をおよぼす。ボロンの注入エネルギーはフィールド酸化
膜６となるシリコン基板１領域内にボロン濃度プロファ
イルの最大値が入るように設定する。これはリンのイオ
ン注入も行なわれる領域においてリンとボロンとの拡散
長差得るために、ボロンのフィールド酸化膜中への偏析
現象（吸い込み）を利用するためである。エネルギーの
値は、フィールド酸化膜３００〜８００ｎｍの場合１５
〜６０ｋｅＶ程度に設定できるが２５〜４５ｋｅＶ程度
が望ましい。
元素のドーピング条件と図１６（ｄ）でのフィールド酸
化条件は、ＮＭＯＳＦＥＴの分離用不純物領域３５及び
ＰＭＯＳＦＥＴの分離用不純物領域２９及びＨＶＮＭＯ
ＳＦＥＴの低濃度ドレイン領域５Ａの形成に多大な影響
をおよぼす。ボロンの注入エネルギーはフィールド酸化
膜６となるシリコン基板１領域内にボロン濃度プロファ
イルの最大値が入るように設定する。これはリンのイオ
ン注入も行なわれる領域においてリンとボロンとの拡散
長差得るために、ボロンのフィールド酸化膜中への偏析
現象（吸い込み）を利用するためである。エネルギーの
値は、フィールド酸化膜３００〜８００ｎｍの場合１５
〜６０ｋｅＶ程度に設定できるが２５〜４５ｋｅＶ程度
が望ましい。
【００７４】フィールド酸化膜８００〜１５００ｎｍの
場合１５〜２００ｋｅＶ程度に設定できるが２５〜６０
ｋｅＶ程度が望ましい。リンはフィールド酸化時にフィ
ールド酸化膜６直下のシリコン基板１表面へ偏析するた
め、注入エネルギーはフィールド酸化膜６となるシリコ
ン基板１領域より深くにリン濃度プロファイルの最大値
が入るように設定しなくても、ボロンのイオン注入も行
なわれる領域においてリンとボロンとの拡散長差を十分
に得ることができる。
場合１５〜２００ｋｅＶ程度に設定できるが２５〜６０
ｋｅＶ程度が望ましい。リンはフィールド酸化時にフィ
ールド酸化膜６直下のシリコン基板１表面へ偏析するた
め、注入エネルギーはフィールド酸化膜６となるシリコ
ン基板１領域より深くにリン濃度プロファイルの最大値
が入るように設定しなくても、ボロンのイオン注入も行
なわれる領域においてリンとボロンとの拡散長差を十分
に得ることができる。
【００７５】エネルギーの値は、フィールド酸化膜３０
０〜１５００ｎｍの場合３５〜１５００ｋｅＶ程度に設
定できるが６０〜１２０ｋｅＶ程度が望ましく、８０〜
１２０ｋｅＶ程度が最適である。ドーズ量は、フィール
ド酸化膜３００〜８００ｎｍの場合、ＮＭＯＳＦＥＴの
分離用不純物領域３５の分離耐圧を得るためにボロンが
少なくとも１×１０13／ｃｍ2以上に設定する必要があ
り、ＰＭＯＳＦＥＴの分離用不純物領域２９の分離耐圧
を得るため及びＨＶＮＭＯＳＦＥＴの低濃度ドレイン領
域５Ａのドレイン耐圧を得るためにリンは少なくともボ
ロンドーズ量の２０〜２００％に設定する必要があり、
３０〜８０％が望ましいが、４０〜６０％が最適であ
る。フィールド酸化膜８００〜１５００ｎｍの場合、同
様の理由からボロンが少なくとも２×１０13／ｃｍ2 以
上に設定する必要があり、リンは少なくともボロンドー
ズ量の２０〜１００％に設定する必要があり、２５〜７
０％が望ましいが、４０〜６０％が最適である。
０〜１５００ｎｍの場合３５〜１５００ｋｅＶ程度に設
定できるが６０〜１２０ｋｅＶ程度が望ましく、８０〜
１２０ｋｅＶ程度が最適である。ドーズ量は、フィール
ド酸化膜３００〜８００ｎｍの場合、ＮＭＯＳＦＥＴの
分離用不純物領域３５の分離耐圧を得るためにボロンが
少なくとも１×１０13／ｃｍ2以上に設定する必要があ
り、ＰＭＯＳＦＥＴの分離用不純物領域２９の分離耐圧
を得るため及びＨＶＮＭＯＳＦＥＴの低濃度ドレイン領
域５Ａのドレイン耐圧を得るためにリンは少なくともボ
ロンドーズ量の２０〜２００％に設定する必要があり、
３０〜８０％が望ましいが、４０〜６０％が最適であ
る。フィールド酸化膜８００〜１５００ｎｍの場合、同
様の理由からボロンが少なくとも２×１０13／ｃｍ2 以
上に設定する必要があり、リンは少なくともボロンドー
ズ量の２０〜１００％に設定する必要があり、２５〜７
０％が望ましいが、４０〜６０％が最適である。
【００７６】フィールド酸化は、９５０〜１０５０℃で
形成するが９７５〜１０２５℃で形成することが望まし
く、１０００℃程度で形成することが最適である。フィ
ールド酸化工程には通常熱拡散（アニール）工程も含ま
れるが、フィールド酸化工程以前に行われる熱拡散（ア
ニール）工程で、ボロンおよびリンをイオン注入時と偏
析現象の傾向の異なる深さのシリコン基板１領域まで拡
散させる場合、イオン注入条件は、偏析現象の傾向の違
いに応じて変更する必要がある。つまり、ボロンをシリ
コン基板１中に深く拡散するとボロンがフィールド酸化
膜中に吸い込まれる量が減り、シリコン基板１中に拡散
する量が増えるので、ボロンのイオン注入量を減らすか
またはリンのイオン注入量を増やしておく必要がある。
形成するが９７５〜１０２５℃で形成することが望まし
く、１０００℃程度で形成することが最適である。フィ
ールド酸化工程には通常熱拡散（アニール）工程も含ま
れるが、フィールド酸化工程以前に行われる熱拡散（ア
ニール）工程で、ボロンおよびリンをイオン注入時と偏
析現象の傾向の異なる深さのシリコン基板１領域まで拡
散させる場合、イオン注入条件は、偏析現象の傾向の違
いに応じて変更する必要がある。つまり、ボロンをシリ
コン基板１中に深く拡散するとボロンがフィールド酸化
膜中に吸い込まれる量が減り、シリコン基板１中に拡散
する量が増えるので、ボロンのイオン注入量を減らすか
またはリンのイオン注入量を増やしておく必要がある。
【００７７】次に、チッ化膜３３及び酸化膜３２を除去
した後に、ゲート酸化を行いゲート酸化膜６を形成す
る。次に、ゲート電極となるポリシリコン膜を基板表面
に形成する。
した後に、ゲート酸化を行いゲート酸化膜６を形成す
る。次に、ゲート電極となるポリシリコン膜を基板表面
に形成する。
【００７８】次に、通常のフォトリソグラフィー技術に
よりポリシリコン膜をパターニングして、図１６（ｅ）
のように各々のトランジスタのゲート電極３６Ａ，３６
Ｂ，３６Ｃをパターニングする。次に、図１６（ｆ）の
ようにＮＭＯＳＦＥＴの領域にはＮ型の不純物元素をゲ
ート電極３６Ａ，３６Ｂに対して自己整合的にドーピン
グしてソース・ドレイン領域を形成する。
よりポリシリコン膜をパターニングして、図１６（ｅ）
のように各々のトランジスタのゲート電極３６Ａ，３６
Ｂ，３６Ｃをパターニングする。次に、図１６（ｆ）の
ようにＮＭＯＳＦＥＴの領域にはＮ型の不純物元素をゲ
ート電極３６Ａ，３６Ｂに対して自己整合的にドーピン
グしてソース・ドレイン領域を形成する。
【００７９】ＬＶＮＭＯＳＦＥＴのソース領域３７Ｓと
ドレイン領域３７Ｄ、さらに、ＨＶＮＭＯＳＦＥＴのソ
ース領域４とドレイン領域５が形成される。また、ＰＭ
ＯＳＦＥＴには、Ｐ型の不純物元素をゲート電極３６Ｃ
に対して自己整合的に基板１の表面にドーピングして、
ＰＭＯＳＦＥＴのソース領域３９Ｓとドレイン領域３９
Ｄとを形成する。さらに、図示しないが、中間絶縁膜を
形成後、各領域及び電極と配線とを接続するためのコン
タクトホールを中間絶縁膜に窓あけ後、配線としてのア
ルミニウム膜をパターニングする。さらに、パッシベー
ション膜を基板の表面に形成して完成する。
ドレイン領域３７Ｄ、さらに、ＨＶＮＭＯＳＦＥＴのソ
ース領域４とドレイン領域５が形成される。また、ＰＭ
ＯＳＦＥＴには、Ｐ型の不純物元素をゲート電極３６Ｃ
に対して自己整合的に基板１の表面にドーピングして、
ＰＭＯＳＦＥＴのソース領域３９Ｓとドレイン領域３９
Ｄとを形成する。さらに、図示しないが、中間絶縁膜を
形成後、各領域及び電極と配線とを接続するためのコン
タクトホールを中間絶縁膜に窓あけ後、配線としてのア
ルミニウム膜をパターニングする。さらに、パッシベー
ション膜を基板の表面に形成して完成する。
【００８０】図１７は本発明に含まれるＨＶＭＯＳＦＥ
Ｔの別の実施例の断面図である。ソース領域を高濃度ソ
ース領域４と低濃度ソース領域５１とから構成する。ソ
ース領域とドレイン領域とを対称的に形成することによ
り、チャネル電流の製造バラツキを減少することができ
る。
Ｔの別の実施例の断面図である。ソース領域を高濃度ソ
ース領域４と低濃度ソース領域５１とから構成する。ソ
ース領域とドレイン領域とを対称的に形成することによ
り、チャネル電流の製造バラツキを減少することができ
る。
【００８１】図１８は本発明の半導体装置に含まれる低
耐圧ＰＭＯＳトランジスタ分離素子の断面図である。Ｐ
型シリコン基板１の表面付近にＮウェル領域３１を設
け、Ｎウェル領域３１内の表面にＰ+型のソース領域３
９Ｓが設けられ、さらに、Ｎ±型素子分離領域６１を介
してドレイン領域３９Ｄが設けられている。Ｐ+型ソー
ス領域３９Ｓ及びＰ+型ドレイン領域３９Ｄは表面濃度
が５×１０19ａｔｏｍｓ／ｃｍ3以上の高濃度に形成さ
れている。Ｎ±型素子分離領域６１は表面濃度が３×１
０16〜５×１０18ａｔｏｍｓ／ｃｍ3程度の低濃度で形
成するが、５×１０16〜５×１０17ａｔｏｍｓ／ｃｍ3
程度が望ましく、７×１０16〜３×１０17ａｔｏｍｓ／
ｃｍ3程度が最適である。また、Ｎ±型素子分離領域６
１は深さが０．２×１０-4〜５．０×１０-4ｃｍ程度で
形成するが、０．５×１０-4〜１．５×１０-4ｃｍ程度
が望ましく、０．７×１０-4〜１．０×１０-4ｃｍ程度
が最適である。Ｎ±型素子分離領域６１上にはフィール
ド酸化膜７が３００〜１５００ｎｍの膜厚で設けられ、
６００〜１２００ｎｍの膜厚が望ましく、６００〜８０
０ｎｍの膜厚が最適である。
耐圧ＰＭＯＳトランジスタ分離素子の断面図である。Ｐ
型シリコン基板１の表面付近にＮウェル領域３１を設
け、Ｎウェル領域３１内の表面にＰ+型のソース領域３
９Ｓが設けられ、さらに、Ｎ±型素子分離領域６１を介
してドレイン領域３９Ｄが設けられている。Ｐ+型ソー
ス領域３９Ｓ及びＰ+型ドレイン領域３９Ｄは表面濃度
が５×１０19ａｔｏｍｓ／ｃｍ3以上の高濃度に形成さ
れている。Ｎ±型素子分離領域６１は表面濃度が３×１
０16〜５×１０18ａｔｏｍｓ／ｃｍ3程度の低濃度で形
成するが、５×１０16〜５×１０17ａｔｏｍｓ／ｃｍ3
程度が望ましく、７×１０16〜３×１０17ａｔｏｍｓ／
ｃｍ3程度が最適である。また、Ｎ±型素子分離領域６
１は深さが０．２×１０-4〜５．０×１０-4ｃｍ程度で
形成するが、０．５×１０-4〜１．５×１０-4ｃｍ程度
が望ましく、０．７×１０-4〜１．０×１０-4ｃｍ程度
が最適である。Ｎ±型素子分離領域６１上にはフィール
ド酸化膜７が３００〜１５００ｎｍの膜厚で設けられ、
６００〜１２００ｎｍの膜厚が望ましく、６００〜８０
０ｎｍの膜厚が最適である。
【００８２】Ｎ±型素子分離領域６１の表面でフィール
ド酸化膜７の直下にはＰ型の不純物であるボロン元素拡
散領域５Ｂが設けられている。Ｎ±型素子分離領域６１
のＮ型化はリン元素のドーピングによって形成されてい
る。さらに、バーズビーク領域７Ａ直下のＮ±型素子分
離領域６１はボロン元素拡散領域５Ｂより、Ｐ+型ドレ
イン領域３９ＤとＮ±型素子分離領域６１を介して設け
られたＰ+型ソース領域３９Ｓとの間に電源電圧が印加
されたときに生じるＮ±型素子分離領域６１側の空乏層
幅以上に深く形成する。望ましくは空乏層幅より０．１
×１０-4ｃｍ以上深く、最適条件としては空乏層幅より
０．１×１０-4〜０．５×１０-4ｃｍ程度深く形成す
る。素子分離領域がＮ±型素子分離領域６１とボロン元
素拡散領域５Ｂ及びその上のフィールド酸化膜７から成
る構造で形成されているが、ソース領域３９ＳとＮウェ
ル領域３１に対して−５〜−３０Ｖのドレイン耐圧特性
が得られる。Ｎ±型素子分離領域６１上に電源電圧範囲
内の電圧が印加されたポリまたはアルミ配線が配線され
ても、Ｎ±型素子分離領域６１が空乏化することによる
リーク電流が流れることはない。
ド酸化膜７の直下にはＰ型の不純物であるボロン元素拡
散領域５Ｂが設けられている。Ｎ±型素子分離領域６１
のＮ型化はリン元素のドーピングによって形成されてい
る。さらに、バーズビーク領域７Ａ直下のＮ±型素子分
離領域６１はボロン元素拡散領域５Ｂより、Ｐ+型ドレ
イン領域３９ＤとＮ±型素子分離領域６１を介して設け
られたＰ+型ソース領域３９Ｓとの間に電源電圧が印加
されたときに生じるＮ±型素子分離領域６１側の空乏層
幅以上に深く形成する。望ましくは空乏層幅より０．１
×１０-4ｃｍ以上深く、最適条件としては空乏層幅より
０．１×１０-4〜０．５×１０-4ｃｍ程度深く形成す
る。素子分離領域がＮ±型素子分離領域６１とボロン元
素拡散領域５Ｂ及びその上のフィールド酸化膜７から成
る構造で形成されているが、ソース領域３９ＳとＮウェ
ル領域３１に対して−５〜−３０Ｖのドレイン耐圧特性
が得られる。Ｎ±型素子分離領域６１上に電源電圧範囲
内の電圧が印加されたポリまたはアルミ配線が配線され
ても、Ｎ±型素子分離領域６１が空乏化することによる
リーク電流が流れることはない。
【００８３】次に、本発明の製造工程の簡単な別の半導
体装置の実施例を図面を用いて説明する。第１９図は、
本発明の半導体装置の断面図である。Ｎ型高耐圧ＭＯＳ
トランジスタの場合について説明する。
体装置の実施例を図面を用いて説明する。第１９図は、
本発明の半導体装置の断面図である。Ｎ型高耐圧ＭＯＳ
トランジスタの場合について説明する。
【００８４】不純物濃度が１０15ａｔｏｍｓ／ｃｍ3程
度のＰ型シリコン基板１の表面に互いに離れて不純物濃
度が１０19ａｔｏｍｓ／ｃｍ3以上のＮ+型ソース領域
４、第１のドレイン領域５Ａと第２のドレイン領域５が
設けられている。ソース領域４と第１のドレイン領域５
Ａとの間の基板１の表面がチャネル形成領域として機能
する。チャネル形成領域の上にはゲート絶縁膜６を介し
てゲート電極８が設けられている。また、ＭＯＳトラン
ジスタを複数同一基板上に形成する場合には、各々のＭ
ＯＳトランジスタを互いに電気的に分離するため分離領
域が各々のトランジスタ間に形成されている。分離領域
は、ゲート絶縁膜６に比べ一桁以上厚いフィールド絶縁
膜７と、その下の基板１の表面に形成されたフィールド
ドープ領域９から構成されている。フィールドドープ領
域は、濃度が１０17ａｔｏｍｓ／ｃｍ3程度のＰ型不純
物領域である。ソース領域４、第１のドレイン領域５
Ａ、ゲート絶縁膜６、基板１及びゲート電極８から構成
されるＭＯＳトランジスタ構造は一般的な普通の構造で
ある。本発明の高耐圧ＭＯＳトランジスタは、高耐圧に
するために第１のドレイン領域５Ａに拡散抵抗２を直列
接続した構造とした。
度のＰ型シリコン基板１の表面に互いに離れて不純物濃
度が１０19ａｔｏｍｓ／ｃｍ3以上のＮ+型ソース領域
４、第１のドレイン領域５Ａと第２のドレイン領域５が
設けられている。ソース領域４と第１のドレイン領域５
Ａとの間の基板１の表面がチャネル形成領域として機能
する。チャネル形成領域の上にはゲート絶縁膜６を介し
てゲート電極８が設けられている。また、ＭＯＳトラン
ジスタを複数同一基板上に形成する場合には、各々のＭ
ＯＳトランジスタを互いに電気的に分離するため分離領
域が各々のトランジスタ間に形成されている。分離領域
は、ゲート絶縁膜６に比べ一桁以上厚いフィールド絶縁
膜７と、その下の基板１の表面に形成されたフィールド
ドープ領域９から構成されている。フィールドドープ領
域は、濃度が１０17ａｔｏｍｓ／ｃｍ3程度のＰ型不純
物領域である。ソース領域４、第１のドレイン領域５
Ａ、ゲート絶縁膜６、基板１及びゲート電極８から構成
されるＭＯＳトランジスタ構造は一般的な普通の構造で
ある。本発明の高耐圧ＭＯＳトランジスタは、高耐圧に
するために第１のドレイン領域５Ａに拡散抵抗２を直列
接続した構造とした。
【００８５】即ち、第１のドレイン領域５Ａと接続して
基板１の表面に５×１０15〜１０17ａｔｏｍｓ／ｃｍ3
程度の不純物濃度のＮ型不純物領域２を設けた。また、
ドレイン電圧を印加するためのドレイン電極を形成する
ための第２のドレイン領域５と拡散抵抗２と電気的に接
続して設けた。第２のドレイン領域５は第１のドレイン
領域５Ａと同時に形成され、不純物濃度１０19ａｔｏｍ
ｓ／ｃｍ3以上のＮ+型不純物領域である。拡散抵抗２は
ＭＯＳトランジスタがＯＮした場合のＯＮ抵抗を小さく
するために深い不純物領域で形成することが望ましい。
理想的拡散抵抗の構造は、横方向の拡散が少なく基板１
の深さ方向（縦方向）へ深く拡散した形状である。
基板１の表面に５×１０15〜１０17ａｔｏｍｓ／ｃｍ3
程度の不純物濃度のＮ型不純物領域２を設けた。また、
ドレイン電圧を印加するためのドレイン電極を形成する
ための第２のドレイン領域５と拡散抵抗２と電気的に接
続して設けた。第２のドレイン領域５は第１のドレイン
領域５Ａと同時に形成され、不純物濃度１０19ａｔｏｍ
ｓ／ｃｍ3以上のＮ+型不純物領域である。拡散抵抗２は
ＭＯＳトランジスタがＯＮした場合のＯＮ抵抗を小さく
するために深い不純物領域で形成することが望ましい。
理想的拡散抵抗の構造は、横方向の拡散が少なく基板１
の深さ方向（縦方向）へ深く拡散した形状である。
【００８６】第２のドレイン領域５に電源電圧より高い
電圧が印加された場合に、拡散抵抗２は基板１との間に
形成されるＰＮ接合により空乏化する。電源電圧以上の
高電圧を第２のドレイン領域５への印加した時に、空乏
化する拡散抵抗２の不純物濃度は一般的に５×１０15〜
１０17ａｔｏｍｓ／ｃｍ3であり、より高耐圧化及び安
定化のために１×１０16〜５×１０16ａｔｏｍｓ／ｃｍ
3が選択される。この値は、同一基板上に形成されるＣ
ＭＯＳ回路のためのＰＭＯＳトランジスタ用Ｎウエルと
ほぼ同じである。従って、同一基板上に形成されるＰＭ
ＯＳトランジスタのＮウエルと同一工程で形成できる。
工程を複雑にしないで本発明の半導体装置を形成でき
る。ＰＭＯＳトランジスタ用Ｎウエルの深さは一般的に
１〜３μｍと深く抵抗を低くできる。Ｎウエルの抵抗値
は一般的に０．５ＫΩ／□〜５ＫΩ／□である。半導体
装置として拡散抵抗の抵抗値を小さくするために、電流
の流れる方向の長さを短くし、電流の流れる巾を大きく
する。
電圧が印加された場合に、拡散抵抗２は基板１との間に
形成されるＰＮ接合により空乏化する。電源電圧以上の
高電圧を第２のドレイン領域５への印加した時に、空乏
化する拡散抵抗２の不純物濃度は一般的に５×１０15〜
１０17ａｔｏｍｓ／ｃｍ3であり、より高耐圧化及び安
定化のために１×１０16〜５×１０16ａｔｏｍｓ／ｃｍ
3が選択される。この値は、同一基板上に形成されるＣ
ＭＯＳ回路のためのＰＭＯＳトランジスタ用Ｎウエルと
ほぼ同じである。従って、同一基板上に形成されるＰＭ
ＯＳトランジスタのＮウエルと同一工程で形成できる。
工程を複雑にしないで本発明の半導体装置を形成でき
る。ＰＭＯＳトランジスタ用Ｎウエルの深さは一般的に
１〜３μｍと深く抵抗を低くできる。Ｎウエルの抵抗値
は一般的に０．５ＫΩ／□〜５ＫΩ／□である。半導体
装置として拡散抵抗の抵抗値を小さくするために、電流
の流れる方向の長さを短くし、電流の流れる巾を大きく
する。
【００８７】本発明の半導体装置においては、拡散抵抗
の長さ（第１のドレイン領域５Ａと第２のドレイン領域
５との間の距離）は、０．２μｍ〜２μｍであり、望ま
しくは０．２μｍ〜１μｍの範囲に形成される。拡散抵
抗の長さを短くすることにより抵抗値を小さくできる。
ＭＯＳトランジスタのチャネル巾に対して拡散抵抗の巾
を細くしても高駆動能力を得ることができる。図２に示
した従来の高耐圧ＭＯＳトランジスタの場合には、ＭＯ
Ｓトランジスタのチャネル巾と低濃度ドレイン領域２１
の巾は同じ長さになっている。しかし、本発明の半導体
装置においては、ＭＯＳトランジスタと拡散抵抗とのパ
ターンを別々に自由度高く設計できる利点がある。
の長さ（第１のドレイン領域５Ａと第２のドレイン領域
５との間の距離）は、０．２μｍ〜２μｍであり、望ま
しくは０．２μｍ〜１μｍの範囲に形成される。拡散抵
抗の長さを短くすることにより抵抗値を小さくできる。
ＭＯＳトランジスタのチャネル巾に対して拡散抵抗の巾
を細くしても高駆動能力を得ることができる。図２に示
した従来の高耐圧ＭＯＳトランジスタの場合には、ＭＯ
Ｓトランジスタのチャネル巾と低濃度ドレイン領域２１
の巾は同じ長さになっている。しかし、本発明の半導体
装置においては、ＭＯＳトランジスタと拡散抵抗とのパ
ターンを別々に自由度高く設計できる利点がある。
【００８８】図２０は、本発明の半導体装置の電気的等
価回路図である。ＭＯＳトランジスタに拡散抵抗Ｒが直
列接続して設けられている。拡散抵抗Ｒは、ＭＯＳトラ
ンジスタの基板との間に逆方向の接合ダイオードＤを抵
抗面に沿って形成している。第２のドレイン領域に高電
圧ＶＨを印加した場合、拡散抵抗Ｒが空乏化するために
第１のドレイン領域の電圧ＶＤは小さな値ＶＤｍａｘに
リミットされる。従って、通常のＭＯＳトランジスタ構
造のドレイン耐圧ＶＤＢをＶＤｍａｘに対して大きく形
成すれば高耐圧特性を得ることができる。拡散抵抗Ｒは
ドレイン耐圧ＶＤＢより低い値に完全空乏化する濃度と
深さに設定することにより高耐圧構造になる。
価回路図である。ＭＯＳトランジスタに拡散抵抗Ｒが直
列接続して設けられている。拡散抵抗Ｒは、ＭＯＳトラ
ンジスタの基板との間に逆方向の接合ダイオードＤを抵
抗面に沿って形成している。第２のドレイン領域に高電
圧ＶＨを印加した場合、拡散抵抗Ｒが空乏化するために
第１のドレイン領域の電圧ＶＤは小さな値ＶＤｍａｘに
リミットされる。従って、通常のＭＯＳトランジスタ構
造のドレイン耐圧ＶＤＢをＶＤｍａｘに対して大きく形
成すれば高耐圧特性を得ることができる。拡散抵抗Ｒは
ドレイン耐圧ＶＤＢより低い値に完全空乏化する濃度と
深さに設定することにより高耐圧構造になる。
【００８９】本発明の高耐圧ＭＯＳトランジスタにおい
ては、通常の低耐圧ＭＯＳトランジスタと拡散抵抗とを
直列接続した簡単な構造で形成できる。低耐圧トランジ
スタは、同一基板上に設けられた他のＭＯＳトランジス
タと同一工程で形成できる。さらに、本発明の高耐圧Ｍ
ＯＳトランジスタは、．ゲート電極とゲート絶縁膜６を
介してオーバーラップして設けられた第１のドレイン領
域５Ａが高濃度不純物領域であることが従来と大きく異
なっている。第１のドレイン領域５Ａが高濃度不純物領
域で形成されているために、第１のドレイン領域５Ａに
コンタクトホール及び電極を設けることにより電子回路
を形成することが可能になる。第２のドレイン領域５に
高電圧ＶＨを印加した場合の第１のドレイン領域５Ａに
伝達されるＶＤを、第１のドレイン領域５Ａに電極を設
けることにより測定することができる。第１のドレイン
領域５Ａに印加される最大ドレイン電圧ＶＤｍａｘを測
定することによりゲート絶縁膜６の最適化を実現するこ
とができる。一般に、電源電圧５Ｖで動作する低耐圧Ｍ
ＯＳトランジスタのゲート絶縁膜は１５０〜２００Åの
膜厚まで薄膜化できる。電源電圧３Ｖの場合は１００〜
２００Åまで薄膜化できる。
ては、通常の低耐圧ＭＯＳトランジスタと拡散抵抗とを
直列接続した簡単な構造で形成できる。低耐圧トランジ
スタは、同一基板上に設けられた他のＭＯＳトランジス
タと同一工程で形成できる。さらに、本発明の高耐圧Ｍ
ＯＳトランジスタは、．ゲート電極とゲート絶縁膜６を
介してオーバーラップして設けられた第１のドレイン領
域５Ａが高濃度不純物領域であることが従来と大きく異
なっている。第１のドレイン領域５Ａが高濃度不純物領
域で形成されているために、第１のドレイン領域５Ａに
コンタクトホール及び電極を設けることにより電子回路
を形成することが可能になる。第２のドレイン領域５に
高電圧ＶＨを印加した場合の第１のドレイン領域５Ａに
伝達されるＶＤを、第１のドレイン領域５Ａに電極を設
けることにより測定することができる。第１のドレイン
領域５Ａに印加される最大ドレイン電圧ＶＤｍａｘを測
定することによりゲート絶縁膜６の最適化を実現するこ
とができる。一般に、電源電圧５Ｖで動作する低耐圧Ｍ
ＯＳトランジスタのゲート絶縁膜は１５０〜２００Åの
膜厚まで薄膜化できる。電源電圧３Ｖの場合は１００〜
２００Åまで薄膜化できる。
【００９０】従来の高耐圧ＭＯＳトランジスタの場合に
は、ゲート電極とオーバーラップしたドレイン領域の電
圧を測定することは不可能である。従って、ゲート絶縁
膜に印加される電圧を知ることができないために最適化
したゲート絶縁膜の薄膜化が困難であった。しかし、本
発明の高耐圧ＭＯＳトランジスタにおいては、ゲート電
極８とゲート絶縁膜６を介してオーバーラップして形成
された第１のトレイン領域５Ａの電圧を測定できる構造
であるためにゲート絶縁膜６の薄膜化を極限値まででき
る。例えば、電源電圧５Ｖの場合には、ＶＨが３０Ｖ以
上の高耐圧印加においても、ゲート絶縁膜６の膜厚を１
５０〜２００Åまで薄くできる。即ち、拡散抵抗以外低
耐圧ＭＯＳトランジスタ構造で高耐圧特性を得ることが
できる。電源電圧３Ｖの場合には、１００〜１２０Åの
極限までゲート絶縁膜６を薄膜化できる。
は、ゲート電極とオーバーラップしたドレイン領域の電
圧を測定することは不可能である。従って、ゲート絶縁
膜に印加される電圧を知ることができないために最適化
したゲート絶縁膜の薄膜化が困難であった。しかし、本
発明の高耐圧ＭＯＳトランジスタにおいては、ゲート電
極８とゲート絶縁膜６を介してオーバーラップして形成
された第１のトレイン領域５Ａの電圧を測定できる構造
であるためにゲート絶縁膜６の薄膜化を極限値まででき
る。例えば、電源電圧５Ｖの場合には、ＶＨが３０Ｖ以
上の高耐圧印加においても、ゲート絶縁膜６の膜厚を１
５０〜２００Åまで薄くできる。即ち、拡散抵抗以外低
耐圧ＭＯＳトランジスタ構造で高耐圧特性を得ることが
できる。電源電圧３Ｖの場合には、１００〜１２０Åの
極限までゲート絶縁膜６を薄膜化できる。
【００９１】図２１は、拡散抵抗Ｒに対して、ＭＯＳト
ランジスタを複数接続した場合の本発明の高耐圧ＭＯＳ
トランジスタの電気的等価回路図である。各々の構成Ｍ
ＯＳトランジスタそのものは低耐圧ＭＯＳトランジスタ
で構成されている。ゲート電極への電圧ＶＧ１，ＶＧ
２，及びＶＧ３を同一接続することにより大電流を拡散
抵抗Ｒに流す高耐圧ＭＯＳトランジスタを形成すること
ができる。各々の構成要素のＭＯＳトランジスタは互い
に並列接続し、拡散抵抗Ｒに対して電気的に直列接続し
ている。
ランジスタを複数接続した場合の本発明の高耐圧ＭＯＳ
トランジスタの電気的等価回路図である。各々の構成Ｍ
ＯＳトランジスタそのものは低耐圧ＭＯＳトランジスタ
で構成されている。ゲート電極への電圧ＶＧ１，ＶＧ
２，及びＶＧ３を同一接続することにより大電流を拡散
抵抗Ｒに流す高耐圧ＭＯＳトランジスタを形成すること
ができる。各々の構成要素のＭＯＳトランジスタは互い
に並列接続し、拡散抵抗Ｒに対して電気的に直列接続し
ている。
【００９２】図２２は、拡散抵抗の表面にゲート電極５
２を設けた実施例の断面図である。拡散抵抗２の上にゲ
ート電極５２を設けることにより効果的に空乏化でき
る。ゲート電極５２はゲート電極８と電気的に接続する
ことにより、トランジスタがＯＮした場合の駆動能力を
向上することができる。しかし、一般的には、高耐圧特
性を得るためにＯＶをゲート電極５２に印加してある。
拡散抵抗２には第２のドレイン領域５を介して高電圧が
印加される。従って、ゲート電極５２と拡散抵抗２との
間の絶縁膜は分離領域と同じフィールド絶縁膜７を用い
る。ゲート電極５２としてアルミ配線を用いる場合に
は、さらに、中間絶縁膜（ゲート電極８とアルミ配線と
の間の絶縁膜）５１が設けられる。図２２の本発明の実
施例においては、拡散抵抗２は、拡散抵抗２と絶縁膜
７、５２とゲート電極５２から成るＭＯＳ構造で形成さ
れている。
２を設けた実施例の断面図である。拡散抵抗２の上にゲ
ート電極５２を設けることにより効果的に空乏化でき
る。ゲート電極５２はゲート電極８と電気的に接続する
ことにより、トランジスタがＯＮした場合の駆動能力を
向上することができる。しかし、一般的には、高耐圧特
性を得るためにＯＶをゲート電極５２に印加してある。
拡散抵抗２には第２のドレイン領域５を介して高電圧が
印加される。従って、ゲート電極５２と拡散抵抗２との
間の絶縁膜は分離領域と同じフィールド絶縁膜７を用い
る。ゲート電極５２としてアルミ配線を用いる場合に
は、さらに、中間絶縁膜（ゲート電極８とアルミ配線と
の間の絶縁膜）５１が設けられる。図２２の本発明の実
施例においては、拡散抵抗２は、拡散抵抗２と絶縁膜
７、５２とゲート電極５２から成るＭＯＳ構造で形成さ
れている。
【００９３】次に、本発明の別の半導体装置の実施例を
図面を用いて説明する。第２３図は、本発明の半導体装
置の電気特性図である。ＶＧ＝０Ｖの場合、ドレイン領
域に３０Ｖ以上の高電圧が印加される。従って、ＶＧ＝
０Ｖの場合のドレイン耐圧は３０Ｖより大きい約４５Ｖ
に設定した。ゲート電極に電源電圧である５Ｖが印加さ
れた場合には、本発明の半導体装置はチャネル形成領域
が反転しＯＮ状態になるとともに、ドレイン耐圧は約２
２Ｖ程度まで低下する。半導体装置がＯＮ状態の場合に
は、ドレイン領域には１ｖより低い電圧しか印加されて
いない。本発明の半導体装置はＯＮ時の耐圧を、ドライ
バーＩＣへの最大印加電圧である３０Ｖより小さな値に
設定してある。最大印加電圧よりＯＮ時の耐圧を低くす
ることにより、ＯＮ状態の半導体装置の単位面積当りの
抵抗を小さくすることができる。
図面を用いて説明する。第２３図は、本発明の半導体装
置の電気特性図である。ＶＧ＝０Ｖの場合、ドレイン領
域に３０Ｖ以上の高電圧が印加される。従って、ＶＧ＝
０Ｖの場合のドレイン耐圧は３０Ｖより大きい約４５Ｖ
に設定した。ゲート電極に電源電圧である５Ｖが印加さ
れた場合には、本発明の半導体装置はチャネル形成領域
が反転しＯＮ状態になるとともに、ドレイン耐圧は約２
２Ｖ程度まで低下する。半導体装置がＯＮ状態の場合に
は、ドレイン領域には１ｖより低い電圧しか印加されて
いない。本発明の半導体装置はＯＮ時の耐圧を、ドライ
バーＩＣへの最大印加電圧である３０Ｖより小さな値に
設定してある。最大印加電圧よりＯＮ時の耐圧を低くす
ることにより、ＯＮ状態の半導体装置の単位面積当りの
抵抗を小さくすることができる。
【００９４】ＯＮ状態の耐圧を小さくするために以下の
手段を具体的に用いた。 （１） チャネル長を２．５μｍ以下にする。 （２） ゲート絶縁膜の膜厚を５０Å〜２５０Åと薄く
した。 （３） チャネル形成領域の電極となるＰ+領域をソー
ス領域をソース領域から離れて設けることにより、ソー
ス領域と基板電極間領域との間に抵抗を設けた。 （４） 高耐圧用に設けた低濃度ドレイン領域を選択酸
化領域の下に設けたフィールドドープ領域とした。
手段を具体的に用いた。 （１） チャネル長を２．５μｍ以下にする。 （２） ゲート絶縁膜の膜厚を５０Å〜２５０Åと薄く
した。 （３） チャネル形成領域の電極となるＰ+領域をソー
ス領域をソース領域から離れて設けることにより、ソー
ス領域と基板電極間領域との間に抵抗を設けた。 （４） 高耐圧用に設けた低濃度ドレイン領域を選択酸
化領域の下に設けたフィールドドープ領域とした。
【００９５】図２４は、本発明の高耐圧絶縁ゲート電界
効果型半導体装置のチャネル方向に沿った断面図であ
る。Ｐ型基板１の表面に互いに離れてＮ+型ソース領域
とドレイン領域２１．５が形成されている。ドレイン領
域は、低濃度ドレイン領域２１と高濃度ドレイン領域５
から形成されている。低濃度ドレイン領域２１は、ゲー
ト絶縁膜６の下のチャネル形成領域と高濃度領域５との
間に設けられている。ゲート電極８は、ゲート絶縁膜６
の上に設けられている。低濃度ドレイン領域２１は、図
２４の実施例においては、約５０００〜１００００Åの
膜厚のフィールド絶縁膜７の下にフィールドドープ領域
として設けられている。基板１の電位を与えるためのＰ
+型不純物領域１Ａは、ソース領域４と離れて設けられ
ている。
効果型半導体装置のチャネル方向に沿った断面図であ
る。Ｐ型基板１の表面に互いに離れてＮ+型ソース領域
とドレイン領域２１．５が形成されている。ドレイン領
域は、低濃度ドレイン領域２１と高濃度ドレイン領域５
から形成されている。低濃度ドレイン領域２１は、ゲー
ト絶縁膜６の下のチャネル形成領域と高濃度領域５との
間に設けられている。ゲート電極８は、ゲート絶縁膜６
の上に設けられている。低濃度ドレイン領域２１は、図
２４の実施例においては、約５０００〜１００００Åの
膜厚のフィールド絶縁膜７の下にフィールドドープ領域
として設けられている。基板１の電位を与えるためのＰ
+型不純物領域１Ａは、ソース領域４と離れて設けられ
ている。
【００９６】図２４に示した本発明の半導体装置におい
て、ＯＮ状態でのドレイン耐圧を最大ドレイン印加電圧
である３０Ｖより低くするためにスナップバック現象を
用いた。即ち、チャネル長を２．５μｍより短くするこ
とにより、ソース領域とチャネル形成領域とドレイン領
域とから構成されるＮＰＮ接合トランジスタの電流増巾
率を高くした。また、スナップバック現象のトリガーと
なる基板電流の発生を多くするために、ゲート絶縁膜の
膜厚を最適には１５０〜２００Åにして、チャネル長に
沿った電界強度を大きくした。また、基板電流が発生し
た時は、バイポーラ動作しやすいように、基板電極１Ａ
とソース領域４とを離れて形成し、各々の間に抵抗値を
有する構造とした。
て、ＯＮ状態でのドレイン耐圧を最大ドレイン印加電圧
である３０Ｖより低くするためにスナップバック現象を
用いた。即ち、チャネル長を２．５μｍより短くするこ
とにより、ソース領域とチャネル形成領域とドレイン領
域とから構成されるＮＰＮ接合トランジスタの電流増巾
率を高くした。また、スナップバック現象のトリガーと
なる基板電流の発生を多くするために、ゲート絶縁膜の
膜厚を最適には１５０〜２００Åにして、チャネル長に
沿った電界強度を大きくした。また、基板電流が発生し
た時は、バイポーラ動作しやすいように、基板電極１Ａ
とソース領域４とを離れて形成し、各々の間に抵抗値を
有する構造とした。
【００９７】図２５は、ソース領域と基板電極との間に
抵抗を設けた場合の本発明の半導体装置の電気的等価回
路図である。図２４に示すように、空間的に離してソー
ス領域と基板電極１Ａとを設けただけでは抵抗Ｒの値は
非常に小さい。抵抗値Ｒを大きくするためには、基板電
極１Ａのコンタクトサイズを小さくしてもよい。さら
に、抵抗値Ｒを大きくするためには、基板表面に拡散抵
抗を設けてもよい。
抵抗を設けた場合の本発明の半導体装置の電気的等価回
路図である。図２４に示すように、空間的に離してソー
ス領域と基板電極１Ａとを設けただけでは抵抗Ｒの値は
非常に小さい。抵抗値Ｒを大きくするためには、基板電
極１Ａのコンタクトサイズを小さくしてもよい。さら
に、抵抗値Ｒを大きくするためには、基板表面に拡散抵
抗を設けてもよい。
【００９８】本発明の半導体装置をサーマルヘッドに応
用した回路図を図２６に記す。加熱用抵抗ＲＴは高電圧
電源３０Ｖと本発明の高耐圧トランジスタ５１との間に
設けられている。高耐圧トランジスタ５１のソース領域
はＶｓｓ電源に接地されている。従って、高耐圧トラン
ジスタ５１のゲート電極への電圧印加により、加熱用抵
抗ＲＴへの電流を制御することができる。
用した回路図を図２６に記す。加熱用抵抗ＲＴは高電圧
電源３０Ｖと本発明の高耐圧トランジスタ５１との間に
設けられている。高耐圧トランジスタ５１のソース領域
はＶｓｓ電源に接地されている。従って、高耐圧トラン
ジスタ５１のゲート電極への電圧印加により、加熱用抵
抗ＲＴへの電流を制御することができる。
【００９９】本発明の高耐圧トランジスタを含む集積回
路５０は、ゲート電極へのゲート電圧を制御するディジ
タル回路を含み、電源電圧ＶＤＤ（現在は５Ｖ、将来は
３Ｖまたは１．５Ｖ）により動作している。集積回路５
０は、高耐圧トランジスタ５１のドレイン領域から導い
たパッドにより、外部に設けた加熱用抵抗ＲＴと電気的
に接続している。（図２６のＡ）図２６に示したような
サーマルヘッドドライバーＩＣは、高耐圧トランジスタ
のドレイン電極にパッドを会して外部から静電気が印加
される。サーマルヘッドドライバーＩＣの場合は、ＣＭ
ＯＳ出力でない。オープンドレイン構造のために静電気
に対して弱くなりやすい。本発明の半導体装置において
は、ドライバー用のトランジスタのＯＮ時のドレイン耐
圧を低くしたために、静電印加時の静電気が容易にＶｓ
ｓ側に逃げやすい構造になっている。従って、静電気に
対して強いＩＣにできる。
路５０は、ゲート電極へのゲート電圧を制御するディジ
タル回路を含み、電源電圧ＶＤＤ（現在は５Ｖ、将来は
３Ｖまたは１．５Ｖ）により動作している。集積回路５
０は、高耐圧トランジスタ５１のドレイン領域から導い
たパッドにより、外部に設けた加熱用抵抗ＲＴと電気的
に接続している。（図２６のＡ）図２６に示したような
サーマルヘッドドライバーＩＣは、高耐圧トランジスタ
のドレイン電極にパッドを会して外部から静電気が印加
される。サーマルヘッドドライバーＩＣの場合は、ＣＭ
ＯＳ出力でない。オープンドレイン構造のために静電気
に対して弱くなりやすい。本発明の半導体装置において
は、ドライバー用のトランジスタのＯＮ時のドレイン耐
圧を低くしたために、静電印加時の静電気が容易にＶｓ
ｓ側に逃げやすい構造になっている。従って、静電気に
対して強いＩＣにできる。
【０１００】ところで、図２４に示したような高耐圧Ｍ
ＯＳＦＥＴ（ゲート絶縁膜が薄く、かつ、低濃度ドレイ
ン領域が自己整合的にフィールド絶縁膜下に形成したＮ
型フィールドドープである）の場合には、電流駆動能力
が逆に低下することがある。その原因を調査した結果、
チャネル領域と低濃度ドレインとの接する領域におい
て、オフセット領域が形成されていることが原因であっ
た。以下に、電流駆動能力が低下しない本発明の半導体
集積回路の製造方法を示しす。 図２７は、本発明の半
導体集積回路の製造方法を示した高ドレイン耐圧絶縁ゲ
ート電界効果トランジスタ（ＨＶＭＩＳＦＥＴ）部分の
工程順断面図である。
ＯＳＦＥＴ（ゲート絶縁膜が薄く、かつ、低濃度ドレイ
ン領域が自己整合的にフィールド絶縁膜下に形成したＮ
型フィールドドープである）の場合には、電流駆動能力
が逆に低下することがある。その原因を調査した結果、
チャネル領域と低濃度ドレインとの接する領域におい
て、オフセット領域が形成されていることが原因であっ
た。以下に、電流駆動能力が低下しない本発明の半導体
集積回路の製造方法を示しす。 図２７は、本発明の半
導体集積回路の製造方法を示した高ドレイン耐圧絶縁ゲ
ート電界効果トランジスタ（ＨＶＭＩＳＦＥＴ）部分の
工程順断面図である。
【０１０１】図２７（ａ）に示すように、Ｐ型シリコン
基板の表面に５００Åの酸化膜５１１を介して１５００
Åのチッ化シリコン膜５１２をＬＰＣＶＷ法により形成
する。１５００Åのチッ化シリコン膜には、後工程で酸
化マスク膜として作用する。トランジスタ同志の電気的
分離をするための分離領域とＨＶＭＩＳＦＥＴの低濃度
ドレイン領域を形成するべきチッ化シリコン膜５１２の
部分を感光膜であるレジスト膜１３をマスクにエッチン
グ除去する。レジスト膜５１３は、ステッパーなどの露
光装置により部分的に感光されパターニングされる。
基板の表面に５００Åの酸化膜５１１を介して１５００
Åのチッ化シリコン膜５１２をＬＰＣＶＷ法により形成
する。１５００Åのチッ化シリコン膜には、後工程で酸
化マスク膜として作用する。トランジスタ同志の電気的
分離をするための分離領域とＨＶＭＩＳＦＥＴの低濃度
ドレイン領域を形成するべきチッ化シリコン膜５１２の
部分を感光膜であるレジスト膜１３をマスクにエッチン
グ除去する。レジスト膜５１３は、ステッパーなどの露
光装置により部分的に感光されパターニングされる。
【０１０２】チッ化シリコン膜５１２がパターニングさ
れた後に、チッ化シリコン膜５１２をマスクにして低濃
度ドレイン領域を形成するためのＮ型不純物リンがイオ
ン注入される。ＨＶＭＩＳＦＥＴのＯＦＦ時のドレイン
耐圧を３０Ｖ以上にするために、ドーズ量は２×１０13
ｃｍ-2以下にする。
れた後に、チッ化シリコン膜５１２をマスクにして低濃
度ドレイン領域を形成するためのＮ型不純物リンがイオ
ン注入される。ＨＶＭＩＳＦＥＴのＯＦＦ時のドレイン
耐圧を３０Ｖ以上にするために、ドーズ量は２×１０13
ｃｍ-2以下にする。
【０１０３】リンをイオン注入する時、図２７のように
レジスト膜５１３が残っている状態でイオン注入しても
よい。また、Ｎ型トランジスタ間の分離領域には図２７
には図示してないが、Ｐ型不純物であるボロンをイオン
注入する。分離領域にＰ型不純物を、ＨＶＭＩＳＦＥＴ
の低濃度ドレイン領域に対応した基板表面にＮ型不純物
をイオン注入した後に、図２７（ｂ）に示すように、チ
ッ化シリコン膜５１２をマスクとして基板１を選択酸化
する。９０°Ｃ以上の高温の熱酸化により５０００Å〜
１００００Åの膜厚のフィールド酸化膜７を形成する。
この膜厚は、この後の工程で形成されるゲート酸化膜の
１０倍以上厚い膜である。図２７（ｂ）のようにＨＶＭ
ＩＳＦＥＴの低濃度ドレイン領域２１の上にフィールド
酸化膜７が形成される。図示しないが分離領域にもフィ
ールド酸化膜７が同時に形成され、その下の半導体基板
１の表面にはＰ型のフィールドドープ領域が形成され
る。
レジスト膜５１３が残っている状態でイオン注入しても
よい。また、Ｎ型トランジスタ間の分離領域には図２７
には図示してないが、Ｐ型不純物であるボロンをイオン
注入する。分離領域にＰ型不純物を、ＨＶＭＩＳＦＥＴ
の低濃度ドレイン領域に対応した基板表面にＮ型不純物
をイオン注入した後に、図２７（ｂ）に示すように、チ
ッ化シリコン膜５１２をマスクとして基板１を選択酸化
する。９０°Ｃ以上の高温の熱酸化により５０００Å〜
１００００Åの膜厚のフィールド酸化膜７を形成する。
この膜厚は、この後の工程で形成されるゲート酸化膜の
１０倍以上厚い膜である。図２７（ｂ）のようにＨＶＭ
ＩＳＦＥＴの低濃度ドレイン領域２１の上にフィールド
酸化膜７が形成される。図示しないが分離領域にもフィ
ールド酸化膜７が同時に形成され、その下の半導体基板
１の表面にはＰ型のフィールドドープ領域が形成され
る。
【０１０４】次に、チッ化シリコン膜５１２及び酸化膜
５１１をエッチング除去して、フィールド酸化膜以外の
部分の基板１の表面を露出する。露出した表面を８００
°Ｃ〜１０００°Ｃの高温熱酸化により酸化して１００
〜２００Åのゲート酸化膜６を形成する。ゲート酸化膜
６を形成した後に、図２７（ｃ）に示すように、閾値制
御用のチャネルドープとして、フィールド酸化膜７をマ
スクとしてＰ型不純物のボロンをイオン注入する。ゲー
ト絶縁膜が１００〜２００Åと薄く、基板１も１０15ａ
ｔｏｍｓ／ｃｍ3以下の低濃度の場合、閾値電圧を０．
７Ｖ以上にするためには、１０12ｃｍ-2以上のドーズ量
を必要とする。チャネルドープの深さを浅くできるので
好ましい。チャネルドープの加速エネルギーも、ピーク
濃度が基板１とゲート酸化膜６と界面位置、もしくは、
少し基板側になるように選択する。
５１１をエッチング除去して、フィールド酸化膜以外の
部分の基板１の表面を露出する。露出した表面を８００
°Ｃ〜１０００°Ｃの高温熱酸化により酸化して１００
〜２００Åのゲート酸化膜６を形成する。ゲート酸化膜
６を形成した後に、図２７（ｃ）に示すように、閾値制
御用のチャネルドープとして、フィールド酸化膜７をマ
スクとしてＰ型不純物のボロンをイオン注入する。ゲー
ト絶縁膜が１００〜２００Åと薄く、基板１も１０15ａ
ｔｏｍｓ／ｃｍ3以下の低濃度の場合、閾値電圧を０．
７Ｖ以上にするためには、１０12ｃｍ-2以上のドーズ量
を必要とする。チャネルドープの深さを浅くできるので
好ましい。チャネルドープの加速エネルギーも、ピーク
濃度が基板１とゲート酸化膜６と界面位置、もしくは、
少し基板側になるように選択する。
【０１０５】次に、ゲート電極となる多結晶シリコン膜
をＬＰＣＶＤ法により、ゲート酸化膜６及びフィールド
酸化膜７の上全面に形成する。多結晶シリコン膜は、通
常のフォト工程によりパターニングされて、図２７
（ｄ）に示すように、ゲート電極８となる。さらに、ゲ
ート電極８とフィールド酸化膜７をマスクとして、Ｎ型
不純物であるリンをイオン注入してＮ型高濃度領域のソ
ース領域４とＮ型高濃度領域のドレイン領域５を形成す
る。これらの高濃度領域は、イオン注入後の不純物活性
のためのアニール処理により電気的に低抵抗になる。不
純物元素としてリンを用いることにより、９５０°Ｃ以
下の温度で充分活性化スルコトガデキル。Ｎ型の高高濃
度のドレイン領域５及びソース領域４を形成後、基板１
の表面に中間絶縁膜としてＢＰＳＧ膜を形成する。ソー
ス領域、ドレイン領域及びゲート電極の電極を取る場所
の中間絶縁膜に通常のフォト工程を用いてコンタクトホ
ールを形成する。次に、配線として機能するアルミ膜を
コンタクト上にパターニングする。最後に、最終保護膜
のチッ化シリコン膜をプラズマＣＶＤにより完成する。
をＬＰＣＶＤ法により、ゲート酸化膜６及びフィールド
酸化膜７の上全面に形成する。多結晶シリコン膜は、通
常のフォト工程によりパターニングされて、図２７
（ｄ）に示すように、ゲート電極８となる。さらに、ゲ
ート電極８とフィールド酸化膜７をマスクとして、Ｎ型
不純物であるリンをイオン注入してＮ型高濃度領域のソ
ース領域４とＮ型高濃度領域のドレイン領域５を形成す
る。これらの高濃度領域は、イオン注入後の不純物活性
のためのアニール処理により電気的に低抵抗になる。不
純物元素としてリンを用いることにより、９５０°Ｃ以
下の温度で充分活性化スルコトガデキル。Ｎ型の高高濃
度のドレイン領域５及びソース領域４を形成後、基板１
の表面に中間絶縁膜としてＢＰＳＧ膜を形成する。ソー
ス領域、ドレイン領域及びゲート電極の電極を取る場所
の中間絶縁膜に通常のフォト工程を用いてコンタクトホ
ールを形成する。次に、配線として機能するアルミ膜を
コンタクト上にパターニングする。最後に、最終保護膜
のチッ化シリコン膜をプラズマＣＶＤにより完成する。
【０１０６】本発明の半導体集積回路のＨＶＭＩＳＦＥ
Ｔの部分について図２７（ｄ）を用いて説明する。１０
15ａｔｏｍｓ／ｃｍ3以下の低濃度のＰ型シリコン基板
の表面に間隔を置いて１０19ａｔｏｍｓ／ｃｍ3以上の
リン元素を含む高濃度のドレイン領域５とソース領域４
が配置されている。高濃度ソース領域４と高濃度ドレイ
ン領域５との間の基板１の表面は、ゲート絶縁膜６を介
してゲート電極８によって表面電位を制御されるチャネ
ル形成領域１０と、チャネル形成領域５１０と高濃度ド
レイン領域５との間に低濃度ドレイン領域２１が配置さ
れている。低濃度ドレイン領域２１は１０19ａｔｏｍｓ
／ｃｍ3より低濃度になっている。低濃度ドレイン領域
２１は、フィールド酸化膜７の直下に自己整合的に設け
られている。チャネル形成領域５１０の表面には、Ｐ型
不純物のボロン元素がフィールド酸化膜７に対し自己整
合的にチャネルドープ工程により表面近傍に注入されて
いる。高濃度のソース領域４と低濃度ドレイン領域との
間の基板１の表面であるチャネル形成領域５１０の長さ
（チャネル長）は、ゲート絶縁膜を１００〜２００Åと
薄膜化したことにより２．５μｍ以下にすることができ
た。ＨＶＭＩＳＦＥＴの閾値電圧派、充分な量のチャネ
ルドープにより０．７Ｖ以上の値になっている。従っ
て、チャネル形成領域５１０の表面においては、表面程
ボロン濃度が高くなっている。
Ｔの部分について図２７（ｄ）を用いて説明する。１０
15ａｔｏｍｓ／ｃｍ3以下の低濃度のＰ型シリコン基板
の表面に間隔を置いて１０19ａｔｏｍｓ／ｃｍ3以上の
リン元素を含む高濃度のドレイン領域５とソース領域４
が配置されている。高濃度ソース領域４と高濃度ドレイ
ン領域５との間の基板１の表面は、ゲート絶縁膜６を介
してゲート電極８によって表面電位を制御されるチャネ
ル形成領域１０と、チャネル形成領域５１０と高濃度ド
レイン領域５との間に低濃度ドレイン領域２１が配置さ
れている。低濃度ドレイン領域２１は１０19ａｔｏｍｓ
／ｃｍ3より低濃度になっている。低濃度ドレイン領域
２１は、フィールド酸化膜７の直下に自己整合的に設け
られている。チャネル形成領域５１０の表面には、Ｐ型
不純物のボロン元素がフィールド酸化膜７に対し自己整
合的にチャネルドープ工程により表面近傍に注入されて
いる。高濃度のソース領域４と低濃度ドレイン領域との
間の基板１の表面であるチャネル形成領域５１０の長さ
（チャネル長）は、ゲート絶縁膜を１００〜２００Åと
薄膜化したことにより２．５μｍ以下にすることができ
た。ＨＶＭＩＳＦＥＴの閾値電圧派、充分な量のチャネ
ルドープにより０．７Ｖ以上の値になっている。従っ
て、チャネル形成領域５１０の表面においては、表面程
ボロン濃度が高くなっている。
【０１０７】図２８は、本発明の半導体集積回路のＨＶ
ＭＩＳＦＥＴ部分の別の実施例の断面図である。図２８
のＨＶＭＩＳＦＥＴは、ソース領域がドレイン領域と同
様に高耐構造で形成されている。即ち、チャネル形成領
域５１０と高濃度ソース領域４との間に低濃度ソース領
域２１が配置されている。低濃度ソース領域２１の上に
は自己整合的にフィールド酸化膜７が設けられている。
図２８のソース領域はドレイン領域とゲート電極８を中
心に線対象に配置されている。
ＭＩＳＦＥＴ部分の別の実施例の断面図である。図２８
のＨＶＭＩＳＦＥＴは、ソース領域がドレイン領域と同
様に高耐構造で形成されている。即ち、チャネル形成領
域５１０と高濃度ソース領域４との間に低濃度ソース領
域２１が配置されている。低濃度ソース領域２１の上に
は自己整合的にフィールド酸化膜７が設けられている。
図２８のソース領域はドレイン領域とゲート電極８を中
心に線対象に配置されている。
【０１０８】製造方法は、図２８と同様にして形成する
ことができる。図２９は、同じ基板１の表面に配置され
た低ドレイン耐圧絶縁ゲート電界効果トランジスタ（Ｌ
ＶＭＩＳＦＥＴ）の断面図である。Ｐ型シリコン基板１
の表面に互いに離れて高濃度のソース領域４と高濃度の
ドレイン領域５が配置されている。ソース領域４とドレ
イン領域５との間の基板１の表面であるチャネル形成領
域５１０Ａには、ＨＶＭＩＳＦＥＴと同じ工程で導入さ
れた閾値制御用ボロンが分布している。チャネル形成領
域５１０Ａの上には、ゲート酸化膜６を介してゲート電
極８が配置されている。ゲート酸化膜６及びゲート電極
８は、ＨＶＭＩＳＦＥＴと同じ工程で同時に形成されて
いる。高濃度領域４、５もＨＶＭＩＳＦＥＴと同じ工程
で、ゲート電極８とフィールド酸化膜７とをマスクにイ
オン注入されて形成されている。フィールド酸化膜７の
下の基板１の表面には各々のトランジスタの間の電気的
分離をするためのＰ型不純物領域５２２が設けられてい
る。ゲート電極８のチャネル方向の最小長さは、ホット
エレクトロンの発生量を減らすために、１．５μｍ〜
２．５μｍ程度長く加工されている。
ことができる。図２９は、同じ基板１の表面に配置され
た低ドレイン耐圧絶縁ゲート電界効果トランジスタ（Ｌ
ＶＭＩＳＦＥＴ）の断面図である。Ｐ型シリコン基板１
の表面に互いに離れて高濃度のソース領域４と高濃度の
ドレイン領域５が配置されている。ソース領域４とドレ
イン領域５との間の基板１の表面であるチャネル形成領
域５１０Ａには、ＨＶＭＩＳＦＥＴと同じ工程で導入さ
れた閾値制御用ボロンが分布している。チャネル形成領
域５１０Ａの上には、ゲート酸化膜６を介してゲート電
極８が配置されている。ゲート酸化膜６及びゲート電極
８は、ＨＶＭＩＳＦＥＴと同じ工程で同時に形成されて
いる。高濃度領域４、５もＨＶＭＩＳＦＥＴと同じ工程
で、ゲート電極８とフィールド酸化膜７とをマスクにイ
オン注入されて形成されている。フィールド酸化膜７の
下の基板１の表面には各々のトランジスタの間の電気的
分離をするためのＰ型不純物領域５２２が設けられてい
る。ゲート電極８のチャネル方向の最小長さは、ホット
エレクトロンの発生量を減らすために、１．５μｍ〜
２．５μｍ程度長く加工されている。
【０１０９】高濃度領域４、５は、ＨＶＭＩＳＦＥＴと
同じ工程で形成されており、表面濃度が１０19ａｔｏｍ
ｓ／ｃｍ3以上のリン元素を含む領域である。ＨＶＭＩ
ＳＦＥＴのＯＦＦ時のドレイン耐圧は、ＩＣの電源電圧
の少なくとも４倍以上高い電圧になるように形成する。
同じ工程で形成されており、表面濃度が１０19ａｔｏｍ
ｓ／ｃｍ3以上のリン元素を含む領域である。ＨＶＭＩ
ＳＦＥＴのＯＦＦ時のドレイン耐圧は、ＩＣの電源電圧
の少なくとも４倍以上高い電圧になるように形成する。
【０１１０】図３０は、本発明の効果を示す実験データ
である。図３０の横軸は、ＨＶＭＩＳＦＥＴとＬＶＭＩ
ＳＦＥＴのゲート酸化膜６の膜厚である。縦軸のΔＶＴ
ＨはＨＶＭＩＳＦＥＴの閾値電圧とＬＶＭＩＳＦＥＴの
閾値電圧との差である。本発明の半導体集積回路の製造
方法によれば、ゲート酸化膜６の膜厚にかかわらず同一
工程で形成したＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴと
の閾値電圧は同じ値になる。しかし、ゲート酸化膜６の
形成前に閾値制御のためのチャネルドープを行った場合
には、ゲート酸化膜６の膜厚が２００Åより薄い場合、
ΔＶＴＨが急激に増加してしまう。２００Åより薄膜化
した場合、ＬＶＭＩＳＦＥＴ自体は正常に形成されてい
るが、ＨＶＭＩＳＦＥＴの閾値電圧が急激に増加してし
まう現象を発見した。即ち、図２７、図２８に示したよ
うなＨＶＭＩＳＦＥＴの場合、高濃度のＰ型不純物をチ
ャネル形成領域５１０に導入することにより、チャネル
形成領域５１０と低濃度領域２１との交わる部分にゲー
ト酸化膜６の直下に比べ高い閾値電圧となる領域が局部
に生じる。
である。図３０の横軸は、ＨＶＭＩＳＦＥＴとＬＶＭＩ
ＳＦＥＴのゲート酸化膜６の膜厚である。縦軸のΔＶＴ
ＨはＨＶＭＩＳＦＥＴの閾値電圧とＬＶＭＩＳＦＥＴの
閾値電圧との差である。本発明の半導体集積回路の製造
方法によれば、ゲート酸化膜６の膜厚にかかわらず同一
工程で形成したＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴと
の閾値電圧は同じ値になる。しかし、ゲート酸化膜６の
形成前に閾値制御のためのチャネルドープを行った場合
には、ゲート酸化膜６の膜厚が２００Åより薄い場合、
ΔＶＴＨが急激に増加してしまう。２００Åより薄膜化
した場合、ＬＶＭＩＳＦＥＴ自体は正常に形成されてい
るが、ＨＶＭＩＳＦＥＴの閾値電圧が急激に増加してし
まう現象を発見した。即ち、図２７、図２８に示したよ
うなＨＶＭＩＳＦＥＴの場合、高濃度のＰ型不純物をチ
ャネル形成領域５１０に導入することにより、チャネル
形成領域５１０と低濃度領域２１との交わる部分にゲー
ト酸化膜６の直下に比べ高い閾値電圧となる領域が局部
に生じる。
【０１１１】高濃度のＰ型チャネルドープにより、フィ
ールド酸化膜７に対して自己整合的に導入された低濃度
ドレイン領域２１の端部のＮ型不純物領域をＰ型化して
しまう。従って、フィールド酸化膜７の端部のゲートバ
ースビーク直下の基板１の表面がＰ型化して閾値電圧を
高くしてしまう。この現象は、ＨＶＭＩＳＦＥＴに特有
な現象である。チャネルドープ及び低濃度領域２１が互
いにフィールド酸化膜に対して自己整合的に交わるよう
に配置されるために、この特有な異常現象が現れる。言
いかえれば、ゲート酸化膜６が２００Åより薄膜化した
場合に現れる現象である。電源電圧として３Ｖで動作す
る場合、ゲート電極８には最大３Ｖ印加される。従っ
て、ゲート酸化膜６は１００Åまで薄膜化できる。
ールド酸化膜７に対して自己整合的に導入された低濃度
ドレイン領域２１の端部のＮ型不純物領域をＰ型化して
しまう。従って、フィールド酸化膜７の端部のゲートバ
ースビーク直下の基板１の表面がＰ型化して閾値電圧を
高くしてしまう。この現象は、ＨＶＭＩＳＦＥＴに特有
な現象である。チャネルドープ及び低濃度領域２１が互
いにフィールド酸化膜に対して自己整合的に交わるよう
に配置されるために、この特有な異常現象が現れる。言
いかえれば、ゲート酸化膜６が２００Åより薄膜化した
場合に現れる現象である。電源電圧として３Ｖで動作す
る場合、ゲート電極８には最大３Ｖ印加される。従っ
て、ゲート酸化膜６は１００Åまで薄膜化できる。
【０１１２】以上説明したように、ＨＶＭＩＳＦＥＴの
チャネルドープのＰ型不純物分布を表面近傍に浅く形成
することにより、ＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴ
の閾値電圧を同じ値に制御して形成できる。チャネルド
ープのＰ型不純物を浅く形成するためには、ゲート酸化
後に非常に浅くイオン注入するだけでなく、イオン注入
後の熱処理も低温にする必要がある。チャネルドープの
不純物分布を浅く維持するには、短時間熱処理が可能な
ランプアニールが好ましい。また、高濃度のＮ型ソース
領域、ドレイン領域の活性化を低温で行うために、Ｎ型
不純物としてヒ素でなくリンを用いる必要がある。リン
を用いることにより、チャネルドープ後のアニール処理
の最高温度を９００°Ｃ以下にできる。通常の炉を用い
た活性化の場合には、少なくともチャネルドープ後の最
高温度は９５０°Ｃより低温にすべきである。以上説明
したように、フィールド絶縁膜に対して自己整合的にチ
ャネルドープと高耐圧用低濃度ドレイン領域を設け高耐
圧トランジスタの電流駆動能力を向上することができ
る。ゲート絶縁膜を薄くするとともに、その場合に限っ
て発生しやすい高閾値化現象を防ぐことにより、高駆動
化することができる。閾値電圧として異常が発生するし
ない場合においても、従来より電流駆動能力（具体的に
はチャネルコンダクタンス）が増加する。
チャネルドープのＰ型不純物分布を表面近傍に浅く形成
することにより、ＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴ
の閾値電圧を同じ値に制御して形成できる。チャネルド
ープのＰ型不純物を浅く形成するためには、ゲート酸化
後に非常に浅くイオン注入するだけでなく、イオン注入
後の熱処理も低温にする必要がある。チャネルドープの
不純物分布を浅く維持するには、短時間熱処理が可能な
ランプアニールが好ましい。また、高濃度のＮ型ソース
領域、ドレイン領域の活性化を低温で行うために、Ｎ型
不純物としてヒ素でなくリンを用いる必要がある。リン
を用いることにより、チャネルドープ後のアニール処理
の最高温度を９００°Ｃ以下にできる。通常の炉を用い
た活性化の場合には、少なくともチャネルドープ後の最
高温度は９５０°Ｃより低温にすべきである。以上説明
したように、フィールド絶縁膜に対して自己整合的にチ
ャネルドープと高耐圧用低濃度ドレイン領域を設け高耐
圧トランジスタの電流駆動能力を向上することができ
る。ゲート絶縁膜を薄くするとともに、その場合に限っ
て発生しやすい高閾値化現象を防ぐことにより、高駆動
化することができる。閾値電圧として異常が発生するし
ない場合においても、従来より電流駆動能力（具体的に
はチャネルコンダクタンス）が増加する。
【０１１３】次に、本発明に含まれるＩＣ実装基板の実
施例を説明する。複数の細長いＩＣを一次元的に配置し
たＩＣ実装基板としてサーマルヘッドがある。図３１
（ｃ）はサーマルヘッドの斜視図である。実装基板６の
表面にサーマルヘッドＩＣ４０２が複数個直線状に並ん
で設けられている。ＩＣ４０２への信号供給は基板４０
６上の配線とワイヤボンド４２３によって電気的に接続
されている。イヘッドは以下の方法で製造されている。
施例を説明する。複数の細長いＩＣを一次元的に配置し
たＩＣ実装基板としてサーマルヘッドがある。図３１
（ｃ）はサーマルヘッドの斜視図である。実装基板６の
表面にサーマルヘッドＩＣ４０２が複数個直線状に並ん
で設けられている。ＩＣ４０２への信号供給は基板４０
６上の配線とワイヤボンド４２３によって電気的に接続
されている。イヘッドは以下の方法で製造されている。
【０１１４】図３１（ａ）に示すようシリコンウェハ４
０１の表面にマトリックス状にＩＣ４０２が形成され
る。その後、テスターを用いてＩＣ４０２の電気特性を
測定し、不良品にはバッドマーク４２１をつける。次
に、スクライブライン４２０に沿ってシリコンウェハ４
０１を各々のＩＣ４０２に切り離す。次に、良品のみの
ＩＣ４０２を選択して図３１（ｂ）のようにトレイ４２
２に配置する。次に、図３１（ｃ）のようにトレイから
ＩＣ４０２を実装基板４０６の表面に順次配置し、そし
てボンディングして完成する。
０１の表面にマトリックス状にＩＣ４０２が形成され
る。その後、テスターを用いてＩＣ４０２の電気特性を
測定し、不良品にはバッドマーク４２１をつける。次
に、スクライブライン４２０に沿ってシリコンウェハ４
０１を各々のＩＣ４０２に切り離す。次に、良品のみの
ＩＣ４０２を選択して図３１（ｂ）のようにトレイ４２
２に配置する。次に、図３１（ｃ）のようにトレイから
ＩＣ４０２を実装基板４０６の表面に順次配置し、そし
てボンディングして完成する。
【０１１５】図３２は、本発明のシリコンウエハ半製品
の製造方法を示すバッドマーキング工程の模式的断面図
である。図３２のように不良のＩＣチップ４０２にバッ
ドマーク４２１を付ける前に通常の工程によりシリコン
ウエハ表面にスクラブライン４２０を介してマトリック
ス状に繰り返し複数のＩＣ４０２が形成される。各ＩＣ
４０２の表面には、一次元的に同じトランジスタがチッ
プの長さ方向に並べられている。
の製造方法を示すバッドマーキング工程の模式的断面図
である。図３２のように不良のＩＣチップ４０２にバッ
ドマーク４２１を付ける前に通常の工程によりシリコン
ウエハ表面にスクラブライン４２０を介してマトリック
ス状に繰り返し複数のＩＣ４０２が形成される。各ＩＣ
４０２の表面には、一次元的に同じトランジスタがチッ
プの長さ方向に並べられている。
【０１１６】例えば、サーマルヘッド用ＩＣ４０２の場
合には、抵抗加熱用の高耐圧駆動トランジスタがチップ
長さ方向に一次元的に４ビットの複数倍並んで設けられ
ている。また、チップの幅は、コストダウンするために
４００μｍ以下に細く形成されている。チップの幅は、
スクライブライン４２０センターからスクライブライン
４２０センターまでの間の長さである。チップ幅を細く
するために、スクライブライン４２０幅を６０μｍ以下
に細くなっている。また、ＩＣ４０２のフォトリソグラ
フィーにはステッパーを用いて最小加工幅を１．２μｍ
以下である。ステッパーを用いるために必要な合わせマ
ークは６０μｍ以下のスクライブライン４２０に設ける
ことは困難である。従ってチップ長さ方向のスクライブ
ライン４２０を６０μｍ以下に細くし、チップの幅方向
のスクライブライン４２０を従来の１００μｍと太くし
て太いスクライブライン４２０に合わせマークを設け
る。
合には、抵抗加熱用の高耐圧駆動トランジスタがチップ
長さ方向に一次元的に４ビットの複数倍並んで設けられ
ている。また、チップの幅は、コストダウンするために
４００μｍ以下に細く形成されている。チップの幅は、
スクライブライン４２０センターからスクライブライン
４２０センターまでの間の長さである。チップ幅を細く
するために、スクライブライン４２０幅を６０μｍ以下
に細くなっている。また、ＩＣ４０２のフォトリソグラ
フィーにはステッパーを用いて最小加工幅を１．２μｍ
以下である。ステッパーを用いるために必要な合わせマ
ークは６０μｍ以下のスクライブライン４２０に設ける
ことは困難である。従ってチップ長さ方向のスクライブ
ライン４２０を６０μｍ以下に細くし、チップの幅方向
のスクライブライン４２０を従来の１００μｍと太くし
て太いスクライブライン４２０に合わせマークを設け
る。
【０１１７】以上のような工夫によりチップ２の幅は２
８０μｍ程度まで細くできる。長さは必要なビット数に
より異なるが一般的にチップ幅の一桁以上長く４〜１２
ｍｍの間の長さが一般的である。シリコンウエハの表面
にステッパーによりシリコンウエハー４０１に回路等を
印刷し、引き続き素子を形成する。そして、シリコンウ
エハ４０１の裏面を研磨してシリコンウエハ１の厚さを
薄くする。６インチウエハ４０１の場合６００μｍ程度
のシリコンウエハ４０１を３００〜４００μｍ程度まで
薄くする。
８０μｍ程度まで細くできる。長さは必要なビット数に
より異なるが一般的にチップ幅の一桁以上長く４〜１２
ｍｍの間の長さが一般的である。シリコンウエハの表面
にステッパーによりシリコンウエハー４０１に回路等を
印刷し、引き続き素子を形成する。そして、シリコンウ
エハ４０１の裏面を研磨してシリコンウエハ１の厚さを
薄くする。６インチウエハ４０１の場合６００μｍ程度
のシリコンウエハ４０１を３００〜４００μｍ程度まで
薄くする。
【０１１８】次にＩＣテスターによりシリコンウエハ４
０１表面の全ＩＣ４０２の電気特性を測定する。不良品
には、不良品と判別できるようにマーキング工程により
バッドマーク４２１が不良ＩＣ４０２チップの表面に付
けられる。図３２に示すように、ＹＡＧレーザー４１０
により発光されたレーザー光線は直径１００μｍ以下の
細い光ファイバー４１１によりシリコンウエハ４０１の
近傍まで導かれる。光ファイバー４１１の出口には集光
レンズ４１２がシリコンウエハ４０１の表面から１〜２
ｃｍ距離置いて設けられている。光ファイバー４１１か
ら出たレーザー光線は集光レンズによりシリコンウエハ
４０１の不良チップに照射される。不良ＩＣ４０２チッ
プにレーザー光線が照射されると、局所的に高温にな
り、不良チップの表面に熱ダメージ領域が形成されてバ
ッドマーク４２１として形成される。
０１表面の全ＩＣ４０２の電気特性を測定する。不良品
には、不良品と判別できるようにマーキング工程により
バッドマーク４２１が不良ＩＣ４０２チップの表面に付
けられる。図３２に示すように、ＹＡＧレーザー４１０
により発光されたレーザー光線は直径１００μｍ以下の
細い光ファイバー４１１によりシリコンウエハ４０１の
近傍まで導かれる。光ファイバー４１１の出口には集光
レンズ４１２がシリコンウエハ４０１の表面から１〜２
ｃｍ距離置いて設けられている。光ファイバー４１１か
ら出たレーザー光線は集光レンズによりシリコンウエハ
４０１の不良チップに照射される。不良ＩＣ４０２チッ
プにレーザー光線が照射されると、局所的に高温にな
り、不良チップの表面に熱ダメージ領域が形成されてバ
ッドマーク４２１として形成される。
【０１１９】図３１（ａ）は、バッドマーク４２１が付
けられた不良ＩＣチップの平面図である。本発明によ
り、バッドマーク４２１の大きさは従来のインクによる
方法と比べ非常に小さく１００〜２００μｍの直径で形
成することができる。従って、チップの幅が４００μｍ
より細いシリコイウエハ半製品の形成が可能になる。レ
ーザー光線を細く光ファイバー４１１とシリコンウエハ
４０１に接近した集光レンズにして集光する方法でバッ
ドマーク４２１を小さくできる。レーザー光線によりバ
ッドマーク４２１を付ける場合、ダメージによる破片が
隣りのチップに飛び散る課題があった。しかし、レーザ
ー光線を非常に小さな領域にしぼり込むことにより破片
が隣りのチップに散乱することを防ぐことができる。実
施例においては、ＹＡＧレーザーの波長は１．０６μｍ
で１秒間当たり１０発のパルス駆動により実施される。
発振時間幅は１００μｓｅｃで出力エネルギーは５０ｍ
ジュールである。
けられた不良ＩＣチップの平面図である。本発明によ
り、バッドマーク４２１の大きさは従来のインクによる
方法と比べ非常に小さく１００〜２００μｍの直径で形
成することができる。従って、チップの幅が４００μｍ
より細いシリコイウエハ半製品の形成が可能になる。レ
ーザー光線を細く光ファイバー４１１とシリコンウエハ
４０１に接近した集光レンズにして集光する方法でバッ
ドマーク４２１を小さくできる。レーザー光線によりバ
ッドマーク４２１を付ける場合、ダメージによる破片が
隣りのチップに飛び散る課題があった。しかし、レーザ
ー光線を非常に小さな領域にしぼり込むことにより破片
が隣りのチップに散乱することを防ぐことができる。実
施例においては、ＹＡＧレーザーの波長は１．０６μｍ
で１秒間当たり１０発のパルス駆動により実施される。
発振時間幅は１００μｓｅｃで出力エネルギーは５０ｍ
ジュールである。
【０１２０】レーザー照射によるバッドマーク４２１は
インクによるバッドマーク４２１に比べ判別しにくい。
従って、図３３のようにバッドマーク４２１近傍にバッ
ドマーク４２１と同程度のバッドマーク識別用のパター
ン４３１を設けて置くことが必要である。一般的にはパ
ッドまたは太いアルミ配線が用いられる。バッドマーク
識別用パターン４３１の近傍にバッドマークが存在する
かどうかをチェックすることにより正確にバッドマーク
４２１の存在をチェックできる。
インクによるバッドマーク４２１に比べ判別しにくい。
従って、図３３のようにバッドマーク４２１近傍にバッ
ドマーク４２１と同程度のバッドマーク識別用のパター
ン４３１を設けて置くことが必要である。一般的にはパ
ッドまたは太いアルミ配線が用いられる。バッドマーク
識別用パターン４３１の近傍にバッドマークが存在する
かどうかをチェックすることにより正確にバッドマーク
４２１の存在をチェックできる。
【０１２１】バッドマーク認識用パターン４３１は、バ
ッドマーク形成位置から１００μｍ以内の距離に隣あっ
て形成される。バッドマーク認識用パターン４３１は、
アルミ膜にて形成される。バッドマーク形成位置には、
バッドマーク４２１がアルミ膜に形成されるようにアル
ミ配線が設けられている。バッドマーク形成位置のアル
ミ膜は、配線としてトランジスタ等の素子に電気的に接
続されている。つまり、パッドは、ＩＣ４０２の外部と
電気的接続するために、約１００μｍ×１００μｍのサ
イズで設けられたアルミパターンである。しかし、バッ
ドマーク識別用パターン４３１のアルミパターンは、電
気的に浮いた状態になっている。
ッドマーク形成位置から１００μｍ以内の距離に隣あっ
て形成される。バッドマーク認識用パターン４３１は、
アルミ膜にて形成される。バッドマーク形成位置には、
バッドマーク４２１がアルミ膜に形成されるようにアル
ミ配線が設けられている。バッドマーク形成位置のアル
ミ膜は、配線としてトランジスタ等の素子に電気的に接
続されている。つまり、パッドは、ＩＣ４０２の外部と
電気的接続するために、約１００μｍ×１００μｍのサ
イズで設けられたアルミパターンである。しかし、バッ
ドマーク識別用パターン４３１のアルミパターンは、電
気的に浮いた状態になっている。
【０１２２】図３４は、感熱紙を抵抗加熱するために用
いられるサーマルヘッド用集積回路の電気ブロック図で
ある。感熱紙を抵抗加熱する複数の抵抗に流れる電流を
制御するＩＣある。図示しないサーマルヘッドには、例
えば、10cm 幅にほぼ等間隔に多数の加熱用抵抗が設け
られている。その複数の直線的にプリント幅方向に設け
られた加熱抵抗の各々に対して、駆動用の高耐圧トラン
ジスタ４４４が電気的に高電圧電源の間に直列に設けら
れている。高耐圧トランジスタ４４４は、プリアンプ回
路４４３により駆動される。プリアンプ回路４４３は、
ドライバーストローブ入力端子STBXからの信号とラッチ
回路４４２からの出力信号とを入力して動作する。ラッ
チ回路４４２は、データラッチ信号LCHXとフリップフロ
ップ回路４４１とからの信号を入力して動作している。
図３０に示すように、各々のドライバートランジスタ４
４４を順次オン・オフ制御するために、プリアンプ回路
４４３とラッチ回路４４２とフリップフロップ回路４４
１とがＩＣチップ４０２の長さ方向に沿って繰り返し周
期的にレイアウトされている。ドライバートランジスタ
４４４は、プリントアウトする方向に沿って加熱抵抗と
同様にチップ長さ方向に周期的に繰り返し設けられてい
る。
いられるサーマルヘッド用集積回路の電気ブロック図で
ある。感熱紙を抵抗加熱する複数の抵抗に流れる電流を
制御するＩＣある。図示しないサーマルヘッドには、例
えば、10cm 幅にほぼ等間隔に多数の加熱用抵抗が設け
られている。その複数の直線的にプリント幅方向に設け
られた加熱抵抗の各々に対して、駆動用の高耐圧トラン
ジスタ４４４が電気的に高電圧電源の間に直列に設けら
れている。高耐圧トランジスタ４４４は、プリアンプ回
路４４３により駆動される。プリアンプ回路４４３は、
ドライバーストローブ入力端子STBXからの信号とラッチ
回路４４２からの出力信号とを入力して動作する。ラッ
チ回路４４２は、データラッチ信号LCHXとフリップフロ
ップ回路４４１とからの信号を入力して動作している。
図３０に示すように、各々のドライバートランジスタ４
４４を順次オン・オフ制御するために、プリアンプ回路
４４３とラッチ回路４４２とフリップフロップ回路４４
１とがＩＣチップ４０２の長さ方向に沿って繰り返し周
期的にレイアウトされている。ドライバートランジスタ
４４４は、プリントアウトする方向に沿って加熱抵抗と
同様にチップ長さ方向に周期的に繰り返し設けられてい
る。
【０１２３】図３５は、本発明の極細チップの平面図で
ある。ドライバートランジスタ４４４の出力は、パッド
９Ｐからパッド７２Ｐまでの６４ビットから構成されて
いる。ドライバートランジスタ４４４は、ゲート絶縁膜
の膜厚を100 オングストローグ−200 オングストロー
グ、最適値としては150 ±15オングストローグを用い
る。ドライバートランジスタ４４４のドレイン電極、即
ちパッド９Ｐからパッド７２Ｐには、３０Ｖ以上の高電
圧が印加される。高耐圧にもかかわらず、ゲート絶縁膜
を薄膜化することにより単位面積当たりの電流駆動能力
を高くしてある。単位面積当たりの駆動能力を高くした
ことにより、チップ幅を0.35mmまで細くできる。
ある。ドライバートランジスタ４４４の出力は、パッド
９Ｐからパッド７２Ｐまでの６４ビットから構成されて
いる。ドライバートランジスタ４４４は、ゲート絶縁膜
の膜厚を100 オングストローグ−200 オングストロー
グ、最適値としては150 ±15オングストローグを用い
る。ドライバートランジスタ４４４のドレイン電極、即
ちパッド９Ｐからパッド７２Ｐには、３０Ｖ以上の高電
圧が印加される。高耐圧にもかかわらず、ゲート絶縁膜
を薄膜化することにより単位面積当たりの電流駆動能力
を高くしてある。単位面積当たりの駆動能力を高くした
ことにより、チップ幅を0.35mmまで細くできる。
【０１２４】図３６は、図３５のＡ−Ａ’線に沿ったサ
ーマルヘッド用ＩＣのチップ幅の断面図である。本発明
は、サーマルヘッド用ＩＣのチップ幅を細くすることに
よりコストダウンを可能にする。チップ幅を細くするた
めに、ドライバートランジスタ４４４の面積を大幅に小
さくするだけでなく、スクライブ部６３及びスクライブ
とパッド間距離も短くする。図３６に示したように、ス
クライブ部６３の少なくとも一方の側は、アルミ配線６
８による基板接地を行っていない。スクライブ部６３と
パッド６９との間を短くするために、スクライブ部６３
には、基板６１の上に中間絶縁膜を残した。パッシベー
ション膜６０は、スクライブ時ダイシングの刃の寿命を
長くするために取り除かれている。スクライブ部６３に
は、基板６１と同じ導電型の不純物領域６５が設けられ
て、基板電位の安定化を図っている。本パターン部６４
は、分離領域６６の内側に設けられている。
ーマルヘッド用ＩＣのチップ幅の断面図である。本発明
は、サーマルヘッド用ＩＣのチップ幅を細くすることに
よりコストダウンを可能にする。チップ幅を細くするた
めに、ドライバートランジスタ４４４の面積を大幅に小
さくするだけでなく、スクライブ部６３及びスクライブ
とパッド間距離も短くする。図３６に示したように、ス
クライブ部６３の少なくとも一方の側は、アルミ配線６
８による基板接地を行っていない。スクライブ部６３と
パッド６９との間を短くするために、スクライブ部６３
には、基板６１の上に中間絶縁膜を残した。パッシベー
ション膜６０は、スクライブ時ダイシングの刃の寿命を
長くするために取り除かれている。スクライブ部６３に
は、基板６１と同じ導電型の不純物領域６５が設けられ
て、基板電位の安定化を図っている。本パターン部６４
は、分離領域６６の内側に設けられている。
【０１２５】本発明のサーマルヘッド用ＩＣにおいて
は、チップが非常に細く、かつ長いために、図３６に示
すようにアルミ配７６８による基板電位の接地は、本パ
ターンの片側にのみ設けるのみで充分である。従って、
基板電位の接地をスクライブ部両側に設ける必要がなく
なり、より細くチップを形成できる相乗効果をもたらす
ことができる。パッド用アルミ膜のパターンサイズは9
０μｍ×９０μｍ程度である。従って、チップ幅方向に
は、少なくとも２つのパッドが存在するために、チップ
幅として１８０μｍ程度まで細くできる。チップ幅方向
に２つのパッドが存在するサーマルヘッドＩＣの場合、
チップ幅として１８０μｍ−３５０μｍの幅の細いＩＣ
を実現できる。９６ビットまたは１４４ビット構成のサ
ーマルヘッドＩＣの場合には、パッドがチドリに直線的
にチップ長さ方向に並ばれる。この場合には、チップ幅
方向に３つのパッドが配置されるので、２７０μｍ−４
４０μｍのチップ幅の細いＩＣを実現できる。図３４、
図３５に示したパッド番号及びパッド名（端子名）の機
能については、図３７に、表１として示した。
は、チップが非常に細く、かつ長いために、図３６に示
すようにアルミ配７６８による基板電位の接地は、本パ
ターンの片側にのみ設けるのみで充分である。従って、
基板電位の接地をスクライブ部両側に設ける必要がなく
なり、より細くチップを形成できる相乗効果をもたらす
ことができる。パッド用アルミ膜のパターンサイズは9
０μｍ×９０μｍ程度である。従って、チップ幅方向に
は、少なくとも２つのパッドが存在するために、チップ
幅として１８０μｍ程度まで細くできる。チップ幅方向
に２つのパッドが存在するサーマルヘッドＩＣの場合、
チップ幅として１８０μｍ−３５０μｍの幅の細いＩＣ
を実現できる。９６ビットまたは１４４ビット構成のサ
ーマルヘッドＩＣの場合には、パッドがチドリに直線的
にチップ長さ方向に並ばれる。この場合には、チップ幅
方向に３つのパッドが配置されるので、２７０μｍ−４
４０μｍのチップ幅の細いＩＣを実現できる。図３４、
図３５に示したパッド番号及びパッド名（端子名）の機
能については、図３７に、表１として示した。
【０１２６】
【発明の効果】本発明の半導体装置は以下の効果を有す
る。 （１）静電耐圧特性が優れている。 （２）高耐圧駆動トランジスタを小型化できるので安価
に製造できる。 （３）製造が簡単である。
る。 （１）静電耐圧特性が優れている。 （２）高耐圧駆動トランジスタを小型化できるので安価
に製造できる。 （３）製造が簡単である。
【０１２７】本発明は、半導体集積回路に含む高耐圧駆
動トランジスタとその製造方法と、保護トランジスタ
と、高耐圧トランジスタと低耐圧トランジスタとから成
る回路とその製造方法と、半導体集積回路を複数実装し
たＩＣ実装基板等に関する。実施例を組み合わせること
により大きな効果が得られる。
動トランジスタとその製造方法と、保護トランジスタ
と、高耐圧トランジスタと低耐圧トランジスタとから成
る回路とその製造方法と、半導体集積回路を複数実装し
たＩＣ実装基板等に関する。実施例を組み合わせること
により大きな効果が得られる。
【図１】本発明のオープンドレイン出力構造の半導体装
置の電気回路図である。
置の電気回路図である。
【図２】従来のオープンドレイン出力構造の半導体装置
の電気回路図である。
の電気回路図である。
【図３】従来の高耐圧駆動トランジシタである半導体装
置の断面図である。
置の断面図である。
【図４】従来のウェル間の分離を示した半導体集積回路
装置の断面構造図である。
装置の断面構造図である。
【図５】本発明の半導体装置に用いた保護トランジスタ
の断面図である。
の断面図である。
【図６】本発明の半導体装置に含まれている別の保護ト
ランジスタの断面図である。。
ランジスタの断面図である。。
【図７】本発明の半導体装置の電気回路図である。
【図８】本発明の高耐圧駆動トランジスタの半導体装置
の実施例の断面図である。
の実施例の断面図である。
【図９】本発明の高耐圧駆動トランジスタの半導体装置
の別の実施例の断面図である。
の別の実施例の断面図である。
【図１０】本発明の高耐圧駆動トランジスタの半導体装
置の別の実施例の断面図である。
置の別の実施例の断面図である。
【図１１】本発明の半導体集積回路装置の断面構造図で
ある。
ある。
【図１２】本発明の実施例及び従来分離構造の素子分離
特性図である。
特性図である。
【図１３】本発明の実施例の追加事例の素子分離特性図
である。
である。
【図１４】本発明の高耐圧駆動トランジスタの半導体装
置の断面図である。
置の断面図である。
【図１５】本発明の高耐圧ＭＯＳＦＥＴの低濃度ドレイ
ン領域の不純物分布を示す図である。
ン領域の不純物分布を示す図である。
【図１６】本発明の半導体装置の製造工程順断面図であ
る。
る。
【図１７】本発明の半導体装置の別の実施例の断面図で
ある。
ある。
【図１８】本発明の半導体装置の別の実施例の断面図で
ある。
ある。
【図１９】本発明の高耐圧駆動トランジスタの半導体装
置の別の実施例の断面図である。
置の別の実施例の断面図である。
【図２０】本発明の半導体装置の電気的等価回路図であ
る。
る。
【図２１】本発明の半導体装置の別の実施例の電気的等
価回路図である。
価回路図である。
【図２２】本発明の半導体装置の別の実施例の断面図で
ある。
ある。
【図２３】本発明のトランジスタである半導体装置の電
気特性図である。
気特性図である。
【図２４】本発明の半導体装置の断面図である。
【図２５】本発明の半導体装置の電気的等価回路図であ
る。
る。
【図２６】本発明の半導体装置を用いたサーマルヘッド
ＩＣの電気回路図である。
ＩＣの電気回路図である。
【図２７】本発明の半導体集積回路の高耐圧ＭＩＳＦＥ
Ｔの部分の工程順断面図である。
Ｔの部分の工程順断面図である。
【図２８】本発明の別の実施例である半導体集積回路の
高耐圧ＭＩＳＦＥＴの断面図である。
高耐圧ＭＩＳＦＥＴの断面図である。
【図２９】本発明の半導体集積回路に含まれる低耐圧Ｍ
ＩＳＦＥＴの断面図である。
ＩＳＦＥＴの断面図である。
【図３０】本発明の半導体集積回路とその製造方法によ
って得られたトランジスタの閾値電圧のゲート絶縁膜厚
依存性の特性図である。
って得られたトランジスタの閾値電圧のゲート絶縁膜厚
依存性の特性図である。
【図３１】本発明の極細ＩＣを用いたＩＣ実装基板の製
造方法の工程順に示した図であり、（ａ）はシリコンウ
エハの平面図、（ｂ）はチップをトレイに入れた平面図
であり、（ｃ）は完成時のＩＣ実装基板の斜視図であ
る。
造方法の工程順に示した図であり、（ａ）はシリコンウ
エハの平面図、（ｂ）はチップをトレイに入れた平面図
であり、（ｃ）は完成時のＩＣ実装基板の斜視図であ
る。
【図３２】本発明のシリコンウエハ半製品の製造方法を
示した模式的断面図である。
示した模式的断面図である。
【図３３】本発明のシリコンウエハ半製品平面図であ
る。
る。
【図３４】本発明のサーマルヘッドＩＣの電気ブロック
図である。
図である。
【図３５】本発明のサーマルヘッドＩＣの平面図であ
る。
る。
【図３６】図３５のＡ−Ａ’線に沿ったチップ断面図で
ある。
ある。
【図３７】図３４と図３５の実施例のパッド番号とパッ
ド名の機能一覧表である。
ド名の機能一覧表である。
１ Ｐ-型シリコン基板 ４ Ｎ+型ソース領域 ５ Ｎ+型ドレイン領域 ６ ゲート絶縁膜 ７ フィールド絶縁膜 ８ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平7−209819 (32)優先日 平７(1995)８月17日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−179098 (32)優先日 平７(1995)７月14日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−273131 (32)優先日 平７(1995)10月20日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−276031 (32)優先日 平７(1995)10月24日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−314540 (32)優先日 平７(1995)12月１日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平8−63447 (32)優先日 平８(1996)３月19日 (33)優先権主張国 日本（ＪＰ） (72)発明者 母家 靖弘 千葉県千葉市美浜区中瀬１丁目８番地 セ イコー電子工業株式会社内
Claims (29)
- 【請求項１】 第１導電型の基板の表面に直線的に並ん
だ出力パッド端子と、各々の前記出力パッド端子と電源
ラインとの間に各々並列に接続した高耐圧駆動トランジ
スタと静電耐圧保護トランジスタと、前記高耐圧駆動ト
ランジスタの各々のゲート電極を制御するドライバー制
御回路とからなる半導体装置。 - 【請求項２】 前記高耐圧駆動トランジスタと前記静電
耐圧保護トランジスタとが絶縁ゲート電界効果型トラン
ジスタから成るとともに、前記静電耐圧保護トランジス
タのチャネル長が前記高耐圧駆動トランジスタのチャネ
ル長より短いことを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記静電耐圧保護トランジスタのドレイ
ン耐圧が前記高耐圧駆動トランジスタのドレイン耐圧よ
り低電圧であることを特徴とする請求項１記項の半導体
装置。 - 【請求項４】 パッド端子にドレイン領域を電気的に接
続するとともに、電源ラインにソース領域とゲート電極
とを電気的に接続した静電耐圧保護トランジスタを設け
た半導体装置において、前記ドレイン領域を第１導電型
の半導体領域の表面に設けた第２導電型の低濃度ドレイ
ン領域と、前記低濃度ドレイン領域の内側の表面に設け
た第２導電型の高濃度ドレイン領域から構成し、前記ソ
ース領域と前記低濃度ドレイン領域との間の前記半導体
領域の上にフィールド絶縁膜を介して前記ゲート電極を
設けたことを特徴とする半導体装置。 - 【請求項５】 前記ソース領域と前記低濃度ドレイン領
域との間の前記半導体領域の表面に前記半導体領域より
高濃度の第１導電型のフイールドドープ領域を設けたこ
とを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記ソース領域が前記ドレイン領域と対
象的に高濃度ソース領域と低濃度ソース領域から構成さ
れている請求項４記載の半導体装置。 - 【請求項７】 前記半導体領域の表面に設けられた第２
導電型の絶縁ゲート電界効果型トランジスタと、前記半
導体領域の表面に設けられた第２導電型のウェルと、前
記ウェルの表面に設けられた第１導電型の絶縁ゲート電
界効果型トランジスタとから成るとともに、前記低濃度
ドレイン領域と前記ウェルとが同じ不純物分布である請
求項４記載の半導体装置。 - 【請求項８】 第１導電型の半導体基板の表面に設けら
れた第２導電型のソース領域と、前記ソース領域からチ
ャネル形成領域を介して離れて前記半導体基板の表面に
設けられた第２導電型の第１のドレイン領域と、前記第
１のドレイン領域と接続して前記半導体基板表面に設け
られた第２導電型の第２のドレイン領域と、前記チャネ
ル形成領域の上にゲート絶縁膜を介して設けられたゲー
ト電極とから成る半導体装置において、前記第１のドレ
イン領域の拡散深さと表面濃度を前記第２のドレイン領
域に対して深く低濃度に形成するとともに、前記チャネ
ル形成領域と前記第１のドレイン領域との接続する前記
半導体基板表面に拡散深さが前記第２のドレイン領域よ
り深い第２導電型のパンチスルー防止領域を設けたこと
を特徴とする半導体装置。 - 【請求項９】 前記ゲート電極の端部と前記第１のドレ
イン領域との間に前記ゲート絶縁膜より厚膜のフィール
ド絶縁膜が設けられている請求項８記載の半導体装置。 - 【請求項１０】 前記パンチスルー防止領域及び前記第
２のドレイン領域が前記フィールド絶縁膜に対して自己
整合的に設けられている請求項８記載の半導体装置。 - 【請求項１１】 前記ソース領域と前記チャネル形成領
域の間に前記第１のドレイン領域と同じ不純物分布の第
２のソース領域が設けられている請求項８記載の半導体
装置。 - 【請求項１２】 第１導電型の半導体基板の表面全面に
設けられた前記基板に比べて高濃度の第１導電型の第１
の拡散領域と、前記基板表面に互いに１．０〜５．０μ
ｍ離れて設けられた前記第１の拡散領域に比べ高濃度で
深さ１．０μｍ以上の第２導電型の第２、第３の拡散領
域とから成る半導体装置。 - 【請求項１３】 前記第２、及び第３の拡散領域の表面
に各々第１及び第２の絶縁膜を用いた電界効果型トラン
ジスタが設けられている請求項１２記載の半導体装置。 - 【請求項１４】 前記第１の拡散領域の深さが、前記第
１及び第２の絶縁膜を用いた電界効果型トランジスタの
ソース、ドレイン領域の深さと、前記第２、第３の拡散
領域の深さとの間に設けられた請求項１２記載の半導体
装置。 - 【請求項１５】 第１導電型の半導体領域の表面に設け
られた第２導電型のソース領域と、前記ソース領域から
チャネル形成領域を介して離れて前記半導体領域の表面
に設けられた第２導電型の第１のドレイン領域と、前記
第１のドレイン領域と接続して前記半導体領域の表面に
設けられた第２導電型の第２のドレイン領域と、前記チ
ャネル形成領域の上と前記第１のドレイン領域の上にそ
れぞれゲート絶縁膜とフィールド絶縁膜を介して設けら
れたゲート電極からなるとともに、前記第１のドレイン
領域の表面に第１導電型の不純物元素が前記半導体領域
以上含まれている不純物領域が設けられていることを特
徴とする半導体装置。 - 【請求項１６】 第１導電型の半導体領域の表面に設け
られた第２導電型の低ドレイン耐圧絶縁ゲート電界効果
トランジスタと、前記低ドレイン耐圧絶縁ゲート電界効
果トランジスタと分離領域を介して離れて前記半導体領
域の表面に設けられた高ドレイン耐圧絶縁ゲート電界効
果トランジスタから成る半導体装置において、前記分離
領域が前記半導体領域の表面に設けられた前記半導体領
域の濃度より高い濃度の第１導電型のフィールドドープ
領域と、前記フィールドドープ領域の上に設けられたフ
ィールド絶縁膜から成るとともに、前記高ドレイン耐圧
絶縁ゲート電界効果トランジスタのドレイン領域が、前
記フィールドドープ領域を含む前記フィールドドープ領
域より高濃度の第２導電型の不純物領域から構成されて
いることを特徴とする半導体装置。 - 【請求項１７】 第１導電型の半導体領域の表面に設け
られた第２導電型の低ドレイン耐圧絶縁ゲート電界効果
トランジスタと、前記低ドレイン耐圧絶縁ゲート電界効
果トランジスタと分離領域を介して前記半導体領域の表
面に設けられた高ドレイン耐圧絶縁ゲート電界効果トラ
ンジスタから成る半導体装置の製造方法において、前記
半導体の表面に耐酸化マスク膜を形成する工程と、前記
分離領域及び前記高ドレイン耐圧絶縁ゲート電界効果ト
ランジスタの低濃度ドレイン領域に対応する前記耐酸化
マスク膜を選択的にエッチング除去する工程と、前記耐
酸化マスク膜をマスクとして前記分離領域及び前記低濃
度ドレイン領域に対応する前記半導体領域の表面に第１
導電型の不純物をイオン注入する工程と、前記半導体領
域の表面にレジスト膜を形成する工程と、前記低濃度ド
レイン領域に対応するレジスト膜を除去する工程と、前
記レジスト膜をマスクとして第２導電型の不純物をイオ
ン注入する工程と、前記耐酸化マスク膜をマスクとして
前記半導体領域の表面を選択酸化してフィールド酸化膜
を形成する工程と、前記選択酸化の工程において、前記
分離領域の前記フィールド酸化膜の下の前記半導体領域
の表面にフィールドドープ領域を形成するとともに、前
記低濃度ドレイン領域及び前記低濃度ドレイン領域の上
にフィールド酸化膜を形成する工程と、前記耐酸化マス
ク膜を除去しゲート絶縁膜を前記半導体領域の表面に形
成する工程と、前記ゲート絶縁膜の上に前記低ドレイン
耐圧絶縁ゲート電界効果トランジスタと前記高ドレイン
耐圧絶縁ゲート電界効果トランジスタのゲート電極をパ
ターニングする工程と、前記ゲート電極をマスクとして
前記半導体領域の表面に第２導電型の不純物をドーピン
グして前記低ドレイン耐圧絶縁ゲート電界効果トランジ
スタ及び高ドレイン耐圧絶縁ゲート電界効果トランジス
タのソース・ドレイン領域を形成する工程とから成る半
導体装置の製造方法。 - 【請求項１８】 第２導電型の半導体領域の表面に設け
られた第１導電型第１のソースおよびドレイン領域と、
前記第１のソースおよびドレイン領域から第２導電型の
素子分離領域を介して離れて前記半導体領域の表面に設
けられた第１導電型の第２のドレインおよびソース領域
と、前記第２導電型の素子分離領域の上に設けられたフ
ィールド絶縁膜と、前記素子分離領域の表面に第１導電
型の不純物元素が前記半導体領域以上含まれている不純
物領域が設けられていることを特徴とする半導体装置。 - 【請求項１９】 ＭＯＳトランジスタと前記ＭＯＳトラ
ンジスタのドレイン耐圧よりも低い電圧で空乏化する拡
散抵抗との直列接続からなることを特徴とする半導体装
置。 - 【請求項２０】 互いにドレインが接続された複数個の
ＭＯＳトランジスタと前記拡散抵抗との直列接続からな
ることを特徴とする請求項１９記載の半導体装置。 - 【請求項２１】 前記拡散抵抗の少なくとも一部がＭＯ
Ｓ構造となっていることを特徴とする請求項１９記載の
半導体装置。 - 【請求項２２】 前記拡散抵抗がＭＯＳ集積回路の分離
領域に形成されていることを特徴とする請求項１９記載
の半導体装置。 - 【請求項２３】 第１導電型の半導体領域の表面にお互
いに離れて設けられた第２導電型のソース領域とドレイ
ン領域と、前記ソース領域と前記ドレイン領域との間の
前記半導体領域の表面であるチャネル形成領域の上に設
けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設け
られたゲート電極と、前記ドレイン領域を構成する高濃
度ドレイン及び前記チャネル形成領域と前記高濃度ドレ
イン領域との間に設けられた低濃度ドレイン領域から成
るとともに、前記チャネル形成領域が弱反転あるいは反
転時の前記高濃度ドレイン領域の耐圧をドレイン印加電
圧より低く設定したことを特徴とする高耐圧絶縁ゲート
電界効果型半導体装置。 - 【請求項２４】 前記ソース領域から前記低濃度ドレイ
ン領域までの前記チャネル形成領域の長さであるチャネ
ル長を２．５μｍ以下にするとともに、前記ゲート絶縁
膜の膜厚を２００Å以下にしたことを特徴とする第２３
項記載の高耐圧絶縁ゲート電界効果型半導体装置。 - 【請求項２５】 前記半導体領域にの表面に設けられた
第１導電型の基板電極領域を前記ソース領域から離して
設けたことを特徴とする第２３項記載の高耐圧絶縁ゲー
ト電界効果型半導体装置。 - 【請求項２６】 膜厚を１００〜２００Åに間に設定さ
れたゲート絶縁膜を有する高レイン耐圧絶縁ゲート電界
効果トランジスタ（ＨＶＭＩＳＦＥＴと略す）と、前記
ＨＶＩＳＦＥＴと同じ導電型で、かつ、同一の閾値電圧
及びゲート絶縁膜を有する低ドレイ耐圧絶縁ゲート電界
効果トランジスタ（ＬＶＭＩＳＦＥＴと略す）とを同一
の半導体領の上に構成した半導体集積回路において、前
記閾値電圧が０．７Ｖ以上になるように前ゲート絶縁膜
の直下の前記半導体領域の表面濃度を部分的に高くする
とともに、前記ＨＭＩＳＦＥＴ及び前記ＬＶＭＩＳＦＥ
Ｔの各々のドレイン領域及びソース領域がリンの純物領
域から構成されていることを特徴とする半導体集積回
路。 - 【請求項２７】 前記ＬＶＭＩＳＦＥＴのチャネル長方
向に沿ったゲート電極の最小長さが１．５〜２．５μｍ
の間に構成されていることを特徴とする第２６項記載の
半導体集回路。 - 【請求項２８】 前記ＨＶＭＩＳＦＥＴは、第１導電型
の半導体領域の表面にお互いに離れて設けられた第２導
電型の前記ソース領域とドレイン領域と、前記ソース領
域と前記ドレイン領域との間の前記半導体領域の表面で
あるチャネル形成領域と、前記チャネル形成領域の上に
前記ゲート絶縁膜を介して設けられた前記ゲート電極と
から構成されるとともに、前記ドレイン領域が低濃度ド
レイン領域と高濃度ドレインとの接続により構成され、
前記チャネル領域と前記高濃度ドレイン領域との間に前
記低濃度ドレイン領域が配置され、前記低濃度ドレイン
領域の上部には前記ゲート絶縁膜に比一桁以上厚いフィ
ールド絶縁膜が自己整合的に構成されたことを特徴とす
る第２６項記載の半導体集積回路。 - 【請求項２９】 第２導電型のＨＶＭＩＳＦＥＴと同じ
導電型のＬＶＭＩＳＦＥＴとを第１導電型の半導体領域
の上に構成した半導体集積回路の製造方法において、前
記半導体領域の上に酸化マスク膜を形成する工程と、分
離領域と前記ＨＶＭＩＳＦＥＴの低濃度ドレイン領域に
なるべき前記酸化マスク膜の領域を感光膜をマスクにし
てエッチング除去する工程と、前記酸化マスク膜をマス
クとして前記低濃度ドレイン領域となるべき前記半導体
領域に第２導電型の不純物をイオン注入する工程と、前
記酸化マスク膜をマスクとして前記半導体領域の表面を
選択酸化することによりフィールド絶縁膜を形成する工
程と、前記酸化マスク膜を除去した後に前記半導体領域
上に１００〜２００Åの絶縁膜を形成し前記ＨＶＭＩＳ
ＦＥＴと前記ＬＶＭＩＳＦＥＴのゲート絶縁膜を同時に
形成する工程と、前記ＨＶＭＩＳＦＥＴと前記ＬＶＭＩ
ＳＦＥＴの前記ゲート絶縁膜を介した下の前記半導体領
域の表面に閾値電圧設定のための第１導電型の不純物を
前記フィールド絶縁膜をマスクとしてイオン注入する工
程と、前記ゲート絶縁膜の上にゲート電極となる導電膜
をパターニングに設ける工程と、前記ゲート電極及び前
記フィールド絶縁膜をマスクにして第２導電型の不純物
をイオン注入することにより前記ＨＶＭＩＳＦＥＴの高
濃度ドレイン領域と前記ＨＶＭＩＳＦＥＴのソース領域
と前記ＬＶＭＩＳＦＥＴのドレイン領域と前記ＬＶＭＩ
ＳＦＥＴのソース領域とを形成する工程とから成る半導
体集積回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8170036A JPH09312399A (ja) | 1995-07-14 | 1996-06-28 | 半導体装置とその製造方法 |
| US08/677,541 US6222235B1 (en) | 1995-07-14 | 1996-07-10 | Small geometry high voltage semiconductor device |
| US09/803,624 US6747319B2 (en) | 1995-07-14 | 2001-03-09 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (19)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17909895 | 1995-07-14 | ||
| JP7-179098 | 1995-07-14 | ||
| JP18313995 | 1995-07-19 | ||
| JP18313895 | 1995-07-19 | ||
| JP7-183138 | 1995-07-19 | ||
| JP7-183139 | 1995-07-19 | ||
| JP20981995 | 1995-08-17 | ||
| JP7-209818 | 1995-08-17 | ||
| JP20981895 | 1995-08-17 | ||
| JP7-209819 | 1995-08-17 | ||
| JP7-273131 | 1995-10-20 | ||
| JP27313195 | 1995-10-20 | ||
| JP7-276031 | 1995-10-24 | ||
| JP27603195 | 1995-10-24 | ||
| JP31454095 | 1995-12-01 | ||
| JP7-314540 | 1995-12-01 | ||
| JP8-63447 | 1996-03-19 | ||
| JP6344796 | 1996-03-19 | ||
| JP8170036A JPH09312399A (ja) | 1995-07-14 | 1996-06-28 | 半導体装置とその製造方法 |
Related Child Applications (7)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004365728A Division JP2005094041A (ja) | 1995-07-14 | 2004-12-17 | 半導体装置 |
| JP2004365731A Division JP4455310B2 (ja) | 1995-07-14 | 2004-12-17 | 半導体装置の製造方法 |
| JP2004365732A Division JP2005123645A (ja) | 1995-07-14 | 2004-12-17 | 半導体装置 |
| JP2004365733A Division JP2005150761A (ja) | 1995-07-14 | 2004-12-17 | 半導体装置 |
| JP2004365729A Division JP2005167262A (ja) | 1995-07-14 | 2004-12-17 | 半導体装置 |
| JP2004365734A Division JP2005094042A (ja) | 1995-07-14 | 2004-12-17 | 半導体集積回路とその製造方法 |
| JP2004365730A Division JP2005167263A (ja) | 1995-07-14 | 2004-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312399A true JPH09312399A (ja) | 1997-12-02 |
Family
ID=27580067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8170036A Pending JPH09312399A (ja) | 1995-07-14 | 1996-06-28 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6222235B1 (ja) |
| JP (1) | JPH09312399A (ja) |
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Also Published As
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|---|---|
| US20010009288A1 (en) | 2001-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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