JP5427153B2 - 半導体装置 - Google Patents
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Description
Leffa=La−2×ΔLa
である。
Leffb=Lb+2×Wb−2×ΔLb
である。
以下に、本発明の第1の実施形態に係る半導体装置について、図1(a) 〜(b) 、図2(a) 〜(b) 及び図3(a) 〜(b) を参照しながら説明する。図1(a) 〜(b) は、本発明の第1の実施形態に係る半導体装置の構成を示す平面図である。図2(a) 〜(b) は、本発明の第1の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図3(a) 〜(b) は、本発明の第1の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図1(a) 〜図3(a) 及び後述の図4(a) 〜図24(a) に示す「L−nMIS領域」とは、低電圧系n型MISトランジスタが形成される領域をいう。図1(b) 〜図3(b) 及び後述の図4(b) 〜図24(b) に示す「H−nMIS領域」とは、高電圧系n型MISトランジスタが形成される領域をいう。
以下に、本発明の第2の実施形態に係る半導体装置について、図25(a) 〜(b) 、図26(a) 〜(b) 及び図27(a) 〜(b) を参照しながら説明する。図25(a) 〜(b) は、本発明の第2の実施形態に係る半導体装置の構成を示す平面図である。図26(a) 〜(b) は、本発明の第2の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図27(a) 〜(b) は、本発明の第2の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図25(a) 〜図27(a) に示す「L−pMIS領域」とは、低電圧系p型MISトランジスタが形成される領域をいう。図25(b) 〜図27(b) に示す「H−pMIS領域」とは、高電圧系p型MISトランジスタが形成される領域をいう。
10a 活性領域(第1の活性領域)
10b 活性領域(第2の活性領域)
11 素子分離領域
12a,12b p型ウェル領域
13,13b 下地膜
14,14x,14a 下地膜
15 高誘電率膜
16 調整用金属膜
17,17x,17a,17b 高誘電率膜
18 ゲート絶縁膜用膜
18x ゲート絶縁膜用膜(第1のゲート絶縁膜用膜)
18a ゲート絶縁膜(第1のゲート絶縁膜)
18b ゲート絶縁膜(第2のゲート絶縁膜)
19,19x,19a,19b 金属膜
20,20x,20a,20b シリコン膜
21 ゲート電極用膜
21x ゲート電極用膜(第1のゲート電極用膜)
21a ゲート電極(第1のゲート電極)
21b ゲート電極(第2のゲート電極)
22x 内側オフセットサイドウォール用膜(第1のオフセットサイドウォール用膜)
22a 内側オフセットサイドウォール(第1のオフセットサイドウォール)
22b 内側オフセットサイドウォール(第3のオフセットサイドウォール)
23y n型エクステンション注入領域
23b n型エクステンション領域(第2のエクステンション領域)
24a 外側オフセットサイドウォール(第2のオフセットサイドウォール)
24b 外側オフセットサイドウォール(第4のオフセットサイドウォール)
25A,25B オフセットサイドウォール
26x n型エクステンション注入領域
26a n型エクステンション領域(第1のエクステンション領域)
27a,27b 内側サイドウォール
28a,28b 外側サイドウォール
29A,29B サイドウォール
30x,30y n型ソースドレイン注入領域
30a,30b n型ソースドレイン領域
31a,31b,32a,32b シリサイド膜
Re1〜Re4 レジストパターン
l1,l2 ゲート長
w1,w2 ゲート幅
d1,d2 突き出し量
Lr1,Lr2 幅
Dr1,Dr2,D1 突き出し量
nTr1 低電圧系n型MISトランジスタ(第1のMISトランジスタ)
nTr2 高電圧系n型MISトランジスタ(第2のMISトランジスタ)
10c 活性領域(第1の活性領域)
10d 活性領域(第2の活性領域)
12c,12d n型ウェル領域
13d 下地膜
14c 下地膜
15c,15d 高誘電率膜
16c,16d 調整用金属膜
18c ゲート絶縁膜(第1のゲート絶縁膜)
18d ゲート絶縁膜(第2のゲート絶縁膜)
19c,19d 金属膜
20c,20d シリコン膜
21c ゲート電極(第1のゲート電極)
21d ゲート電極(第2のゲート電極)
22c 内側オフセットサイドウォール(第1のオフセットサイドウォール)
22d 内側オフセットサイドウォール(第3のオフセットサイドウォール)
23d p型エクステンション領域(第2のエクステンション領域)
24c 外側オフセットサイドウォール(第2のオフセットサイドウォール)
24d 外側オフセットサイドウォール(第4のオフセットサイドウォール)
25C,25D オフセットサイドウォール
26c p型エクステンション領域(第1のエクステンション領域)
27c,27d 内側サイドウォール
28c,28d 外側サイドウォール
29C,29D サイドウォール
30c,30d p型ソースドレイン領域
31c,31d,32c,32d シリサイド膜
l3,l4 ゲート長
w3,w4 ゲート幅
d3,d4 突き出し量
pTr1 低電圧系p型MISトランジスタ(第1のMISトランジスタ)
pTr2 高電圧系p型MISトランジスタ(第2のMISトランジスタ)
Claims (15)
- 第1のMISトランジスタと第2のMISトランジスタとを備えた半導体装置であって、
前記第1のMISトランジスタは、
半導体基板における第1の活性領域上に形成され、第1の高誘電率膜を有する第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極におけるゲート幅方向の側面上に形成された第1のオフセットサイドウォールと、
前記第1のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に前記第1のオフセットサイドウォールを介して形成された第2のオフセットサイドウォールと、
前記第1の活性領域における前記第1のゲート電極の側方下に形成された第1のエクステンション領域とを備え、
前記第2のMISトランジスタは、
前記半導体基板における第2の活性領域上に形成され、第2の高誘電率膜を有する第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に形成された第3のオフセットサイドウォールと、
前記第2のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に前記第3のオフセットサイドウォールを介して形成された第4のオフセットサイドウォールと、
前記第2の活性領域における前記第2のゲート電極の側方下に形成された第2のエクステンション領域とを備え、
前記第1のゲート電極におけるゲート長方向の側面上には、前記第1のオフセットサイドウォールが形成されておらず、
前記第1のオフセットサイドウォールの幅は、前記第3のオフセットサイドウォールの幅と同じであり、
前記第2のオフセットサイドウォールの幅は、前記第4のオフセットサイドウォールの幅よりも狭い、又は前記第4のオフセットサイドウォールの幅と同じであり、
前記第1のオフセットサイドウォールの幅は、前記第2のオフセットサイドウォールの幅よりも広く、
前記第3のオフセットサイドウォールの幅は、前記第4のオフセットサイドウォールの幅よりも広いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2のゲート絶縁膜の膜厚は、前記第1のゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第2のゲート絶縁膜は、前記第2の活性領域上に形成された第1の下地膜と前記第1の下地膜上に形成された前記第2の高誘電率膜とを有し、
前記第1の下地膜の膜厚は、前記第2の高誘電率膜の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記第1のゲート絶縁膜は、前記第1の活性領域上に形成された第2の下地膜と前記第2の下地膜上に形成された前記第1の高誘電率膜とを有し、
前記第2の下地膜の膜厚は、前記第1の高誘電率膜の膜厚及び前記第1の下地膜の膜厚よりも薄いことを特徴とする半導体装置。 - 請求項1〜4のうちいずれか1項に記載の半導体装置において、
前記第1のゲート電極におけるゲート長方向の幅は、前記第2のゲート電極におけるゲート長方向の幅よりも狭いことを特徴とする半導体装置。 - 請求項1〜5のうちいずれか1項に記載の半導体装置において、
前記第1の活性領域におけるゲート幅方向の幅は、前記第2の活性領域におけるゲート幅方向の幅よりも狭いことを特徴とする半導体装置。 - 請求項1〜6のうちいずれか1項に記載の半導体装置において、
前記半導体基板に前記第1の活性領域及び前記第2の活性領域のそれぞれを取り囲むように形成された素子分離領域をさらに備え、
前記第1のゲート電極は、前記第1の活性領域及び前記素子分離領域上に形成され、
前記第2のゲート電極は、前記第2の活性領域及び前記素子分離領域上に形成され、
前記第1のゲート電極が前記素子分離領域上に突き出す突き出し量は、前記第2のゲート電極が前記素子分離領域上に突き出す突き出し量よりも少ないことを特徴とする半導体装置。 - 請求項1〜7のうちいずれか1項に記載の半導体装置において、
前記第1のエクステンション領域の拡散深さは、前記第2のエクステンション領域の拡散深さよりも浅いことを特徴とする半導体装置。 - 請求項1〜8のうちいずれか1項に記載の半導体装置において、
前記第1のエクステンション領域の不純物濃度は、前記第2のエクステンション領域の不純物濃度よりも高いことを特徴とする半導体装置。 - 請求項1〜9のうちいずれか1項に記載の半導体装置において、
前記第1のゲート電極の平面形状は、矩形状であり、
前記第2のゲート電極の平面形状は、矩形状の角部が丸みを帯びた形状であることを特徴とする半導体装置。 - 請求項1〜10のうちいずれか1項に記載の半導体装置において、
前記第1のMISトランジスタの電源電圧は、前記第2のMISトランジスタの電源電圧よりも低いことを特徴とする半導体装置。 - 請求項1〜11のうちいずれか1項に記載の半導体装置において、
前記第1のゲート電極は、前記第1のゲート絶縁膜上に形成された第1の金属膜と、前記第1の金属膜上に形成された第1のシリコン膜とを有し、
前記第2のゲート電極は、前記第2のゲート絶縁膜上に形成された第2の金属膜と、前記第2の金属膜上に形成された第2のシリコン膜とを有することを特徴とする半導体装置。 - 請求項1〜12のうちいずれか1項に記載の半導体装置において、
前記第1のゲート絶縁膜は、調整用金属を含むことを特徴とする半導体装置。 - 請求項13に記載の半導体装置において、
前記第1のMISトランジスタ及び前記第2のMISトランジスタは、n型MISトランジスタであり、
前記調整用金属は、ランタンであることを特徴とする半導体装置。 - 請求項13に記載の半導体装置において、
前記第1のMISトランジスタ及び前記第2のMISトランジスタは、p型MISトランジスタであり、
前記調整用金属は、アルミニウムであることを特徴とする半導体装置。
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