TWI241705B - Electrostatic breakdown protection device - Google Patents

Description

1241705 九、發明說明： 【發明所屬之技術領域】 本發明係關於靜電破壞保護裝置，尤其是關於設在輸 入或輸出高電壓的端子之靜電破壞保護裝置。 【先前技術】 土 DC - DC變換器（c〇nverter)和LCD驅動器等的半導體 積體電路’除具備有輸人或輪出較—般電源電壓（八或W 等）為高的高電壓（例如20V以上）的端子、以及將該 壓經由該端子加以輸入或輸出用的電晶體之外，還且= 用以!護該種電晶體免受靜電破壞之靜電破壞保護裝置。 弟5圖係顯示習知例的靜電破壞保護裝置之電路圖， 為輪出瑞子’110為連接在兮於 ^ 逆按隹4輸出端子100之高耐壓的 輸出MOS電晶體，D1是陰極逵垃糾认， 遠接右垃幻“】連接到輸出端子100，陽極 運接有接地電位Vss的第一离紂兩』 到鈐屮1Λ 回耐壓二極體。D2是陽極連接 到輸出立而子1 00，陰極連接有 的篦-古Μ广 安百回包源電位HVdd(例如20V) 的弟—阿耐壓二極體。該丄 D2椹忐如千+上 及弟二向耐壓二極體D1、 D2構成静電破壞保護裝置。 ^

Dl > D2 6^7 ϊ® i〆 弟及弟二南耐壓二極體 端子100的古干厂 奴動作時不會因施加在輸出 铋千100的咼電壓而產生二 而且，該靜電破壞保護裝置：':breakd_)之故。 電壓於輪出端子丨00時 ：外4施加突波(卿） 及第-古耐颅,^ W於该犬波電壓的極性，第一 汉罘—回耐壓二極體叫、0 另-方為逆向而產生崩潰祐丄―方為順向而導通_)、 源線、接地線而加以吏伴隨突波錢的電荷流到電 、猎以防止鬲電壓施加在輸出 316435 5 1241705 聰J晶體no而引起的破壞。 弟6圖係顯示習知 圖，且對於與第5圖相同白保護裝置的電路 電破壞保護裝置係由.、冓成部分附加相同符號。此靜 閉極連接在接地電:端？。。，源極及 晶體，·以及、、及搞洁拉 11弟一尚耐壓MOS電 在高電源電位_之⑽’源極及間極連接 Μ所構成。使用 弟-而耐壓MOS電晶體 由，係因為在-般動作時tT耐屢電晶體Trl、Tr2的理( 電壓而產生電曰俨的〜施加在輸出端子100的高 电日日體的朋潰（breakdown)之故。 而且’該靜電破壞伴罐壯 ::於輸二子⑽時:對應於= ==伽體一中-方為導通_)、另：方 線、接妯蝻；a 、丄 卞呔大波电壓的電荷流到電源 電曰-、〇 口以除，藉以防止高電壓施加在輸出MOS 甩日日體110而引起的破壞。 文獻^該種靜電破壞保護裝置係記載於例如以下的專利 〔專利文獻！〕日本特開平5_267586號公報 【發明内容】 〔發明所欲解決之課題〕 然而，在第5圖所示的靜電破壞保護裝置中，因第一 使IS:壓二極體D1、D2的電阻成分較大，所以難以 "犬波電墨的電荷流到電源線等而加以去除。因此在 6 316435 1241705 該靜電破壞保護裝置中存在有 晶體，且有第一及第二高耐壓 壞之問題。 無法充分保護輸出MOS電 二極體Dl、D2本身容易破 另外，在第6圖所示靜電破壞保護裝置中，因第一及 :二：耐，電晶體Trl、Tr2的源極汲極電阻成分較 大，所以存在有容易發生第一古 ΤΠ、Tr2的破壞，尤苴是…“耐足M〇S電晶體 壞之問題。寻電晶體的沒極表面部分的破 0 圖、弟圖的靜電破壞保護裝置中，為了接 升#電破壞保護特性，雖然只要將第一及第二古j 體D1、D2^第一及第-古品+厂、 一回耐壓一極 ^ ^ 弟—问耐壓M〇§電晶體Trl、Tr2的 作大：Γ降低該等的電阻成分即可，但當採取如此 A半導體積體電路的W面積之問題。 〔％•决5果題之手段〕 之二 =Γ壞保護裝置係有鐘於上述習知技術 發出者，其特徵點為在連接被保護 ==位之間串聯連接複數個保護電晶體， ==的基板連接至該保護電晶體與和 鄰接 的保護電晶體之連接點。而日^ 、又电日日版4接 實現兮籀仅，Φ 為了在半導體積體電路上 、Μ種保&黾晶體的連接關係，利用三重 構造來形成保護電晶體。 —井（tnPlewell) 靜電將複數個保護電晶體串聯連接而構成 :;破，纽置，所以減少了施加在-個保護電晶： ^ ，猎由將保護電晶體的基板連接在該保護電晶體 7 316435 1241705 與和該保護電晶體鄰接的保護電晶體之連接點，可防止施 加高電壓於基板與保護電晶體的汲極或源極之間。 因此，可利用低耐壓的電晶體來作為保護電晶體，以 取代習知例之像第一及第二高耐壓電晶體Trl、Tr2般的高 耐壓裝置。如此一來，低耐壓的保護電晶體由於相較高耐 壓的保護電晶體，其構造上電阻成分較小，所以較容易使 伴隨突波電壓的電荷流到電源線等而加以去除。 故依據本靜電破壞保護裝置，可充分保護輸出MOS 電晶體’並且可防止保護電晶體本身之破壞。 〔發明之效果〕 依據本發明之靜電破壞保護裝置，可充分保護被保護 裝置免受靜電破壞’並且可防止保護電晶體本身之破壞。 再者，因可縮小保護電晶體的尺寸，故具有可減少半導體 積體電路的晶片尺寸之效果。 【實施方式】 其次，邊參照圖式邊就本發明的實施形態之靜電破壞 保護裝置加以說明。第1圖係本靜電破壞保護裝置的電路 圖，而第2圖係顯示構成本靜電破壞保護裝置的第一 MOS 電晶體TrA及第二MOS電晶體TrB之剖面圖，第3圖係 顯示構成本靜電破壞保護裝置的第三MOS電晶體TrC及 第四MOS電晶體TrD之剖面圖。 如第1圖所示，100係輸出端子，110係連接至該輸 出端子100之高耐壓的輸出MOS電晶體。作為保護電晶 體之N通道型第一 MOS電晶體TrA及第二MOS電晶體 8 316435 1241705

TrB係串聯連接在輪出端子1GG與接地電位Vss之間。 亦即’第一 MOS電晶體TrA的閑極23、源極μ 及作為f電晶體的基板之p井22係連接至接地電位 再者，第二MOS電晶體TrB的閘極％、 、 為該電晶體的基板之P井32 f連 〜11 ,以及作 幵32係連接至弟—M〇s

TrA之汲極25 〇此外，笫一 命 从 月五 ^ _ 一 电晶體TrB的汲極35传 連接至輸出端子1 〇〇。 1序、 另方面，作為保護電晶體之P通道型第三M〇卜 晶體TrC及第四MOS電曰妒τ n总 咆 ^ uvhh ^ ^ ι日日體TrD係串聯連接在高電源電 立_與輸出端子1%之間。亦即，第三m〇s電晶‘

TrC的閘極43、源極44，以β+ B μ /ίο ^ ^ 及作為该笔曰日體的基板之第一 N井42係連接至高電源命 晶體TrD的閘極53、源再者’第四M〇S電 之第一 >^井52传遠接 以及作為該電晶體的基板 此外，λ係連接至第三M〇s電晶體TrC的汲極45。 1〇〇。弟四〇S電晶發加的汲極55係連接至輸出端子 曰二據本實施形態’因係串聯連接第-應電 =所I在、：一 M〇S電晶體ΤΓΒ而構成靜電破壞保護裳 置所以在一般動作時一丄 於輸出端子i 00的時候 （例馬電源電位HVdd〕 將合树J 4 守侯，施加在一個M0S電晶體的電麗 财會變小。若相 ^ 寸形成第一 MOS電晶體τ a和帛 二MOS電晶體TrB的化 ^ ^ 欣一 、居，施加在第一 M0S電晶體TrA和 弟M〇S雷曰辨TrR以 且 的源極汲極間之電壓，將變成施加 於整體的電壓之1/2。 9 316435 1241705 而且，藉由將作為第二MOS電晶體TrB的基板之P 井32連接至第一 MOS電晶體TrA和第二MOS電晶體TrB 的連接點，可防止高電壓施加於作為基板之P井32與汲 極25之間。也就是說，作為基板之P井32的電位因較接 地電位Vss上昇，故P井32與没極25之電位差變小。 因此，第一 MOS電晶體TrA和第二MOS電晶體TrB 變成可用低耐壓的電晶體來形成，而不用高耐壓電晶體。 一般而言，低耐壓的電晶體如後所述，相較於高耐壓電晶 體，其構造上電阻成分較小，故較容易使伴隨突波電壓之 電荷流到電源線等而加以去除。故依據本靜電破壞保護裝 置’可充分保護輸出MOS電晶體’並且可防止保護電晶 體本身之破壞。 以上，係針對由設在接地電位Vss侧的第一 MOS電 晶體TrA與第二MOS電晶體TrB構成的靜電破壞保護裝 置加以說明，但由設在高電源電位HVdd侧的第三MOS 電晶體TrC與第四MOS電晶體TrD構成的靜電破壞保護 裝置也可達到相同效果。 其次，就該等第一 MOS電晶體TrA及第二MOS電晶 體TrB的構造及該等的連接關係，參照第2圖更詳細地予 以說明。在P型半導體基板1的表面，形成相互分離的兩 個第二N井20、30。然後，在該分離區域的半導體基板1 表面形成P+層2 ’並於該P +層2施加接地電位Vss。 該兩個第二N井20、30，係以相同的離子植入步驟及 擴散步驟來形成。在第二N井20的表面形成較第二N井 10 316435 1241705 20淺的P井22，在另一個第二N井30的表面形成較第二 N井30淺的另一個P井32。該等P井22、32係以與兩個 第二N井20、30不同的步驟來形成，但以相同的離子植 入步驟及擴散步驟來形成。 在第二N井20之與P井22鄰接的表面形成N+層 21，且在該N+層21施加電源電位Vdd，藉以使第二N 井20偏壓為Vdd。再者，在第二N井30之與P井32鄰 接的表面形成N +層3 1，且在該N +層3 1施加電源電位 Vdd，藉以使第二N井30同樣偏壓為Vdd。又，電源電位 Vdd雖為較高電源電位HVdd為小的電源電位，但亦可使 用高電源電位HVdd來取代電源電位Vdd。 然後，將第一 MOS電晶體TrA形成在P井22内，將 第二MOS電晶體TrB形成在另一個P井32内。第一 MOS 電晶體TrA係具有隔著閘極絕緣膜形成在P井22上的閘 極23、形成在P井22内之N +型源極24及没極25。在P 井22内鄰接第一 MOS電晶體TrA而形成的P +層26係施 加有接地電位Vss，而在閘極23及源極24也同樣施加有 接地電位Vss。 弟二Μ Ο S電晶體T r B係具有隔者閘極絕緣膜形成在P 井32上的閘極33、形成在P井32内之N +型源極34及 汲極35。在P井32内鄰接第二MOS電晶體TrB而形成的 P+層36、閘極33及源極34，係連接至第一 MOS電晶體 TrA的汲極25。藉此，作為第二MOS電晶體TrB的基板 之P井32，係被設定為與第一 MOS電晶體TrA的汲極25 11 316435 !2417〇5 為相同電位。再者，第二M〇s電晶體TrB的沒才圣％係連 接至輸出端子100。 φ曰如此，依據本實施形態，利用三重井構造將第一 MOS :日日脰TrA及第二M0S電晶體加形成在從半導體基板玉 2性分離的P井22、23。藉此’可將作為第二M〇s電晶 月且TrB的基板之p井32的電位設定為第一勘s電晶體 之汲極25的電位，而不是半導體基板1的接地電位Vss。 =的！由使第二…0、30相互分離，而於分別電性 二λ/m二N井2〇、3〇中形成第—M0S電晶體TrA與第 -電晶體TrB，如此可防止外部雜訊的影響互相波及。 第四電晶體TrD的構迭電晶體Trc及 半導f美拓m 亥專的連接關係。在p型 5〇二二面形成互相分離的兩個第二…0、 3,並於該P+層3施加接地電位Vss反㈣成P+層 該等兩個第二>^井4〇、5〇， 4 〇的表面形成有較第二N 在弟一 N井 個第二N井5。的表面形二的 …。該等第-心;2::井50淺的另-個第- 驟及擴散步驟來形成。 j的離子植入步 在第二N井40之與第_ ;^井

+層41，且在該N+層41施加高：接的表面形成N 第二N井40及第一 厂Ί原電位㈣dd’藉以使 及弟N井β偏“HVdd 316435 12 1241705 N井50之與第一 N井52鄰接的表面形成N +層51，且在 · 該N+層51施加高電源電位HVdd，藉以使第二N井50 及第一 N井52同樣偏壓為HVdd。 然後，將第三MOS電晶體TrC形成在第一 N井42内， 將第四MOS電晶體TrD係形成在另一個第一 N井52内。 第三MOS電晶體TrC係具有隔著閘極絕緣膜形成在第一 N -井42上的閘極43、形成在第一 N井42内之P +型源極44 . 及汲極45。在第一 N井42内鄰接第三MOS電晶體TrC · 而形成的N +層46係施加有高電源電位HVdd，而在閘極 4 3及源極4 4也同樣施加有南電源電位Η V d d。 第四MOS電晶體TrD係具有隔著閘極絕緣膜形成在 第一 N井52上的閘極53、形成在第一 N井52内之P +型 源極54及汲極55。在第一 N井52内鄰接第四M0S電晶 體TrD而形成的N+層56、閘極53及源極54，係連接至 第三MOS電晶體TrC的汲極45。藉此，作為第四M0S 電晶體TrD的基板之第一 N井52,係被設定為與第三MOS _ 電晶體T r C的 >及極4 5為相同電位。此外’弟四Μ 0 S電晶 體TrD的汲極55係連接至輸出端子100。 如此，將第三MOS電晶體TrC及第四MOS電晶體 TrD形成在從半導體基板1電性分離的第一 N井42、52。 藉此，可將第一 N井52的電位設定為第三MOS電晶體 TrC之汲極45的電位。再者，藉由使第二井40、50相互 分離，而於分別電性獨立的第二井40、50中形成第三MOS 電晶體TrC與第四MOS電晶體TrD，如此可防止外部雜訊 13 316435 LZ41 /U!) 的影響互相波及。 ^二第三M〇S電晶體T〜 雖分別形成在二畲ή6 \ 久昂四MOS電晶體TrD， J N井中，γ 而形成在單—的N井中 〜亦可省掉任何一個N井， 其次，斜對第一、第二、 ^ "r"'Jrtc'TrD ^ ^ ^ ^ ^ ^ f 2 'a 11 TrA、 如上所述，依據本實施形態 ㈣之構造加以說明。 聯連接兩個保護電晶μ 笔破壞保護裝置’藉由串 也可獲得能在r二二壓的m〇s電晶體， 電壓，而且在輸出端子100施加=於輸出端？1〇0的高 靜電破壞保護元件的作用日± ^σ有突波電壓，而發揮作為 為低電阻，因此 :於低耐壓的MOS電晶體 或接地線。 +心波電壓的電荷迅速流到電源線 因此，使該種低耐壓的M0S命曰 第3圖所示之$雜所、曲 兒日日體具有如第2圖、 〈问亦隹貝濃度的源極、洛 分變小上為較佳的方丨極構仏，在使電阻成 具有N+型源、極24及沒極25,而不复^ 3體TM係 體之低雜質濃度的源極、汲極。電晶 第三MOS |曰雕下0 罘—MOS电晶體TrB、 π 第四M0S電晶體仙也是一费。 不匕並不限定於如上述之單〜 、、 x 利用具有微細化製程所用的DDD、队二，

Drain Structure:雙擴散沒極構造）或咖構造（u 加㈣加㈣細阶：低摻雜汲極辑㈤的湘^晶 取代也能獲得提昇靜電破壞保護特技之效果。 奴來 316435 14 1241705 第4圖係顯示保護電晶體的構造之剖面圖，第4圖（a) · 係顯示具有DDD構造的MOS電晶體，第4圖（b)係顯示具 有LDD構造的MOS電晶體。第4圖（a)之DDD構造的MOS 電晶體，係於具有高雜質濃度之N +型源極24、汲極25 之外，還具有低雜質濃度的N —型源極27s與N —型汲極 27d，N —型源極27s係擴散得比N +型源極24深，且將N 、 +型源極24予以部分性或全面性地包覆；N —型汲極27d · 係擴散得比N+型汲極25深，並將N+型汲極25予以部 分性或全面性地包覆。該等N —型源極2 7 s、N —型〉及極 27d，係為防止伴隨電晶體的微細化之短通道（short channel) 效應或熱電子（hot electron)效應者，而並非如高对壓電晶 體般之為了高耐壓化者。設置N—型源極27s、N—型汲極 27d所造成的電阻成分之增加，只不過一點點。 因此，其源極汲極耐壓雖因微細化的程度而有不同， 但充其量只不過6V至7V左右，和本實施形態的輸出M0S 電晶體110之源極汲極耐壓（例如，20 V以上）相較相當低。籲 輸出MOS電晶體110之源極沒極構造，係N —型源極、沒 極的尺寸大，電阻成分就大。 再者，第4圖（b)的LDD構造之M0S電晶體，係於N +型源極24、汲極25之外，還在形成於閘極23侧壁的侧 壁間隔（side wall spacer)絕緣膜28下方之P井22的表面具 有低雜質濃度的N—型源極29s與N —型汲極29d。該等N —型源極29s與N —型汲極29d，也是為了防止伴隨電晶 體的微細化之短路通道效應或熱電子效應者，而並非如高 15 316435 1241705 耐壓電晶體般之為了南耐壓化者。設置N —型源極29s、N 一型汲極29d所造成的電阻成分之增加，只不過一點點。 以上係針對本發明的實施形態加以說明，對本領域業 者來說可根據以上之說明做種種的代替、修正或變形，本 發明在不超越其旨趣之範圍，係包含前述的代替、修正或 變形。 例如，雖在接地電位Vss侧串聯連接第一 MOS電晶 體TrA與第二MOS電晶體TrB，在高電源電位HVdd侧串 聯連接第三MOS電晶體TrC與第四MOS電晶體TrD而構 成靜電破壞保護裝置，但將串聯連接的電晶體數增加至3 個以上亦可。在此情況，電晶體的相互連接形態係設成與 本實施形態相同。亦即，各電晶體係設成閘極與源極共通 連接’電晶體的基板係設成連接於該電晶體所連接的相鄰 電晶體之〉及極。 再者，本實施形態係以在如輸出端子1 00之連接有高 耐壓輸出MOS電晶體的高耐壓輸出端子設置前述的靜電 破壞保護裝置為例加以說明，但並不限定於此，亦可在連 接有南对壓的輸入MOS電晶體之南对壓輸入端子設置本 實施形態的靜電破壞保護裝置。 【圖式簡單說明】 第1圖係有關本發明實施形態的靜電破壞保護裝置之 電路圖。 第2圖係構成本實施形態的靜電破壞保護裝置之第一 MOS電晶體TrA及第二MOS電晶體TrB之剖面圖。 16 316435 1241705 第3圖係構成本實施形態的靜電破壞保護裝置之第 MOS^晶體TrC及第四刪電晶體了①之剖面圖。 弟4圖⑷及⑻係顯示構成本實施形態的靜電破壞保 護裝置之保護電晶體的構造之剖面圖。 第5圖係有關習知例之靜電石 ^ ^ ^ ^ ^ 笛A同及士日日、、 從奴保瘦I置的電路圖 圖。 【主要元件符號說明】 1 p型半導體基板 2、3 P+層 20、30 第二N井 21 N +層 22、32 P井 23、33、43、53 閘極 24、34、44、54 源極 25、35、45、55 汲極 26 P+層 27d、29d N—型汲極 27s 、 29s 型源極 28 側壁間隔絕緣膜 31 N +層 36 P +層 41 N+層 42 > 52 第一 N井 316435 17 1241705 40 > 50 第二N井 51 N+層 100 輸出端子 110 輸出MOS電晶體 D1 第一高耐壓二極體 D2 第二高耐壓二極體 TrA 第一 MOS電晶體 TrB 第二MOS電晶體 TrC 第三MOS電晶體 TrD 第四MOS電晶體 Vss 接地電位 Vdd 電源電位 HVdd 南電源電位

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Claims (1)

1. ^、申請專利範圍·· ’：種:及電：Γ保護裝置，係具備:連接被保護裝置的端 保護電曰：連接於該端子與預定的電位之間的複數個 電晶體:v且將刖逑保護電晶體的基板連接至該保護 \ -種〜：該保護電晶體鄰接的保護電晶體之連接點。 種:電破壞保護裝置’係具備： 第一導電型半導體基板； 形成在前述半導體基板上的端子； 形成在前述半導體基板表面的第二導電型井； 第 形成在前述第二導雷刑北 導電型井；：及 且互相分離的複數個 面 各自，成在前述複數個第一導電型井之各個的表 並串聯連接於前述端鱼 A 保護電晶體，且 /、預疋的琶位之間的複數個 并、車接t為則述保5蔓電晶體的基板之前述第一導電型 電曰-::保濩電晶體與和該保護電晶體鄰接的保護{ 兒曰日體之連接點。 又^ 圍第2項之靜電破壞保護裝置，其中，前 一电里井係被分割成相互分離的複數個第一 電型井，並於竽耸if 第一導電型井：、 #二導電型井内分別形成前述 4.-種靜電破壞保護裝i，係具備： 第—導電型半導體基板； 形成在前述半導體基板上的端子； 316435 19 1241705 形成在珂述半導體基被声 蒙一道+ 叛表面，且互相分離的複數個 弟一導電型井；以及 各自形成在前述複數個繁-谱$ 品、， 灵致個罘—導電型井之各個的表 面’亚串聯連接於前述端子盥 保護電晶體，且 子/、預-的電位之間的複數個 將作為前述保護電晶體的基板之前述第二導電型 〜ί至該保護電晶體與和該保護電晶體鄰接的保護 包曰日體之連接點。 請專利範圍第i、第2、第3、第4項中任一項之 :电=壞保護裝置，其中，前述保護電晶體係低之 M〇s電晶體。 6.如申請專利範圍第5項之靜電破壞保護裝置，盆中，前 2低耐壓之_電晶體的源極及沒極係僅由高濃度的 擴散層構成。 mm 如申請專利範圍第5項之靜電破壞保護裝置，其中，前 ，低耐壓之MOS電晶體的源極及汲極係由高濃度的擴 散層及低濃度的擴散層構成。 316435 20