CN100444378C - 静电防护电路 - Google Patents
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Abstract
本发明提出一静电防护电路。该静电防护电路与一第一和一第二节点耦接，用以将一静电电流放电。该静电防护电路包含有形成于一衬底上的一第一晶体管，该第一晶体管的栅极和一第一扩散层与该第一节点耦接，用以接收该静电电流，而一第二晶体管与该第一晶体管串接，且该第二晶体管的栅极耦接到该第二节点用以将该静电电流放电，其中该第一晶体管提供一N/P接面，该N/P接面靠近该第一晶体管的扩散层，用以将该静电电流引入一寄生晶体管，该寄生晶体管是寄生于该衬底和该第二晶体管间。本发明所述静电防护电路，借由额外增加的晶体管来当作是金属硅化物隔绝层，以提供更大的电阻来保护静电防护电路，且不需额外的掩膜。
Description
技术领域
本发明为一有关于集成电路设计，特别是以金属硅化物制程改进静电防护电路的效能的方法。
背景技术
在金属氧化物半导体晶体管(metal-oxide-semiconductor，MOS)中，栅极氧化层是最容易受到外力损害的部分。只要与稍高于供应电压的压源接触到，栅极氧化层即遭到破坏。目前集成电路常使用的供应电压为5伏特、3.3伏特或更低。而一般环境下的静电压可高达数千甚至数万伏特以上。即使静电压只会引起极小的电流，仍会对栅极氧化层造成破坏。因此，当静电荷产生的时候，在还没聚集成有破坏性的静电压前即将静电荷放电，变成了静电防护电路的重要课题。
静电防护电路一般来说，加在集成电路的焊垫上(bond pad)。焊垫是集成电路与其它外界电路连接的地方，不管是供应电压、地线、或是所有的电子信号，都由焊垫进出该集成电路。故外加在焊垫上的电路必须让原来的集成电路运作保持不变。换句话说，防护电路必须跟原来内部电路确实隔离，以确保静电流不会流入集成电路内部。在操作一个集成电路时，供应电压会接到焊垫上的VCC垫位(pad)，而地线会接到VSS垫位，输入信号自某些垫位上流入集成电路内部，而集成电路产生的信号则透过其它的垫位流出，送到外部的电路或元件等。在一个与外界隔离的，没有跟任何信号或电压相接的集成电路上，所有的垫位皆视为浮接，或说，处于不确定的电位上。
静电可能发生于任何的垫位上。在一个隔离的，有静电防护电路的集成电路上，当静电发生时，某些垫位就像一个暂时的供应电压源，而其它垫位则保持浮接、或接地。故当静电发生时，静电防护电路的功用与正常操作集成电路时的功用不同。当静电发生的时候，保护电路必须很快的导通使得静电荷被导向VSS垫位或是流入地线。
当电路元件的尺寸随着制程技术的演进而缩小时，集成电路就更容易受到静电干扰，所以，静电防护电路的重要性也随之提高。为了提高集成电路的工作速度，互补式金属氧化物半导体晶体管(Complementary metal-oxide-semiconductor，CMOS)的源极、栅极、漏极和与其它晶体管的连接等都以金属硅化物制成。除了可加快集成电路的工作速度，以金属硅化物来制成静电防护电路可与既有的制程共容。
以金属硅化物制成静电防护电路虽可加快反应速度，降低防护电路所占的面积，但也使静电防护电路对静电效应产生的高压或高温更为敏感。以金属硅化物制成的源极和漏极很容易被高压打穿。而一个没有静电防护电路的晶体管在很短的时间内就会被静电放电脉波引起的高温所破坏。为了解决此问题，传统的方法为此再外加一个静电防护注入物(ESD implant)及金属硅化物隔绝层(silicide blocking layer)，用以保护晶体管。但是此种做法会增加静电防护电路的面积，也需要更多层的掩膜，因此影响产品良率，也降低了静电防护的工作速度。
图1显示一传统的栅极接地(grounded-gate)N型金属氧化物半导体晶体管(N-type metal-oxide-semiconductor，以下简称NMOS)静电防护电路100。由一栅极接地的NMOS 102引走静电的放电电流。该静电防护电路100与一个集成电路并联用以提供该集成电路的静电防护。该NMOS 102的一栅极104、一源极106及一P型衬底108皆耦接在一起，并连上一垫位110。该垫位110通常为一VSS垫位或是地线。NMOS 102的一漏极112连上一个集成电路的输出垫位114。因此当静电电流由垫位114流入时，NMOS 102被导通，该静电防护电路100可以将静电流导入垫位110。
该静电防护电路100有两种操作模式，正常工作模式及静电放电模式。当操作在正常工作模式时，电压源供应VDD或VSS电压到集成电路中，故垫位114的电压范围为VDD到VSS之间。由于栅极104为接地，故NMOS 102保持关闭。这也使得垫位114在正常操作模式下时可以不必考虑对NMOS 102的影响。
当一个静电发生的时后，从垫位114进来的电压会大于VDD。这会使得NMOS 102中漏极、源极的电压快速的上升到超过VDD的电位。这个在P-N接面的反偏压形成于漏极112和P型衬底108的接面，导致NMOS 102的漏极112上升至一个很高的电位。当反偏压达到崩溃(breakdown)时，电流会从漏极112流经源极106。NMOS 102因此而将静电电流放电到垫位110，避免静电流损害集成电路。
然而，这种传统的方法只能提供集成电路某些固定的供应电压，但在许多情形下，该固定的供应电压不是太大就是太小。这种没有采用金属硅化物制成的传统方法，静电防护电路可能会占去太多面积。
图2显示另一种传统的栅极接地NMOS静电防护电路200。以一NMOS 202和栅极接地NMOS 204串接的方式来达到更高的操作电压容忍范围。该静电防护电路200以和集成电路并联来提供该集成电路的静电防护。NMOS 204的一栅极206、一源极208及一P型衬底210皆耦接在一起，并连到一垫位212。垫位212通常为一VSS或是地线。NMOS 204的漏极214连到NMOS202的源极。NMOS 202的栅极连到一垫位216，该垫位216通常连到供应电压VCC。NMOS 202在正常操作模式下可提供一压降用以保护NMOS 204。NMOS 202的漏极连到一集成电路的输出垫位218，使得当静电产生时，NMOS 204会被导通，静电防护电路200可以将静电电流导入VSS或电线，达成静电保护的效果。
当静电产生时，从垫位218进来的电压可能会远高于VDD。这使得NMOS 204漏极-源极间的压差快速的上升到高于正常操作模式下的压差。当反偏压高到使P-N接面达崩溃时，静电流会从漏极214流到源极208。NMOS 202的栅极连到垫位216，或说连到一VCC电压，会使在静电放电过程中让NMOS 202保持导通。故NMOS 202对NMOS 204来说如同一电阻般限制了静电流从漏极214流入。这也使得NMOS 204被导通，让静电电流导入垫位212，即导入地线，完成静电防护的功能。
然而，图2中的电路若不以金属硅化物制成的话，会占去太多面积而不实用。更详细的说，在深次微米制程中，还需要一个大的电阻保护氧化(resister protection oxide，RPO)区域及一个额外的静电放电注入物。电阻保护氧化区域以及额外的静电防护注入物又会增加掩膜的数目，也因此增加了制造成本，降低了整体的制程效率。
因此在集成电路设计的领域中，相当需要一个好的设计和方法，使得金属硅化物制成的静电防护电路造成的副作用不会影响静电防护电路的效能。
发明内容
有鉴于此，本发明提出一以全金属硅化物制程来改进静电防护电路效能的方法。为了保护静电防护电路中的晶体管不被静电破坏，采用增加晶体管的方式来取代额外增加的金属硅化物隔绝层。借由增加晶体管的方式也省去静电防护注入物和金属硅化物隔绝层所需的掩膜。
本发明提供一种静电防护电路，连接到一第一和一第二节点，用以将一静电电流放电，该静电防护电路包含有：至少一薄氧化层晶体管，形成于一衬底上，连接到该第一节点用以接收该静电电流；及至少一第一厚氧化层晶体管串接在该薄氧化层晶体管上，该第一厚氧化层晶体管的栅极连接到该第二节点用以将该静电电流放电，其中该薄氧化层晶体管提供一N/P接面，该N/P接面靠近该薄氧化层晶体管其中一个扩散层区域，用以将该静电电流引入一寄生晶体管，该寄生晶体管是寄生于该衬底和该第一厚氧化层晶体管间；其中该薄氧化层晶体管有一N型轻掺杂漏极区域和一P型袋型区域连接，以提供一N+/P-接面，该薄氧化层晶体管的所述扩散层区域形成于该衬底上。
本发明所述的静电防护电路，该第一厚氧化层晶体管有一N型轻掺杂漏极区域和一P型袋型区域连接，以提供一N-/P-接面。
本发明所述的静电防护电路，该薄氧化层晶体管的栅极为浮接。
本发明所述的静电防护电路，更包含有至少一电阻隔离物置于该第一厚氧化层晶体管和该薄氧化层晶体管之间，用以提供一金属硅化物隔绝层。
本发明所述的静电防护电路，该电阻隔离物是一第二厚氧化层晶体管，与该第一厚氧化层晶体管和该薄氧化层晶体管连接，且置于该第一厚氧化层晶体管及该薄氧化层晶体管间。
本发明所述的静电防护电路，在该静电防护电路操作在高电压下，该第二厚氧化层晶体管为一高临界电压元件。
本发明提出的静电防护电路是以金属硅化物制程。本发明提出的静电防护电路与一第一和一第二节点连接，用以将一静电电流放电。该静电防护电路包含有形成于一衬底上的一第一晶体管，该第一晶体管的栅极和一第一扩散区域与该第一节点连接，用以接收该静电电流， 而一第二晶体管与该第一晶体管的一第二扩散区域串接，且该第二晶体管的栅极连接到该第二节点用以将该静电电流放电，其中该第一晶体管具有一第一及第二掺杂区，用以提供一N/P接面，该N/P接面靠近该第一晶体管的该第一或第二扩散区域，用以将该静电电流引入一寄生晶体管，该寄生晶体管是寄生于该衬底和该第二晶体管间，该第一及第二扩散区域形成在该衬底上。
本发明所述的静电防护电路，该第一晶体管有一轻掺杂漏极区域和一袋型区域连接，以提供一N+/P-接面。
本发明所述的静电防护电路，该第二晶体有一轻掺杂漏极区域和一袋型区域连接，以提供一N-/P-接面。
本发明所述的静电防护电路，更包含有至少一电阻置于该第一晶体管的栅极和该第一节点间。
本发明所述的静电防护电路，更包含有一个或多个额外增加的晶体管，与该第一和该第二晶体管连接，并置于该第一和该第二晶体管之间，其中该(等)额外增加的晶体管的栅极与该第一晶体管的栅极连接。
本发明所提出的静电防护电路可以借由微调该电路的临界电压，使静电放电的速度更快。
附图说明
图1显示一传统的栅极接地的N型金属氧化物半导体晶体管；
图2显示另一种传统的栅极接地NMOS静电防护电路；
图3A、图3B显示本发明提出的第一个实施例；
图4A、图4B显示本发明提出的第二个实施例；
图5A、图5B显示本发明提出的第三个实施例；
图6A、图6B显示本发明提出的第四个实施例；
图7显示以PMOS晶体管实施本发明提出的静电防护电路。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
本发明提出一个方法和电路用以补偿金属硅化物制成的静电防护电路带来的副作用。
图3A和图3B显示了本发明提出的第一个实施例：一个栅极接地的NMOS静电防护电路302以及其剖面图304。该静电防护电路借由一栅极接地，以金属硅化物制成的NMOS 306来提供一静电防护。以NMOS 308与NMOS 306串接的方式，当作NMOS308的电阻保护氧化区域，以提供NMOS 306更大的静电压忍受范围。NMOS 308提供一压降，使得供应电压的选择范围可以更广。静电保护电路302以和集成电路并联的方式提供该集成电路静电防护。NM0S 306的栅极310、源极312和P型衬底314都耦接到垫位316。垫位316通常为一地线，或接到VSS。NMOS 306的漏极318接到NMOS 308的源极，而NMOS 308的漏极接到该集成电路的输出垫位320。NMOS 308的功能类似于一电阻氧化保护区域，用以预防一静电流流入衬底的表面。有了NMOS308，额外的电阻氧化保护区域和静电防护注入物都可以省略掉，而整个静电防护电路可以如其它晶体管一样以标准制程制造出来。NMOS 308可以为一临界电压为零的元件以使得在正常操作模式下有更佳的效能。NMOS 308的栅极连到垫位320(或一自由选择的电阻322)，当静电产生时，NMOS 308会自动被导通，因此静电电流会由导通的NMOS 306引入地面，进而达到静电保护的效果。在有电阻322存在的情况下，更可以用电阻322来保护NMOS 308的栅极氧化层避免受到静电的破坏。在某些实施例中，可以用厚氧化层元件(thick oxide device)来代替NMOS 306、308。
剖面图304显示出NMOS 306、NMOS 308的寄生等效电路。NMOS 306的漏极318和源极312都由N+扩散层所构成。P型衬底314、源极312和栅极310都接到垫位316，再一起接到VSS或地线。有一沟道区域324从漏极318到源极312。该沟道区域324使漏极318和源极312导通，进而使静电电流流出。寄生晶体管326的集电极连到NMOS 306的漏极318和NMOS 308的漏极；发射极连到NMOS 306源极312；而基极透过一衬底电阻328连到衬底314。NMOS 308的栅极和漏极都接到金属线，以连到输出垫位320。
更进一步的说，在NMOS 308的源极和漏极端会形成轻掺杂漏极(low density drain，LDD)和P-袋型(pocket)区域以避免被穿透(punch through)。在NMOS 306中，N+轻掺杂漏极和P-袋型区域也同样会形成。该轻掺杂漏极和P-袋型区域形成一齐纳二极管(Zenor Diode)使得静电流流入衬底，进而由寄生双载流子晶体管(bipolar transistor)326引走静电流。NMOS 308本身提供一个N/P接面，或是更精确的说，提供一个N+/P-接面，就像一个静电防护注入物将静电流引入NMOS 306。从元件制造的观点来看，NMOS 308的形成完全按照目前通用的制程标准。也就是说，N/P接面结构的形成并不需要额外的掩膜，这提高了静电防护电路的制造效率，也降低了生产成本。
在正常操作模式下，供应电压于垫位320提供一电压。也就是说，输出垫位320的范围可以在VDD和VSS之间。借由垫位320的电压使得NMOS 308导通，而因为栅极310接地，NMOS306可保持关闭。故在正常操作模式下静电防护电路不会影响集成电路的运作。
当静电发生时，垫位320的静电压会远大于VDD。NMOS 308如同提供一电阻限制流入NMOS 306的静电流大小。NMOS 308也分担了一些静电电流造成的热能。静电压可能会使NMOS 306漏极-源极间的电压瞬间跳到一个远大于正常操作模式下的电压。在漏极318和P型衬底314间形成的P-N接面会随着NMOS306的漏极的高电压而变大。当反偏压高到使P-N接面达崩溃时，静电流会从漏极318流到源极312。这会使得沟道区域324和源极间有一个顺偏压，迫使由寄生双载流子晶体管326保持导通。NMOS 306将静电电流引入垫位316，或说引入地线，完成静电防护的功能。
在上面的实施例中，由于NMOS 308仅是用于限制电流，故并不需要额外的掩膜。本发明以可使用临界电压为零的元件以使得在正常操作模式下有更佳的效能。
图4A和图4B显示了本发明提出的第二个实施例：一个栅极接地的NMOS静电防护电路402以及其剖面图404。该静电防护电路借由一栅极接地，以金属硅化物制、厚氧化层的NMOS 406来提供一静电防护。以一金属硅化物制、薄氧化层NMOS 408与NMOS 406串接的方式当作一电阻，以提供静电防护电路402更大的静电压忍受范围。静电保护电路402以和集成电路并联的方式提供该集成电路静电防护。NMOS 406的栅极410、源极412和P型衬底414都耦接到垫位416。垫位416通常为一地线，或接到VSS。NMOS 406的漏极418接到NMOS 408的源极，而NMOS 408的漏极接到该集成电路的输出垫位420。NMOS 408的栅极保持浮接以提供输出垫位420更大的操作电压。NMOS 408如同一电流阻挡元件，将垫位420到NMOS 406的电流挡下。NMOS 408也提供一压降，以提供静电防护电路402更大的静电压忍受范围。
剖面图404显示出NMOS 406、NMOS 408的寄生等效电路。NMOS 406的漏极418和源极412都由N+扩散层所构成。P型衬底414、源极412和栅极410都接到垫位416，再一起接到VSS或地线。有一沟道区域422从漏极418到源极412。该沟道区域422使漏极418和源极412导通，进而使静电电流流出。寄生晶体管424的集电极连到NMOS 406的漏极418和NMOS 408的漏极；发射极连到NMOS 406源极412；而基极透过一衬底电阻426连到衬底414。NMOS 408的栅极保持浮接，而NMOS 408的漏极接到金属线，以连到输出垫位420。因此，厚氧化层NMOS406和薄氧化层NMOS 408的组合有如一电阻保护氧化区域。此外，在NMOS 408的源极和漏极端会形成轻掺杂漏极和P-袋型区域以避免被穿透。在NMOS 406中，N+轻掺杂漏极和P-袋型区域也同样会形成。薄氧化层NMOS 408本身提供一个N+(LDD)/P-接面，而比厚氧化层NMOS406的N-(LDD)/P-接面较易得到接口崩溃电流，而使晶体管在ESD来临时，更易打开。栅极浮接的NMOS 408也比栅极接到一电压更能容忍高静电压。从元件制造的观点来看，NMOS 408的形成完全按照目前通用的制程标准。也就是说，N+/P-接面结构的形成并不需要额外的掩膜，这提高了静电防护电路的制造效率，也降低了生产成本。值得一提的是，本实施例虽以一厚氧化层NMOS 406为例，但并非仅能以厚氧化层NMOS来实施。其它能承受静电的薄氧化层NMOS亦可应用于本发明。此外，NMOS 408和NMOS 406的漏极距离约为35nm到35um。
在正常操作模式下，供应电压于垫位420提供一电压。也就是说，输出垫位420的范围可以在VDD和VSS之间。NMOS 408有如一个电荷耦合扩散电阻，限制电流由漏极418流入NMOS406。而因为栅极410接地，NMOS 406可保持关闭。故在正常操作模式下静电防护电路不会影响集成电路的运作。
当静电发生时，垫位420的静电压会远大于VDD。与电荷耦合的NMOS 408限制流入NMOS 406的静电流大小。NMOS 408也分担了一些静电电流造成的热能。静电压可能会使NMOS 406漏极-源极间的电压瞬间跳到一个远大于正常操作模式下的电压。在漏极418和P型衬底414间形成的P-N接面会随着NMOS406的漏极的高电压而变大。当反偏压高到使P-N接面达崩溃时，静电流会从漏极418流到源极412。这会使得沟道区域422和源极间有一个顺偏压，迫使由寄生双载流子晶体管424保持导通。NMOS 406将静电电流引入垫位416，或说引入地线，完成静电防护的功能。
由于NMOS 408提供了更强大的保护，所以NMOS 406可以是厚或薄氧化层NMOS。
图5A和图5B显示了本发明提出的第三个实施例：静电防护电路502以及其剖面图504。
该静电防护电路502借由一栅极接地，以一金属硅化物制、厚氧化层的NMOS 506来提供一静电防护。静电保护电路502以和集成电路并联的方式提供该集成电路静电防护。NMOS 508为一厚氧化层、高临界电压晶体管，当作是一个“电阻隔开物”(resistance spacer)，与薄氧化层NMOS 512一同与NMOS 506串接，用以限制流入NMOS 506的静电流。为了要区分NMOS 508和栅极接地的NMOS 506，NMOS 508可以想成是一个隔开的、厚氧化层NMOS。然而，NMOS 508的栅极接到垫位510，或接到供应电压VCC，在静电模式下，VCC为浮接，造成基极扩大(base widening)的现象。在以不额外加静电防护注入物来补偿这个现象的条件下，NMOS 512与NMOS 508串接用以产生一个P-N接面。由于NMOS 512的加入，使得NMOS 506等同于在静电发生时受到更多电阻的保护。而因为NMOS 512与电荷耦合，NMOS 512不一定要是薄氧化层NMOS。NM0S 506的栅极514、源极516和P型衬底518都耦接到垫位520。垫位520通常为一地线，或接到VSS。NMOS 506的漏极522接到NMOS 508的源极，而NMOS 508的漏极接到NMOS 512的源极，再由NMOS512的漏极接到输出垫位524。NMOS 512的栅极保持浮接以提供垫位524更大的操作电压。值得一提的是，NMOS 508的栅极亦可连接到垫位524而不影响静电防护的功能。
剖面图504显示出NMOS 506、NMOS 508和NMOS 512的寄生等效电路。NMOS 506的漏极522和源极516都由N+扩散层所构成。P型衬底518、源极516和栅极514都接到垫位520，再一起接到VSS或地线。有一沟道区域526从漏极522到源极516。该沟道区域526使漏极522和源极516导通，进而使静电电流流出。寄生晶体管528的集电极连到NMOS 506的漏极522、NMOS 508的漏极和NMOS 512的漏极；发射极连到NMOS 506源极516；而基极透过一衬底电阻530连到衬底518。NMOS 508的栅极接到垫位510，而NMOS 512的栅极保持浮接，因此相当于提供垫位524更大的操作电压。而NMOS 512的漏极和源极接到输出垫位524。
在正常操作模式下，供应电压于垫位524提供一电压。也就是说，输出垫位524的范围可以在VDD和VSS之间。因为NMOS506的栅极514接地，NMOS 506可保持关闭。故在正常操作模式下静电防护电路不会影响集成电路的运作。
当静电发生时，垫位524的静电压会远大于VDD。NMOS508、512如同电阻般限制流入NMOS 506的静电流大小。NMOS508、512也分担了一些静电电流造成的热能。NMOS 512也如同一静电防护注入物，在静电发生时，垫位510为浮接，故可补偿基极扩大现象。静电压可能会使NMOS 506漏极-源极间的电压瞬间跳到一个远大于正常操作模式下的电压。在漏极522和P型衬底518间形成的P-N接面会随着NMOS 506的漏极的高电压而变大。当反偏压高到使P-N接面达崩溃时，静电流会从漏极522流到源极516。这会使得沟道区域526和源极516间有一个顺偏压，迫使由寄生双载流子晶体管528保持导通。NMOS 506将静电电流引入垫位520，或说引入地线，完成静电防护的功能。
借由两个额外的晶体管，来提供更大的压降，这也使得静电防护电路可容忍更高的静电电压。
图6A和图6B显示了本发明提出的第四个实施例：静电防护电路602以及其剖面图604。该静电防护电路602可由多个漏极接到一栅极接地的NMOS 606来提供静电防护。NMOS 606的栅极608、源极610和P型衬底612都耦接到垫位614。垫位614通常为一地线，或接到VSS。NMOS 606的漏极616接到一串NMOS列618。NMOS列618的栅极都连在一起接到输出垫位620。NMOS列618提供一电阻值以限制流入NMOS 606的静电电流。值得一提的是，NMOS 606的栅极亦可不接地而不影响静电防护的功能。
剖面图604显示出NMOS 606、NMOS列618的寄生等效电路。NMOS 606的漏极616和源极610都由N+扩散层所构成。P型衬底612、源极610和栅极608都接到垫位614，再一起接到VSS或地线。有一沟道区域622使漏极和源极导通，进而使静电电流流出。寄生晶体管624的集电极连到NMOS 606的漏极616、NMOS列618的漏极和；发射极连到NMOS 606源极610；而基极透过一衬底电阻626连到衬底612。NMOS列618的栅极和漏极都接到垫位620，相当于提供NMOS 606一个电阻。值得一提的是，NMOS列可由一个以上NMOS来组成，达成电阻保护氧化区域的功效，且NMOS列可由一个以上的NMOS组成，构成N+/P-接面，以替代静电防护注入物。
在正常操作模式下，供应电压于垫位620提供一电压。也就是说，输出垫位620的范围可以在VDD和VSS之间。因为NMOS606的栅极608接地，NMOS 606可保持关闭。故在正常操作模式下静电防护电路不会影响集成电路的运作。
当静电发生时，垫位620的静电压会远大于VDD。NMOS列618如同电阻般限制流入NMOS 606的静电流大小。NMOS列618也分担了一些静电电流造成的热能。静电压可能会使NMOS 606漏极-源极间的电压瞬间跳到一个远大于正常操作模式下的电压。在漏极616和P型衬底612间形成的P-N接面会随着NMOS 606的漏极的高电压而变大。当反偏压高到使P-N接面达崩溃时，静电流会从漏极616流到源极610。NMOS 606将静电电流引入垫位614，或说引入地线，完成静电防护的功能。
本发明提供金属硅化物制程的静电防护电路的方法和电路。借由额外增加的晶体管来当作是金属硅化物隔绝层，以提供更大的电阻来保护静电防护电路。第一实施例中(如图3A)，以额外的NMOS取代电阻保护氧化区域并提供一N+/P-接面来导出静电电流，这也使得该实施例不需额外的掩膜。而第二、三实施例中(如图4A、图5A)，都以串接薄氧化层元件来最大化静电防护。例如说，在图5A中，以NMOS 508来当作一个电阻保护氧化区域，并用NMOS 512当作一个静电防护注入物。该电路在使用薄氧化层元件当静电防护注入物下，仍可用于高电压电路。图6A的电路显示多个晶体管串接来提供静电防护，而晶体管的数目可以视情况需要而调整。
额外加入的晶体管也分担了一些静电电流在P-N接面累积的热能。借由额外加入的晶体管当作是金属硅化物隔绝层，额外的金属硅化物隔绝层所需的掩膜可以省下。值得一提的是，本领域技术人员皆晓得P型金属氧化物半导体晶体管(PMOS)亦可作为静电防护电路，且本发明提出的方法以可应用于薄或厚晶体管上。此外，以上揭露的实施例显示静电防护电路有两个垫位，一个为与电路运作有关，一个接电源。图7显示以PMOS实施本发明的电路图。可以发现图7中，静电防护电路亦有两个垫位，一个为与电路运作有关，一个接地。图7所示的电路其功能和操作方式皆如NMOS式的静电防护电路。例如，图7中的702到720皆可对应到图4A中的402到420。同样地，静电防护电路702也需一垫位716接到供应电压VDD。在静电防护电路702中，也同样的以N/P接面的结构将静电流导入地线。值得一提的是，本文所提到的N/P接面是指一边为N型，一边为P型的结构，而并没有限定此两者的排列。当以NMOS作静电防护电路时，N/P接面指的是N+/P-接面，而当以PMOS作静电防护电路时，N/P接面面指的是P+/N-接面。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
102 NMOS晶体管 104 栅极
106 漏极 108 P型衬底
110 VSS垫位 112 源极
114 输出垫位 202 NMOS晶体管
204 NMOS晶体管 206 栅极
208 漏极 210 P型衬底
212 VSS垫位 214 源极
216 VCC垫位 218 输出垫位
306 NMOS晶体管 308 NMOS晶体管
310 栅极 312 漏极
314 P型衬底 316 VSS垫位
318 源极 320 输出垫位
322 自由选择电阻 324 沟道区域
326 寄生晶体管 328 衬底电阻
PW P-sub
402 静电防护电路 406 NMOS晶体管
408 NMOS晶体管 410 栅极
412 源极 414 P型衬底
416 VSS垫位 418 漏极
420 输出垫位 422 沟道区域
424 寄生晶体管 426 衬底电阻
506 厚氧化层NMOS 508 厚氧化层、高临界电
压NMOS
510 VCC垫位 512 薄氧化层、高临界电
压晶体管
514 栅极 516 漏极
518 P型衬底 520 VSS垫位
522 源极 524 输出垫位
526 沟道区域 528 寄生晶体管
530 衬底电阻 606 NMOS晶体管
608 栅极 610 漏极
612 P型衬底 614 VSS垫位
618 NMOS列 620 输出垫位
622 沟道区域 624 寄生晶体管
626 衬底电阻 706 PMOS晶体管
708 PMOS晶体管 710 栅极
712 源极 714 P型衬底
716 VSS垫位 718 漏极
720 输出垫位
Claims (11)
1、一种静电防护电路，连接到一第一和一第二节点，用以将一静电电流放电，该静电防护电路包含有：
至少一薄氧化层晶体管，形成于一衬底上，连接到该第一节点用以接收该静电电流；及
至少一第一厚氧化层晶体管串接在该薄氧化层晶体管上，该第一厚氧化层晶体管的栅极连接到该第二节点用以将该静电电流放电，
其中该薄氧化层晶体管提供一N/P接面，该N/P接面靠近该薄氧化层晶体管其中一个扩散层区域，用以将该静电电流引入一寄生晶体管，该寄生晶体管是寄生于该衬底和该第一厚氧化层晶体管间；其中该薄氧化层晶体管有一N型轻掺杂漏极区域和一P型袋型区域连接，以提供一N+/P-接面，该薄氧化层晶体管的所述扩散层区域形成于该衬底上。
2、根据权利要求1所述的静电防护电路，其特征在于：该第一厚氧化层晶体管有一N型轻掺杂漏极区域和一P型袋型区域连接，以提供一N-/P-接面。
3、根据权利要求1所述的静电防护电路，其特征在于：该薄氧化层晶体管的栅极为浮接。
4、根据权利要求1所述的静电防护电路，其特征在于：更包含有至少一电阻隔离物置于该第一厚氧化层晶体管和该薄氧化层晶体管之间，用以提供一金属硅化物隔绝层。
5、根据权利要求4所述的静电防护电路，其特征在于：该电阻隔离物是一第二厚氧化层晶体管，与该第一厚氧化层晶体管和该薄氧化层晶体管连接，且置于该第一厚氧化层晶体管及该薄氧化层晶体管间。
6、根据权利要求5所述的静电防护电路，其特征在于：在该静电防护电路操作在高电压下，该第二厚氧化层晶体管为一高临界电压元件。
7、一种静电防护电路，连接到一第一和一第二节点，用以将一静电电流放电，该静电防护电路包含有：
一第一晶体管形成于一衬底上，该第一晶体管的栅极和一第一扩散区域连接到该第一节点用以接收该静电电流；及
一第二晶体管与该第一晶体管的一第二扩散区域串接，该第二晶体管的栅极连接到该第二节点用以将该静电电流放电，
其中该第一晶体管具有一第一及第二掺杂区，用以提供一N/P接面，该N/P接面靠近该第一晶体管的该第一或第二扩散区域，用以将该静电电流引入一寄生晶体管，该寄生晶体管是寄生于该衬底和该第二晶体管间，该第一及第二扩散区域形成在该衬底上。
8、根据权利要求7所述的静电防护电路，其特征在于：该第一晶体管有一轻掺杂漏极区域和一袋型区域连接，以提供一N+/P-接面。
9、根据权利要求7所述的静电防护电路，其特征在于：该第二晶体有一轻掺杂漏极区域和一袋型区域连接，以提供一N-/P-接面。
10、根据权利要求7所述的静电防护电路，其特征在于：更包含有至少一电阻置于该第一晶体管的栅极和该第一节点间。
11、根据权利要求7所述的静电防护电路，其特征在于：更包含有一个或多个额外增加的晶体管，与该第一和该第二晶体管连接，并置于该第一和该第二晶体管之间，其中该额外增加的晶体管的栅极与该第一晶体管的栅极连接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |