CN109712971A - 半导体静电放电保护元件 - Google Patents

半导体静电放电保护元件 Download PDF

Info

Publication number
CN109712971A
CN109712971A CN201711405014.1A CN201711405014A CN109712971A CN 109712971 A CN109712971 A CN 109712971A CN 201711405014 A CN201711405014 A CN 201711405014A CN 109712971 A CN109712971 A CN 109712971A
Authority
CN
China
Prior art keywords
substrate
region
electrostatic discharge
grid
well region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711405014.1A
Other languages
English (en)
Other versions
CN109712971B (zh
Inventor
刘芳妏
吕增富
廖伟明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN109712971A publication Critical patent/CN109712971A/zh
Application granted granted Critical
Publication of CN109712971B publication Critical patent/CN109712971B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0274—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the field effect transistor, e.g. gate coupled transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开的一实施例提供一种半导体静电放电(ESD)保护元件。该半导体ESD保护元件包括：一基底，是具有一第一导电型；一栅极，是形成在该基底上；一源极区和一漏极区，是形成在该基底中；以及一本体区，是形成在该基底中。该基底及该本体区包括一第一导电型，该源极区和漏极区包括一第二导电型，且该第一导电型和第二导电型彼此互补。该本体区电性连接至栅极。

Description

半导体静电放电保护元件
技术领域
本公开涉及一种半导体静电放电保护元件。
背景技术
随着技术的进步，现代晶片可让具有多种各样的电子电路配置在晶片中。例如，整合于晶片中的集成电路(ICs)可被分为核心电路和输入/输出(I/O)电路，而核心电路和I/O电路各自被具有不同电压的电源供应源所驱动。为了接收外部供应电源，需有用于核心电路与I/O电路的接垫。
已发现静电荷在作业流程(例如制造、测试、封装和输送等)中，易借着接垫传递至晶片中的内部电路。这多余的静电荷，被称之为静电放电(ESD)，会影响并损坏晶片中的内部电路。随着产品在ICs上变得更加精密，它们也变得更容易受到外部环境的影响。因此，ESD对现代电子产品持续地构成威胁。
各种ESD保护电路和元件已被提出来，作为因应ESD问题的对策。通常，正常IC在操作中，ESD保护元件是关掉的。但当ESD事件发生时，必须快速地触发ESD保护元件，以使ESD电流重新被引导并绕开其内部电路。因此，在半导体制程领域中持续有需要发展具有较低触发电压的ESD保护元件，以使ESD保护元件可被快速地导通，而给予内部电路立即的保护。
上文的「现有技术」说明仅是提供背景技术，并未承认上文的「现有技术」说明公开本公开的标的，不构成本公开的现有技术，且上文的「现有技术」的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体静电放电(ESD)保护元件。该半导体ESD保护元件包括：一基底，是具有一第一导电型；一栅极，是形成在该基底上；一源极区和一漏极区，是形成在该基底中；以及一本体区，是形成在该基底中。该基底及该本体区包括一第一导电型，该源极区和漏极区包括一第二导电型，且该第一导电型和第二导电型彼此互补。该本体区电性连接至栅极。
在本公开的一些实施例中，该漏极区形成在该栅极及该本体区之间。
在本公开的一些实施例中，还包括一第一绝缘结构，是形成在该基底中，该本体区藉该第一绝缘结构，与该漏极区分隔。
在本公开的一些实施例中，该源极区的一底表面、该漏极区的一底表面以及该本体区的一底表面，是与该基底接触。
在本公开的一些实施例中，还包括一第一阱区，是形成在该基底中，且该第一阱区包括该第一导电型。
在本公开的一些实施例中，该源极区、该漏极区以及该本体区，藉该第一阱区，与该基底分隔。
在本公开的一些实施例中，该源极区的一底表面、该漏极区的一底表面以及该本体区的一底表面，是与该第一阱区接触。
在本公开的一些实施例中，还包括一掺杂区、一第二阱区以及一深阱，是形成在该基底中，其中该掺杂区、该第二阱区以及该深阱，包括该第二导电型。
在本公开的一些实施例中，还包括一第二绝缘结构，是形成在该基底中，且该本体区藉该第二绝缘结构，与该掺杂区分隔。
在本公开的一些实施例中，该掺杂区藉该第二阱区，与该深阱分隔。
在本公开的一些实施例中，该掺杂区的一底表面与至少该第二绝缘结构的一底表面的一部分，是与该第二阱区接触。
在本公开的一些实施例中，该第一阱区与该第二阱区，是藉该深阱与该基底分隔。
在本公开的一些实施例中，该第一阱区的一底表面与该第二阱区的一底表面，是接触该深阱。
在本公开的一些实施例中，该源极区、该漏极区以及该本体区，是藉该第一阱区，与该深阱及该基底分隔。
在本公开的一些实施例中，该源极区的一底表面、该漏极区的一底表面与该本体区的一底表面，是接触该第一阱区。
在本公开的一些实施例中，该漏极区电性连接至一第一接垫。
在本公开的一些实施例中，该栅极借着一电容器电性连接至该第一接垫。
在本公开的一些实施例中，该源极区电性连接至一第二接垫。
在本公开的一些实施例中，该栅极藉一电阻器电性连接至该第二接垫。
在本公开的一些实施例中，该半导体ESD保护元件还包括一布线层，而该本体区藉该布线层电性连接至该栅极。
在本公开的实施例中，本体区包括与源极区和漏极区互补的第二导电型，且本体区电性连接至栅极。在本公开的一些实施例中，半导体ESD保护元件因而是一具有基底触发器的栅极耦合NMOS(GCNMOS)元件。当发生ESD事件时，将一小电压施加至本体区，然后从栅极施加至基板。因此，半导体ESD保护元件中的寄生双载子接面晶体管(BJT)的基极电压增加，因此寄生BJT的基极-射极接面更加顺向偏置。结果，该触发电压被降低了。
值得注意的是，本公开所提供的半导体ESD保护元件的触发电压小于没有基底触发器的栅极接地NMOS(GGNMOS)元件和传统GCNMOS元件的触发电压的一半。因此提高了本公开所提供的半导体ESD保护元件的导通速度，而避免ESD事件所造成的损害。
上文已相当广泛地概述本公开的技术特征及优点，俾使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同之目的。本公开所属技术领域技术人员亦应了解，这类等效建构无法脱离所附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为本公开的一些实施例的电路图，例示一种半导体ESD保护元件。
图2为本公开的一些实施例的示意图，说明一种半导体ESD保护元件。
图3为本公开的一些实施例的示意图，说明一种半导体ESD保护元件。
图4为本公开的一些实施例的示意图，说明一种半导体ESD保护元件。
附图标记说明：
10 内部电路
100 半导体ESD保护元件
102 基底
110 栅极
120S 源极区
120D 漏极区
130 本体区
140 第一绝缘结构
142 第二绝缘结构
150 第一接垫
152 第二接垫
160 电容器
162 电阻器
164 布线层
166 p型-基底电阻器1
170 寄生NPN双载子接面晶体管
200 半导体ESD保护元件
202 基底
204 阱区
210 栅极
220S 源极区
220D 漏极区
230 本体区
240 第一绝缘结构
242 第二绝缘结构
250 第一接垫
252 第二接垫
260 电容器
262 电阻器
264 布线层
266 p型-阱区电阻器
270 寄生NPN双载子接面晶体管
300 半导体ESD保护元件
302 基底
304 第一阱区
306 第二阱区
308 深阱
310 栅极
320S 源极区
320D 漏极区
330 本体区
340 第一绝缘结构
342 第二绝缘结构
350 第一接垫
352 第二接垫
360 电容器
362 电阻器
364 布线层
366 p型-阱区电阻器
370 寄生NPN双载子接面晶体管
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用「在实施例中」一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
图1为本公开的一些实施例的电路图，例示一种半导体ESD保护元件。图2为本公开的一些实施例的示意图，说明一种半导体ESD保护元件100。半导体ESD保护元件100包括一基底102、一栅极110，是形成在该基底102上、一源极区120S和一漏极区120D，是形成在该基底102中，以及一本体区130，是形成在该基底102中。栅极110包括一栅极导电层和一栅极介电层。由于用于形成栅极导电层和栅极介电层的材料，对于现有技艺人士而言是所熟知的，为简洁之故，使之省略这些细节。基底102和本体区130包括一第一导电型，而源极区120S和漏极区120D包括一第二导电型。另外，第一导电型和第二导电型互补。例如，根据本公开的实施例，第一导电型是p型，而第二导电型则是n型。因此，本公开提供一p型-基底102，是具有一重掺杂n+-源极区120S、一重掺杂n+-漏极区120D以及一重掺杂p+-本体区130形成于其中。
参照图2，源极区120S和漏极区120D，是形成在栅极110的相对两侧，而漏极区域120D和本体区130则形成在栅极110的同侧。再者，漏极区120D形成在栅极110与本体区130之间。半导体ESD保护元件100包括一第一绝缘结构140，是形成在基底102中，用以将本体区130和漏极区120D分隔。此外，在基底102中形成一第二绝缘结构142，以将半导体ESD保护元件100与其他元件电性绝缘。第一绝缘结构140和第二绝缘结构142可包括浅沟槽隔离(STI)，但本公开不限于此。如图2所示，在一些实施例中，源极区120S的一底表面、漏极区120D的一底表面以及本体区130的一底表面，是接触基底102。
参照图1和图2，半导体ESD保护元件100并联至内部电路10。此外，漏极区120D(图1中的D)电性连接至第一接垫150，第一接垫150例如是电源接垫或是I/O接垫(图1中的I/O)，而栅极110(图1中的G)则藉一电容器160(图1中的C)电性连接至第一接垫150。源极区120S(图1中的S)电性连接至第二接垫152(图1中的GND)，第二接垫152例如为一接地接垫，而栅极110则藉一电阻器162(图1中的R)电性连接至第二接垫152。更重要的是，本体区130(图1中的B)电性连接至栅极110。特别是本体区130是藉布线层164电性连接至栅极110。在一些实施例中，布线层164包括一金属层。因此，当栅极110与本体区130借着电容160电性连接至第一接垫150时，漏极区120D、栅极110以及本体区130全都电性连接至第一接垫150。
在第一接垫150发生ESD事件时，在栅极110、漏极区120D和本体区130的电压全都增加。如果该电压超过以p型-基底102作一基极而n+-漏极区120D作一集极所形成的一PN接面的垒增崩溃电压时，在PN接面的空乏区将产生多个电子-空穴对，而电子将流向集极。空穴借着p型-基底102流向p+-本体区130。当空穴所引起的电流流通过p型-基底电阻器166时，在p型-基底102中会产生一压降而导致一顺向偏压施加在作为射极的n+-源极区120S和作为基极的p型-基底102之间的PN接面上。当该偏压变得高于一PN接面的切入电压时，空穴从作为集极的n+-漏极区120D流向作为射极的n+-源极区120S，而电子则反向流动，藉此触发一寄生NPN双载子接面晶体管170(NPN-BJT)的操作。
值得注意的是，半导体静电放电保护元件100还提供一RC电路(Resistor-Capacitor Circuit,RC Circuit)，其中栅极110借着电容器160电性连接至第一接垫150，并借着电阻器162电性连接至第二接垫152。该RC电路施以一偏压至栅极110，寄生NPN-BJT170的操作因而在一低于雪崩崩溃电压(avalanche breakdown voltage)的电压下被触发。也就是说，该触发电压被降低了。此外，由于本体区130电性连接至栅极110，所以该偏压也施加至本体区130。因此，寄生NPN-BJT 170的基极电压被增加，而寄生NPN-BJT 170的基极-射极接面因此更顺向偏置。结果，触发电压进一步被降低了。据此，本公开所提供的半导体静电放电保护元件100为一具有一基底触发器的栅极耦合型NMOS(GCNMOS)元件。值得注意的是，本公开所提供的半导体ESD保护元件100的触发电压小于传统GGNMOS元件和没有基底触发器的传统GCNMOS元件的触发电压的一半。
图3为本公开的一些实施例的示意图，说明一种半导体ESD保护元件200。半导体静电放电保护元件200包括一基底202、一栅极210，是形成在基底202上、一源极区220S和一漏极区220D，是形成在基底202中，以及一本体区230，是形成在基底202中。此外，由一些实施例所提供的半导体ESD保护元件200包括一阱区204，是形成在基底202中。栅极210包括一栅极导电层和栅极介电层。由于用于形成栅极导电层和栅极介电层的材料对于现有技艺人士来说是公知的，为了简洁起见，省略其细节。基底202、阱区204和本体区230包括一第一导电型，且源极区220S和漏极区120D包括一第二导电型。此外，第一导电型和第二导电型彼此互补。例如，根据本公开的实施例，第一导电型是p型而第二导电型则就是n型。因此，本公开提供一p型-基底202，是具有一重掺杂n+-源极区220S、一重掺杂n+-漏极区220D、一p型-阱区204以及一重掺杂p+-本体区230形成于其中。P型-阱区204的浓度小于p+-漏极区220D的浓度。
参照图3所示，源极区220S与漏极区220D形成在栅极210的相对两侧，而漏极区220D与本体区230形成在栅极210的同侧。此外，漏极区220D形成在栅极210与本体区230之间。半导体ESD保护元件200包括一第一绝缘结构240，是形成在基底202中，用于将本体区230与漏极区220D分隔。此外，在基底202中形成一第二绝缘结构242，用以将半导体ESD保护元件200与其它元件电性绝缘。第一绝缘结构240和第二绝缘结构242可以包括STI，但本公开不限于此。在一些实施例中，源极区220S、漏极区220D和本体区230全部形成在基底202中的阱区204中，如图3所示。源极区220S、漏极区220D和本体区230借着阱区204与基底202分隔。在一些实施例中，一源极区220S的底表面、一漏极区220D的底表面，以及一本体区230的底表面接触阱区204。
参照图1和图3，半导体ESD保护元件200并联至内部电路10。此外，漏极区220D(D)电性连接至第一接垫250，例如一电源接垫或I/O接垫(I/O)，且栅极210(G)借着一电容器260(C)电性连接至第一接垫250。源极区域220S(S)电性连接至第二接垫252，例如一接地接垫(GND)，且栅极210借着电阻器262(R)电性连接至第二接垫252。更重要的是本体区230(B)电性连接至栅极210。特别是本体区230借着布线层264电性连接至栅极210。在一些实施例中，布线层264包括一金属层。因此，漏极区220D、栅极210及本体区230皆电性连接至第一接垫250，而栅极210及本体区230则借着电容260电性连接至第一接垫250。
当ESD事件发生在第一接垫250时，在栅极210、漏极区220D和本体区230的电压全都增加。如果该电压超过以p型-基底102作为一基极而n+漏极区120D作为一集极所形成的PN接面的雪崩崩溃电压时，在PN接面的空乏区将产生多个电子-空穴对，而电子将流向集极。空穴借着p型-阱区204流向p+-本体区130。当空穴所引起的电流流通过p型-阱区电阻器266时，在p型-阱区204中产生一压降并引起一顺向偏压施加在作为射极的n+-源极区220S和作为基极的p型-基底204之间的PN接面上。当该偏压变得高于一PN接面的切入电压时，空穴从作为集极的n+-漏极区220D流向作为射极的n+-源极区220S，而电子则反向流动，藉此触发一寄生NPN双载子接面晶体管270(NPN-BJT)的操作。
值得注意的是，半导体静电放电保护元件200还提供一RC电路，其中栅极210借着电容器260电性连接至第一接垫250，并借着电阻器262电性连接至第二接垫252。该RC电路施以一偏压至栅极210，寄生NPN-BJT 270的操作因而在一低于雪崩崩溃电压的电压下被触发。也就是说，该触发电压被降低了。更重要的是，由于本体区230电性连接至栅极210，所以该偏压同样也施加至本体区230。因此，寄生NPN-BJT 270的基极电压被增加，而寄生NPN-BJT 270的基极-射极接面因而更顺向偏置。结果，触发电压进一步被降低了。据此，本公开所提供的半导体静电放电保护元件200为具有一基底触发器的栅极耦合型NMOS元件(GCNMOS)。值得注意的是，本公开所提供的半导体ESD保护元件200的触发电压小于传统GGNMOS元件和没有基底触发器的传统GCNMOS元件的触发电压的一半。
图4为本公开的一些实施例的示意图，说明一种半导体ESD保护元件300。半导体静电放电保护元件300包括一基底302、一栅极310，是形成于基板302上、一源极区320S和一漏极区320D，是形成于基底202中，以及一本体区330，是形成于基底302中。另外，由一些实施例所提供的半导体ESD保护元件300包括一第一阱区304、一第二阱区306、一深阱308以及一掺杂区332，是是形成在基底302中。栅极310包括一栅极导电层和一栅极介电层。由于用于形成栅极导电层和栅极介电层的材料对于本领域技术人员来说是所熟知的，为了简洁起见，省略这些细节。基底302、第一阱区304和本体区330包括一第一导电型，而源极区320S、漏极区320D、掺杂区332和第二阱区306则包括一第二导电型。另外，第一导电型和第二导电型彼此互补。例如，根据本公开的实施例，第一导电型是p型而第二导电型则是n型。因此，本公开提供一p型-基底202，是具有一p型-第一阱区304、一n型-第二阱区306、n型-深阱308、一重掺杂n+-源极区320S、一重掺杂n+-漏极区320D、一重掺杂p+-本体区330，以及一n+-重掺杂区332形成于其中。P型-第一阱区304的浓度小于p+-漏极区320D的浓度。n型-第二阱区306的浓度小于n+-掺杂区332的浓度，且大于n型-深阱区308的浓度。
参照图4，源极区320S与漏极区320D形成在栅极310的相对两侧，漏极区320D、本体区330和掺杂区332形成在栅极310的同侧，如图4所示。此外，漏极区320D形成在栅极310与本体区330之间，而本体区330则形成在栅极310和掺杂区332之间。半导体ESD保护元件300包括一第一绝缘结构340，是形成在基底202中，用以将本体区330与漏极区320D分开，以及在基底202中形成一第二绝缘结构342，用以将本体区330与掺杂区332分开。第一绝缘结构340和第二绝缘结构342可以包括STI，但本公开不限于此。在一些实施例中，源极区320S、漏极区320D和本体区330全形成在第一阱区304中。掺杂区332形成在第二阱区306中，且第一阱区304和第二阱区306形成在基底302中的深阱区308的上方。源极区320S、漏极区320D和本体区330借着第一阱区304与深阱308和基底302分隔。掺杂区332借着第二阱区306与深阱308分隔。第一阱区304和第二阱区306借着深阱308与基底302分隔。在一些实施例中，源极区320S的底表面、漏极区320D的底表面和本体区330的底表面，是接触第一阱区304。掺杂区332的底表面和至少一部分的第二绝缘结构342的底表面，是接触第二阱区306。第一阱区304的底表面和第二阱区306的底表面，是接触深井308。
参照图1至图4，半导体ESD保护元件300并联至内部电路10。再者，漏极区(D)320D电性连接至第一接垫350，例如电源接垫或I/O接垫(I/O)，且栅极310(G)通过电容器360(C)电性连接至第一接垫350。源极区域320S(S)电性连接至第二接垫352，例如接地接垫(GND)，且栅极310通过电阻器362(R)电性连接至第二接垫352。更重要的是，本体区330(B)电性连接至栅极310。特别是本体区330借着布线层364电性连接至栅极310。在一些实施例中，布线层364包括金属层。据此，当栅极310及本体区330通过电容360电性连接至第一接垫350时，漏极区320D、栅极310及本体区330全电性连接至第一接垫350。
当ESD事件发生在第一接垫350时，在栅极310、漏极区320D和本体区330的电压全都被增加。如果该电压超过以p型-第一阱区304作为一基极而n+漏极区320D作为一集极所形成的PN接面的雪崩崩溃电压时，在PN接面的空乏区产生多个电子-空穴对，而电子流向集极。空穴借着p型-第一阱区304流向p+-本体区330。当空穴所引起的电流流通过p型-阱区电阻器366时，在p型-第一阱区304中产生一压降并引起一顺向偏压施加在作为射极的n+源极区220S和作为基极的p型第一阱区304之间的PN接面上。当该偏压变得高于一PN接面的切入电压时，空穴从作为集极的n+-漏极区320D流向作为射极的n+-源极区320S，而电子则反向流动，藉此触发一寄生NPN双载子接面晶体管170(NPN-BJT)的操作。
值得注意的是，半导体静电放电保护元件300还提供了一个RC电路，其中栅极310通过电容器360电性连接至第一接垫350，并通过电阻器362电性连接至第二接垫352。该RC电路施以一偏压至栅极310，寄生NPN-BJT370的操作因而在一低于雪崩崩溃电压的电压下被触发。亦即，该触发电压被降低了。更重要的是，由于本体区330电性连接至栅极310，所以该偏压也施加至本体区330。所以，寄生NPN-BJT370的基极电压被增加，而寄生NPN-BJT 370的基极-射极接面因此更加顺向偏置。结果，触发电压进一步被降低了。因此，本发明所提供的半导体ESD保护元件300为一具有基底触发器的GCNMOS元件。值得注意的是，本公开所提供的半导体ESD保护元件300的触发电压小于没有基底触发器的传统GGNMOS元件和传统GCNMOS元件的触发电压的一半。
在本公开的实施例中，本体区130/230/330包括与源极区120S/220S/230S和漏极区120D/220D/320D所互补的第二导电型，且本体区130/230/330电性连接至栅极110/210/310。在一些实施例中，半导体ESD保护元件100/200/300是一具有基底触发器的GCNMOS元件。当ESD事件发生时，将一小电压施加至本体区130/230/330，然后从栅极110/210/310至基底102或阱区204/304。因此，在半导体ESD保护元件100/200/300中的寄生NPN-BJT 170/270/370的基极电压被增加，寄生NPN-BJT170/270/370的基极-射极接面因而更加顺向偏置。结果，该触发电压被降低了。
相比之下，本公开所提供的半导体ESD保护元件100/200/300的触发电压小于没有基底触发器的传统GGNMOS元件和传统GCNMOS元件的触发电压的一半。所以，本公开所提供的半导体ESD保护元件100/200/300的导通速度因此提高了，避免ESD事件所造成的损害。此外，本体区130/230/330、掺杂区332、第一阱区204/304、第二阱区306和深阱308的形成，可在不增加制程复杂性和成本下，整合至最先进的半导体制程中。
本公开的实施例提供一种半导体ESD保护元件。该半导体ESD保护元件包括：一基底，是具有一第一导电型；一栅极，是形成在该基底上；一源极区和一漏极区，是形成在该基底中；以及一本体区，是形成在该基底中。该基底及该本体区包括一第一导电型，该源极区和漏极区包括一第二导电型，且该第一导电型和第二导电型彼此互补。该本体区电性连接至栅极。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一半导体静电放电保护元件，包括：
一基底，是具有一第一导电型；
一栅极，是形成在该基底上；
一源极区和一漏极区，是形成在该基底中，该源极区和该漏极区具有一第二导电型，且该第二导电型与该第一导电型互补；以及
一本体区，是形成在该基底中，该本体区具有该第一导电型，其中该本体区电性连接至该栅极。
2.如权利要求1所述的半导体静电放电保护元件，其中该漏极区形成在该栅极及该本体区之间。
3.如权利要求2所述的半导体静电放电保护元件，还包括一第一绝缘结构，是形成在该基底中，该本体区藉该第一绝缘结构，与该漏极区分隔。
4.如权利要求1所述的半导体静电放电保护元件，其中该源极区的一底表面、该漏极区的一底表面以及该本体区的一底表面，是与该基底接触。
5.如权利要求1所述的半导体静电放电保护元件，还包括一第一阱区，是形成在该基底中，且该第一阱区包括该第一导电型。
6.如权利要求5所述的半导体静电放电保护元件，其中该源极区、该漏极区以及该本体区，是藉该第一阱区，与该基底分隔。
7.如权利要求6所述的半导体静电放电保护元件，其中该源极区的一底表面、该漏极区的一底表面以及该本体区的一底表面，是与该第一阱区接触。
8.如权利要求5所述的半导体静电放电保护元件，还包括一掺杂区、一第二阱区以及一深阱，是形成在该基底中，其中该掺杂区、该第二阱区以及该深阱，包括该第二导电型。
9.如权利要求8所述的半导体静电放电保护元件，还包括一第二绝缘结构，是形成在该基底中，且该本体区藉该第二绝缘结构，与该掺杂区分隔。
10.如权利要求9所述的半导体静电放电保护元件，其中该掺杂区藉该第二阱区，与该深阱分隔。
11.如权利要求10所述的半导体静电放电保护元件，其中该掺杂区的一底表面与至少该第二绝缘结构的一底表面的一部分，是与该第二阱区接触。
12.如权利要求10所述的半导体静电放电保护元件，其中该第一阱区与该第二阱区，是藉该深阱与该基底分离。
13.如权利要求12所述的半导体静电放电保护元件，其中该第一阱区的一底表面与该第二阱区的一底表面，是接触该深阱。
14.如权利要求12所述的半导体静电放电保护元件，其中该源极区、该漏极区以及该本体区，是藉该第一阱区，与该深阱及该基底分隔。
15.如权利要求14所述的半导体静电放电保护元件，其中该源极区的一底表面、该漏极区的一底表面与该本体区的一底表面，是接触该第一阱区。
16.如权利要求14所述的半导体静电放电保护元件，其中该漏极区电性连接至一第一接垫。
17.如权利要求16所述的半导体静电放电保护元件，其中该栅极借着一电容器电性连接至该第一接垫。
18.如权利要求16所述的半导体静电放电保护元件，其中该源极区电性连接至一第二接垫。
19.如权利要求16所述的半导体静电放电保护元件，其中该栅极藉一电阻器电性连接至该第二接垫。
20.如权利要求1所述的半导体静电放电保护元件，还包括一布线层，该本体区藉该布线层电性连接至该栅极。
CN201711405014.1A 2017-10-26 2017-12-22 半导体静电放电保护元件 Active CN109712971B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/794,834 2017-10-26
US15/794,834 US10242978B1 (en) 2017-10-26 2017-10-26 Semiconductor electrostatic discharge protection device

Publications (2)

Publication Number Publication Date
CN109712971A true CN109712971A (zh) 2019-05-03
CN109712971B CN109712971B (zh) 2021-05-04

Family

ID=65811814

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711405014.1A Active CN109712971B (zh) 2017-10-26 2017-12-22 半导体静电放电保护元件

Country Status (3)

Country Link
US (2) US10242978B1 (zh)
CN (1) CN109712971B (zh)
TW (1) TWI668833B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112103287A (zh) * 2020-11-11 2020-12-18 晶芯成(北京)科技有限公司 一种静电放电保护电路及其应用

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021100605A1 (de) * 2020-03-27 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Snapback-esd-schaltung, system und deren herstellungsverfahren
EP4199084A4 (en) * 2020-08-31 2023-10-11 Huawei Technologies Co., Ltd. FIN FIELD EFFECT TRANSISTOR, ESD PROTECTION CIRCUIT, FILTER CIRCUIT AND ELECTRONIC DEVICE
KR20220129608A (ko) * 2021-03-10 2022-09-23 창신 메모리 테크놀로지즈 아이엔씨 정전기 보호 회로 및 반도체 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050045952A1 (en) * 2003-08-27 2005-03-03 International Business Machines Corporation Pfet-based esd protection strategy for improved external latch-up robustness
CN100444378C (zh) * 2004-09-30 2008-12-17 台湾积体电路制造股份有限公司 静电防护电路
CN101657900A (zh) * 2007-04-19 2010-02-24 高通股份有限公司 具有减小的触发电压的堆叠式静电放电保护电路
CN102738141A (zh) * 2011-03-29 2012-10-17 旺宏电子股份有限公司 半导体结构及其制造方法与操作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971431B1 (ko) * 2006-12-29 2010-07-21 주식회사 하이닉스반도체 정전기 보호 장치
US8198651B2 (en) * 2008-10-13 2012-06-12 Infineon Technologies Ag Electro static discharge protection device
TWI399844B (zh) * 2009-11-24 2013-06-21 Nuvoton Technology Corp 晶片及其靜電放電保護元件
CN202888176U (zh) * 2012-05-29 2013-04-17 上海腾怡半导体有限公司 一种bcd工艺下的esd器件结构
US20140362482A1 (en) * 2013-06-06 2014-12-11 Media Tek Inc. Electrostatic discharge structure for enhancing robustness of charge device model and chip with the same
KR20160149678A (ko) * 2015-06-19 2016-12-28 삼성전자주식회사 반도체 장치
KR102440181B1 (ko) * 2016-02-12 2022-09-06 에스케이하이닉스 주식회사 정전기방전 보호를 위한 게이트-커플드 엔모스 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050045952A1 (en) * 2003-08-27 2005-03-03 International Business Machines Corporation Pfet-based esd protection strategy for improved external latch-up robustness
CN100444378C (zh) * 2004-09-30 2008-12-17 台湾积体电路制造股份有限公司 静电防护电路
CN101657900A (zh) * 2007-04-19 2010-02-24 高通股份有限公司 具有减小的触发电压的堆叠式静电放电保护电路
CN102738141A (zh) * 2011-03-29 2012-10-17 旺宏电子股份有限公司 半导体结构及其制造方法与操作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112103287A (zh) * 2020-11-11 2020-12-18 晶芯成(北京)科技有限公司 一种静电放电保护电路及其应用

Also Published As

Publication number Publication date
US10559560B2 (en) 2020-02-11
US10242978B1 (en) 2019-03-26
TWI668833B (zh) 2019-08-11
TW201917867A (zh) 2019-05-01
CN109712971B (zh) 2021-05-04
US20190131294A1 (en) 2019-05-02

Similar Documents

Publication Publication Date Title
US8637899B2 (en) Method and apparatus for protection and high voltage isolation of low voltage communication interface terminals
US8416543B2 (en) Apparatus and method for electronic circuit protection
US8947841B2 (en) Protection systems for integrated circuits and methods of forming the same
KR100642651B1 (ko) 정전기 방전용 실리콘 제어 정류기
US5477078A (en) Integrated circuit (IC) with a two-terminal diode device to protect metal-oxide-metal capacitors from ESD damage
CN109712971A (zh) 半导体静电放电保护元件
CN104218077B (zh) Esd晶体管
CN103579224B (zh) Esd保护
CN109103178B (zh) 静电放电装置
JP2022517016A (ja) 高電圧許容型高速インターフェースのための低漏れ電流による電気的過負荷保護
CN106057781B (zh) 静电放电保护器件的制造方法
US10439024B2 (en) Integrated circuit with triple guard wall pocket isolation
KR20050107753A (ko) 저 전압 ｎｍｏｓ－기반 정전기 방전 클램프
CN107403797B (zh) 高压esd保护器件、电路及装置
CN104934381B (zh) 串联esd保护电路
CN106206566B (zh) 静电放电保护装置与静电放电保护系统
US10763251B2 (en) ESD network comprising variable impedance discharge path
US10431578B2 (en) Electrostatic discharge (ESD) protection device and method for operating an ESD protection device
US10446539B2 (en) Electrostatic discharge (ESD) protection device and method for operating an ESD protection device
CN107275324B (zh) 静电放电保护装置及方法
CN111009524A (zh) 经过栅极提升的nmos esd保护装置
US8941959B2 (en) ESD protection apparatus
US10643989B2 (en) Electrostatic discharge protection apparatus having at least one junction and method for operating the same
CN112447703A (zh) 静电放电防护元件
TWI714297B (zh) 靜電放電保護裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant