CN102738141A

CN102738141A - 半导体结构及其制造方法与操作方法

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Publication number: CN102738141A
Application number: CN2011100817112A
Authority: CN
Inventors: 陈信良; 陈永初; 吴锡垣
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2011-03-29
Filing date: 2011-03-29
Publication date: 2012-10-17
Anticipated expiration: 2031-03-29
Also published as: CN102738141B

Abstract

本发明公开了一种半导体结构及其制造方法与操作方法。半导体结构包括第一阱区、第二阱区、第一掺杂区、第二掺杂区、阳极与阴极。第二阱区邻近第一阱区。第一掺杂区位于第二阱区上。第二掺杂区位于第一阱区上。阳极耦接至第一掺杂区与第二阱区。阴极耦接至第一阱区与第二掺杂区。第一阱区与第一掺杂区具有第一导电型。第二阱区与第二掺杂区具有第二导电型。第二导电型相反于第一导电型。

Description

半导体结构及其制造方法与操作方法

技术领域

本发明是有关于半导体结构及其制造方法与操作方法，特别是有关于具有并联的NPN BJT与PNP BJT的半导体结构及其制造方法与操作方法。

背景技术

静电放电(ESD)是不同物体与静电电荷累积之间静电电荷转移的现象。ESD发生的时间非常的短暂，只在几个纳米秒的程度之内。ESD事件中产生非常高的电流，且电流值通常是几安培。因此，一旦ESD产生的电流流过半导体集成电路，半导体集成电路通常会被损坏。故当半导体集成电路中产生高压(HV)静电电荷时，电源线之间的ESD防护装置必须提供放电路径以避免半导体集成电路受到损坏。

然而，一般ESD防护装置需要额外的大设计面积与额外的工艺。因此成本增加。请参照图1，举例来说，一般硅控整流器(SCR)中PNP双极结晶体管(BJT)与NPN BJT是电性串联。此外，一般具有低维持电压的ESD防护装置在正常的操作过程中容易发生闩锁。

发明内容

有鉴于此，本发明的一个目的在于提供一种半导体结构。该半导体结构包括第一阱区、第二阱区、第一掺杂区、第二掺杂区、阳极与阴极。第二阱区邻近第一阱区。第一掺杂区位于第二阱区上。第二掺杂区位于第一阱区上。阳极耦接至第一掺杂区与第二阱区。阴极耦接至第一阱区与第二掺杂区。第一阱区与第一掺杂区具有第一导电型。第二阱区与第二掺杂区具有第二导电型。第二导电型相反于第一导电型。

本发明的另一个目的在于提供一种半导体结构的制造方法。该方法包括以下步骤。形成互相邻近的第一阱区与第二阱区。形成第一掺杂区于第二阱区上。形成第二掺杂区于第一阱区上。耦接阳极于第一掺杂区与第二阱区。耦接阴极于第一阱区与第二掺杂区。第一阱区与第一掺杂区具有第一导电型。第二阱区与第二掺杂区具有第二导电型。第二导电型相反于第一导电型。

本发明的再一个目的在于提供一种半导体结构的操作方法。方法包括以下步骤。提供半导体结构。半导体结构包括第一阱区、第二阱区、第一掺杂区与第二掺杂区。第二阱区邻近于第一阱区。第一掺杂区位于第二阱区上。第二掺杂区位于第一阱区上。第一阱区与第一掺杂区具有第一导电型。第二阱区与第二掺杂区具有第二导电型。第二导电型相反于第一导电型。开启由第二阱区、第一阱区与第二掺杂区形成的具有第一元件类型的第一双极结晶体管(BJT)。开启由第一掺杂区、第二阱区与第一阱区形成的具有第二元件类型的第二BJT。第一元件类型相反于第二元件类型。第一BJT与第二BJT是电性并联。

以下参照图示作说明。

附图说明

图1绘示一般半导体结构的等效电路。

图2绘示根据一实施例的半导体结构的上视图。

图3绘示图2的半导体结构沿AB线的剖面图。

图4绘示根据一实施例的半导体结构的上视图。

图5绘示图4半导体结构沿CD线的剖面图。

图6绘示根据一些实施例的半导体结构的等效电路。

图7绘示一实施例的半导体结构的I-V曲线图。

图8绘示一比较例的半导体结构的I-V曲线图。

【主要元件符号说明】

2：衬底层

4：埋藏层

6、106：第一阱区

8：第二阱区

10：第三掺杂区

12、112：第二掺杂区

14：第一掺杂区

16：第四掺杂区

18：绝缘元件

20、132：阳极

22、122：阴极

24：第一双极结晶体管(BJT)

26、28：第二BJT

30：第三BJT

134：介电层

136：电极层

具体实施方式

图2绘示根据一实施例的半导体结构的上视图。图3绘示图2的半导体结构沿AB线的剖面图。图4绘示根据一实施例的半导体结构的上视图。图5绘示图4的半导体结构沿CD线的剖面图。图6绘示根据一些实施例的半导体结构的等效电路。图7绘示一实施例的半导体结构的I-V曲线图。图8绘示一比较例的半导体结构的I-V曲线图。

请参照图3，半导体结构包括衬底层2。衬底层2可为块材例如硅，或以掺杂或外延成长的方式形成。埋藏层4形成于衬底层2上。埋藏层4可以掺杂或外延成长的方式形成。埋藏层4可为深阱或具有多层的叠层结构。于一些实施例中，是省略埋藏层4。第一阱区6形成于埋藏层4上。第二阱区8形成于埋藏层4上。第一阱区6与第二阱区8是互相邻近。于一些实施例中，举例来说，第一阱区6与第二阱区8是分别通过掺杂形成于衬底上的掩模层(未显示)露出的衬底所形成。在掺杂步骤之后，移除掩模层。

绝缘元件18形成于第一阱区6与第二阱区8上。绝缘元件18并不限于如图3所示的区域氧化硅(LOCOS)。于一些实施例中，绝缘元件18也可为浅沟槽隔离(STI)。绝缘元件18可包括氧化物例如氧化硅。

第一掺杂区14形成于第二阱区8上。第二掺杂区12形成于第一阱区6上。第三掺杂区10形成于第一阱区6上。第四掺杂区16形成于第二阱区8上。于一些实施例中，举例来说，第一掺杂区14、第二掺杂区12、第三掺杂区10与第四掺杂区16是分别通过掺杂衬底，例如形成于衬底上的掩模层(未显示)露出的第一阱区6与第二阱区8所形成。在掺杂步骤之后，移除掩模层。于一实施例中，第一掺杂区14是邻近第四掺杂区16的一部分，如图2所示。

请参照图3，在一些实施例中，衬底层2、第一阱区6、第三掺杂区10与第一掺杂区14具有第一导电型。此外，埋藏层4、第二阱区8、第二掺杂区12与第四掺杂区具有与第一导电型相反的第二导电型。举例来说，第一导电型是P型，第二导电型是N型。第一阱区6的掺杂质浓度可高于衬底层2的掺杂质浓度。第三掺杂区10与第一掺杂区14的掺杂质浓度可分别高于第一阱区6的掺杂质浓度。埋藏层4、第二掺杂区12与第四掺杂区16的掺杂质浓度可分别高于第二阱区8的掺杂质浓度。

请参照图3，于一实施例中，阳极20耦接至第一掺杂区14，且也耦接至第四掺杂区16、第二阱区8与埋藏层4。此外，阴极22耦接至第二掺杂区12且也耦接至第三掺杂区10与第一阱区6。

请参照图3，于一实施例中，第二阱区8、第一阱区6与第二掺杂区12形成具有第一元件类型的第一双极结晶体管(BJT)24。第一掺杂区14、第二阱区8与第一阱区6形成具有第二元件类型的第二BJT 26与28。第一元件类型是相反于第二元件类型。埋藏层4、第一阱区6与第二掺杂区12形成具有第一元件类型的第三BJT 30。举例来说，第一元件类型是NPN型，且第二元件类型是PNP型。于其它实施例中，也可使用具有相反类型的金属氧化半导体晶体管(MOS)(例如NMOS与PMOS)或具有相反类型(N型与P型)的场效晶体管。

如图3所示，第二阱区8、第一阱区6与第二掺杂区12可分别为第一BJT 24的集极、基极与射极。第一掺杂区14、第二阱区8与第一阱区6分别为第二BJT 26与28的射极、基极与集极。第一BJT 24与第二BJT 26是电性并联。第一BJT 24与第二BJT 28也是电性并联。埋藏层4、第一阱区6与第二掺杂区12分别为第三BJT 30的集极、基极与射极。

图5所示的半导体结构与图3所示的半导体结构的不同处在于，栅极132是形成于两个第二掺杂区112之间的第一阱区106上。栅极132包括介电层134与电极层136。电极层136形成于介电层134上。电极层136可以单多晶硅或双多晶硅工艺形成。此外，电极层136耦接至阴极122。

半导体结构可用作ESD装置。NPN BJT与PNP BJT是整合至一ESD装置。因此可缩减金属导线与ESD装置的布局面积。实施例中半导体结构的总设计面积是小于一般的ESD装置。半导体结构不具有场板效应，因此对路线安排不敏感。半导体结构可通过标准的BCD工艺制造。因此，不需要额外的掩模或工艺。实施例的半导体结构可应用于任何适当的工艺或操作电压(高压(HV)或低压(LV)装置)，例如一般的DC电路操作。

于实施例中，具有电性并联的第一BJT与第二BJT的半导体结构的等效电路是如图6所示。

于一操作方法中，是以逐步(stage by stage)的方式开启第一BJT与第二BJT用以作高压ESD防护结构。举例来说，PNP BJT是在NPN BJT触发且开启之后开启。如图7所示，在操作过程中，是触发开启NPN BJT。骤回是由PNP BJT的开启决定。ESD装置的开启电阻(Ron；I-V曲线图的斜率)是在骤回决定之后得到。开启的NPN BJT与PNP BJT同时放电的ESD电流是高的。如图7所示的实施例的半导体结构的Ron是小于如图8所示的具有一般NPN BJT的比较例的Ron。相较于比较例，实施例的半导体结构的单元节距(cell pitch)缩减53.24％。维持电压与第二击穿触发电流分别增进21.14％与60.12％。于其它实施例中，装置可通过施加至栅极或基极的额外偏压提前开启。

于实施例中，半导体结构的击穿电压近似HV装置操作电压。触发电压低于HV装置的击穿电压。维持电压高。因此，举例来说，相较于一般的硅控整流器(SCR)，实施例的半导体结构能更轻易地避免发生闩锁。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体结构，包括：

一第一阱区；

一第二阱区，邻近该该第一阱区；

一第一掺杂区，位于该第二阱区上；

一第二掺杂区，位于该第一阱区；

一阳极，耦接至该第一掺杂区与该第二阱区；及

一阴极，耦接至该第一阱区与该第二掺杂区，其中，该第一阱区与该第一掺杂区具有一第一导电型，

该第二阱区及该第二掺杂区具有一第二导电型，该第二导电型相反于相反该第一导电型。

2.根据权利要求1所述的半导体结构，其中，

该第二阱区、该第一阱区与该第二掺杂区形成一第一双极结晶体管(BJT)，该第一BJT具有一第一元件类型，

该第一掺杂区、该第二阱区与该第一阱区形成一第二BJT，该第二BJT具有一第二元件类型，该第二元件类型相反于该第一元件类型。

3.根据权利要求2所述的半导体结构，其中该第一元件类型是NPN型，该第二元件类型是PNP型。

4.根据权利要求2所述的半导体结构，其中该第一BJT与该第二BJT是电性并联。

5.根据权利要求2所述的半导体结构，其中，

该第二阱区是该第一BJT的集极，该第一阱区是该第一BJT的基极，该第二掺杂区是该第一BJT的射极，

该第一掺杂区是该第二BJT的射极，该第二阱区是该第二BJT的基极，该第一阱区是该第二BJT的集极。

6.根据权利要求1所述的半导体结构，其中该第一导电型是P型，该第二导电型是N型。

7.一种半导体结构的制造方法，包括：

形成互相邻近的一第一阱区与一第二阱区；

形成一第一掺杂区于该第二阱区上；

形成一第二掺杂区于该第一阱区上；

耦接一阳极至该第一掺杂区与该第二阱区；及

耦接一阴极至该第一阱区与该第二掺杂区，其中，

该第一阱区与该第一掺杂区具有一第一导电型，

该第二阱区与该第二掺杂区具有一第二导电型，该第二导电型相反该第一导电型。

8.一种半导体结构的操作方法，包括：

提供一半导体结构，包括：

一第一阱区；

一第二阱区，邻近该第一阱区；

一第一掺杂区，位于该第二阱区上；及

一第二掺杂区，位于该第一阱区上，其中，该第一阱区与该第一掺杂区具有一第一导电型，该第二阱区与该第二掺杂区具有一第二导电型，第二导电型相反该第一导电型；

开启一第一BJT，该第一BJT具有一第一元件类型，并是由该第二阱区、该第一阱区与该第二掺杂区所形成；及

开启一第二BJT，该第二BJT具有一第二元件类型，该第二元件类型相反于该第一元件类型，且该第二BJT是由该第一掺杂区、该第二阱区与该第一阱区所形成，其中该第一BJT与该第二BJT是电性并联。

9.根据权利要求8所述的半导体结构的操作方法，更包括：

耦接一阳极至该第一掺杂区与该第二阱区；及

耦接一阴极至该第一阱区与该第二掺杂区。

10.根据权利要求8所述的半导体结构的操作方法，其中该第二BJT是在该第一BJT开启之后开启。