CN103811539A - 用于双向高压esd防护的双载子晶体管 - Google Patents
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Abstract
本发明公开了一种EPI工艺以新式应用低压架构用于双向高压ESD防护的双向双载子晶体管(BJT)。一种双向静电放电(ElectrostaticDischarge，ESD)防护装置可包括一衬底、一N+掺杂埋层、一N型阱区以及两个P型阱区；该N+掺杂埋层可以被沉积为邻近于该衬底；该N型阱区可能围绕该两个P型阱区，使得该N型阱区的一部分介于该两个P型阱区之间；该两个P型阱区可以被沉积为邻近于该N+掺杂埋层，并包括一或多个N+掺杂板以及一或多个P+掺杂板。
Description
技术领域
本发明的实施例大体上是相关于半导体装置，更具体来说，是相关于用于双向高压静电放电(Electrostatic Discharge，ESD)防护的双载子晶体管(Bipolar Junction Transistor，BJT)。
背景技术
几乎就电子装置制造的各方面来说，目前存在着持续朝向装置尺寸缩减的趋势。在两装置皆具有实质上相等的性能时，较小的电子装置往往比较大、较笨重的装置受欢迎。因此，能够制造越小的元件显然往往会有助于生产以那些元件来组装的较小设备。然而，许多现代电子装置需要电子电路来执行驱动功能(例如，将装置开启或关闭)和数据处理或其他决策功能两个功能。对于这两个功能来说，使用低电压互补金属-氧化物-半导体(Complementary Metal-Oxide-Semiconductor，CMOS)技术可能并非总是可行的。因此，高电压(或高功率)装置也被发展用来处理许多低电压操作无法实行的应用。
典型的高电压装置的静电放电(Electrostatic Discharge，ESD)性能常取决于相应装置的总宽度和表面或横向规则。因此，对越小的装置来说，ESD性能可能通常更为重要。高电压设备通常具有包括低通态电阻(On-State Resistance，Rdson)，高击穿电压(Breakdown Voltage)和低维持电压(Holding Voltage)的特性。在一ESD事件期间，低通态电阻可能倾向于使ESD电流更容易集中在装置的表面或漏极边缘。高电流和高电场可能会导致在这样的装置的一表面接面区域的物理破坏。基于对于低通态电阻的典型要求，表面或横向规则可能不能增加。因此，ESD保护可能是一个挑战。
高电压装置的高击穿电压特性典型地意味着该击穿电压高于工作电压、以及触发电压(Vtl)高于该击穿电压。因此，在ESD事件期间，在高电压装置为了ESD保护而开启之前，高电压装置的内部电路可能处于损坏的风险。高电压装置的低维持电压特性也保留了可能触发与开启电源(Power-On)峰值电压或冲击电压(Surge Voltage)相关的不需要的噪声的可能性、或是在正常操作期间可能发生拴锁效应(Latch-Up)可能性。由于电场分布可能对于路由敏感的事实，高电压装置也可能会遭遇场效板效应(Field Plate Effect)，使得ESD电流在ESD事件期间可能集中在表面或漏极边缘。
为了改进高电压装置对于ESD事件的性能，一种已经实现的技术涉及的额外使用掩模(Mask)和其他工艺在双载子晶体管(BJT)的元件内创建一个较大尺寸的二极管、和/或增加MOS晶体管的表面或横向规则。硅控整流器(Silicone Controlled Rectifiers，SCR)也已发展用以在ESD事件期间保护电路。然而，虽然SCR的低维持电压意味着它们可以在ESD事件期间良好执行，但这一特点也增加了在正常操作期间闩锁效应的发生。
电动机驱动电路(Motor Driver Circuits)对于使用目前解决方案来保护免受ESD事件来说可能特别棘手。这是因为当电动机关闭时，它可能会继续旋转一段时间，因而充当电感器反馈一个高的负电压。如果电动机驱动电路欲包括一PMOS，该PMOS的寄生顺向偏压二极管可能被此负的反馈电压打开，可能导致闩锁效应的问题和/或其它不规则的电路操作。
因此，可能需要开发一种用于提供ESD保护的改进的结构，特别是，用于提供双向的ESD保护。
发明内容
一些示例性实施例因而针对一用于双向高压静电放电(ESD)防护的低电压结构双载子晶体管(BJT)。在某些情况下，ESD保护至少部分地基于对于BCD(双极互补式金属氧化物半导体(Bipolar ComplimentaryMetal-Oxide Semiconductor，BiCMOS)扩散金属氧化物半导体(DiffusionMetal-Oxide Semiconductor，DMOS))工艺的修改，该BCD工艺可能涉及外延工艺(Epitaxial Process)。
在一个示例性实施例中，提供一双向双载子晶体管(此处用的「示例性」指「作为示例、实例或说明」)。该双向双载子晶体管可包括的p型衬底、一N+掺杂的埋层、一N型阱区以及两个P型阱区。该N+掺杂的埋层可以被沉积(Disposed)相邻于该衬底。该N型阱区可以被沉积相邻于该N+掺杂的埋层以及围绕该第一与第二P型阱区域，使得该N型阱区的一部分介于该第一和该第二P型阱区域之间。该第一与第二P型阱区可以被沉积相邻于该N+掺杂的掩埋层而且每一个可以分别包括一或多个N+掺杂的板以及一或多个P+掺杂的板。
根据又一实施例，在该等P型阱区包括三个N+掺杂的板、两个P+掺杂的板、以及二个栅极结构。对于每一P型阱而言，该三个N+掺杂的板、两个P+掺杂的板、以及二个栅极结构可被配置为使得一第一P+掺杂的板被沉积为相邻于一第一N+掺杂的板，一第一栅极结构介于该第一与一第二N+掺杂的板之间，一第二栅极结构介于该第二与一第三N+掺杂的板之间，以及一第二P+掺杂的板被沉积为相邻于该第三N+掺杂的板。
在另一示例性实施例中，提供一电路，其包括一双向高电压ESD保护元件。该双向高电压ESD保护元件包括一p型衬底、一N+掺杂埋层、一N型阱区以及两个P型阱区。该N+掺杂埋层可以被沉积为相邻于该衬底。该N型阱区可以被沉积为相邻于该N+掺杂埋层且围绕该第一和第二P型阱区，使得该N型阱区域的一部分介于该第一与第二P型阱区之间。该第一与第二P型阱区可以沉积为相邻于该N+掺杂埋层，且每一P型阱区可以分别包括一或多个N+掺杂的板以及一或多个P+掺杂的板。该第一与第二P型阱区可以包括三个N+掺杂的板、两个P+掺杂的板、以及二个栅极结构。对于每一P型阱而言，该三个N+掺杂的板、两个P+掺杂的板、以及二个栅极结构可被配置为使得一第一P+掺杂的板被沉积为相邻于一第一N+掺杂的板，一第一栅极结构介于该第一与一第二N+掺杂的板之间，一第二栅极结构介于该第二与一第三N+掺杂的板之间，以及一第二P+掺杂的板被沉积为相邻于该第三N+掺杂的板。
根据又一示例性实施例，提供一种半导体装置，其包括一第一隔离低电压n-通道金属氧化物场效晶体管(LVNMOS)以及一第二隔离LVNMOS，该第一与第二隔离LVNMOS共享一共同N型阱隔离区。
附图说明
已经以一般性地描述了本发明，而现将引用附图，这些附图未必按比例绘制，其中：
图1a和1b分别示出了现有技术SCR与其相关电子特性的简化图；
图2a和2b分别示出了本发明的一实施例及其相关电子特性的简化图；
图3a和3b示出具有大致相当于本发明的一实施例的电属性的电子电路；
图4a和4b示出了在正向ESD应力下图2a和2b中所示的电路表现；
图5a和5b示出了在负向ESD应力下图2a和2b中所示的电路表现；
图6示出了一示例性实施例的结构的剖面图；
图7示出了在正向ESD应力下的一示例性实施例的结构的剖面图；
图8示出了在负向ESD应力下的一示例性实施例的结构的剖面图；
图9示出了一示例性实施例的击穿电压特性与实验的电子气特性。
【主要元件符号说明】
100 传统SCR
101 P+材料
102 N-材料
103 P型材料
104 N+材料
150 元件结构等效示意图
160 曲线图
161 折回
200 视图
201 NPN双极晶体管
202 N型区
201、220 视图
211 顺向偏压二极管
212 NPN BJT
230 曲线图
231 顺向与逆向折返
300a 低电压隔离NMOS
300b 低电压隔离NMOS
301N 型隔离区
310a、310b BJT 晶体管
311 集极
410a 顺向偏压二极管
510b 顺向偏压二极管
600 P型材料衬底
601 N+埋层
602a-c N型阱
603a 第一P型阱
603b 第二P型阱
604 P+掺杂板
605 N+掺杂板
606 栅极结构
607 阳极
608 阴极
609 场效氧化薄膜
610a、610b BJT 晶体管
900、910、920 图表
911、921 漏电流
912、922ESD 电流
931 折回
具体实施方式
接下来现在将参照附图来更完整地描述本发明的一些示例性实施例，附图中所示是部份而非本发明地全部实施例。事实上，本发明的各种示例性实施例可以以许多不同的形式实施，并且不应当被解释为限于此处所提出的示例性实施例；更确切地说，提供这些示例性实施例来使得本揭露内容满足适用的法律要求。
本发明的一些示例性实施例可提供一种双向双载子晶体管，其可被用于诸如双向高电压ESD防护，例如正和负的电压ESD防护。这些示例性实施例的双向双载子晶体管可将两个隔离低电压N-通道金属氧化物半导体晶体管(MOS)合并入一ESD保护装置，藉此提供了一种结构其具有一个总面积小于一二极管——BJT和MOS，同时在两个方向上题类似的ESD性能。示例性实施例也可具有在高电压装置操作电压附近的击穿电压以及低于高电压装置击穿电压的触发电压。此外，一相对高的维持电压可被提供用以更轻易地(相较于使用硅控整流器(SCR))避免闩锁的发生。举例来说，在电动机驱动电路中这些示例性实施例可以是有用的，例如连接于一I/O连接垫与电源连接垫之间。在这种情况下，示例性实施例可提供正和负的高电压ESD防护，而不造成在正常操作期间的不规则行为，也不会引入闩锁问题。在某些情况下，示例性实施例也可以用不需额外增加掩模或工艺数量的一标准BCD工艺来制造。举例来说，在一些示例性实施例中所用的多晶硅可在离子注入透过硬式掩模来提供。
图1a示出了传统的SCR 100的简化示意图。如图所示，一传统的SCR由一P+材料101、一N-材料102、一P型材料103与一N+材料104所构成，该P+材料101相邻于该N-材料102，该N-材料102接着相邻于该P型材料103，而该P型材料103本身相邻于该N+材料104。还示出一元件结构等效示意图150。如图1b的曲线图160所示，一传统的SCR提供在顺向的ESD防护，就如发生在顺向击穿电压的折回(Snap-Back)161所示。
图2a示出了本发明的一实施例的一简化示意图。正如视图200中所示，本发明的实施例可以如同具有耦接的N型区202的两个NPN双极晶体管201来运作。因此，由视图210与220中可以看出，在顺向210与逆向220两者中，示例性实施例可以具有被一顺向偏压二极管211触发功能，接着打开一NPN BJT 212至折回(Snap-Back)。曲线图230说明了上述顺向与逆向折返231。示例性实施例可具有低的导通电阻(On-Resistance，Ron)和高的维持电压，且高ESD电流可同时透过该顺向偏压二极管与NPN BJT而被放电。
图3a和3b示出了本发明的一实施例的简化的电路示意图。在图3a中可以看出，本发明的实施例可包括共享一共同隔离区域301的两个低电压隔离NMOS 300a、300b。如在图3b中所示，本发明的实施例的电气性质可以被模型化为两个BJT晶体管310a、310b其具有耦接的集极311。图4a和4b可以看出，在顺向ESD应力下，上方的BJT晶体管310a替代作为一顺向偏压二极管410a。在图5a和5b可看出，在负向ESD应力下，下方的BJT晶体管310a替代作为一顺向偏压二极管510b。因此，无论施加正ESD或负ESD应力时，本发明的实施例可确保ESD电流被放电，因此提供双向ESD防护。透过使用具有相同或不同击穿电压的隔离NMOS或NPN BJT，可以使示例性实施例的顺向和逆向击穿电压相同或不同。
尽管已经一般地描述了本发明示例性实施例的电子特性和属性，现将参照针对图6至图8，以描述示例性实施例的结构。
图6示出了用于提供双向高电压ESD防护的一示例性实施例的横截面视图。从图6可以看出，一P型材料衬底600或一外延生长的P层(epitaxially-grown P-layer(P-epi))可以被提供以一N+埋层601沉积与其相邻。一N型阱602a-c可以被沉积相邻于N+埋层601并围绕第一和第二P型阱603a、603b，使得在上方的该N型阱的一部份602b被沉积在该等第一与第二P型阱603a、603b之间。跟据一些实施例，该N型阱602a-c可以是单个连续的N-型阱器602a-c，或根据另一实施例，可以包括两个或多个分离的N型阱。根据一示例性实施例，该N型阱的外侧部份602a与602c可以是与P型衬底600接触的。所述第一和第二P型阱603a与603b可以包括至少一P+掺杂板604以及至少一N+掺杂板605。
例如，根据图6中所示的示例性实施例，所述第一与第二P型阱603a与603b的每一个可能各包括两个P+掺杂板604、三个N+掺杂板605以及二个栅极结构606。因此，如图所示，所述第一P型阱603a可能包括可被沉积为相邻于一第一N+掺杂板605的一第一P+掺杂板604、可以介于所述第一与一第二N+掺杂板605之间的一第一栅极结构606、可以介于所述第二与一第三N+掺杂的板605之间的一第二栅极结构606、以及可沉积为邻接于一第三N+掺杂板的一第二P+掺杂的板。类似地，该第二P型阱603b可以包括被沉积为相邻于一第四N+掺杂板605的一第三P+掺杂板604、介于所述第四与一第五N+掺杂板605之间的一第三栅极结构、介于所述第五与一第六N+掺杂的板605之间的一第四栅极结构、以及被沉积为相邻于所述第六N+掺杂板的一第四P+掺杂板604。根据另一示例性实施例，一阳极607可以可操作地被连接到所述P型井部的其中之一603a的P+掺杂板604、多个N+掺杂板605以及多个栅极结构606，而一阴极608可以可操作地被连接到所述P型阱的另一者603b的多个P+掺杂板604、多个N+掺杂板605、以及多个栅极结构606。
该等可形成于该等N+掺杂板605之间的栅极结构606可包括一栅极氧化层与一多晶硅层，其中该多晶硅可被提供在离子注入时作为硬式掩模(Hard Mask)。该栅极606可以致能分布式(Distributed)的N+掺杂板605的聚集操作(Collective Operation)。场效氧化薄膜(Field-oxide Film，FOX)部份609可被沉积为邻接于N型阱的各部份602a-c的表面，且相邻于所述P+掺杂板604中的每一个的一远侧端。从图6中可以看出，可以通过所提供的结构等效地形成多个BJT晶体管610a、610b(在此例中有四个BJT晶体管，两个在阳极侧的610a以及两个在阴极侧的610b)。如图所示，根据所描述的结构，阳极侧的BJT晶体管610a的集极和阴极侧的BJT晶体管610b的集极(在图6中表示为“C”)等效地连接。此外，阳极侧的BJT晶体管管610a与阴极侧BJT晶体管610b的基极(在图6中表示为“B”)被等效地连接到它们各自的P+板和阳极侧的BJT的晶体管610a的射极(在图6中表示为“E”)，且阴极侧的BJT晶体管610b被等效地连接到它们各自的N+板。.
将会理解的是，在图6中所示的配置以及(甚至)根据未示出的其他实施例的配置，可以作为两个隔离的共享共同N型隔离区301的低电压NMOS。也就是说，与该P型阱603a相关连的该衬底600、该N+埋层601、所述N阱602a与602b、该P型阱603a、与所述P+板604、所述N+板605、以及(根据一些实施例)栅极结构606，可以作为一第一隔离(isolated)的低电压NMOS300a。类似地，与该P型阱603b相关连的该衬底600、该N+埋层601、所述N型阱602c与602b、该P型阱603b、与所述P+板604、所述N+板605、以及(根据一些实施例)栅极结构606，可以作为一第二隔离的低电压NMOS300b。共享的共享N型隔离区域301因此包括N型阱器602b。隔离低电压NMOS 300a与300b的栅极、源极和汲极图6至8分别表示为“G”、“S”与“D”。
如同分别在图7与8中所示，在一正向ESD事件期间，所述阳极侧的晶体管610a可以(在效果上)作为顺向偏压二极管710a，而在一负向ESD事件期间，所述阴极侧的晶体管610b可以(在效果上)作为顺向偏置二极管810b。因此，在一正向或一负向ESD事件任一期间，ESD电流可以在同一时间通过一顺向偏置二极管与一NPN BJT放电。
该N+埋层601的材料可以是N-外延、一深层N型井、或多个叠层的N+埋层。所述P-型阱603a、603b可以用一P型阱与P+埋层或一P型注入来叠层。在某些情况下，所述N型阱602a-c也可以是一N型注入。该结构可以使用任何标准的BCD工艺来制造，无需额外的掩模。根据另一示例性实施例，该结构可以用一非外延工艺(non-epitaxial process)(如一三重阱工艺(triple well process))来制造。该结构也可以用单层多晶硅(single poly)或示双层多晶硅(double poly)工艺制造。一区域氧化隔离技术(local oxidation of silicone，LOCOS)工艺可用于至少一部分该结构的制造过程中，例如制造所述FOX部份609。可替换地，一浅沟道隔离(shallow trench isolation，STI)工艺可以用于诸如制造至少一部分该结构，例如所述FOX部份609。
图9包括一最上方的图表900，其示出一示例性实施例的击穿电压特性。如同能从图表900看出的，击穿电压在顺向(正向)与反向(负向)方向可具有相等的幅度。底下的图表910与920示出在阳极607与阴极608之间测得的漏电流911与921、以及分别在正向与负向ESD应力实验期间，一示例性实施例中测得的ESD电流912与922。正如可以看到的，测得的ESD电流912与922两者皆展示出折回(Snap-Back)931，其指示出在正向与负向两方向成功的ESD保护。
因此，示例性实施例可以提供一相对小尺寸的双向双载子晶体管(BJT)用于高电压静电放电(ESD)防护。此外，示例性实施例可以适用于一标准的BCD工艺，而不要求使用额外的掩模。实施例也可以适用于不同的高电压BCD工艺，并在相同工艺中，透过提供一N+埋层或N型阱制法，来提供不同的操作电压相关ESD保护。就此而论，高电压ESD防护能够以一相对较小的尺寸并透过一相对低电压的MOS结构来提供，对于在可能遭遇ESD事件的高电压设定中使用的装置来说，高电压ESD防护是经常需要的。一些实施例可以用于一般DC电路的操作。此外，ESD防护可被提供用于需要这种保护成为双向保护的装置，例如提供于电机驱动器电路之中。在这方面，举例来说，实施例可以被可操作地连接在一电动机驱动电路的一电源垫与一个输入/输出(I/O)垫之间，以便提供正向和负向高电压的ESD防护，而不会导致不正常的操作或引入拴锁效应的议题。
本领域技术人士在上述说明内容与相关附图中的教导下，会想到此处所提出的本发明的许多修改与其他实施例。因此，可以理解本发明并不限于所揭露的特定实施例，且修改与其他实施例被包含于所附的权利要求范围内之中。此外，尽管上述说明内容和相关附图描述示例性实施例是在元件及/或功能的某些示例性组合的上下文中，然而应该体认到元件及/或功能的不同组合可由不背离权利要求范围的替代实施例所提供。对此，举例来说，那些上述明确描述之外的元件及/或功能的不同组也将被预期可能在所附的部份申权利要求范围中被阐释。虽然在此使用了具体名词，但仅用于一般性与描述性的意义，而不是出于限制的目的。
Claims (20)
1.一种双向双载子晶体管(BJT)，包括：
一p型衬底；
一N+掺杂埋层，其被沉积为邻接于该衬底；
一第一P型阱区，其被沉积为邻接于该N+掺杂埋层；
一第二P型阱区，其被沉积为相邻于该N+掺杂埋层；以及
一N型阱区域，其相邻于该N+掺杂埋层且围绕该第一与第二P型阱区，使得该N型阱区域的至少一部分是介于该第一与第二P型阱区之间；
其中该第一与第二P型阱中的每一个都包括至少一N+掺杂板与至少一P+掺杂的板。
2.根据权利要求1所述的双向双载子晶体管，其中该第一P型阱包括第一、第二与第三N+掺杂板、第一与第二P+掺杂板、以及第一与第二栅极结构，该第一P+掺杂板被沉积为邻接于该第一N+掺杂板，该第一栅极结构介于该第一和第二N掺杂板之间，该第二栅极结构介于该第二与第三N+掺杂板，而该第二P+掺杂板被沉积为相邻于该第三N+掺杂板；以及
又其中该第二P型阱包括第四、第五、与第六N+掺杂板、第三与第四P+掺杂板、以及第三与第四栅极结构，该第三P+掺杂板被沉积为相邻于该第四N+掺杂板，该第三栅极结构介于该第四与第五N+掺杂板之间，该第四栅极结构介于该第五和第六N+掺杂板之间，而该第四P+掺杂板被沉积为相邻于该第六N+掺杂板。
3.根据权利要求2所述的双向双载子晶体管，更包括第一、第二与第三场效氧化物(FOX)部份，其被沉积为邻接于该N型阱区，该第一FOX部份更被沉积为相邻于该第一P+掺杂板，该第二FOX部份更介于该第二与第三P+掺杂板，而该第三FOX部份被沉积为相邻于该第四P+掺杂板。
4.根据权利要求3所述的双向双载子晶体管，其中该第一、第二与第三FOX部份是通过一区域氧化隔离技术(LOCOS)工艺而被制造。
5.根据权利要求3所述的双向双载子晶体管，其中该第一、第二与第三FOX部份是通过一浅沟道隔离(STI)工艺而被制造。
6.根据权利要求2所述的双向双载子晶体管，其中该第一至第四栅极结构包括一多晶硅层。
7.根据权利要求6所述的双向双载子晶体管，其中该多晶硅层是被提供在离子注入时作为一硬式掩模。
8.根据权利要求1所述的双向双载子晶体管，其中该N+埋层包括一n型外延层。
9.根据权利要求1所述的双向双载子晶体管，其中该N+埋层包括一深层N型阱。
10.根据权利要求1所述的双向双载子晶体管，其中该N+埋层包括多个叠层的N+埋层。
11.根据权利要求1所述的双向双载子晶体管，其中每一P型阱包括一叠层的P型阱与P+埋层。
12.根据权利要求1所述的双向双载子晶体管，其中该第一与第二P型阱是透过P型注入而制造。
13.根据权利要求1所述的双向双载子晶体管，其中该N型阱区是透过N型注入而制造。
14.根据权利要求1所述的双向双载子晶体管，其中该双向双载子晶体管是透过一单层多晶硅(single poly process)工艺而制造。
15.根据权利要求1所述的双向双载子晶体管，其中该双向双载子晶体管是透过一双层多晶硅(double poly process)工艺而制造。
16.根据权利要求16所述的双向双载子晶体管，其中该双向双载子晶体管是透过一非外延(non-epitaxial)工艺而制造。
17.根据权利要求1所述的双向双载子晶体管，其中该非外延工艺包括一三重阱(triple-well)工艺。
18.一种包括一双向高压静电放电(ESD)防护元件的电路，该双向高压ESD防护元件包括：
一p型衬底；
一N+掺杂埋层，其被沉积为邻接于该衬底；
一第一P型阱区，其被沉积为邻接于该N+掺杂埋层；
一第二P型阱区，其被沉积为相邻于该N+掺杂埋层；以及
一N型阱区域，其相邻于该N+掺杂埋层且围绕该第一与第二P型阱区，使得该N型阱区域的至少一部分是介于该第一与第二P型阱区之间；
其中该第一P型阱包括第一、第二与第三N+掺杂板、第一与第二P+掺杂板、以及第一与第二栅极结构，该第一P+掺杂板被沉积为邻接于该第一N+掺杂板，该第一栅极结构介于该第一和第二N掺杂板之间，该第二栅极结构介于该第二与第三N+掺杂板，而该第二P+掺杂板被沉积为相邻于该第三N+掺杂板；以及
又其中该第二P型阱包括第四、第五、与第六N+掺杂板、第三与第四P+掺杂板、以及第三与第四栅极结构，该第三P+掺杂板被沉积为相邻于该第四N+掺杂板，该第三栅极结构介于该第四与第五N+掺杂板之间，该第四栅极结构介于该第五和第六N+掺杂板之间，而该第四P+掺杂板被沉积为相邻于该第六N+掺杂板。
19.根据权利要求18所述的电路，其中该双向高压ESD保护元件进一步包括：
一阳极，其可操作地连接到该第一、第二与第三N+掺杂板、该第一与第二P+掺杂板、以及该第一与第二栅极结构；以及
一阴极，其可操作地连接到该第四、第五与第六N+掺杂板、该第三与第四P+掺杂板、以及该第三和第四栅极结构；
又其中该电路包括一个电动机驱动器电路，其包括一输入/输出(I/O)垫与一电源垫，该双向高压ESD防护元件的该阳极或阴极其中之一被可操作地连接到该I/O垫，而该双向高压ESD防护元件的该阳极或阴极其中另一者被可操作地连接到该电源垫。
20.一种半导体装置，包括一第一隔离低电压n-通道金属氧化物场效应晶体管(LVNMOS)以及一第二隔离LVNMOS，其中该第一与第二隔离LVNMOS共享一共同的N型阱隔离区。
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