CN105609498B - 静电放电保护器件 - Google Patents

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Abstract

本发明提供一种静电放电保护器件，其包括半导体基板和形成于该半导体基板中的一对第一阱区，该对第一阱区具有第一导电型且被该半导体基板的至少一个部分分开。此外，静电放电保护器件还包括形成于分开该对第一阱区的半导体基板的至少一个部分的一部分中的第一掺杂区，具有与第一导电型相对的第二导电型。此外，静电放电保护器件还包括一对第二掺杂区和一对绝缘层，该对第二掺杂区分别形成于该对第一阱区之一中，具有第一导电型；该对绝缘层分别形成于半导体基板的一部分之上，以分别覆盖第一掺杂区的一部分和该对第二掺杂区之一的一部分。该静电放电保护器件在其尺寸减小时，仍能够提供静电放电保护而不显著降低与其连接的集成电路的射频性能。

Description

静电放电保护器件
技术领域
本发明涉及一种用于集成电路(Integrated Circuit,IC)的保护器件，更特别地，涉及一种用于集成电路的静电放电(Electrostatic Discharge，ESD)保护器件。
背景技术
半导体集成电路产业经历了快速的增长。IC材质和设计中的技术进步造就了一代又一代的集成电路，其中，每一代比上一代具有更小以及更复杂的电路。这些电路可能对静电放电电流敏感。因此，静电放电保护器件被用来防止和减少由ESD电流给集成电路造成的损坏。传统上，一些静电放电保护器件具有过大的寄生电容(parasitic capacitance)，这些过大的寄生电容会显著降低被保护电路的射频(RF)性能。
因此，虽然现有的静电放电保护器件通常能够适合它们的预期目的，即具有静电放电保护功能，但不能在各个方面完全令人满意，如会降低射频性能。
发明内容
有鉴于此，本发明的目的之一在于提供一种静电放电保护器件，以解决上述问题。
本发明提供一种静电放电保护器件，其包括半导体基板和形成于该半导体基板中的一对第一阱区，其中，该对第一阱区具有第一导电型且被该半导体基板的至少一个部分分开。此外，该静电放电保护器件还包括形成于该半导体基板的至少一个部分的第一部分中的第一掺杂区，且具有与该第一导电型相对的第二导电型。此外，该静电放电保护器件还包括一对第二掺杂区和一对绝缘层，该对第二掺杂区分别形成于该对第一阱区之一中，具有该第一导电型；该对绝缘层分别形成于该半导体基板的第二部分之上，以分别覆盖该第一掺杂区的一部分和该对第二掺杂区之一的一部分。
本发明提供的上述静电放电保护器件在其尺寸减小时，仍能够提供静电放电保护而不会显著降低与其连接的集成电路的射频性能。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。
附图说明
通过阅读后续的详细描述和实施例可以更全面地理解本发明，该实施例参照附图给出，其中：
图1是根据本发明实施例的一种静电放电保护器件的示意剖视图；
图2是根据本发明另一实施例的一种静电放电保护器件的示意剖视图；
图3是图2所示的静电放电保护器件的示意俯视图；
图4是根据本发明再一实施例的一种静电放电保护器件的示意剖视图；
图5是图4所示的静电放电保护器件的示意俯视图；
图6是根据本发明又一实施例的一种静电放电保护器件的示意剖视图；
图7是图6所示的静电放电保护器件的示意俯视图；
图8是根据本发明又一实施例的一种静电放电保护器件的示意剖视图；
图9是图8所示的静电放电保护器件的示意俯视图；
图10和图11是根据本发明又一实施例的一种静电放电保护器件的不同部分的示意剖视图；
图12是图10和图11所示的静电放电保护器件的示意俯视图。
具体实施方式
以下描述为本发明实施的较佳实施例。以下实施例仅用来例举阐释本发明的技术特征，并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
图1是表示一种示例性的静电放电保护器件100的示意剖视图，该静电放电(ESD)保护器件100可被应用至具有射频(Radio Frequency,RF)功能的集成电路中。图1所示的静电放电保护器件100用于描述发明人所发现的问题的一种实施例，并不用于限制本申请的范围。
如图1所示，静电放电保护器件100包括半导体基板(semiconductor substrate)102和形成于该半导体基板102的一部分中的阱区(well region)104。此外，一对隔离组件(a pair of isolation element，也可以称作隔离组件对)106的每一个均形成于半导体基板102的一部分和阱区104的一部分中，以限定(define)静电放电保护器件100的有效区域(active area)A。此外，掺杂区(doped region)108形成于阱区104的中间部分中，以及，多个掺杂区110(如图1所示的一对掺杂区110)分别形成于阱区104的其中一个末端部分中。此外，一对绝缘层(a pair of insulating layer，也可以称作绝缘层对)112分别形成于阱区104的一部分之上，以使得该对绝缘层112的每一个设于在掺杂区108和多个掺杂区110的其中一个之间的这部分阱区之上。该对绝缘层112的每一个覆盖及物理接触掺杂区108的一部分、其中一个掺杂区110的一部分以及在掺杂区108和该掺杂区110之间的这部分阱区，其中，该掺杂区108和该掺杂区110分别与该绝缘层112相邻。在一种示例中，绝缘层112分别形成于半导体基板202的第二部分之上，以覆盖该掺杂区208的一部分和该对掺杂区110之一的一部分。该第二部分与上述第一部分可以部分重叠，或者，该第二部分为上述第一部分的其中一部分，具体地，本发明实施例不作限制。
在一实施例中，例如，半导体基板102可以是具有导电型(如P型)的硅基板(silicon substrate)。此外，阱区104和掺杂区110可以具有第一导电型(如N型或P型)，以及，掺杂区108可以具有与该第一导电型相对的第二导电型(如P型或N型)。掺杂区108和110中的掺杂浓度(dopant concentration)可以大于阱区104中的掺杂浓度，以及，阱区104中的掺杂浓度大于半导体基板102的掺杂浓度。此时，图1所示的静电放电保护器件100因此提供具有P-N结或N-P结的二极管结构，该P-N结或N-P结形成于掺杂区108和阱区104之间。掺杂区108可以是与接垫(pad)或电路(两者均未示出)电气连接的节点，以及，多个掺杂区110的每一个可以是与电路或接垫(两者均未示出)电气连接的另一节点。因此，静电放电保护器件100可以防止或减少静电放电电流给其连接的电路造成的损坏。
然而，考虑到静电放电保护器件100的尺寸不断减小的趋势，在静电放电保护器件100的掺杂区108和阱区104之间形成的PN结或NP结还会提供增大的(increased)寄生电容，该寄生电容大到足以显著降低与其连接的集成电路的射频(RF)性能(未示出)的程度。
图2和图3是表示一种示例性的静电放电保护器件200的示意图，可以应用该静电放电保护器件200来保护具有射频功能的集成电路。图2是沿图3中线2-2的示意剖视图，以及，图3是图2所示的静电放电保护器件200的示意俯视图。虽然静电放电保护器件200的尺寸进一步减小，但图2和图3所示的静电放电保护器件200仍能够具有减小的(reduced)或较小的寄生电容，且还能够提供静电放电保护，而不会降低与其连接的集成电路的射频性能。
如图2所示，该示例性的静电放电保护器件200包括半导体基板202和一对阱区(apair of well regions)204(“一对第一阱区”)，该对阱区204分别形成于半导体基板202的一部分中(如图2左方所示的阱区204和图2右方所示的阱区204)。该对阱区204彼此之间被该对阱区204之间的这部分半导体基板202分开。应当说明的是，该对阱区204之间的这部分半导体基板(即分离该对阱区204的这部分半导体基板)为半导体基板202的至少一个部分，该至少一个部分可以是半导体基板202的一个部分或多个部分，具体地，本发明实施例对此不作限制。在一种示例中，如图2、图4以及图6所示，阱区204之间的这部分半导体基板为半导体基板202的一个部分或一部分。在另一种示例中，如图8以及图12所示，阱区204之间的这部分半导体基板为半导体基板202的多个部分。此外，可选的阱区250(第二阱区)形成于半导体基板202的第三部分中，该第三部分位于该对阱区204和该对阱区204之间的这部分半导体基板(半导体基板202的至少一个部分)之下。此外，一对隔离组件(a pair ofisolation elements)206分别形成于半导体基板202的一部分(第四部分)或者形成于该第四部分和阱区204的一部分中，以限定静电放电保护器件200的有效区域B。在一种示例中，该第四部分与该对阱区204之一的第二侧壁相邻，该第二侧壁与掺杂区208不相邻。在另一种示例中，该隔离组件为浅沟槽隔离组件(Shallow Trench Isolation(STI)element)。此外，掺杂区208(第一掺杂区)形成于该半导体基板的第一部分中，该第一部分为上述至少一个部分的其中一部分。此外，多个掺杂区210(如图2所示的一对第二掺杂区210)，分别形成于该对阱区204之一中。在一种示例中，掺杂区208形成于该对阱区204之间的这部分半导体基板202的中间部分中，以及，多个掺杂区210(如图2所示的一对掺杂区210)分别形成于该对阱区204的其中一个末端部分中。此外，多个绝缘层212(如图2所示的一对绝缘层212)分别形成于阱区204的一部分之上，以使得该对绝缘层212的每一个设于相应阱区204的该部分及掺杂区208和其中一个掺杂区210之间的这部分半导体基板之上。该对绝缘层212的每一个覆盖及物理接触与其相邻的掺杂区208和210的一部分、该相邻的掺杂区208和210之间的这部分半导体基板以及该相邻的掺杂区208和210之间的这部分阱区。在一种示例中，绝缘层212为氧化层(oxide layer)，如反抗保护氧化层(Resist Protection Oxide，RPO)。
在一实施例中，例如，半导体基板202可以是具有导电型(如P型)的硅基板。此外，阱区204、阱区250以及掺杂区210可以具有第一导电型(如N型)，以及，掺杂区208可以具有与该第一导电型相对的第二导电型(如P型)。掺杂区208和210中的掺杂浓度可以大于阱区204和250中的掺杂浓度，以及，阱区204和250中的掺杂浓度大于半导体基板202中的掺杂浓度。
在另一实施例中，例如，半导体基板202可以是具有导电型(如P型)的硅基板。此外，可以省略阱区250，以及，阱区204和掺杂区210可以具有第一导电型(如P型)，掺杂区208可以具有与该第一导电型相对的第二导电型(如N型)。此时，能够省略该可选的阱区250，以及，掺杂区208和210中的掺杂浓度可以大于阱区204中的掺杂浓度，阱区204中的掺杂浓度大于半导体基板202中的掺杂浓度。
如图3所示，从静电放电保护器件的顶部看，形成于阱区204之间的半导体基板202的该部分具有条状结构(stripe-like configuration)。此外，从静电放电保护器件的顶部看，阱区204以及掺杂区208和210也具有条状结构。隔离组件206环绕(surround)阱区204、掺杂区208和210以及形成于阱区204之间的半导体基板202的该部分。
此时，图2和图3所示的静电放电保护器件200提供了具有P-N结或N-P结的二极管结构，其中，该P-N结由形成于阱区204之间的半导体基板202的该部分和其相邻的阱区204构成(made of)，该N-P结由掺杂区208和形成于阱区204之间的半导体基板202的该部分构成。由于阱区204之间的半导体基板202的该部分的掺杂浓度小于掺杂区208的掺杂浓度，因此，能够减小图2和图3所示的静电放电保护器件之二极管结构的寄生电容。掺杂区208可以是与接垫或电路(两者均未示出)电气连接的节点，以及，多个掺杂区210中的每一个可以是与电路或接垫(两者均未示出)电气连接的另一节点。因此，虽然静电放电保护器件200的尺寸不断减小的趋势在继续，但静电放电保护器件200仍能够防止及减少ESD电流给该静电放电保护器件连接的电路所造成的损坏，而不显著降低与该静电放电保护器件连接的集成电路(未示出)的射频性能。
图4和图5是表示另一示例性的静电放电保护器件200’的示意图，可以应用该静电放电保护器件200’来保护具有射频功能的集成电路。图4是沿图5中线4-4的示意剖视图，以及，图5是图4所示的静电放电保护器件200’的示意俯视图。图4和图5所示的静电放电保护器件200’是基于图2和图3所示的静电放电保护器件200进行的修改，因此，为了简化目的，下面将仅描述静电放电保护器件200’和静电放电保护器件200之间的差异。虽然静电放电保护器件200’的尺寸进一步减小，但图4和图5所示的静电放电保护器件200’仍能够具有减小的寄生电容，且还能够提供静电放电保护而不降低与其连接的集成电路(未示出)的射频性能。
与图2和图3所示的静电放电保护器件200不同的是，图4和图5所示的该示例性的静电放电保护器件200’中的该对阱区204分别进一步向掺杂区208延伸，从而使得掺杂区208的侧壁(sidewall)与该对阱区204中的每一个的相应侧壁(第一侧壁，该第一侧壁与掺杂区208相邻)物理接触，以及，该对阱区204彼此之间仍被掺杂区208下方的这部分半导体基板202隔离开。
图6和图7是表示另一示例性的静电放电保护装置200”的示意图，可以应用该静电放电保护装置200”来保护具有射频功能的集成电路。图6是沿图7中线6-6的示意剖视图，以及，图7是图6所示的静电放电保护器件200”的示意俯视图。图6和图7所示的静电放电保护器件200”是基于图2和图3所示的静电放电保护装置200进行的修改，因此，为了简化目的，下面将仅描述静电放电保护器件200”和静电放电保护装置200之间的差异。虽然静电放电保护器件200”的尺寸进一步减小，但图6和图7所示的静电放电保护器件200”仍能够具有减小的寄生电容，且还能够提供静电放电保护而不降低与其连接的集成电路(未示出)的射频性能。
与图2和图3所示的示例性的静电放电保护器件200不同的是，图6和图7所示的该示例性的静电放电保护器件200”中的阱区204分别进一步向掺杂区208及其一部分的下方延伸，从而使得该对阱区204中的每一个与掺杂区208的部分侧壁和部分底面物理接触(该部分侧壁和该部分底面与该每一个相邻)，但该对阱区204彼此之间仍被掺杂区208下方的这部分半导体基板202隔离开。
图8和图9是表示另一示例性的静电放电保护器件200”’的示意图，可以应用该静电放电保护器件200”’来保护具有射频功能的集成电路。图8是沿图9中线8-8的示意剖视图，以及，图9是图8所示的静电放电保护器件200”’的示意俯视图。图8和图9所示的静电放电保护器件200”’是基于图6和图7所示的静电放电保护装置200”进行的修改，因此，为了简化目的，下面将仅描述静电放电保护器件200”和静电放电保护装置200”’之间的差异。虽然静电放电保护器件200”’的尺寸进一步减小，但图8和图9所示的静电放电保护器件200”’仍能够具有减小的寄生电容，且还能够提供静电放电保护而不降低与其连接的集成电路(未示出)的射频性能。
与图6和图7所示的静电放电保护器件200”不同的是，在图8和图9所示的静电放电保护器件200”’中，附加的(additional)阱区204’(第三阱区)形成于阱区204之间的半导体基板202的该部分的一部分中，以将阱区204之间的半导体基板202的该部分分离成两个子部分202A。如图9所示，阱区204’和子部分202A呈条状结构。阱区204’与阱区204相同，且能够在阱区204的制造(fabrication)期间同时形成。在其它实施例中，多个附加的阱区204’可以形成于阱区204之间的半导体基板202的该部分的不同部分中，以将阱区204之间的半导体基板202的该部分分离成两个以上的子部分202A(未示出)。应当说明的是，附加的阱区204’的个数并不受限于图8和图9所示的个数。
类似地，在其它实施例中，图8和图9所示的至少一个附加的阱区204’也能够形成于图2至图6所示的阱区204之间的半导体基板202的该部分的一部分中，以将阱区204之间的半导体基板202的该部分分离成两个或两个以上的子部分202A。应当说明的是，附加的阱区204’的个数也不受限于图8和图9所示的个数。换句话说，本发明对第三阱区204’的数量并不作限制，即可以是一个或多个。在一示例中，至少一个阱区204’形成于半导体基板位于掺杂区208之下的部分中，以使得该对阱区204被该半导体基板的多个子部分202A分隔开。
图10至图12是表示另一示例性的静电放电保护器件200””的示意图，可以应用该静电放电保护器件200””来保护具有射频功能的集成电路。图10和图11是根据本发明又一实施例的一种静电放电保护器件的不同部分的剖面示意图，其中，图10是沿图12中线10-10的剖面示意图，图11是沿图12中线11-11的剖面示意图，以及，图12是图10和图11所示的静电放电保护器件200””的示意俯视图。图10至图12所示的静电放电保护器件200””是基于图6和图7所示的静电放电保护装置200”进行的修改，因此，为了简化目的，下面将仅描述静电放电保护器件200””和静电放电保护装置200”之间的差异。虽然静电放电保护器件200””的尺寸进一步减小，但图10至图12所示的静电放电保护器件200””仍能够具有减小的寄生电容，且还能够提供静电放电保护而不降低与其连接的集成电路(未示出)的射频性能。
与图6和图7所示的静电放电保护器件200”不同的是，在图10至图12所示的静电放电保护器件200””中，从静电放电保护器件200””的顶部看，阱区204之间的半导体基板202的该部分(即掺杂区208之下的该半导体基板202的多个部分)不是呈条状结构，而是呈段状结构(segment-like configuration)。请参见图12，其中，被分开的多个段分别为半导体基板202的不同部分，如线10-10穿过被分开的多个段的其中一个段，线11-11穿过多个阱区204’的其中一个阱区。因此，多个附加的阱区204’(见图11和图12)形成于阱区204之间的半导体基板202的该部分的一部分中，以将阱区204之间的半导体基板202的该部分分离成多个分离的段(separated segment)。参见图11和图12，多个附加的阱区204’中的每一个与该对阱区204物理接触且具有该第一导电型，以使得该对阱区204被半导体基板202的多个分离的段分开。阱区204’与阱区204相同，并且可以在阱区204的制造过程中同时形成。
尽管上述描述已经对本发明实施例及其优点进行了详细说明，但应当理解的是，在不脱离本发明的精神以及权利要求书所定义的范围内，可以对本发明进行各种改变、替换和变更。所描述的实施例在所有方面仅用于说明的目的而并非用于限制本发明。本发明的保护范围当视所附的权利要求所界定者为准。本领域技术人员皆在不脱离本发明之精神以及范围内做些许更动与润饰。

Claims (15)

1.一种静电放电保护器件，其特征在于，该静电放电保护器件包括：
半导体基板；
一对第一阱区，形成于该半导体基板中，其中，该对第一阱区具有第一导电型且被该半导体基板的至少一个部分分开；
第一掺杂区，形成于该半导体基板的第一部分中，具有与该第一导电型相对的第二导电型，其中，该第一部分为分开该对第一阱区的该至少一个部分的其中一部分，该半导体基板的该至少一个部分除该第一部分外的其余部分的掺杂浓度小于该第一掺杂区的掺杂浓度；
一对第二掺杂区，分别形成于该对第一阱区之一中，具有该第一导电型，其中，该第一掺杂区不与该对第二掺杂区物理接触；以及
一对绝缘层，分别形成于该半导体基板的上方，该对绝缘层中的每个绝缘层覆盖该第一掺杂区的一部分和该对第二掺杂区中与该第一掺杂区的该一部分相邻的第二掺杂区的一部分。
2.如权利要求1所述的静电放电保护器件，其特征在于，该第一导电型为P型以及该第二导电型为N型，且该半导体基板具有该第一导电型。
3.如权利要求1所述的静电放电保护器件，其特征在于，该静电放电保护器件还包括：
第二阱区，形成于该半导体基板的第三部分中，该第三部分位于该对第一阱区和分开该对第一阱区的该至少一个部分之下，其中，该第二阱区具有该第一导电型。
4.如权利要求3所述的静电放电保护器件，其特征在于，该第一导电型为N型以及该第二导电型为P型，且该半导体基板具有该第二导电型。
5.如权利要求1所述的静电放电保护器件，其特征在于，从该静电放电保护器件的顶部看，该半导体基板位于该第一掺杂区之下的部分具有条状结构。
6.如权利要求1所述的静电放电保护器件，其特征在于，从该静电放电保护器件的顶部看，该半导体基板位于该第一掺杂区之下的部分包括多个分离的段。
7.如权利要求1所述的静电放电保护器件，其特征在于，该绝缘层为氧化层。
8.如权利要求1所述的静电放电保护器件，其特征在于，该第一掺杂区的侧壁与该对第一阱区之一的第一侧壁物理隔离，其中，该第一侧壁与该第一掺杂区相邻。
9.如权利要求1所述的静电放电保护器件，其特征在于，该第一掺杂区的侧壁与该对第一阱区之一的第一侧壁物理接触，其中，该第一侧壁与该第一掺杂区相邻。
10.如权利要求1所述的静电放电保护器件，其特征在于，该对第一阱区分别进一步向该第一掺杂区的一部分的下方延伸，以使得该对第一阱区的每一个均与该第一掺杂区中与该第一阱区相邻的部分侧壁和部分底面物理接触。
11.如权利要求1所述的静电放电保护器件，其特征在于，该静电放电保护器件还包括：
至少一个第三阱区，形成于该半导体基板位于该第一掺杂区之下的部分中，以使得该对第一阱区彼此之间被该半导体基板的多个部分分开。
12.如权利要求3所述的静电放电保护器件，其特征在于，该静电放电保护器件还包括：
至少一个第三阱区，形成于该半导体基板位于该第一掺杂区之下的部分中且与该第二阱区接触，以使得该对第一阱区彼此之间被该半导体基板的多个部分分开。
13.如权利要求11或12所述的静电放电保护器件，其特征在于，该至少一个第三阱区中的每一个与该对第一阱区物理接触且具有该第一导电型。
14.如权利要求1所述的静电放电保护器件，其特征在于，该静电放电保护器件还包括：
隔离组件，设置在该半导体基板的第四部分中，该第四部分与该对第一阱区之一的一侧壁相邻，其中，该侧壁与该第一掺杂区不相邻。
15.如权利要求14所述的静电放电保护器件，其特征在于，该隔离组件为浅沟槽隔离组件。
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