KR100934797B1 - 절연게이트 양극성 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 절연게이트 양극성 트랜지스터는 기판 내에 형성된 제1 도전형 컬렉터 이온주입영역; 상기 컬렉터 이온주입영역 상에 제1 구획(segment) 버퍼층과 제2 구획 버퍼층을 포함하여 형성된 제2 도전형 제1 버퍼층; 상기 기판 표면으로부터 상기 컬렉터 이온주입영역까지 컨택 구조로 형성된 제1 도전형 폴리; 상기 제1 도전형 폴리 옆의 상기 기판 영역에 형성된 제2 도전형 제2 버퍼층; 상기 제1 버퍼층 상의 기판에 형성된 제1 도전형 베이스영역; 상기 베이스영역 일측의 기판상에 형성된 게이트; 상기 베이스영역 내에 형성된 제2 도전형 에미터 이온주입 영역을 포함한다.
실시예에 의하면, 영역에 따라서 농도를 다르게 구현한 버퍼층(segment buffer layer)을 채용함으로써, 버퍼층을 통해 주입되는 홀 커런트(hole current) 양이 영역에 따라 차이를 가지게 하였다.
절연게이트 양극성 트랜지스터, MOS, 바이폴라, 싸이리스터

Description

절연게이트 양극성 트랜지스터 및 그 제조방법{Insulated gate bipolar transistor and Method for Manufacturing the same}
실시예는 절연게이트 양극성 트랜지스터 및 그 제조방법에 관하여 개시한다.
절연게이트 양극성 트랜지스터(IGBT; insulated gate bipolar transistor)는 MOS 트랜지스터의 절연게이트 구조와 바이폴라 트랜지스터의 높은 전류밀도를 갖는 특성을 결합시킨 이상적인 소자이다.
한편, 종래기술에 의한 절연게이트 양극성 트랜지스터(IGBT)는 MOS 트랜지스터와 달리, 게이트 밑의 채널 상의 N형 드리프트(drift) 영역, P+ 컬렉터 영역, P형 베이스, N+ 에미터(N)로 이루어지는 기생(parasitic) PNPN 싸이리스터(thyristor) 구조를 갖는다.
그런데, 등가회로에서 NPN 트랜지스터와 PNP 트랜지스터의 전류이득(current gain) 합이 1 이상 되면 PNPN 싸이리스터(thyristor)가 턴온(turn-on)되면서 게이트(gate)에 의한 턴오프(turn-off) 능력을 상실하는 래치업(latch up)현상이 발생한다.
이러한 래치업(Latch up)현상은 IGBT의 SOA(safe operating area)를 제한하 며, 급격히 과도한 전류가 흘러 소자에 손상을 줄 수 있다.
실시예는 순방향전압 드랍(Forward voltage drop)을 최소화하며 기생 싸이리스터(parasitic thyristor) 래치업(latch up)을 방지할 수 있는 절연게이트 양극성 트랜지스터 및 그 제조방법을 제공하고자 한다.
실시예에 따른 절연게이트 양극성 트랜지스터는 기판 내에 형성된 제1 도전형 컬렉터 이온주입영역; 상기 컬렉터 이온주입영역 상에 제1 구획(segment) 버퍼층과 제2 구획 버퍼층을 포함하여 형성된 제2 도전형 제1 버퍼층; 상기 기판 표면으로부터 상기 컬렉터 이온주입영역까지 컨택 구조로 형성된 제1 도전형 폴리; 상기 제1 도전형 폴리 옆의 상기 기판 영역에 형성된 제2 도전형 제2 버퍼층; 상기 제1 버퍼층 상의 기판에 형성된 제1 도전형 베이스영역; 상기 베이스영역 일측의 기판상에 형성된 게이트; 상기 베이스영역 내에 형성된 제2 도전형 에미터 이온주입 영역을 포함한다.
실시예에 따른 절연게이트 양극성 트랜지스터의 제조 방법은 기판 내에 제1 도전형 이온 주입을 통해 컬렉터 이온주입영역을 형성하는 단계; 상기 컬렉터 이온주입영역 상에 제2 도전형 이온주입을 통해 제1 구획 버퍼층과 제2 구획 버퍼층을 포함하는 제1 버퍼층을 형성하는 단계; 상기 제1 버퍼층 상의 기판에 제1 도전형 이온주입을 통해 베이스영역을 형성하는 단계; 상기 기판으로부터 상기 컬렉터 이온주입영역까지 트렌치를 형성하는 단계; 이온주입공정을 진행하여 상기 트렌치 측 면의 상기 기판 영역에 제2 도전형 제2 버퍼층을 형성하는 단계; 상기 트렌치에 이온주입된 폴리 실리콘을 매립하여 제1 도전형 폴리를 형성하는 단계; 상기 베이스영역 내에 제2 도전형 이온주입을 통해 에미터 이온주입 영역을 형성하는 단계를 포함한다.
실시예에 따른 절연게이트 양극성 트랜지스터 및 그 제조방법에 의하면, 영역에 따라서 농도를 다르게 구현한 버퍼층(segment buffer layer)을 채용함으로써, 버퍼층을 통해 주입되는 홀 커런트(hole current) 양이 영역에 따라 차이를 가지게 하였다.
따라서 래치업(latch-up)의 원인이 되는 베이스(base)의 저항영역(Rp)으로 주입되는 홀커런트(hole current)를 상대적으로 감소함으로써 래치업(latch-up) 전류를 증가하여 순방향전압 드랍(Forward voltage drop)을 최소화하며 기생 싸이리스터(parasitic thyristor) 래치업(latch up)을 방지할 수 있다.
이하, 실시예에 따른 절연게이트 양극성 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
실시 예에서 제1 도전형은 P-type, 제2 도전형은 N-type을 예로 들고 있으나 이에 한정되는 것은 아니다.
도 1은 실시예에 따른 절연게이트 양극성 트랜지스터의 단면도이다.
실시예에 따른 절연게이트 양극성 트랜지스터는 기판(110) 내에 형성된 제1 도전형 컬렉터 이온주입영역(122); 상기 컬렉터 이온주입영역(122) 상에 제1 구획(segment) 버퍼층(132)과 제2 구획 버퍼층(134)을 포함하여 형성된 제2 도전형 제1 버퍼층(130); 상기 제1 버퍼층(130) 상의 기판(110)에 형성된 제1 도전형 베이스영역(152); 상기 베이스영역(152) 일측의 기판(110)상에 형성된 게이트(154); 상기 베이스영역(152) 내에 형성된 제2 도전형 에미터 이온주입 영역(142); 상기 게이트(154)를 감싸며 형성된 절연층(174); 상기 에미터 이온주입 영역(142)과 전기적으로 연결되도록 형성된 에미터 전극(144); 및 상기 컬렉터 이온주입영역(122)과 전기적으로 연결되도록 형성된 제1 도전형 폴리층(124); 상기 제1 도전형 폴리층(124) 주변의 기판(110)에 형성된 제2 도전형 제2 버퍼층(136); 상기 제1 도전형 폴리층(124)과 연결되는 컬렉터 전극(184)을 포함한다.
실시예에 따른 절연게이트 양극성 트랜지스터의 구동은 게이트(154) 밑의 채널을 통해, 제1 도전형 베이스 영역(152)과 제2 도전형 드리프트영역(115), 그리고 제1 도전형 컬렉터 이온주입영역(122)으로 이루어지는 PNP 트랜지스터 구조에서 드리프트영역(drift area)(115)에 전류를 공급함으로써 이루어진다.
즉, MOS 게이트(gate)로 구동하기 때문에 전력용 바이폴라 소자보다 구동이 용이하며 컬렉터(collector)에서 주입된 소수 캐리어가 드리프트영역(drift area)에 전도도 변조(conductivity modulation)을 일으켜 드리프트영역에서의 전압 강하 가 매우 작아 전력소모가 적은 장점이 있다.
또한, 실시예는 상기 베이스 영역(152) 내의 상기 에미터 이온주입영역(142)의 일측에 형성된 제1 도전형 제1 이온주입영역(162)을 더 포함할 수 있다. 이로써 상기 에미터 전극(144)과의 전기적 저항을 감소시킬 수 있다.
또한, 실시예는 상기 제1 이온주입영역(162) 하측에 형성된 제1 도전형 제2 이온주입영역(164)을 더 포함할 수 있다. 즉, 베이스영역(152)의 하측에 고농도 제1 도전형 제2 이온주입영역(164)을 적용함으로써 베이스 영역(152) 하단의 저항(Rp)의 크기를 감소시켜 래치업(lach-up)이 발생되는 전류의 수준을 증가시킬 수 있다.
또한, 실시예에서, 상기 제1 버퍼층(130)은 상기 제2 이온주입영역(164)과 수직 대응되는 위치에 형성된 제1 구획(segment) 버퍼층(132) 및 상기 제1 구획(segment) 버퍼층(132) 측면에 형성된 제2 구획 버퍼층(134)을 포함할 수 있다.
이때, 상기 제1 구획(segment) 버퍼층(132)의 농도가 상기 제2 구획 버퍼층(134)의 농도보다 낮을 수 있다.
실시예에서 제1 버퍼층(130)은 에미터(Emitter)(140)와 컬렉터(Collector)(120)간의 펀치뚜루(punch-through)에 의한 항복현상을 방지하며, 제1 도전형 폴리층(124)에서 드리프트 영역(drift area)(115)으로의 홀(hole) 주입을 억제함으로써 턴오프 타입(Turn-off time) 감소 및 래치업(latch-up) 전류가 증가하는 효과를 얻을 수 있다.
한편, 제1 버퍼층(130) 농도가 너무 높으면 순방향전압 드랍(Forward voltage drop)이 증가하게 되는데, 실시예는 영역에 따라서 농도를 다르게 구현한 제1 버퍼층(segment buffer layer)(130)을 채용함으로써 순방향전압 드랍(Forward voltage drop)을 방지할 수 있다.
또한, 도 1과 같이, 구획된 제1 버퍼층(segment buffer layer)(130)를 통한 홀 커런트(hole current) 플로우(flow)는 화살표와 같으며, 이때 화살표의 굵기는 홀 커런트의 양을 의미한다.
즉, 실시예의 제1 버퍼층(130)은 균일한 농도의 버퍼층(buffer layer)이 아니라 영역에 따라서 서로 다른 농도의 버퍼층(buffer layer)을 가진다.
래치업(Latch-up)의 가장 큰 원인이 되는 베이스 영역(152) 하단의 저항(Rp)영역으로 주입되는 홀 커런트(hole current)(h2)를 감소시키고, 래치업(latch-up)에 거의 영향을 주지 않는 제2 이온주입영역(164)(Deep P+) 영역으로 주입되는 홀 커런트(hole current)(h1)를 상대적으로 증가시킨다.
따라서 실시예의 구조는 래치업(latch-up)의 원인이 되는 저항(Rp) 영역을 지나지 않고, 베이스 영역(152)을 통해 바로 에미터 전극(Emitter electrode)(144)으로 흐르도록 홀 커런트(hole current)를 조절하여 래치업(latch-up) 전류 수준을 증가할 수 있다.
또한, 실시예에서, 상기 제1 도전형 폴리층(124)은 상기 컬렉터 이온주입영역(122)을 선택적으로 노출하는 트렌치 내에 형성되며, 상기 트렌치의 측면에는 제2 도전형 제2 버퍼층(136)이 형성된다.
즉, 상기 컬렉터 전극(184)과 컬렉터 이온주입영역(122) 사이에 제1 도전형 폴리층(124)과 제2 도전형 제2 버퍼층(136)이 형성됨으로써, 래치업 현상과 무관하게 전체 홀 커런트를 증가시킬 수 있도록 하였다.
실시예에 따른 절연게이트 양극성 트랜지스터에 의하면, 영역에 따라서 농도를 다르게 구현한 제1 버퍼층(segment buffer layer)(130), 제2 버퍼층(136)을 채용함으로써, 버퍼층(130, 136)을 통해 주입되는 홀 커런트(hole current) 양이 영역에 따라 차이를 가지게 하였다. 따라서 래치업(latch-up)의 원인이 되는 베이스(base)의 저항영역(Rp)으로 주입되는 홀커런트(hole current)를 상대적으로 감소함으로써 래치업(latch-up) 전류를 증가하여 순방향전압 드랍(Forward voltage drop)을 최소화하며 기생 싸이리스터(parasitic thyristor) 래치업(latch up)을 방지할 수 있다.
이하, 도 2 내지 도 8을 참조하여 실시예에 따른 절연게이트 양극성 트랜지스터의 제조방법을 설명한다.
우선, 도 2와 같이 기판(110) 내에 제1 도전형 이온 주입을 통해 컬렉터 이온주입영역(122)을 형성한다. 예를 들어, 고농도 P형 이온을 주입하여 기판(110) 내에 컬렉터 이온주입영역(122)을 형성할 수 있다. 이때, 상기 기판(110)에는 드리프트 영역(115)이 형성될 수 있다.
이후, 상기 컬렉터 이온주입영역(122) 상에 제2 도전형 이온주입을 통해 제1 구획(segment) 버퍼층(132)을 형성한다. 예를 들어, 저농도 N형 이온을 주입하여 제1 구획(segment) 버퍼층(132)을 형성할 수 있다.
다음으로, 도 3과 같이 상기 기판(110)을 선택적으로 노출하는 감광막 패 턴(310)을 마스크로 하여 제2 구획 버퍼층(134)을 형성할 수 있다. 예를 들어, 고농도 N형 이온을 주입하여 제2 구획 버퍼층(134)을 상기 제1 구획 버퍼층(132)의 측면에 형성할 수 있다.
실시예에서 상기 감광막 패턴(310)은 이후 형성될 제2 이온주입영역(164)을 노출하지 않도록 패턴 될 수 있다.
실시예에 의하면, 영역에 따라서 농도를 다르게 구현한 제2 도전형 제1 버퍼층(segment buffer layer)(130)을 채용함으로써, 제1 버퍼층(130)을 통해 주입되는 홀 커런트(hole current) 양이 영역에 따라 차이를 가지게 할 수 있다.
다음으로, 도 4와 같이 상기 감광막 패턴(310)을 제거하고 상기 제1 버퍼층(130) 상의 기판(110)에 제1 도전형 이온주입을 통해 베이스영역(152)을 형성한다. 예를 들어, P형 이온을 주입하여 베이스영역(152)을 형성할 수 있다.
이후, 상기 베이스영역(152)의 하측에 제1 도전형 이온주입을 통해 제2 이온주입영역(164)을 형성할 수 있다. 예를 들어, 고농도 P형 이온을 주입하여 Deep 제2 이온주입영역(164)을 형성할 수 있다. 실시예는 베이스영역(152)의 하측에 고농도 제1 도전형 제2 이온주입영역(164)을 적용함으로써 베이스 영역(152) 하단의 저항(Rp)의 크기를 감소시켜 래치업(lach-up)이 발생되는 전류의 수준을 증가시킬 수 있다.
또한, 상기 제2 이온주입영역(164)은 상기 제1 구획(segment) 버퍼층(132)과 수직으로 대응되는 위치에 형성될 수 있다.
상기 베이스영역(152)과 상기 제2 이온주입영역(164)은 각각 이온주입 마스 크로 이용되는 감광막의 패터닝 공정을 통하여 형성될 수 있다.
이후, 상기 기판(110) 위에 옥사이드층(320)을 형성한다.
다음으로, 도 5와 같이, 식각 마스크로 이용될 감광막 패턴(330)을 형성하고, 식각 공정을 처리하여 컬렉터 이온주입영역(122)까지 트렌치(T)를 형성한다.
상기 트렌치(T)가 형성되면, 제2 도전형 이온주입을 통해 제2 버퍼층(136)을 형성하고, 감광막 패턴(330)을 제거한다. 이후, 열처리 공정이 더 진행될 수 있다.
다음으로, 상기 트렌치(T)가 매립되도록 하여 옥사이드층(320) 위에 P+ 폴리실리콘층을 도포하고, CMP(Chemical Mechanical Polishing)와 같은 연마공정을 진행하여 상기 트렌치(T) 외부의 P+ 폴리실리콘층을 제거한다.
따라서 도 6과 같은 제1 도전형 폴리층(124)이 형성된다.
상기 제1 도전형 폴리층(124)과 컬렉터 이온주입영역(122)은 컬렉터(120)로 기능될 수 있다.
다음으로, 도 7에 도시된 것처럼, 상기 옥사이드층(320)을 패터닝하고 게이트 폴리를 적층하여 게이트(154)를 형성한다. 이후, 상기 게이트(154) 영역 이외의 게이트 폴리와 패터닝된 옥사이드층(320)은 제거된다.
이후, 상기 베이스영역(152) 내에 제2 도전형 이온주입을 통해 에미터 이온주입 영역(142)을 형성한다. 예를 들어, 고농도 N형 이온주입을 통해 에미터 이온주입 영역(142)을 형성할 수 있다.
이후, 상기 베이스 영역(152) 내에 제1 도전형 이온주입을 통해 상기 에미터 이온주입 영역(142)의 일측에 제1 이온주입영역(162)을 형성할 수 있다. 상기 제1 이온주입영역(162)은 상기 제2 이온주입영역(164)의 상측에 형성될 수 있다. 예를 들어, 고농도 P형 이온주입에 의해 제1 이온주입영역(162)을 형성할 수 있다.
이후, 상기 게이트(154)를 덮도록 하여 산화막층 또는 질화막층(340)을 형성한다.
이후, 상기 산화막층 또는 질화막층(340)을 선택적으로 식각하여, 상기 제1 도전형 폴리층(124)의 상부, 액티브 영역(142, 162)을 노출시키는 절연층(174)을 형성한다.
상기 절연층(174)의 개구 영역이 매립되도록 하여 금속층을 적층하고, 패터닝함으로써, 도 8과 같이, 상기 에미터 이온주입 영역(142)과 전기적으로 연결되는 에미터 전극(144)과 상기 제1 도전형 폴리층(124)과 전기적으로 연결되는 컬렉터 전극(184)을 형성한다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 절연게이트 양극성 트랜지스터의 단면도.
도 2 내지 도 7은 실시예에 따른 절연게이트 양극성 트랜지스터의 제조방법의 공정단면도.

Claims (11)

  1. 기판 내에 형성된 제1 도전형 컬렉터 이온주입영역;
    상기 컬렉터 이온주입영역 상에 제1 구획(segment) 버퍼층과 제2 구획 버퍼층을 포함하여 형성된 제2 도전형 제1 버퍼층;
    상기 기판 표면으로부터 상기 컬렉터 이온주입영역까지 컨택 구조로 형성된 제1 도전형 폴리;
    상기 제1 도전형 폴리 옆의 상기 기판 영역에 형성된 제2 도전형 제2 버퍼층;
    상기 제1 버퍼층 상의 기판에 형성된 제1 도전형 베이스영역;
    상기 베이스영역 일측의 기판상에 형성된 게이트;
    상기 베이스영역 내에 형성된 제2 도전형 에미터 이온주입 영역을 포함하는 절연게이트 양극성 트랜지스터.
  2. 제1항에 있어서,
    상기 기판 위에 형성되고, 상기 게이트 사이의 기판 영역 및 상기 제1 도전형 폴리를 노출시키는 절연층;
    상기 에미터 이온주입 영역과 전기적으로 연결되도록 형성된 에미터 전극; 및
    상기 제1 도전형 폴리와 전기적으로 연결되도록 형성된 컬렉터 전극을 포함 하는 것을 특징으로 하는 절연게이트 양극성 트랜지스터.
  3. 제1항에 있어서,
    상기 베이스 영역 내의 상기 에미터 이온주입영역의 일측에 형성된 제1 도전형 제1 이온주입영역을 더 포함하는 것을 특징으로 하는 절연게이트 양극성 트랜지스터.
  4. 제3항에 있어서,
    상기 제1 도전영역 하측에 형성된 제1 도전형 제2 이온주입영역을 더 포함하는 것을 특징으로 하는 절연게이트 양극성 트랜지스터.
  5. 제4항에 있어서, 상기 제1 버퍼층은
    상기 제2 이온주입영역과 수직 대응되는 위치에 형성된 제1 구획 버퍼층; 및
    상기 제1 구획 버퍼층 측면에 형성된 제2 구획 버퍼층을 포함하는 것을 특징으로 하는 절연게이트 양극성 트랜지스터.
  6. 제5항에 있어서,
    상기 제1 구획 버퍼층의 농도가 상기 제2 구획 버퍼층의 농도보다 낮은 것을 특징으로 하는 절연게이트 양극성 트랜지스터.
  7. 기판 내에 제1 도전형 이온 주입을 통해 컬렉터 이온주입영역을 형성하는 단계;
    상기 컬렉터 이온주입영역 상에 제2 도전형 이온주입을 통해 제1 구획 버퍼층과 제2 구획 버퍼층을 포함하는 제1 버퍼층을 형성하는 단계;
    상기 제1 버퍼층 상의 기판에 제1 도전형 이온주입을 통해 베이스영역을 형성하는 단계;
    상기 기판으로부터 상기 컬렉터 이온주입영역까지 트렌치를 형성하는 단계;
    이온주입공정을 진행하여 상기 트렌치 측면의 상기 기판 영역에 제2 도전형 제2 버퍼층을 형성하는 단계;
    상기 트렌치에 이온주입된 폴리 실리콘을 매립하여 제1 도전형 폴리를 형성하는 단계;
    상기 베이스영역 내에 제2 도전형 이온주입을 통해 에미터 이온주입 영역을 형성하는 단계를 포함하는 절연게이트 양극성 트랜지스터의 제조 방법.
  8. 제7항에 있어서, 상기 제1 도전형 폴리를 형성한 후,
    상기 베이스영역 일측의 기판상에 게이트를 형성하는 단계;
    상기 게이트를 감싸는 절연층을 형성하는 단계;
    상기 에미터 이온주입 영역과 전기적으로 연결되는 에미터 전극을 형성하는 단계; 및
    상기 제1 도전형 폴리와 전기적으로 연결되는 컬렉터 전극을 형성하는 단계 를 포함하는 것을 특징으로 하는 절연게이트 양극성 트랜지스터의 제조방법.
  9. 제8항에 있어서,
    상기 에미터 이온주입 영역을 형성하는 단계 후에,
    상기 베이스 영역 내에 제1 도전형 이온주입을 통해 상기 에미터 이온주입영역의 일측에 제1 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 절연게이트 양극성 트랜지스터의 제조방법.
  10. 제9항에 있어서,
    상기 베이스영역을 형성하는 단계 후에,
    상기 베이스영역의 하측에 제1 도전형 이온주입을 통해 제2 이온주입영역을 형성하는 단계를 더 포함하고,
    상기 제1 이온주입영역은 상기 제2 이온주입영역의 상측에 형성되는 것을 특징으로 하는 절연게이트 양극성 트랜지스터의 제조방법.
  11. 제10항에 있어서,
    상기 제1 버퍼층을 형성하는 단계는,
    상기 제2 이온주입영역과 수직 대응되는 위치에 제1 구획 버퍼층을 형성하는 단계; 및
    상기 제1 구획 버퍼층 측면에 제2 구획 버퍼층을 형성하는 단계;를 포함하 고,
    상기 제1 구획 버퍼층의 농도가 상기 제2 구획 버퍼층의 농도보다 낮은 것을 특징으로 하는 절연게이트 양극성 트랜지스터의 제조방법.
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