JP2023120947A - 電源管理回路および電子機器 - Google Patents

Abstract

【課題】電源電流を平滑化し、ピークを抑制した電源管理回路を提供する。【解決手段】シーケンサ２１２は、複数のカウンタ２１６を制御する複数のカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎを生成する。調停回路２１４は、複数のカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎを受け、複数のカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎが同じクロックサイクルにおいてアサートされるとき、異なるクロックサイクルにおいてアサートされるように、複数のカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎの少なくともひとつを遅延して、複数のカウンタ２１６に出力する。【選択図】図３

Description

本開示は、複数の電源を管理、制御する電源管理回路に関する。

携帯電話、タブレット端末、ノート型パーソナルコンピュータ（ＰＣ）、デスクトップＰＣ、ゲーム機器は、演算処理を行うＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）などのマイクロプロセッサを備える。

マイクロプロセッサを搭載する電子機器は、半導体製造プロセスの微細化、搭載する周辺回路の増加、低消費電力化の要請にともない、複数の回路ブロックに細分化されており、回路ブロックごとに独立して電源電圧を制御可能に構成される。

こうした機器において、複数の回路ブロックに対応する複数の電源系統を制御するために、電源管理ＩＣ（ＰＭＩＣ：Power Management Integrated Circuit）が使用される。ＰＭＩＣには、複数チャンネルの電源回路を備える。

近年、負荷の状態に応じて、電源電圧の電圧レベルを個別に最適化する、動的電圧スケーリング（Dynamic Voltage Scaling）と呼ばれるアーキテクチャが導入されている。

特開２０１６－２４５６１号公報

ＰＭＩＣは、電源電圧の電圧レベルを変更する際に、電源電圧を緩やかに変化させる機能を有する。この機能のために、ＰＭＩＣは、チャンネル（電源レーン）ごとに、カウンタおよびＤ／Ａコンバータを備える。カウンタのカウント値は、電源電圧の電圧レベルを指定する。Ｄ／Ａコンバータは、カウント値をアナログの基準電圧に変換する。電源回路は、その出力電圧を、基準電圧に応じた目標電圧に安定化する。

ＰＭＩＣにおいて、複数チャンネルの電源電圧の電圧レベルが同時に変更される場合がある。この場合、複数のカウンタが同時に動作する。複数のカウンタは、クロック信号と同期して動作するところ、複数のカウンタが同じタイミングで状態遷移すると、ＰＭＩＣの電源電流が瞬時的に増大する。

本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、電源電流を平滑化し、ピークを抑制した電源管理回路の提供にある。

本開示のある態様の電源管理回路は、複数のカウンタと、複数のカウンタを制御する複数のカウントアップパルスを生成するシーケンサと、複数のカウントアップパルスを受け、複数のカウントアップパルスが同じクロックサイクルにおいてアサートされるとき、異なるクロックサイクルにおいてアサートされるように、複数のカウントアップパルスの少なくともひとつを遅延して複数のカウンタに出力する調停回路と、を備える。

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

本開示のある態様によれば、電源電流を平滑化し、ピークを抑制できる。

図１は、実施形態に係る電源管理集積回路を備える電子機器のブロック図である。 図２は、図１のＰＭＩＣの起動およびＤＶＳを説明する図である。 図３は、実施形態に係る制御ロジックのブロック図である。 図４は、制御ロジックの動作波形図である。 図５は、調停回路によるタイミング制御の一例を説明する図である。 図６は、比較技術に係るＰＭＩＣの動作を説明するタイムチャートである。 図７は、実施形態に係るＰＭＩＣの動作を説明するタイムチャートである。 図８は、調停回路によるタイミング制御の別の例を説明する図である。 図９は、実施例１に係る調停回路の回路図である。 図１０は、図９の調停回路の動作を説明するタイムチャートである。 図１１は、実施例２に係る調停回路の回路図である。 図１２は、実施例３に係る調停回路の回路図である。 図１３は、実施例４に係る制御ロジックの回路図である。 図１４は、実施例５に係る制御ロジックのブロック図である。 図１５は、遅延ユニットの変形例の回路図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施形態に係る電源管理回路は、複数のカウンタと、複数のカウンタを制御する複数のカウントアップパルスを生成するシーケンサと、複数のカウントアップパルスを受け、複数のカウントアップパルスが同じクロックサイクルにアサートされるとき、異なるクロックサイクルにおいてアサートされるように、複数のカウントアップパルスの少なくともひとつを遅延して複数のカウンタに出力する調停回路と、を備える。

この構成によると、複数のカウンタが状態遷移するタイミングをずらすことができ、複数のカウンタの動作電流を平滑化できる。これにより、電源管理回路の動作電流のピークを抑制できる。

一実施形態において、調停回路は、第１入力ノードおよび第２入力ノードと、第１出力ノードおよび第２出力ノードと、を有する遅延ユニットの組み合わせで構成されてもよい。遅延ユニットは、第１入力ノードの信号を第１出力ノードからそのまま出力し、第１入力ノードの信号と第２入力ノードの信号が同じクロックサイクルにおいてハイとなったときに、第２入力ノードの信号のハイ区間を、少なくとも１クロックサイクル、遅延して、第２入力ノードから出力するよう構成されてもよい。

一実施形態において、遅延ユニットは、第１入力ノードと第１出力ノードを接続する配線と、第１入力ノードの信号と第２入力ノードの信号の論理積を生成するＡＮＤゲートと、ＡＮＤゲートの出力を受けるフリップフロップと、ＡＮＤゲートの出力とフリップフロップの出力を受けるＯＲゲートと、フリップフロップの出力と第２入力ノードの信号を受け、ＯＲゲートの出力に応じた一方を、第２出力ノードに出力するマルチプレクサと、を含んでもよい。

一実施形態において、フリップフロップは、複数個がカスケード接続されていてもよい。この場合、フリップフロップの段数を設計パラメータとして、第２出力ノードの信号を、何サイクル、後ろにシフトさせるかを決めることできる。シフト量が大きくなると、瞬時電源電流のピークの時間間隔が広がるため、電源電流の平滑化の効果を大きくできる。

一実施形態において、第１入力ノードには、第２入力ノードよりも周波数が高いカウントアップパルスが入力されてもよい。周波数が高いカウントアップパルスは、電源電圧の急な傾きに対応し、周波数が低いカウントアップパルスは、電源電圧の緩い傾きに対応する。傾きが緩い電源電圧は、カウントアップのタイミングが遅れても、遅れの影響が見えにくい。そこで、周波数が低いカウントアップパルスを遅延のある第２入力ノードに入力することで、タイミング制御の影響を見えにくくできる。

一実施形態において、複数のカウントアップパルスは、第１カウントアップパルス、第２カウントアップパルス、第３カウントアップパルスを含んでもよい。調停回路は、第１カウントアップパルスを受ける第１入力端子と、第２カウントアップパルスを受ける第２入力端子と、第３カウントアップパルスを受ける第３入力端子と、第１遅延ユニット、第２遅延ユニット、第３遅延ユニットと、第１出力端子、第２出力端子、第３出力端子と、を備えてもよい。第１遅延ユニットの第１入力ノードは、第１入力端子と接続され、第１遅延ユニットの第２入力ノードは、第２入力端子と接続されてもよい。第２遅延ユニットの第１入力ノードは、第１入力端子と接続され、第２遅延ユニットの第２入力ノードは、第３入力端子と接続され、第３遅延ユニットの第１入力ノードは、第１遅延ユニットの第２出力ノードと接続され、第３遅延ユニットの第２入力ノードは、第２遅延ユニットの第２出力ノードと接続されてもよい。第１出力端子は、第１入力端子、第１遅延ユニットの第１出力ノード、第２遅延ユニットの第１出力ノードのいずれかと接続されてもよい。第２出力端子は、第１遅延ユニットの第２出力ノードまたは第３遅延ユニットの第１出力ノードと接続されてもよい。第３出力端子は、第３遅延ユニットの第２出力ノードと接続されてもよい。これにより３個のカウンタを、異なるクロックサイクルでカウントアップさせることができる。

一実施形態において、複数のカウントアップパルスは、第４カウントアップパルスをさらに含んでもよい。調停回路は、第４カウントアップパルスを受ける第４入力端子と、第４出力端子と、第４遅延ユニット、第５遅延ユニット、第６遅延ユニットと、をさらに備えてもよい。第４遅延ユニットの第１入力ノードは、第１入力端子と接続され、第４遅延ユニットの第２入力ノードは、第４入力端子と接続され、第５遅延ユニットの第１入力ノードは、第１遅延ユニットの第２出力ノードと接続され、第５遅延ユニットの第２入力ノードは、第４遅延ユニットの第２出力ノードと接続され、第６遅延ユニットの第１入力ノードは、第３遅延ユニットの第２出力ノードと接続され、第６遅延ユニットの第２入力ノードは、第５遅延ユニットの第２出力ノードと接続されてもよい。これにより４個のカウンタを、異なるクロックサイクルでカウントアップさせることができる。

一実施形態において、複数のカウントアップパルスは、複数のグループに分けられてもよい。電源管理回路には、グループ毎に調停回路が設けられてもよい。

一実施形態において、電源管理回路は、調停回路の前段および後段に設けられ、シーケンサによる制御に応じて信号経路を入れ替え可能に構成される経路切替回路をさらに備えてもよい。

一実施形態において、シーケンサは、複数のカウントアップパルスの周波数に応じて、経路切替回路を制御してもよい。周波数が高いカウントアップパルスを、調停回路の優先度が高い入力に割り当て、周波数が低いカウントアップパルスを、調停回路の優先度が低い入力に割り当てることで、タイミング制御の影響を見えにくくできる。

一実施形態において、電源管理回路は、複数のカウンタに対応する複数のＤ／Ａコンバータと、複数のＤ／Ａコンバータに対応する複数の電源回路と、をさらに備えてもよい。各Ｄ／Ａコンバータは、複数のカウンタの対応するひとつのカウント値をアナログ信号に変換する複数の。各電源回路は、複数のＤ／Ａコンバータの対応するひとつの出力を基準電圧として動作する。

一実施形態において、電源管理回路は、ひとつの半導体基板に集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

（実施形態）
図１は、実施形態に係る電源管理集積回路（ＰＭＩＣ：Power Management IC）２００を備える電子機器５００のブロック図である。電子機器は、民生機器であってもよいし、車載機器であってもよいし、産業機器であってもよい。

ＰＭＩＣ２００は、複数ｎ個（ｎ≧２）の負荷５０２＿１～５０２＿ｎを有する電子機器５００に搭載され、複数の負荷５０２＿１～５０２＿ｎに適切な電源電圧Ｖ_ＯＵＴ１～Ｖ_ＯＵＴｎを供給する。負荷５０２の種類や個数は特に限定されない。たとえば複数の負荷５０２＿１～５０２＿ｎは、ＣＰＵ（Central Processing Unit）やＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）、オーディオ回路、ディスプレイドライバなどが例示される。１個の負荷５０２に対応する構成や機能の単位を、チャンネルＣＨと表記する。ｎをチャンネル数と称する。

たとえば複数の負荷５０２＿１～５０２＿ｎの一部、あるいは全部は、マイクロコントローラの内部に設けられる複数のブロック（ＣＰＵブロック、メモリブロック）であってもよい。あるいは複数の負荷５０２＿１～５０２＿ｎは、別々のデバイスであってもよい。

電子機器５００を正常に動作させるためには、複数の負荷５０２を所定の順序で起動する必要があり、したがってそれらの部品に対する電源電圧のオン、オフのシーケンスは、数μｓのオーダーで正しく制御する必要がある。たとえばＲＡＭに対する電源供給は、ＣＰＵがＲＡＭにアクセスする前に完了していなければならない。

ＰＭＩＣ２００は、主として、インタフェース回路２０２、制御ロジック２１０、複数のＤ／Ａコンバータ２４０＿１～２４０＿ｎ、複数の電源回路２５０＿１～２５０＿ｎ、を備え、ひとつの半導体基板に一体集積化された機能ＩＣである。

複数の電源回路２５０＿１～２５０＿ｎは、複数の負荷５０２＿１～５０２＿ｎに対応する。複数の電源回路２５０＿１～２５０＿ｎは、個別にオン、オフが切りかえ可能に構成される。電源回路２５０は、昇圧型、降圧型、昇降圧型のＤＣ／ＤＣコンバータであってもよいし、ＬＤＯ（Low Drop Output）などのリニアレギュレータであってもよいし、あるいはチャージポンプ回路などであってもよい。当業者であれば電源回路２５０を構成する部品の一部、たとえばインダクタやトランス、平滑キャパシタ、フィードバック用の抵抗、スイッチング素子などが、チップ部品やディスクリート部品で構成され、ＰＭＩＣ２００のＩＣ外部に外付けされることが理解される。

各電源回路２５０＿ｉ（ｉ＝１，２，…ｎ）には、基準電圧Ｖ_ＲＥＦｉが入力可能となっている。電源回路２５０＿ｉは、その出力電圧Ｖ_ＯＵＴｉを、外部入力される基準電圧Ｖ_ＲＥＦｉに応じた目標レベルに安定化する。

制御ロジック２１０は、ＰＭＩＣ２００を統合的に制御する。制御ロジック２１０の主たる機能のひとつはシーケンサである。制御ロジック２１０は、電子機器５００の動作モードの変更に関連するイベントを検出すると、電源回路２５０＿１～２５０＿ｎの状態を変化させる。ここでの動作モードは、通常動作、休止、スタンバイ、シャットダウンなどが例示される。どのような動作モードをサポートするかは、電子機器５００の種類などに応じており、本開示において限定されない。

たとえば制御ロジック２１０は、起動イベントを検出すると、複数の電源回路２５０＿１～２５０＿ｎを、所定の順序および所定の時間間隔で起動する。

また制御ロジック２１０は、シャットダウンイベントを検出すると、複数の電源回路２５０＿１～２５０＿ｎを、所定の順序および所定の時間間隔で停止する。

また制御ロジック２１０は、スタンバイイベントを検出すると、複数の電源回路２５０＿１～２５０＿ｎのうちのいくつかを停止状態に遷移させる。反対に制御ロジック２１０は、スタンバイ復帰イベントを検出すると、複数の電源回路２５０＿１～２５０＿ｎのうちのいくつかを停止状態から動作状態に遷移させる。

ＰＭＩＣ２００は、複数の電源回路２５０＿１～２５０＿ｎそれぞれの出力電圧Ｖ_ＯＵＴ１～Ｖ_ＯＵＴｎの目標レベルを規定するデジタル制御信号Ｄ_ＲＥＦ１～Ｄ_ＲＥＦｎを生成する。各デジタル制御信号Ｄ_ＲＥＦｉは、対応するＤ／Ａコンバータ２４０＿ｉによってアナログの基準電圧Ｖ_ＲＥＦｉに変換され、電源回路２５０＿ｉに供給される。

ＰＭＩＣ２００は、電源回路２５０＿ｉが起動する際に、出力電圧Ｖ_ＯＵＴｉを緩やかに上昇させ、また電源回路２５０＿ｉが停止する際に、出力電圧Ｖ_ＯＵＴｉを緩やかに低下させるソフトスタート機能を備える。ソフトスタートの際に、制御ロジック２１０は、デジタル制御信号Ｄ_ＲＥＦｉを一定の傾きで変化させる。

ＰＭＩＣ２００は、ＤＶＳ（Dynamic Voltage Scaling）機能を備え、チャンネルごとの出力電圧Ｖ_ＯＵＴの電圧レベルを個別に変更可能に構成される。インタフェース回路２０２は、外部のコントローラから、各チャンネルＣＨｉの出力電圧Ｖ_ＯＵＴｉの設定値を含むデータＤＶＳ＿ＤＡＴＡを受信する。ＰＭＩＣ２００は、あるチャンネルＣＨｉの出力電圧Ｖ_ＯＵＴｉの設定値の変更を指示するデータＤＶＳ＿ＤＡＴＡを受信すると、現在の設定値から変更後の設定値に向かって、出力電圧Ｖ_ＯＵＴｉを一定の傾きで変化させる。

制御ロジック２１０の別の重要な機能のひとつは、ＤＶＳである。制御ロジック２１０は、あるチャンネルＣＨｉの出力電圧Ｖ_ＯＵＴｉの設定値が変更されると、現在の設定値から変更後の設定値に向かって、デジタル制御信号Ｄ_ＲＥＦｉを一定の傾きで変化させる。

図２は、図１のＰＭＩＣ２００の起動およびＤＶＳを説明する図である。図２には、ｉ番目のチャンネルＣＨｉの動作が示される。時刻ｔ_０に、起動イベントが発生すると、制御ロジック２１０は、所定時間τ_ｉの経過後に、所定の速度（傾き）で、制御データＤ_ＲＥＦｉを０からデフォルトの目標値ｄ_０に向かって変化させる。その結果、電源回路２５０＿ｉに入力されるアナログの制御電圧Ｖ_{ＣＴＲＬｉ}が上昇し、出力電圧Ｖ_ＯＵＴｉが立ち上がる。

時刻ｔ_１にインタフェース回路２０２が、データＤＶＳ＿ＤＡＴＡを受信する。このデータＤＶＳ＿ＤＡＴＡには、チャンネルＣＨｉの出力電圧Ｖ_ＯＵＴｉの新たな設定値ｄ_１が含まれる。制御ロジック２１０は、制御データＤ_ＲＥＦｉを、新たな設定値ｄ_１に対応するレベルまで一定の傾きで変化させる。その結果、電源回路２５０＿ｉに入力されるアナログの制御電圧Ｖ_{ＣＴＲＬｉ}が低下し、出力電圧Ｖ_ＯＵＴｉが低下する。

さらに時刻ｔ_２にインタフェース回路２０２が、データＤＶＳ＿ＤＡＴＡを受信する。このデータＤＶＳ＿ＤＡＴＡには、チャンネルＣＨｉの出力電圧Ｖ_ＯＵＴｉの新たな設定値ｄ_２が含まれる。制御ロジック２１０は、制御データＤ_ＲＥＦｉを、新たな設定値ｄ_２に対応するレベルまで一定の傾きで変化させる。その結果、電源回路２５０＿ｉに入力されるアナログの制御電圧Ｖ_{ＣＴＲＬｉ}が低下し、出力電圧Ｖ_ＯＵＴｉが低下する。以上がＤＶＳ制御である。

続いてＰＭＩＣ２００の制御ロジック２１０の具体的な構成を説明する。

図３は、実施形態に係る制御ロジック２１０のブロック図である。制御ロジック２１０は、シーケンサ２１２、調停回路２１４、複数のカウンタ２１６＿１～２１６＿ｎを備える。制御ロジック２１０は、クロック信号ＣＬＫと同期して動作する。

複数のカウンタ２１６＿１～２１６＿ｎは、複数の電源回路２５０＿１～２５０＿ｎに対応する。ｉ番目のカウンタ２１６＿ｉのカウント値は、制御データＤ_ＲＥＦｉとしてＤ／Ａコンバータ２４０＿ｉに供給される。

シーケンサ２１２は、複数のカウンタ２１６＿１～２１６＿ｎそれぞれを制御する複数のカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎを生成する。カウンタ２１６＿ｉは、カウントアップパルスｃｎｔ＿ｕｐｉのアサートに応答して、そのカウント値をカウントアップする。カウントアップパルスｃｎｔ＿ｕｐｉは、クロック信号ＣＬＫと同期しており、クロック信号ＣＬＫのｍ_ｉ周期（ｍ_ｉ≧１）に１回の割合で、アサート（ハイ）される。本実施例においてカウンタ２１６＿ｉは、対応するカウントアップパルスｃｎｔ＿ｕｐｉがハイの区間に、クロック信号ＣＬＫのポジティブエッジが入力されると、カウントアップする。カウントアップパルスｃｎｔ＿ｕｐｉの周期ｍ_ｉは、カウンタ２１６＿ｉのカウントアップの速度、すなわち制御データＤ_ＲＥＦｉの傾きを規定する。ｍ_ｉが小さいほど、カウントアップの速度は速くなり、ｍ_ｉが大きいほど、カウントアップの速度は遅くなる。

シーケンサ２１２と複数のカウンタ２１６＿１～２１６＿ｎの間には、調停回路２１４が設けられる。調停回路２１４は、シーケンサ２１２から複数のカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎを受ける。調停回路２１４は、複数のカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎが同じクロックサイクルにおいてアサートされる場合に、アサートのクロックサイクルをずらして、複数のカウンタ２１６＿１～２１６＿ｎに出力する。調停回路２１４が出力するタイミング調節後のカウントアップパルスを、ｃｎｔ＿ｕｐ１’～ｃｎｔ＿ｕｐｎ’と表記する。

以上が制御ロジック２１０の構成である。続いてその動作を説明する。

図４は、制御ロジック２１０の動作波形図である。はじめに１チャンネルＣＨｉのみに着目する。この例では、カウントアップパルスｃｎｔ＿ｕｐｉの周期ｍ_１は２であり、カウントアップパルスｃｎｔ＿ｕｐｉは、クロック信号ＣＬＫの１周期ごとに、ハイとローを交互に繰り返す。この例では、カウントアップパルスｃｎｔ＿ｕｐｉは、クロック信号ＣＬＫに対してわずかに遅延しており、カウントアップパルスｃｎｔ＿ｕｐｉのネガティブエッジの直前に、クロック信号ＣＬＫのポジティブエッジが発生すると、このポジティブエッジをトリガとしてカウンタ２１６＿ｉがカウントアップする。

続いて調停回路２１４の動作を説明する。

図５は、調停回路２１４によるタイミング制御の一例を説明する図である。ここでは理解の容易化のため、ｎ＝２の場合を説明する。第１カウントアップパルスｃｎｔ＿ｕｐ１の周期ｍ_１は４であり、クロック信号ＣＬＫの４周期に１回の割合でハイとなる。第２カウントアップパルスｃｎｔ＿ｕｐ２の周期ｍ_２は２であり、クロック信号ＣＬＫの２周期に１回の割合でハイとなる。

調停回路２１４は、第１カウントアップパルスｃｎｔ＿ｕｐ１のアサートと、第２カウントアップパルスｃｎｔ＿ｕｐ２のアサートが、同じクロックサイクルにおいて発生すると、それらのうちの一方（この例では、第１カウントアップパルスｃｎｔ＿ｕｐ１）についてはそのまま出力し、それらのうちの他方（この例では、第２カウントアップパルスｃｎｔ＿ｕｐ２）のアサート（ハイ区間）を、１クロックサイクル分、遅延させる。カウントアップパルスの遅延は、破線で示される。そのまま出力されるチャンネルをマスターチャンネル、遅延が発生するチャンネルをスレーブチャンネルとも称する。

以上が調停回路２１４のタイミング制御である。続いて調停回路２１４を備える制御ロジック２１０（ＰＭＩＣ２００）の利点を説明する。

実施形態に係るＰＭＩＣ２００の利点は、比較技術との対比によって明確となる。比較技術に係るＰＭＩＣでは、調停回路２１４が省略されており、シーケンサ２１２が生成するカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎは、そのままカウンタ２１６＿１～２１６＿ｎに供給される。

図６は、比較技術に係るＰＭＩＣの動作を説明するタイムチャートである。ｎ＝２とする。図６には、クロック信号ＣＬＫ、カウントアップパルスｃｎｔ＿ｕｐ１，ｃｎｔ＿ｕｐ２およびＰＭＩＣの瞬時的な動作電流（電源電流）Ｉ_ＤＤが示される。

ＰＭＩＣの動作電流Ｉ_ＤＤは、複数のカウンタ２１６＿１～２１６＿ｎおよびＤ／Ａコンバータ２４０＿１～２４０＿ｎが状態遷移するサイクルにおいて増大する。したがって、２個のカウントアップパルスｃｎｔ＿ｕｐ１，ｃｎｔ＿ｕｐ２のハイ区間が同じクロックサイクルにおいて発生すると、２チャンネル分の回路ブロックの状態が遷移するため、瞬時的な動作電流Ｉ_ＤＤが大きくなる。

図７は、実施形態に係るＰＭＩＣ２００の動作を説明するタイムチャートである。調停回路２１４の動作は、図５と同様である。２個のカウンタ２１６＿１、２１６＿２および後段のＤ／Ａコンバータ２４０＿１，２４０＿２は、タイミング調整された後のカウントアップパルスｃｎｔ＿ｕｐ１，ｃｎｔ＿ｕｐ２に応じて動作する。したがって、２つのチャンネルは、同じクロックサイクルで状態遷移せず、異なるクロックサイクルで状態遷移する。そのため、動作電流Ｉ_ＤＤを、比較技術（図６）に比べて平滑化し、ピーク電流を抑制できる。

瞬時的な動作電流Ｉ_ＤＤのピーク電流を抑制することにより、ＰＭＩＣ２００に対して電源電圧を供給する電源回路の能力を小さくできるという利点がある。また、瞬時的な動作電流Ｉ_ＤＤの変動に起因して電磁ノイズが発生しうるが、その振幅を小さくすることで、電磁ノイズを抑制できるという利点もある。

図８は、調停回路２１４によるタイミング制御の別の例を説明する図である。調停回路２１４は、第１カウントアップパルスｃｎｔ＿ｕｐ１のアサートと、第２カウントアップパルスｃｎｔ＿ｕｐ２のアサートが、同じクロックサイクルにおいて発生すると、それらのうちの一方（この例では、第１カウントアップパルスｃｎｔ＿ｕｐ１）のアサート（ハイ区間）を、１クロックサイクル分、遅延させる。

図８の場合においても、図７の場合と同様に、瞬時的な動作電流Ｉ_ＤＤを平均化し、ピーク電流を抑制できる。

なお、図５（図７）のタイムチャートと図８を比較すると、図５では、２つのカウントアップパルスのうち、周波数が低い（ｍが大きい）方が遅延され、図８では、２つのカウントアップパルスのうち、周波数が高い（ｍが小さい）方が遅延される。図５の制御データＤ_ＲＥＦ１，Ｄ_ＲＥＦ２と、図８の制御データＤ_ＲＥＦ１，Ｄ_ＲＥＦ２と、を比較すると、図８では、制御データＤ_ＲＥＦ１の遅延の影響が相対的に大きく見え、図５では、制御データＤ_ＲＥＦ２の遅延の影響は相対的に小さく見える。したがって、周波数が高いカウントアップパルスをマスター、周波数が低いカウントアップパルスをスレーブとして、スレーブのカウントアップパルスを遅延させることが好ましい。

続いて調停回路２１４の構成例を説明する。

図９は、実施例１に係る調停回路２１４Ａの回路図である。調停回路２１４Ａは、遅延ユニット２２０の組み合わせで構成される。図９の調停回路２１４Ａは、１個の遅延ユニット２２０を含み、２個のカウントアップパルスｃｎｔ＿ｕｐ１，ｃｎｔ＿ｕｐ２を受ける。

遅延ユニット２２０は、第１入力ノードＩＮ１および第２入力ノードＩＮ２と、第１出力ノードＯＵＴ１および第２出力ノードＯＵＴ２を有する。遅延ユニット２２０は、第１入力ノードＩＮ１の信号を、そのまま第１出力ノードＯＵＴ１から出力する。遅延ユニット２２０は、第１入力ノードＩＮ１の信号と、第２入力ノードＩＮ２の信号が、同じクロックサイクルにおいて同時にハイとなった場合、第２入力ノードＩＮ２の信号を少なくとも１クロックサイクル（この例では１クロックサイクル）遅延して、第２出力ノードＯＵＴ２から出力する。

遅延ユニット２２０は、配線２２１、ＡＮＤゲート２２２、フリップフロップ２２４、ＯＲゲート２２６、マルチプレクサ２２８を含む。配線２２１は、第１入力ノードＩＮ１と第１出力ノードＯＵＴ１を接続する。ＡＮＤゲート２２２は、第１入力ノードＩＮ１の信号と第２入力ノードＩＮ２の信号の論理積（ＡＮＤ）を生成する。ＡＮＤゲート２２２の出力Ａは、２つの入力信号が両方ハイであるクロックサイクルにおいて、ハイとなる。

フリップフロップ２２４はその入力Ｄに、ＡＮＤゲート２２２の出力Ａを受ける。フリップフロップ２２４のクロック端子には、クロック信号ＣＬＫが入力されている。フリップフロップ２２４の出力Ｂは、信号Ａを１クロックサイクル、遅延した信号である。

ＯＲゲート２２６は、ＡＮＤゲート２２２の出力とフリップフロップ２２４の出力Ｂを受け、それらの論理和（ＯＲ）を生成する。マルチプレクサ２２８は、フリップフロップ２２４の出力Ｂと、第２入力ノードＩＮ２の信号と、を受け、ＯＲゲート２２６の出力ＳＥＬに応じた一方を選択する。マルチプレクサ２２８の出力は、第２出力ノードＯＵＴ２と接続されており、ＳＥＬ信号がハイのとき、フリップフロップ２２４の出力Ｂが選択され、ＳＥＬ信号がローのとき、第２入力ノードＩＮ２の信号が選択される。

以上が調停回路２１４Ａの構成である。続いてその動作を説明する。

図１０は、図９の調停回路２１４Ａの動作を説明するタイムチャートである。２つの入力ノードＩＮ１，ＩＮ２が同時にハイとなるクロックサイクルｊにおいて、内部信号Ａがハイとなり、次のクロックサイクルｊ＋１において内部信号Ｂがハイとなる。その結果、２個の内部信号Ａ，Ｂの論理和である内部信号ＳＥＬは、連続する２クロックサイクルｊ，ｊ＋１にわたりハイとなる。内部信号ＳＥＬがローのクロックサイクルの間、マルチプレクサ２２８によって第２入力ノードＩＮ２の信号が選択され、内部信号ＳＥＬがハイのクロックサイクルｊ，ｊ＋１において、内部信号Ｂが選択される。これにより、２つの出力ノードＯＵＴ１，ＯＵＴ２の信号は、同じクロックサイクルにおいて、排他的にハイとなる。

（実施例２）
図１１は、実施例２に係る調停回路２１４Ｂの回路図である。調停回路２１４Ｂは、３個の入力端子Ｐｉ１～Ｐｉ３、３個の出力端子Ｐｏ１～Ｐｏ３、３個の遅延ユニット２２０＿１～２２０＿３を備える。

第１遅延ユニット２２０＿１の第１入力ノードＩＮ１は、第１入力端子Ｐｉ１と接続され、第１遅延ユニット２２０＿１の第２入力ノードＩＮ２は、第２入力端子Ｐｉ２と接続される。

第２遅延ユニット２２０＿２の第１入力ノードＩＮ１は、第１入力端子Ｐｉ１と接続され、第２遅延ユニット２２０＿２の第２入力ノードＩＮ２は、第３入力端子Ｐｉ３と接続される。

第３遅延ユニット２２０＿３の第１入力ノードＩＮ１は、第１遅延ユニット２２０＿１の第２出力ノードＯＵＴ２と接続され、第３遅延ユニット２２０＿３の第２入力ノードＩＮ２は、第２遅延ユニット２２０＿２の第２出力ノードＯＵＴ２と接続される。

第１出力端子Ｐｏ１は、第１入力端子Ｐｉ１、第１遅延ユニット２２０＿１の第１出力ノードＯＵＴ１、第２遅延ユニット２２０＿２の第１出力ノードＯＵＴ１のいずれかと接続される。

第２出力端子Ｐｏ２は、第１遅延ユニット２２０＿１の第２出力ノードＯＵＴ２または第３遅延ユニット２２０＿３の第１出力ノードＯＵＴ１と接続される。

第３出力端子Ｐｏ３は、第３遅延ユニット２２０＿３の第２出力ノードＯＵＴ２と接続される。

この調停回路２１４Ｂでは、チャンネルＣＨ１がマスターチャンネル、ＣＨ２，ＣＨ３がスレーブチャンネルとなる。スレーブチャンネルＣＨ２とＣＨ３を比べると、スレーブチャンネルＣＨ２の方が優先度が高いといえる。

（実施例３）
図１２は、実施例３に係る調停回路２１４Ｃの回路図である。調停回路２１４Ｃは、４個の入力端子Ｐｉ１～Ｐｉ４、４個の出力端子Ｐｏ１～Ｐｏ４、６個の遅延ユニット２２０＿１～２２０＿６を備える。

図１２の調停回路２１４Ｃは、図１１の調停回路２１４Ｂに加えて、３個の遅延ユニット２２０＿４～２２０＿６を備える。

第４遅延ユニット２２０＿４の第１入力ノードＩＮ１は、第１入力端子Ｐｉ１と接続され、第４遅延ユニット２２０＿４の第２入力ノードＩＮ２は、第４入力端子Ｐｉ４と接続される。

第５遅延ユニット２２０＿５の第１入力ノードＩＮ１は、第１遅延ユニット２２０＿１の第２出力ノードＯＵＴ２と接続され、第５遅延ユニット２２０＿５の第２入力ノードＩＮ２は、第４遅延ユニット２２０＿４の第２出力ノードＯＵＴ２と接続される。

第６遅延ユニット２２０＿６の第１入力ノードＩＮ１は、第３遅延ユニット２２０＿３の第２出力ノードＯＵＴ２と接続され、第６遅延ユニット２２０＿６の第２入力ノードＩＮ２は、第５遅延ユニット２２０＿５の第２出力ノードＯＵＴ２と接続される。

第１出力端子Ｐｏ１は、第１入力端子Ｐｉ１、第１遅延ユニット２２０＿１の第１出力ノードＯＵＴ１、第２遅延ユニット２２０＿２の第１出力ノードＯＵＴ１、第４遅延ユニット２２０＿４の第１出力ノードＯＵＴ１のいずれかと接続される。

第２出力端子Ｐｏ２は、第１遅延ユニット２２０＿１の第２出力ノードＯＵＴ２、第３遅延ユニット２２０＿３の第１出力ノードＯＵＴ１、第５遅延ユニット２２０＿５の第１出力ノードＯＵＴ１のいずれかと接続される。

第３出力端子Ｐｏ３は、第３遅延ユニット２２０＿３の第２出力ノードＯＵＴ２または第６遅延ユニット２２０＿６の第１出力ノードＯＵＴ１と接続される。

第４出力端子Ｐｏ４は、第６遅延ユニット２２０＿６の第２出力ノードＯＵＴ２と接続される。

この調停回路２１４Ｃでは、チャンネルＣＨ１がマスターチャンネル、ＣＨ２～ＣＨ４がスレーブチャンネルとなる。スレーブチャンネルＣＨ２～ＣＨ４を比べると、スレーブチャンネルＣＨ２、ＣＨ３、ＣＨ４の順で優先度が高いといえる。

（実施例４）
図１３は、実施例４に係る制御ロジック２１０Ｄの回路図である。制御ロジック２１０Ｄは、ｎ≧４個以上のカウントアップパルスｃｎｔ＿ｕｐを生成する。

実施例４において、ｎ個のカウントアップパルスｃｎｔ＿ｕｐは、複数ｍ個（ｍ≧２）のグループＧＰ１～ＧＰｍに分けられている。制御ロジック２１０Ｄは、複数のグループＧＰ１～ＧＰｍに対応するｍ個の調停回路２１４＿１～２１４＿ｍを備える。各調停回路２１４＿ｊ（ｊ＝１，２…ｍ）は、対応するグループＧＰｊに含まれる複数のカウントアップパルスのアサートのクロックサイクルをずらす。

ｎ＝１の調停回路２１４Ａは、１個の遅延ユニット２２０を備え、ｎ＝２の調停回路２１４Ｂは、３個の遅延ユニット２２０を備え、ｎ＝３の調停回路２１４Ｃは、６個の遅延ユニット２２０を備える。一般化すると、チャンネル数ｎの調停回路２１４の遅延ユニット２２０の個数ｍは、
ｍ＝Σ_{ｋ＝１：ｎ}ｋ
となる。したがってチャンネル数ｎが増えるにしたがい、調停回路２１４のサイズは大きくなる。そこで、チャンネル数が大きい場合には、グループごとに調停回路２１４を設け、グループ単位で、カウントアップのクロックサイクルをずらすことにより、回路面積の増大を抑制できる。

図１４は、実施例５に係る制御ロジック２１０Ｅのブロック図である。制御ロジック２１０Ｅは、調停回路２１４の前段および後段に設けられた経路切替回路２１８ａ，２１８ｂをさらに備える。

経路切替回路２１８ａおよび経路切替回路２１８ｂは、シーケンサ２１２からの制御に応じて、調停回路２１４に入力される複数のカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎおよび調停回路２１４から出力される複数のカウントアップパルスｃｎｔ＿ｕｐ１’～ｃｎｔ＿ｕｐｎ’の信号経路を、言い換えるとチャンネルの割り当てを、切替可能となっている。経路切替回路２１８ａ，２１８ｂは、複数のスイッチの組み合わせで構成することができる。

経路切替回路２１８ａおよび経路切替回路２１８ｂを追加することにより、複数のチャンネルのカウンタ２１６＿１～２１６＿ｎのカウントアップのタイミングを柔軟に制御することができる。図１４の例では、調停回路２１４の前段の経路切替回路２１８ａにおいて、第１チャンネルＣＨ１と第２チャンネルＣＨ２の経路が入れ替えられている。また調停回路２１４の後段の経路切替回路２１８ｂにおいて、第１チャンネルＣＨ１と第２チャンネルＣＨ２の経路が再び入れ替えられ、経路が元に戻っている。

経路制御の例を説明する。上述のように、調停回路２１４は、あるチャンネルをマスター、残りのチャンネルをスレーブとして動作する。したがって、タイミングをずらしたくないカウントアップパルスｃｎｔ＿ｕｐを、調停回路２１４のマスターチャンネルに割り当て、タイミングがずれても影響が小さいチャンネルを、調停回路２１４のスレーブチャンネルに割り当てるとよい。

上述したように、周波数の高いカウントアップパルスｃｎｔ＿ｕｐは、遅延の影響が大きく見えるため、マスターチャンネルに割り当てるとよい。反対に周波数の低いカウントアップパルスｃｎｔ＿ｕｐは、遅延の影響が見えにくいため、スレーブチャンネルに割り当てることができる。シーケンサ２１２は、複数のカウントアップパルスｃｎｔ＿ｕｐ１～ｃｎｔ＿ｕｐｎの周波数を知っているから、それらの周波数の関係に応じて、経路切替回路２１８ａ、２１８ｂを制御することができ、これにより調停回路２１４によるタイミング調整の影響を小さくできる。

図１５は、遅延ユニット２２０の変形例（２２０Ｆ）の回路図である。遅延ユニット２２０Ｆは、カスケードに接続される複数ｋ個のフリップフロップ２２４ａ，２２４ｂを備える。この例ではフリップフロップの段数ｋは２である。

図１５の遅延ユニット２２０Ｆによれば、第１入力ノードＩＮ１および第２入力ノードＩＮ２の信号が同じクロックサイクルにおいて同時にアサートされた場合に、第２入力ノードＩＮ２の信号を、ｋクロックサイクル（図１５の例では２クロックサイクル）、遅延させることができる。シフト量が大きくなると、瞬時電源電流のピークの時間間隔が広がるため、電源電流の平滑化の効果を大きくできる。

（変形例）
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

（変形例１）
実施形態では、制御ロジック２１０が、電源回路２５０とともに集積化される態様について説明したがその限りでなく、制御ロジック２１０の部分のみが、独立したＩＣであってもよい。

（変形例２）
実施形態では、ＤＶＳに関連して、カウンタを制御する例を説明したが、その限りでない。ＤＶＳをサポートしないＰＭＩＣ２００においても、複数の電源回路が同時に起動する際には、本開示に係る調停回路２１４は有用である。

（変形例３）
実施形態では、カウンタのカウントアップ動作に着目して説明したが、カウントダウン動作にも本開示は適用可能である。カウンタは、カウントダウンパルスのアサートに応答してカウントダウンする。調停回路２１４は、複数のカウントダウンパルスが同じクロックサイクルにおいてアサートされた場合、それらのアサートのクロックサイクルをずらせばよい。

本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

２００ ＰＭＩＣ
２０２ インタフェース回路
２１０ 制御ロジック
２１２ シーケンサ
２１４ 調停回路
２１６ カウンタ
２１８ａ，２１８ｂ 経路切替回路
２２０ 遅延ユニット
ＩＮ１ 第１入力ノード
ＩＮ２ 第２入力ノード
ＯＵＴ１ 第１出力ノード
ＯＵＴ２ 第２出力ノード
２２１ 配線
２２２ ＡＮＤゲート
２２４ フリップフロップ
２２６ ＯＲゲート
２２８ マルチプレクサ
２４０ Ｄ／Ａコンバータ
２５０ 電源回路
５００ 電子機器
５０２ 負荷

Claims (13)

1. 複数のカウンタと、
   前記複数のカウンタを制御する複数のカウントアップパルスを生成するシーケンサと、
   前記複数のカウントアップパルスを受け、前記複数のカウントアップパルスが同じクロックサイクルにおいてアサートされるとき、異なるクロックサイクルにおいてアサートされるように、前記複数のカウントアップパルスの少なくともひとつを遅延して前記複数のカウンタに出力する調停回路と、
   を備える、電源管理回路。
2. 前記調停回路は、
   第１入力ノードおよび第２入力ノードと、第１出力ノードおよび第２出力ノードと、を有する遅延ユニットの組み合わせで構成され、
   前記遅延ユニットは、前記第１入力ノードの信号を前記第１出力ノードからそのまま出力し、前記第１入力ノードの信号と前記第２入力ノードの信号が同じクロック周期内にハイとなったときに、前記第２入力ノードの信号のハイ区間を、少なくとも１クロック周期遅延して、前記第２入力ノードから出力するよう構成される、請求項１に記載の電源管理回路。
3. 前記遅延ユニットは、
   前記第１入力ノードと前記第１出力ノードを接続する配線と、
   前記第１入力ノードの信号と前記第２入力ノードの信号の論理積を生成するＡＮＤゲートと、
   前記ＡＮＤゲートの出力を受けるフリップフロップと、
   前記ＡＮＤゲートの前記出力と前記フリップフロップの出力を受けるＯＲゲートと、
   前記フリップフロップの前記出力と前記第２入力ノードの信号を受け、前記ＯＲゲートの出力に応じた一方を、前記第２出力ノードに出力するマルチプレクサと、
   を含む、請求項２に記載の電源管理回路。
4. 前記フリップフロップは、複数個がカスケード接続されている、請求項３に記載の電源管理回路。
5. 前記第１入力ノードには、前記第２入力ノードよりも周波数が高いカウントアップパルスが入力される、請求項３または４に記載の電源管理回路。
6. 前記複数のカウントアップパルスは、第１カウントアップパルス、第２カウントアップパルス、第３カウントアップパルスを含み、
   前記調停回路は、
   前記第１カウントアップパルスを受ける第１入力端子と、
   前記第２カウントアップパルスを受ける第２入力端子と、
   前記第３カウントアップパルスを受ける第３入力端子と、
   第１遅延ユニット、第２遅延ユニット、第３遅延ユニットと、
   第１出力端子、第２出力端子、第３出力端子と、
   を備え、
   前記第１遅延ユニットの前記第１入力ノードは、前記第１入力端子と接続され、前記第１遅延ユニットの前記第２入力ノードは、前記第２入力端子と接続され、
   前記第２遅延ユニットの前記第１入力ノードは、前記第１入力端子と接続され、前記第２遅延ユニットの前記第２入力ノードは、前記第３入力端子と接続され、
   前記第３遅延ユニットの前記第１入力ノードは、前記第１遅延ユニットの前記第２出力ノードと接続され、前記第３遅延ユニットの前記第２入力ノードは、前記第２遅延ユニットの前記第２出力ノードと接続され、
   前記第１出力端子は、前記第１入力端子、前記第１遅延ユニットの前記第１出力ノード、前記第２遅延ユニットの前記第１出力ノードのいずれかと接続され、
   前記第２出力端子は、前記第１遅延ユニットの前記第２出力ノードまたは前記第３遅延ユニットの前記第１出力ノードと接続され、
   前記第３出力端子は、前記第３遅延ユニットの前記第２出力ノードと接続される、請求項２から５のいずれかに記載の電源管理回路。
7. 前記複数のカウントアップパルスは、第４カウントアップパルスをさらに含み、
   前記調停回路は、
   前記第４カウントアップパルスを受ける第４入力端子と、
   第４出力端子と、
   第４遅延ユニット、第５遅延ユニット、第６遅延ユニットと、
   をさらに備え、
   前記第４遅延ユニットの前記第１入力ノードは、前記第１入力端子と接続され、前記第４遅延ユニットの前記第２入力ノードは、前記第４入力端子と接続され、
   前記第５遅延ユニットの前記第１入力ノードは、前記第１遅延ユニットの前記第２出力ノードと接続され、前記第５遅延ユニットの前記第２入力ノードは、前記第４遅延ユニットの前記第２出力ノードと接続され、
   前記第６遅延ユニットの前記第１入力ノードは、前記第３遅延ユニットの前記第２出力ノードと接続され、前記第６遅延ユニットの前記第２入力ノードは、前記第５遅延ユニットの前記第２出力ノードと接続され、
   前記第１出力端子は、前記第１入力端子、前記第１遅延ユニットの前記第１出力ノード、前記第２遅延ユニットの前記第１出力ノード、前記第４遅延ユニットの前記第１出力ノードのいずれかと接続され、
   前記第２出力端子は、前記第１遅延ユニットの前記第２出力ノード、前記第３遅延ユニットの前記第１出力ノード、前記第５遅延ユニットの前記第１出力ノードのいずれかと接続され、
   前記第３出力端子は、前記第３遅延ユニットの前記第２出力ノードまたは前記第６遅延ユニットの前記第１出力ノードと接続され、
   前記第４出力端子は、前記第６遅延ユニットの前記第２出力ノードと接続される、請求項６に記載の電源管理回路。
8. 前記複数のカウントアップパルスは、複数のグループに分けられており、グループ毎に前記調停回路が設けられる、請求項１から７のいずれかに記載の電源管理回路。
9. 前記調停回路の前段および後段に設けられ、前記シーケンサによる制御に応じて信号経路を入れ替え可能に構成される経路切替回路をさらに備える、請求項１から８のいずれかに記載の電源管理回路。
10. 前記シーケンサは、前記複数のカウントアップパルスの周波数に応じて、前記経路切替回路を制御する、請求項９に記載の電源管理回路。
11. 前記複数のカウンタに対応する複数のＤ／Ａコンバータであって、それぞれが前記複数のカウンタの対応するひとつのカウント値をアナログ信号に変換する複数のＤ／Ａコンバータと、
    前記複数のＤ／Ａコンバータに対応する複数の電源回路であって、それぞれが、前記複数のＤ／Ａコンバータの対応するひとつの出力を基準電圧として動作する複数の電源回路と、
    をさらに備える、請求項１から１０のいずれかに記載の電源管理回路。
12. ひとつの半導体基板に集積化される、請求項１から１１のいずれかに記載の電源管理回路。
13. 請求項１から１２のいずれかに記載の電源管理回路を備える、電子機器。

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