JP2008016926A - 半導体集積回路 - Google Patents

Abstract

【課題】ノイズとして電源系に影響し、誤動作等の原因の１つとなる出力充放電電流の変化率を切り換え可能な出力バッファ回路を提供する。
【解決手段】第１及び第２の出力回路１、２を出力端子ＯＵＴに対して並列に接続する。第１及び第２の出力回路１、２は互いに出力充放電電流の変化率が異なる。制御信号ＣがＬレベルのとき、ＮＡＮＤ回路ＮＡＮＤ１及びＮＯＲ回路ＮＯＲ１により第１の出力回路１を選択して制御し、制御信号ＣがＨレベルのとき、ＮＡＮＤ回路ＮＡＮＤ２及びＮＯＲ回路ＮＯＲ２により第２の出力回路２を選択して制御する。
【選択図】図１

Description

本発明は、半導体集積回路、特に出力バッファ回路に関し、詳しくは、出力負荷の充放電電流の変化率の切り換えを可能とした出力バッファ回路に関する。

以下に図面を参照して、従来技術を説明する。

図６は、特許文献１にて開示された出力バッファ回路を例示した回路図を示す。

同図において、入力信号ＩＮは、ＮＡＮＤ回路ＮＡＮＤ１０１及びＮＯＲ回路ＮＯＲ１０１の各一方の入力端子に入力される。前記ＮＡＮＤ回路ＮＡＮＤ１０１の他方の端子には、出力イネーブル信号ＯＥが入力され、前記ＮＯＲ回路ＮＯＲ１０１の他方の端子には、インバータ回路ＩＮＶ１０１を介して前記出力イネーブル信号ＯＥが入力される。前記ＮＡＮＤ回路ＮＡＮＤ１０１の出力信号は、Ｐ型出力トランジスタＰ１０１のゲートに入力され、前記ＮＯＲ回路ＮＯＲ１０１の出力信号は、Ｎ型出力トランジスタＮ１０１のゲートに入力される。前記Ｐ型出力トランジスタＰ１０１とＮ型出力トランジスタＮ１０１とは出力回路１０１を構成し、この両トランジスタの接続点は、出力端子ＯＵＴに接続される。

また、ＮＡＮＤ回路ＮＡＮＤ１０２には、前記入力信号ＩＮ、前記出力イネーブル信号ＯＥ及び制御信号Ｃが入力され、その出力信号は、Ｐ型出力トランジスタＰ１０２のゲートに入力される。ＮＡＮＤ回路ＮＡＮＤ１０３には、前記出力イネーブル信号ＯＥと制御信号Ｃが入力され、その出力信号と前記入力信号ＩＮは、ＮＯＲ回路ＮＯＲ１０２に入力される。このＮＯＲ回路ＮＯＲ１０２の出力信号は、Ｎ型出力トランジスタＮ１０２に入力される。Ｐ型出力トランジスタＰ１０２とＮ型出力トランジスタＮ１０２とは他の出力回路１０２を構成し、この両トランジスタの接続点は前記出力端子ＯＵＴに接続される。前記２つの出力回路１０１と出力回路１０２とは並列に接続される。

次に、前記出力バッファ回路の動作を説明する。出力バッファ回路として動作させる場合には、制御信号ＣがＬレベルのとき、出力イネーブル信号ＯＥがＨレベル、入力信号ＩＮがＨレベルであれば、Ｐ型出力トランジスタＰ１０１をオン状態、Ｎ型出力トランジスタＮ１０１をオフ状態にし、出力端子ＯＵＴからは、Ｈレベルの信号が出力され、Ｐ型出力トランジスタＰ１０２及びＮ型出力トランジスタＮ１０２がともにオフ状態になり、比較的大きな出力インピーダンスを持つようにされる。

また、入力信号ＩＮがＬレベルであれば、Ｐ型出力トランジスタＰ１０１をオフ状態、Ｎ型出力トランジスタＮ１０１をオン状態にし、出力端子ＯＵＴからは、Ｌレベルの信号が出力され、Ｐ型出力トランジスタＰ１０２及びＮ型出力トランジスタＮ１０２がともにオフ状態になり、Ｈレベル出力時と同様に比較的大きな出力インピーダンスを持つようにされる。

一方、制御信号ＣがＨレベルのとき、出力イネーブル信号ＯＥがＨレベル、入力信号ＩＮがＨレベルであれば、Ｐ型出力トランジスタＰ１０１をオン状態、Ｎ型出力トランジスタＮ１０１をオフ状態、Ｐ型出力トランジスタＰ１０２をオン状態、Ｎ型出力トランジスタＮ１０２をオフ状態にし、出力端子ＯＵＴからは、Ｈレベルの信号が出力され、比較的小さな出力インピーダンスを持つようにされる。

更に、入力信号ＩＮがＬレベルであれば、Ｐ型出力トランジスタＰ１０１をオフ状態、Ｎ型出力トランジスタＮ１０１をオン状態、Ｐ型出力トランジスタＰ１０２をオフ状態、Ｎ型出力トランジスタＮ１０２をオン状態にし、出力端子ＯＵＴからは、Ｌレベルの信号が出力され、Ｈレベル出力時と同様に比較的小さな出力インピーダンスを持つようにされる。

前記のように、制御信号Ｃによって、出力インピーダンスを切り換えることが可能となり、出力インピーダンスと実装基板に依存する配線インピーダンスとの不一致による反射波が大きくなってしまう等の問題点を解消することができる。

更に、特許文献２に開示されるものでは、スルーレート調整用のプッシュプル回路の動作時間を段階的に制御することにより、出力電圧の上昇速度又は下降速度を選択できる出力バッファ回路を提案している。この出力バッファ回路図を図７に示す。

この出力バッファ回路は、スルーレート、即ち、出力電圧の上昇速度又は下降速度を３種類の中から選択できるようにしたものであり、スルーレートが中間的な場合を、ノーマル・モード、スルーレートが中間的な場合よりも小さい場合を、スロー・モード、スルーレートが中間的な場合よりも大きい場合を、ファースト・モードという。スルーレート・モード選択信号ＭＳ１〜ＭＳ４の論理と選択されるスルーレート・モードの関係は、表１に示すようになる。

この出力バッファ回路では、Ｐ型出力トランジスタＰ２０１及びＮ型出力トランジスタＮ２０１よりなる第１の出力回路２０１に加えて、Ｐ型出力トランジスタＰ２０２及びＮ型出力トランジスタＮ２０２よりなる第２の出力回路（スルーレート調整用のプッシュプル回路）２０２を設け、この第２の出力回路２０２の動作時間を、例えば図８に入力信号がＬレベルからＨレベルになった時の動作タイムチャートに示すように、スロー・モード時には比較的短く、ファースト・モード時には比較的長く、ノーマル・モード時には前記スロー・モード時とファースト・モード時の中間の期間に設定することにより、スルーレートの制御をしている。

更に、例えば、特許文献３では、出力回路からの出力充放電電流の変化率を小さくするための構成として、複数のＣＭＯＳトランジスタを用いた出力回路において、複数のＰ型出力トランジスタのゲートに接続された複数のインバータの論理しきい値の方が、複数のＮ型出力トランジスタのゲートに接続された複数のインバータの論理しきい値よりも高く、且つ前記複数のインバータの全てにおいて論理しきい値が互いに異なるように設定し、これにより、貫通電流が流れるのを防止すると共に、流れる複数の充放電電流を時間的に分散させて、合計充放電電流の変化率を小さくするようにしている。
特開平２−７８３１９号公報 特許第３４４９３４３号公報 特許第２６８２９４０号公報

ところで、一般に、出力バッファ回路において、出力端子には大きな負荷容量が接続されるため、その最終段にはゲート幅の大きな、即ち、サイズの大きなトランジスタが用いられる。そのため、入力信号が変化する毎に大きな充電電流Ｉ１又は放電電流Ｉ２が流れ、それらの時間的変化率ｄＩ１/ｄｔ、ｄＩ２/ｄｔも大きい。このため、この充放電電流の大きな時間的変化がノイズとして電源系に影響し、誤動作等の原因の１つとなる懸念がある。

更に、実装方法が異なる場合や、実装基板の寄生容量が期待値と異なる場合、更には実装される基板によって電源ノイズ耐性が異なる場合には、充放電電流の時間的変化を小さく設定した場合であっても、チップを再設計する必要が生じ、その結果、コストアップにつながることになる。

そこで、出力バッファ回路の出力である充放電電流の時間的変化を複数種類準備して、実装基板の寄生容量が期待値と異なる場合などに予め対応できるようにして、チップの再設計を不要にすることが望ましいことが判った。

しかしながら、前記従来の図６の構成では、出力インピーダンスを切り換えることは可能であるが、出力負荷の充放電電流の変化率を切り換えることはできない。

また、従来の図７の構成では、スルーレート調整用の第２の出力回路２０２の動作時間によって、ファースト・モード、スロー・モードを切り換える構成となっているため、例えば、入力端子の入力信号がＬレベルからＨレベルに変化した時の出力端子への充放電電流の変化率は、スロー・モード時にスルーレート調整用のプッシュプル回路２０２がオンしている間(図８の時間Ｔｐ)の間は、ファースト・モードとスロー・モードとで等しく、変わらないという問題点がある。

更に、従来の特許文献３記載の構成では、出力負荷の充放電電流の変化率を小さく設定できるものの、１種類に固定されていて、充放電電流の変化率を種々切り換えることができない欠点がある。

本発明の目的は、出力バッファ回路などの半導体集積回路において、出力端子からの出力充放電電流の変化率を種々切り換えて、実装基板の寄生容量が期待値と異なる場合などであっても、チップを再設計することがないようにすることにある。

以上の目的を達成するために、本発明では、出力バッファ回路などの半導体集積回路において、制御信号によって、出力端子からの出力充放電電流の変化率を必要に応じて切り換え可能な回路構成を採用する。

具体的に、請求項１記載の発明の半導体集積回路は、入力端子及び出力端子と、前記入力端子からの信号を出力端子へと出力し、互いに並列に接続され且つ前記出力端子への出力電流能力が互いに等しい複数の出力回路とを備え、前記複数の出力回路には、互いに出力充放電電流の変化率が異なる少なくとも２つの出力回路が含まれ、前記出力充放電電流の変化率が異なる２つの出力回路は、制御信号によって何れか一方が選択的に動作状態となることを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記複数の出力回路には、３つ以上の出力回路が含まれ、前記３つ以上の出力回路のうち１つは、前記制御信号によらず常に動作状態にあることを特徴とする。

請求項３記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記複数の出力回路は、各々、出力トランジスタを備え、前記制御信号によらず常に動作状態にある出力回路の出力トランジスタは、他の出力回路の出力トランジスタのゲート幅及びゲート長と等しい出力トランジスタで構成されることを特徴とする。

請求項４記載の発明は、前記請求項２記載の半導体集積回路において、前記複数の出力回路を制御する出力回路制御用論理回路群を備え、前記出力回路制御用論理回路群は、前記出力充放電電流の変化率の異なる出力回路を制御する論理回路として、遅延回路を含むことを特徴とする。

請求項５記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記複数の出力回路を制御する出力回路制御用論理回路群を備え、前記出力回路制御用論理回路群は、前記出力充放電電流の変化率の異なる出力回路を制御する少なくとも２つの論理回路を含み、前記少なくとも２つの論理回路は、互いに論理しきい値が異なることを特徴とする。

請求項６記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記複数の出力回路を制御する出力回路制御用論理回路群を備え、前記出力回路制御用論理回路群は、備える全ての出力回路の何れかに接続される複数の論理回路を有し、前記複数の論理回路の全ては、互いに論理しきい値が異なることを特徴とする。

請求項７記載の発明は、前記請求項５又は６記載の半導体集積回路において、前記論理回路は、ＮＡＮＤ回路及びＮＯＲ回路により構成されることを特徴とする。

請求項８記載の発明は、前記請求項５又は６記載の半導体集積回路において、前記論理回路は、インバータ回路により構成されることを特徴とする。

請求項９記載の発明は、前記請求項８記載の半導体集積回路において、前記インバータ回路はＰ型トランジスタ及びＮ型トランジスタにより構成され、前記Ｐ型トランジスタとＮ型トランジスタとのサイズ比を変更して、異なる論理しきい値が実現されていることを特徴とする。

請求項１０記載の発明は、前記請求項８記載の半導体集積回路において、前記インバータ回路はＰ型トランジスタ及びＮ型トランジスタにより構成され、前記Ｐ型トランジスタの段数とＮ型トランジスタの段数とを変更して、異なる論理しきい値が実現されていることを特徴とする。

以上により、請求項１〜１０記載の発明の半導体集積回路では、出力充放電電流の変化率が異なる２つ以上の出力回路のうち何れか一つを、制御信号によって選択して動作状態にできるので、必要に応じて出力負荷の充放電電流の変化率を切り換えることができる。従って、電源ノイズへの影響を抑制することができ、また、実装方法が異なる場合や、実装基板の寄生容量が期待値と異なる場合、更には実装される基板によって電源ノイズ耐性が異なる場合にも、チップを再設計することなく、コストを抑えることが可能である。

以上により、請求項１〜１０記載の半導体集積回路によれば、出力負荷の充放電電流の変化率を切り換えたので、電源ノイズへの影響を抑制することができ、また、実装方法が異なる場合や、実装基板の寄生容量が期待値と異なる場合、更には、実装される基板によって電源ノイズ耐性が異なる場合などにも、チップを再設計することなく、製造コストを抑えることが可能である。

以下、図面を参照しながら本発明の実施形態について説明する。

（第１の実施形態）
図１は、本実施形態の半導体集積回路としての出力バッファ回路の具体的回路構成を示す図である。

同図に示されるように、本実施形態の出力バッファ回路は、入力端子ＩＮから入力される入力信号（以下、入力端子と同一の符号ＩＮを使用する）と、出力イネーブル信号ＯＥと、出力充放電電流の変化率を切り換えるための制御信号Ｃとを備え、更に、前記入力端子ＩＮの入力信号を出力端子ＯＵＴへと出力する第１及び第２の出力回路１、２と、この両出力回路１、２を制御する出力回路制御用論理回路群９とを備える。

前記出力回路制御用論理回路群９は、入力信号ＩＮと出力イネーブル信号ＯＥと制御信号ＣをインバータＩＮＶ２にて反転させた信号とを入力して論理積をとるＮＡＮＤ回路ＮＡＮＤ１と、入力信号ＩＮと出力信号ＯＥをインバータＩＮＶ１にて反転させた信号と制御信号Ｃとを入力して論理和をとるＮＯＲ回路ＮＯＲ１とを備え、ＮＡＮＤ回路ＮＡＮＤ１の出力信号はＰ型出力トランジスタＰ１のゲートに入力され、ＮＯＲ回路ＮＯＲ１の出力信号はＮ型出力トランジスタＮ１のゲートに入力される。前記Ｐ型出力トランジスタＰ１とＮ型出力トランジスタＮ１とは前記第１の出力回路１を構成し、この両トランジスタＰ１、Ｎ１の接続点は出力端子ＯＵＴに接続される。

また、前記出力回路制御用論理回路群９は、入力信号ＩＮと出力イネーブル信号ＯＥと制御信号Ｃとを入力して論理積をとるＮＡＮＤ回路ＮＡＮＤ２と、入力信号ＩＮと出力イネーブル信号ＯＥをインバータＩＮＶ１にて反転させた信号と制御信号ＣをインバータＩＮＶ２にて反転させた信号とを入力して論理和をとるＮＯＲ回路ＮＯＲ２とを備え、ＮＡＮＤ回路ＮＡＮＤ２の出力信号は、Ｐ型出力トランジスタＰ２のゲートに入力され、ＮＯＲ回路ＮＯＲ２の出力信号はＮ型出力トランジスタＮ２のゲートに入力される。前記Ｐ型出力トランジスタＰ２とＮ型出力トランジスタＮ２とは前記第２の出力回路２を構成し、この両トランジスタＰ２、Ｎ２の接続点は出力端子ＯＵＴに接続される。前記第１の出力回路１と第２の出力回路２とは、出力端子ＯＵＴに対して並列に接続される。

ここにおいて、Ｐ型出力トランジスタＰ１、Ｐ２相互の出力電流能力、及びＮ型出力トランジスタＮ１、Ｎ２相互の出力電流能力は等しく設定されている。即ち、Ｐ型出力トランジスタＰ１とＰ２のゲート幅及びゲート長は等しく設定され、同様に、Ｎ型出力トランジスタＮ１とＮ２のゲート幅及びゲート長についても等しく設定されている。

また、Ｐ型出力トランジスタＰ２を制御するＮＡＮＤ回路ＮＡＮＤ２の方が、Ｐ型出力トランジスタＰ１を制御するＮＡＮＤ回路ＮＡＮＤ１よりも、Ｐ型出力トランジスタをオンする速度が遅く、Ｎ型出力トランジスタＮ２を制御するＮＯＲ回路ＮＯＲ２の方が、Ｎ型出力トランジスタＮ１を制御するＮＯＲ回路ＮＯＲ１よりも、Ｎ型出力トランジスタをオンする速度が遅くなるように、例えば、ＮＡＮＤ回路ＮＡＮＤ２及びＮＯＲ回路ＮＯＲ２の方がゲート幅が小さくなるように設定されている。即ち、第１の出力回路１が動作する時に比べ、第２の出力回路２が動作する時の方が、出力充放電電流の変化率が小さくなるように設定されている。

以上のように構成された回路について、以下、その動作を説明する。

図１において、制御信号ＣがＬレベルの時、入力信号ＩＮをＬレベルからＨレベルに変化させる場合には、出力イネーブル信号ＯＥをＨレベルに固定し、ＮＡＮＤ回路ＮＡＮＤ１及びＮＡＮＤ２には、その出力イネーブル信号ＯＥのＨレベルが入力され、ＮＯＲ回路ＮＯＲ１及びＮＯＲ回路２には、その出力イネーブル信号ＯＥのＨレベルをインバータＩＮＶ１にて反転されたＬレベルの信号が入力される。

ＮＡＮＤ回路ＮＡＮＤ１及びＮＯＲ回路ＮＯＲ２には、制御信号ＣのＬレベルがインバータＩＮＶ２にて反転されたＨレベルの信号が入力され、ＮＯＲ回路ＮＯＲ２の出力信号はＬレベルとなり、Ｎ型出力トランジスタＮ２をオフ状態とする。また、ＮＡＮＤ回路ＮＡＮＤ２及びＮＯＲ回路ＮＯＲ１には、Ｌレベルの信号が入力され、ＮＡＮＤ回路ＮＡＮＤ２の出力信号はＨレベルとなり、Ｐ型出力トランジスタＰ２をオフ状態とする。

入力信号ＩＮをＬレベルからＨレベルに変化させると、ＮＡＮＤ回路ＮＡＮＤ１の出力信号はＬレベルとなり、Ｐ型出力トランジスタＰ１をオン状態とする。ＮＯＲ回路ＮＯＲ１には、インバータＩＮＶ１にて反転されたＬレベルの信号が入力され、ＮＯＲ回路ＮＯＲ１の出力信号はＬレベルとなり、Ｎ型出力トランジスタＮ１をオフ状態とする。よって、ＯＵＴ端子からは、Ｈレベルの信号が出力される。

一方、制御信号ＣがＨレベルの時、入力信号ＩＮをＬレベルからＨレベルに変化させる場合には、出力イネーブル信号ＯＥをＨレベルに固定し、ＮＡＮＤ回路ＮＡＮＤ１及びＮＡＮＤ２には、Ｈレベルが入力され、ＮＯＲ回路ＮＯＲ１及びＮＯＲ回路２には、インバータＩＮＶ１にて反転されたＬレベルの信号が入力される。

ＮＡＮＤ回路ＮＡＮＤ１及びＮＯＲ回路ＮＯＲ２には、制御信号ＣのＨレベルをインバータＩＮＶ２にて反転されたＬレベルの信号が入力され、ＮＡＮＤ回路ＮＡＮＤ１の出力信号はＨレベルとなり、Ｐ型出力トランジスタＰ１をオフ状態とする。また、ＮＡＮＤ回路ＮＡＮＤ２及びＮＯＲ回路ＮＯＲ１には、Ｈレベルの信号が入力され、ＮＯＲ回路ＮＯＲ１の出力はＬレベルとなり、Ｎ型出力トランジスタＮ１をオフ状態とする。

入力信号ＩＮをＬレベルからＨレベルに変化させると、ＮＡＮＤ回路ＮＡＮＤ２の出力信号はＨレベルとなり、Ｐ型出力トランジスタＰ２をオン状態とする。ＮＯＲ回路ＮＯＲ２には、インバータＩＮＶ１にて反転されたＬレベルの信号が入力され、ＮＯＲ回路ＮＯＲ２の出力信号はＬレベルとなり、Ｎ型出力トランジスタＮ２をオフ状態とする。よって、ＯＵＴ端子からは、Ｈレベルの信号が出力される。

前述のように、Ｐ型出力トランジスタＰ１がＯＮする速度に比べ、Ｐ型出力トランジスタＰ２をＯＮする速度の方が遅く設定されているので、制御信号ＣがＬレベルのときに比べてＨレベルの時の方が、出力充放電電流の変化率が小さくなる。

尚、入力信号がＨレベルからＬレベルに変化する場合も前記と同様である。

従って、本実施形態では、制御信号Ｃによって出力充放電電流の変化率を切り換えることが可能である。

（第２の実施形態）
図２は、本実施形態の出力バッファ回路の具体的構成を示す図である。

同図は、前記第１の実施形態の図１に示した回路構成において、制御信号Ｃにかかわらず出力状態となる第３の出力回路３が第１及び第２の出力回路１、２と並列に接続されたものである。第３の出力回路３を構成するＰ型出力トランジスタＰ３には、入力信号ＩＮと出力イネーブル信号ＯＥとを入力し論理積をとるＮＡＮＤ回路ＮＡＮＤ３の出力が入力され、Ｎ型出力トランジスタＮ３には、入力信号ＩＮと出力イネーブル信号ＯＥをインバータＩＮＶ１にて反転させた信号とを入力し論理和をとるＮＯＲ回路ＮＯＲ３の出力が入力される。その他の構成は、前記第１の実施形態と同じである。

ここにおいて、Ｐ型出力トランジスタＰ１、Ｐ２の出力電流能力、及びＮ型出力トランジスタＮ１、Ｎ２の出力電流能力は等しく設定されている。即ち、Ｐ型出力トランジスタＰ１とＰ型出力トランジスタＰ２のゲート幅及びゲート長は等しく設定され、同様に、Ｎ型出力トランジスタＮ１とＮ型出力トランジスタＮ２のゲート幅及びゲート長についても等しく設定される。

また、Ｐ型出力トランジスタＰ２を制御するＮＡＮＤ回路ＮＡＮＤ２の方が、Ｐ型出力トランジスタＰ１を制御するＮＡＮＤ回路ＮＡＮＤ１よりも、Ｐ型出力トランジスタをオンする速度が遅く、Ｎ型出力トランジスタＮ２を制御するＮＯＲ回路ＮＯＲ２の方が、Ｎ型出力トランジスタＮ１を制御するＮＯＲ回路ＮＯＲ１よりも、Ｎ型出力トランジスタをオンする速度が遅くなるように、例えば、ＮＡＮＤ回路ＮＡＮＤ２ 及びＮＯＲ回路ＮＯＲ２の方が、ゲート幅が小さくなるように設定されている。即ち、出力回路１が動作する時に比べ、出力回路２が動作する時の方が、出力充放電電流の変化率が小さくなるように設定されている。

制御信号ＣがＬレベルの時、入力信号ＩＮをＬレベルからＨレベルに変化させる場合には、出力トランジスタＰ１及びＰ３がオンし、ＯＵＴ端子からは、Ｈレベルの信号が出力される。一方、制御信号ＣがＨレベルのときには、出力トランジスタＰ２及びＰ３がオンし、ＯＵＴ端子からは、Ｈレベルの信号が出力される。

前述のように、Ｐ型出力トランジスタＰ１がＯＮする速度に比べ、Ｐ型出力トランジスタＰ２をＯＮする速度の方が遅く設定されているので、制御信号ＣがＨレベルの時のほうが、出力充放電電流の変化率が小さくなる。

尚、入力信号がＨレベルからＬレベルに変化する場合も同様である。

従って、本実施形態では、制御信号Ｃによって、出力充放電電流の変化率を切り換えることが可能であり、しかも、前記第１の実施形態に比べて、制御信号Ｃにかかわらず動作状態にある出力回路３を備えたことにより、出力充放電電流の変化率が小さくなる制御信号ＣのＬレベルのときでも、遅延時間を小さくすることが可能であり、且つ出力充放電電流の変化率を切り換えることが可能である。

（第２の実施形態の第１の変形例）
図３は、本変形例の出力バッファ回路の具体的構成を示す図である。

同図では、図２に示した３個のＮＡＮＤ回路ＮＡＮＤ１〜３及び３個のＮＯＲ回路ＮＯＲ１〜３を、各々、ＡＮＤ回路ＡＮＤ１〜３及びインバータ回路ＩＮＶ３〜５、並びにＯＲ回路ＯＲ１〜３及びインバータ回路ＩＮＶ６〜８という論理回路で構成する。そして、Ｐ型出力トランジスタＰ１〜Ｐ３のゲートに接続されるインバータ回路ＩＮＶ３〜ＩＮＶ５の論理しきい値の方が、Ｎ型出力トランジスタＮ１〜Ｎ３のゲートに接続されるインバータ回路ＩＮＶ６〜ＩＮＶ８の論理しきい値よりも高く、且つこれ等全てのＩＮＶ回路ＩＮＶ３〜ＩＮＶ８の論理しきい値を相互に異なるように設定される。

前記設定により、入力信号ＩＮが変化する際に、Ｐ型出力トランジスタ及びＮ型出力トランジスタが共にオフ状態となる瞬間を経由することにより、貫通電流を防止することができ、また出力充放電電流の変化率を小さくすることができ、且つ、出力充放電電流の変化率を切り換えることが可能である。

尚、論理しきい値を異ならせる方法としては、例えば、インバータ回路を構成するＰ型トランジスタとＮ型トランジスタのトランジスタサイズ比を変える方法がある。また、他の方法としては、インバータを構成するＰ型トランジスタとＮ型トランジスタの段数を変える方法などがある。

（第２の実施形態の第２の変形例）
本変形例は、前記第２の実施形態を示す図２の出力バッファ回路において、更に、Ｐ型出力トランジスタＰ１〜Ｐ３のゲートに接続されるＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ３の論理しきい値の方が、Ｎ型出力トランジスタＮ１〜Ｎ３のゲートに接続されるＮＯＲ回路ＮＯＲ１〜ＮＯＲ３の論理しきい値よりも高く、且つＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ３及びＮＯＲ回路ＮＯＲ１〜ＮＯＲ３の論理しきい値を異なるように設定したものである。

従って、前記の設定により、入力信号ＩＮが変化する際に、Ｐ型出力トランジスタＰ１〜Ｐ３及びＮ型出力トランジスタＮ１〜Ｎ３が共にオフ状態となる瞬間を経由することにより、各出力回路１〜３を通じて流れる貫通電流を防止することができ、また、出力充放電電流の変化率を小さくすることができ、且つ出力充放電電流の変化率を切り換えることが可能である。

尚、同様の技術を第１の実施形態にも適用できる。

（第３の実施形態）
図４は、本実施形態の具体的構成を示す図である。

同図は、前記第２の実施形態の図２に示した回路構成において、制御信号ＣがＨレベルのときに、出力充放電電流の変化率を小さくするための他の方法を示すものであり、Ｐ型出力トランジスタＰ２とＮＡＮＤ回路ＮＡＮＤ２の間、及びＮ型出力トランジスタＮ２とＮＯＲ回路ＮＯＲ２の間に論理回路として遅延回路１０、１１を接続したものである。

図５に、入力信号ＩＮをＬレベルからＨレベルに変化させた場合の出力端子ＯＵＴにおける出力充放電電流波形を示す。波形Ａは、本実施形態、及び第２の実施形態での制御信号ＣがＬレベルのときの出力充放電電流を示し、波形Ｂは、本実施形態での制御信号ＣがＨレベルのときの出力充放電電流、波形Ｃは、第２の実施形態での制御信号ＣがＨレベルのときの出力充放電電流を示す。

本実施形態では、Ｐ型出力トランジスタＰ２又はＮ型出力トランジスタＮ２のオンする速度をより遅くすることができ、充放電電流が時間的に分散され、より出力充放電電流の変化率を小さくすることができ、且つ、出力充放電電流の変化率を切り換えることが可能である。

以上説明したように、本発明は、電源ノイズへの影響を抑制することができ、また、実装方法や実装基板の寄生容量が期待値と異なる場合や、実装される基板によって、電源ノイズ耐性が異なる場合にも、出力負荷の充放電電流の変化率を切り換えることが可能な半導体集積回路、特に、出力バッファ回路として有用である。

本発明の第１の実施形態の半導体集積回路の回路構成を示す図である。 本発明の第２の実施形態の半導体集積回路の回路構成を示す図である。 本発明の第２の実施形態の第１の変形例の半導体集積回路の回路構成を示す図である。 本発明の第３の実施形態の半導体集積回路の回路構成を示す図である。 出力充放電電流を示す図である。 従来の出力インピーダンス切り換え回路を有する出力バッファ回路の構成を示す図である。 従来のスルーレート切り換え回路を有する出力バッファ回路の構成を示す図である。 従来のスルーレート切り換え回路を有する出力バッファ回路のタイミングチャートを示す図である。

符号の説明

ＩＮ 入力端子
ＯＵＴ 出力端子
１ 第１の出力回路
２ 第２の出力回路
３ 第３の出力回路
９ 出力回路制御用論理回路群
１０、１１ 遅延回路
Ｐ１〜Ｐ３ Ｐ型出力トランジスタ
Ｎ１〜Ｎ３ Ｎ型出力トランジスタ
ＩＮＶ１〜ＩＮＶ８ インバータ回路
ＮＡＮＤ１〜ＮＡＮＤ３ ＮＡＮＤ回路
ＮＯＲ１〜ＮＯＲ３ ＮＯＲ回路

Claims (10)

1. 入力端子及び出力端子と、
   前記入力端子からの信号を出力端子へと出力し、互いに並列に接続され且つ前記出力端子への出力電流能力が互いに等しい複数の出力回路とを備え、
   前記複数の出力回路には、互いに出力充放電電流の変化率が異なる少なくとも２つの出力回路が含まれ、
   前記出力充放電電流の変化率が異なる２つの出力回路は、制御信号によって何れか一方が選択的に動作状態となる
   ことを特徴とする半導体集積回路。
2. 前記請求項１記載の半導体集積回路において、
   前記複数の出力回路には、３つ以上の出力回路が含まれ、前記３つ以上の出力回路のうち１つは、前記制御信号によらず常に動作状態にある
   ことを特徴とする半導体集積回路。
3. 前記請求項１又は２記載の半導体集積回路において、
   前記複数の出力回路は、各々、出力トランジスタを備え、
   前記制御信号によらず常に動作状態にある出力回路の出力トランジスタは、他の出力回路の出力トランジスタのゲート幅及びゲート長と等しい出力トランジスタで構成される
   ことを特徴とする半導体集積回路。
4. 前記請求項２記載の半導体集積回路において、
   前記複数の出力回路を制御する出力回路制御用論理回路群を備え、
   前記出力回路制御用論理回路群は、前記出力充放電電流の変化率の異なる出力回路を制御する論理回路として、遅延回路を含む
   ことを特徴とする半導体集積回路。
5. 前記請求項１又は２記載の半導体集積回路において、
   前記複数の出力回路を制御する出力回路制御用論理回路群を備え、
   前記出力回路制御用論理回路群は、前記出力充放電電流の変化率の異なる出力回路を制御する少なくとも２つの論理回路を含み、
   前記少なくとも２つの論理回路は、互いに論理しきい値が異なる
   ことを特徴とする半導体集積回路。
6. 前記請求項１又は２記載の半導体集積回路において、
   前記複数の出力回路を制御する出力回路制御用論理回路群を備え、
   前記出力回路制御用論理回路群は、備える全ての出力回路の何れかに接続される複数の論理回路を有し、
   前記複数の論理回路の全ては、互いに論理しきい値が異なる
   ことを特徴とする半導体集積回路。
7. 前記請求項５又は６記載の半導体集積回路において、
   前記論理回路は、ＮＡＮＤ回路及びＮＯＲ回路により構成される
   ことを特徴とする半導体集積回路。
8. 前記請求項５又は６記載の半導体集積回路において、
   前記論理回路は、インバータ回路により構成される
   ことを特徴とする半導体集積回路。
9. 前記請求項８記載の半導体集積回路において、
   前記インバータ回路はＰ型トランジスタ及びＮ型トランジスタにより構成され、
   前記Ｐ型トランジスタとＮ型トランジスタとのサイズ比を変更して、異なる論理しきい値が実現されている
   ことを特徴とする半導体集積回路。
10. 前記請求項８記載の半導体集積回路において、
    前記インバータ回路はＰ型トランジスタ及びＮ型トランジスタにより構成され、
    前記Ｐ型トランジスタの段数とＮ型トランジスタの段数とを変更して、異なる論理しきい値が実現されている
    ことを特徴とする半導体集積回路。

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