JP7336270B2 - 電源回路および集積回路 - Google Patents
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Description
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
制御回路110は、第1充電状態φ1、第2充電状態φ2、非充電状態φNCが切りかえ可能である。はじめに上側の動作を説明する。
・第1充電状態φ1
第1充電状態φ1において、入力電圧VINにより第1中間キャパシタC1が充電される。
SWH1=ON
SWH2=OFF
・第2充電状態φ2
第2充電状態φ2において、入力電圧VINにより第2中間キャパシタC2が充電される。
SWH1=OFF
SWH2=ON
・非充電状態φNC
非充電状態φNCにおいて、第1中間キャパシタC1,第2中間キャパシタC2はいずれも非充電状態である。
SWH1=OFF
SWH2=OFF
・第1充電状態φ1
第2中間キャパシタC2が出力キャパシタCOUTと接続される。
SWL1=OFF
SWL2=ON
・第2充電状態φ2
第1中間キャパシタC1が出力キャパシタCOUTと接続される。
SWL1=ON
SWL2=OFF
・非充電状態φ2
第1中間キャパシタC1、第2中間キャパシタC2の両方が出力キャパシタCOUTから切り離される。
SWL1=OFF
SWL2=OFF
はじめにハイサイドスイッチの動作を説明する。制御回路110は、第1充電状態φ1、第2充電状態φ2が切りかえ可能である。
・第1充電状態φ1
第1充電状態φ1において、入力電圧VINにより第1中間キャパシタC1が充電される。
SWH1=ON
SWH2=OFF
・第2充電状態φ2
第2充電状態φ2において、入力電圧VINにより第2中間キャパシタC2が充電される。
SWH1=OFF
SWH2=ON
制御回路110は、第1充電状態φ1の一部の時間区間において、第2ローサイドスイッチSWL2をオンし、第2中間キャパシタC2を出力キャパシタCOUTと接続する。
また第2充電状態φ2の一部の時間区間において、第1ローサイドスイッチSWL1をオンし、第1中間キャパシタC1を出力キャパシタCOUTと接続する。
REQ=1/(fSW×C#)
fc=1/(2π・REQ・COUT)=1/(2π/fSW・COUT/C#)
このカットオフ周波数fcは、スイッチング周波数fSWによって制御することができる。
REQ=RON/(TON×fSW)
TON×fSWは、周期に対するオン時間の比(すなわちデューティ比)である。
fcH=1/(2π・REQ・C#)
となり、カットオフ周波数fcHは周波数には依存せず、デューティ比によって制御可能である。
fcL=1/(2π・REQ・COUT)
となり、カットオフ周波数fcLも、周波数には依存せず、デューティ比によって制御可能となる。
電源回路100の複数のスイッチの配置(トポロジー)は、図4のそれに限定されない。当業者によれば、他のスイッチのレイアウトを用いても、入力端子102、複数の中間キャパシタC1~CN、出力キャパシタCOUTを適切に接続、分離できることが理解される。
同様にタイミング発生器120の構成も、図5や図7のそれに限定されない。また電源回路100の動作シーケンスは、図6や図8に限定されない。
電源回路100の負荷回路はデジタル回路に限定されず、アナログ回路であってもよく、クロック周期に同期して電力消費する回路であればその構成は問わない。
SWH2 第2ハイサイドスイッチ
SWL1 第1ローサイドスイッチ
SWL2 第2ローサイドスイッチ
C1 第1中間キャパシタ
C2 第2中間キャパシタ
COUT 出力キャパシタ
100 電源回路
102 入力端子
104 出力端子
110 制御回路
120 タイミング発生器
122 遅延ライン
124 EX-NORゲート
126,128,130,132 ORゲート
134 インバータ
136,138 遅延ライン
200 集積回路
202 第1回路ブロック
204 第2回路ブロック
300 集積回路
302 デジタル回路
310 PLL回路
312 周波数可変オシレータ
314 フィードバック回路
316 遅延回路
400 集積回路
402 デジタル回路
410 PLL回路
412 周波数可変オシレータ
414 フィードバック回路
416 遅延回路
Claims (16)
- 直流の入力電圧を受ける入力端子と、
負荷と接続される出力端子と、
第1中間キャパシタおよび第2中間キャパシタと、
前記出力端子と接続される出力キャパシタと、
前記入力電圧により前記第1中間キャパシタおよび第2中間キャパシタを時分割で充電するとともに、前記第1中間キャパシタおよび第2中間キャパシタのうち充電中でないひとつを前記出力キャパシタと接続する制御回路と、
を備え、
前記制御回路は、
前記入力電圧により前記第1中間キャパシタを充電する第1充電状態、
前記入力電圧により前記第2中間キャパシタを充電する第2充電状態、
前記第1中間キャパシタ、前記第2中間キャパシタをいずれも充電しない非充電状態、
が切りかえ可能であり、
前記第1充電状態、前記非充電状態、前記第2充電状態、前記非充電状態を順に繰り返すことを特徴とする電源回路。 - 前記制御回路は、
前記第1中間キャパシタと前記入力端子の間に設けられる第1ハイサイドスイッチと、
前記第2中間キャパシタと前記入力端子の間に設けられる第2ハイサイドスイッチと、
前記第1中間キャパシタと前記出力キャパシタの間に設けられる第1ローサイドスイッチと、
前記第2中間キャパシタと前記出力キャパシタの間に設けられる第2ローサイドスイッチと、
前記第1ハイサイドスイッチ、前記第2ハイサイドスイッチ、および前記第1ローサイドスイッチ、前記第2ローサイドスイッチを制御するタイミング発生器と、
を含むことを特徴とする請求項1に記載の電源回路。 - 前記制御回路は、前記第1充電状態において、前記第2中間キャパシタを前記出力キャパシタと接続し、前記第2充電状態において、前記第1中間キャパシタを前記出力キャパシタと接続することを特徴とする請求項1に記載の電源回路。
- 直流の入力電圧を受ける入力端子と、
負荷と接続される出力端子と、
第1中間キャパシタおよび第2中間キャパシタと、
前記出力端子と接続される出力キャパシタと、
前記入力電圧により前記第1中間キャパシタおよび第2中間キャパシタを時分割で充電するとともに、前記第1中間キャパシタおよび第2中間キャパシタのうち充電中でないひとつを前記出力キャパシタと接続する制御回路と、
を備え、
前記制御回路は、
前記第1中間キャパシタと前記入力端子の間に設けられる第1ハイサイドスイッチと、
前記第2中間キャパシタと前記入力端子の間に設けられる第2ハイサイドスイッチと、
前記第1中間キャパシタと前記出力キャパシタの間に設けられる第1ローサイドスイッチと、
前記第2中間キャパシタと前記出力キャパシタの間に設けられる第2ローサイドスイッチと、
クロックにもとづいて、前記第1ハイサイドスイッチ、前記第2ハイサイドスイッチ、前記第1ローサイドスイッチ、前記第2ローサイドスイッチを制御するタイミング発生器と、
を含み、
前記タイミング発生器は、
前記クロックの一方のエッジを始点とする第1期間の間、前記第1ローサイドスイッチをオンし、
前記クロックの他方のエッジを始点とする第2期間の間、前記第2ローサイドスイッチをオンし、
前記第1期間を含むように遅延された前記クロックの半周期の間、前記第2ハイサイドスイッチをオンし、
前記第2期間を含むように遅延された前記クロックの半周期の間、前記第1ハイサイドスイッチをオンすることを特徴とする電源回路。 - 前記負荷は、前記クロックを生成するオシレータを含み、
前記タイミング発生器は、
前記クロックを遅延する遅延ラインを含み、前記遅延ラインの遅延量が、前記第1ローサイドスイッチおよび前記第2ローサイドスイッチのオン時間の長さを規定することを特徴とする請求項4に記載の電源回路。 - 直流の入力電圧を受ける入力端子と、
負荷と接続される出力端子と、
第1中間キャパシタおよび第2中間キャパシタと、
前記出力端子と接続される出力キャパシタと、
前記入力電圧により前記第1中間キャパシタおよび第2中間キャパシタを時分割で充電するとともに、前記第1中間キャパシタおよび第2中間キャパシタのうち充電中でないひとつを前記出力キャパシタと接続する制御回路と、
を備え、
前記制御回路は、
前記第1中間キャパシタと前記入力端子の間に設けられる第1ハイサイドスイッチと、
前記第2中間キャパシタと前記入力端子の間に設けられる第2ハイサイドスイッチと、
前記第1中間キャパシタと前記出力キャパシタの間に設けられる第1ローサイドスイッチと、
前記第2中間キャパシタと前記出力キャパシタの間に設けられる第2ローサイドスイッチと、
クロックにもとづいて、前記第1ハイサイドスイッチ、前記第2ハイサイドスイッチ、前記第1ローサイドスイッチ、前記第2ローサイドスイッチを制御するタイミング発生器と、
を含み、
前記タイミング発生器は、
前記クロックの一方のエッジを始点とする第1充電期間の間、前記第1ハイサイドスイッチ、前記第2ローサイドスイッチをオンし、
前記クロックの他方のエッジを始点とする第2充電期間の間、前記第2ハイサイドスイッチ、前記第1ローサイドスイッチをオンし、
前記負荷は、前記クロックを生成するオシレータを含み、
前記タイミング発生器は、
前記クロックを遅延する遅延ラインを含み、前記遅延ラインの遅延量が、前記第1ローサイドスイッチおよび前記第2ローサイドスイッチのオン時間の長さを規定することを特徴とする電源回路。 - 前記遅延ラインの遅延量は固定であることを特徴とする請求項5または6に記載の電源回路。
- 前記遅延ラインは、前記オシレータに含まれる遅延回路のレプリカであることを特徴とする請求項5または6に記載の電源回路。
- 前記遅延ラインには、前記オシレータに含まれる前記遅延回路に与える制御コードに応じた制御コードが供給されることを特徴とする請求項8に記載の電源回路。
- 前記電源回路をローパスフィルタ、前記オシレータのノイズ特性をハイパスフィルタとみなすとき、前記ローパスフィルタのカットオフ周波数は、前記ハイパスフィルタのカットオフ周波数よりも低いことを特徴とする請求項5から9のいずれかに記載の電源回路。
- クロックを生成するPLL回路と、
前記PLL回路に電源電圧を供給する電源回路と、
を備え、
前記電源回路は、
直流の入力電圧を受ける入力端子と、
前記PLL回路の電源ラインと接続される出力端子と、
第1中間キャパシタと、
第2中間キャパシタと、
前記出力端子と接続される出力キャパシタと、
前記第1中間キャパシタと前記入力端子の間に設けられる第1ハイサイドスイッチと、
前記第2中間キャパシタと前記入力端子の間に設けられる第2ハイサイドスイッチと、
前記第1中間キャパシタと前記出力端子の間に設けられる第1ローサイドスイッチと、
前記第2中間キャパシタと前記出力端子の間に設けられる第2ローサイドスイッチと、
前記クロックにもとづいて、前記第1ハイサイドスイッチ、前記第2ハイサイドスイッチ、前記第1ローサイドスイッチ、前記第2ローサイドスイッチを制御するタイミング発生器と、
を備えることを特徴とする集積回路。 - 前記タイミング発生器は、(i)前記第1ハイサイドスイッチがオン、前記第2ハイサイドスイッチがオフの第1充電状態、(ii)前記第1ハイサイドスイッチがオフ、前記第2ハイサイドスイッチがオンの第2充電状態、(iii)前記第1ハイサイドスイッチ、前記第2ハイサイドスイッチが両方オフの非充電状態が切替可能であり、前記第1充電状態、前記非充電状態、前記第2充電状態、前記非充電状態を順に繰り返すことを特徴とする請求項11に記載の集積回路。
- 前記タイミング発生器は、前記第1充電状態において、前記第2中間キャパシタを前記出力キャパシタと接続し、前記第2充電状態において、前記第1中間キャパシタを前記出力キャパシタと接続することを特徴とする請求項12に記載の集積回路。
- 前記タイミング発生器は、
(i)前記第1ハイサイドスイッチがオン、前記第2ハイサイドスイッチがオフの第1充電状態、(ii)前記第1ハイサイドスイッチがオフ、前記第2ハイサイドスイッチがオンの第2充電状態を連続して交互に繰り返すことを特徴とする請求項11に記載の集積回路。 - 前記タイミング発生器は、前記第1充電状態の一部の時間区間において、前記第2ローサイドスイッチをオンし、前記第2充電状態の一部の時間区間において、前記第1ローサイドスイッチをオンすることを特徴とする請求項14に記載の集積回路。
- 前記PLL回路は、
相対的に低い精度で遅延が調節可能な第1遅延回路と、
相対的に高い精度で遅延が調節可能な第2遅延回路と、
を含み、
前記集積回路は、前記電源回路を2個備え、一方から前記第1遅延回路に電源電圧を供給し、他方から前記第2遅延回路に電源電圧を供給することを特徴とする請求項11から15のいずれかに記載の集積回路。
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