KR100520658B1

KR100520658B1 - 디지털 듀티율 정정 회로

Info

Publication number: KR100520658B1
Application number: KR10-1998-0025947A
Authority: KR
Inventors: 성준배
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2005-11-30
Also published as: KR20000004503A

Abstract

본 발명은 디지털 듀티율 정정회로에 관한 것으로서, 특히 지연 동기 루프(DLL) 회로의 듀티율 정정을 위해 사용되는 듀티율 정정기를 디지털로 구현함으로써, 회로를 간략화 하여 정정 시간을 단축시킴과 아울러 정정 범위를 확대시킬 수 있도록, 입력되는 클럭의 듀티를 교정하여 출력시키는 듀티 교정기(10)와 ; 상기 듀티 교정기(10)로 부터 출력되는 클럭의 듀티율을 검출하는 듀티율 검출기(20) ; 및 상기 듀티율 검출기(20)로 부터 검출된 클럭의 듀티율에 따라 카운트-업 또는 카운트-다운을 수행하여 상기 듀티 교정기(10)로 피드백 입력하는 업/다운 카운터(30)로 구성한, 디지털 듀티율 정정 회로에 관한 것이다.

Description

디지털 듀티율 정정 회로

본 발명은 디지털 듀티율 정정회로에 관한 것으로서, 특히 지연 동기 루프(DLL) 회로의 듀티율 정정을 위해 사용되는 듀티율 정정기를 디지털로 구현함으로써, 회로를 간략화 하여 정정 시간을 단축시킴과 아울러 정정 범위를 확대시킬 수 있도록 한 디지털 듀티율 정정 회로에 관한 것이다.

최근 주목을 받고 있는 고속의 싱크로너스 디램(Synchronous DRAM)이나 램버스 디램(Rambus DRAM), 싱크링크 디램(Synchlink DRAM), 디디알(DDR) 등에서 데이터의 셋-업(Set-up) 타임과 홀드(Hold) 타임의 문제를 해결하기 위해 클럭 보정 회로를 쓴다.

상기 클럭 보정 회로로 많이 사용되는 지연 동기 루프(Delay Locked Loop 이하 DLL 이라 칭함) 회로는, 클럭의 상승 및 하강 에지(Rising and Falling Edge)를 모두 다 이용하는 시스템에서 듀티율을 정정하기 위해 듀티율 정정기(Duty-Cycle Corrector)를 사용한다.

그러나, 종래의 듀티율을 정정하기 위해 사용되는 듀티율 정정기는, 아날로그 방식으로 회로 구성이 복잡하고, 복잡한 회로 구성으로 정정 시간이 오래 걸리는 문제점이 있으며, 정정 범위가 제한되어 있는 문제점이 있었다.

또한, 잡음에 매우 약하고, 회로 동작이 불안정하게 되는 문제점이 있었다.

이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 지연 동기 루프(DLL) 회로의 듀티율 정정을 위해 사용되는 듀티율 정정기를 디지털로 구현함으로써, 회로를 간략화 하여 정정 시간을 단축시킴과 아울러 정정 범위를 확대시킬 수 있도록 한 디지털 듀티율 정정 회로를 제공하는데 그 목적이 있다.

상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 입력되는 클럭의 듀티를 교정하여 출력시키는 듀티 교정기(10)와 ; 상기 듀티 교정기(10)로 부터 출력되는 클럭의 듀티율을 검출하는 듀티율 검출기(20) ; 및 상기 듀티율 검출기(20)로 부터 검출된 클럭의 듀티율에 따라 카운트-업 또는 카운트-다운을 수행하여 상기 듀티 교정기(10)로 피드백 입력하는 업/다운 카운터(30)로 구성함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

도 1 은 본 발명에 따른 디지털 듀티율 정정 회로의 블록 구성도이다.

본 발명의 디지털 듀티율 정정회로는 듀티 교정기(10), 듀티율 검출기(20), 및 업/다운 카운터(30)를 구비한다.

듀티 교정기(10)는 제어신호 c0～cn에 따라 입력클럭(In_Clk)의 듀티를 교정하여 출력클럭(Out_Clk)을 출력한다. 여기서, 제어신호 c1～cn은 p형에서는 pc1～pcn로 표현되고 n형에서는 nc1～ncn으로 표현된다.

듀티율 검출기(20)는 출력클럭(Out_Clk)을 수신하여 업/다운 카운트를 제어하기 위한 중간값 셋팅신호(Mid_set)를 출력한다.

업/다운 카운터(30)는 업/다운신호(Up_Down) 및 중간값 셋팅신호(Mid_set)에 따라 듀티 교정기(10)를 제어하기 위한 제어신호 c0～cn을 출력한다.

이하, 본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.

먼저, 입력 클럭(In_Clk)으로 듀티가 매우 트러진 클럭이 들어오면 듀티 교정기(10)를 지나 출력 클럭(Out_Clk)이 나간다. 이때는 아직 교정이 되고 있지 않으며, 이 신호가 피드백(Feedback)되어 듀티율 검출기(20)에 입력된다.

상기 듀티율 검출기(20)로부터 출력되는 중간값 셋팅신호(Mid_set)는 높은 주파수의 클럭으로서, 업/다운 카운터(30)로 입력된다.

초기 중간값을 갖고 있는 상기 업/다운 카운터(30)는, 업/다운 신호 (Up_Down)가 하이레벨이면 출력 클럭(Out_Clk)에 따라 카운트-업(Count-Up)을 하고, 반대로 업/다운 신호 (Up_Down)가 로우레벨이면 출력 클럭(Out_Clk)에 따라 카운트-다운(Count-Down)을 한다.

즉, 입력 클럭(In_Clk) 신호의 트러진 듀티율만큼 상기 업/다운 카운터(30)의 출력은 중간값보다 크거나 작게 된다.

상기 업/다운 카운터(30)의 출력값은 듀티 교정기(10)의 상태를 바꾸어 놓고, 다음 입력 클럭(In_Clk)이 상기 듀티 교정기(10)를 지날 경우 트러진 듀티율 만큼 보상된 출력이 나가게 된다.

이 출력은 다시 피드백(Feedback)되며, 교정이 덜 되었을 경우 다시 카운터의 출력값은 변화된다.

만일, 피드백(Feedback)되는 클럭이 50％의 듀티율을 갖는 클럭으로서 교정이 다 된 상태라면, 상기 업/다운 카운터(30)의 출력은 카운트-업(Count-Up)을 한 양과 카운트-다운(Count-Down)을 한 양이 같으므로, 바로 전 출력값으로 일정하게 된다.

또한, 만일 초기에서 부터 50％의 듀티율을 갖는 입력 클럭(In_Clk) 신호가 입력된다면, 상기 업/다운 카운터(30)는 카운트-업(Count-Up)을 한 양이나 카운트-다운(Count-Down)을 한 양이 같아서, 결국 상기 업/다운 카운터(30)의 출력은 초기값인 중간값을 갖게 된다.

여기서, 각 블록별로 상세히 설명하면 다음과 같다.

도 2 는 상기 듀티 교정기(10)의 예로서, 도 2A 는 피형 모스 트랜지스터를 이용한 듀티 교정기(10)의 예시도이고, 도 2B 는 엔형 모스 트랜지스터를 이용한 듀티 교정기(10)의 예시도로서, 둘 중에 한 종류를 선택하여 사용한다.

도 2A 를 예로 들어 설명하면, 이 블록은 상기 업/다운 카운터(30)의 출력이 pc1, pc2, pc3, ..... , pcn 신호로 각 피형 모스 트랜지스터((PM11-PM1n)의 게이트에 입력되고, 그 상태에 따라 제 1 노드(node 1)의 천이 (Edge) 시간이 조정됨으로써, 결국 출력 클럭(Out_Clk)의 듀티가 조정이 된다.

초기에 만일 입력 클럭(In_Clk)이 50％의 듀티율을 갖는 클럭이 들어오면, 피형 모스 트랜지스터(PM1n)가 최상위 비트인 경우, 50％의 듀티율을 갖는 클럭이 출력되도록 피형 모스 트랜지스터(PM1, PM2, PM1n) 및 엔형 모스 트랜지스터(NM1)의 크기가 정해져 있어야 한다.

도 3 은 상기 업/다운 카운터(30)의 양에 따라 상기 듀티 교정기(10)의 듀티율이 변화되는 시뮬레이션 결과를 나타낸 것이다.

도 3 의 (가)와 같이 입력 클럭(In_Clk)이 50％의 듀티율을 갖는 클럭이고, 도 3 의 (나) 내지 (사)의 각 경우는 상기 업/다운 카운터(30)의 양이 최대값에서 최소값으로 변화함에 따라 순서대로 나열한 것이다.

도 4 는 듀티율 검출기(20)의 실시예로서 이에 도시한 바와 같이, 단순한 링 오실레이터로 구성할 수 있다.

듀티율 검출기(20)는 낸드 게이트(NAND21) 및 복수개의 인버터(IV21, IV22)를 구비한다.

낸드 게이트(NAND21)는 인버터 IV22의 출력신호를 피드백한 신호와 출력클럭(Out_Clk)을 낸드연산한다. 인버터 IV21, IV22는 낸드게이트 NAND21의 출력신호를 구동하여 중간값 셋팅 신호(Mid_set)를 출력한다.

즉, 듀티율 검출기(20)는 출력클럭(Out_Clk)와 중간값 셋팅 신호(Mid_set)를 이용하여 오실레이션(Oscillation)을 하여 업/다운 카운터(30)의 초기값이 되는 중간값 셋팅 신호(Mid_set)를 출력한다.

따라서, 상기 듀티율 검출기(20)는 단순히 오실레이션(Oscillation)되는 높은 주파수의 클럭(RingOutH)을 출력한다.

도 5 는 상기 4비트 업/다운 카운터(30)의 실시 예로서 이에 도시한 바와 같이, 업/다운 신호(Up_Down)가 "하이" 상태일 경우 각 T-플립플롭(31, 33, 35, 37)의 출력(Q)이 멀티플렉서(32, 34, 36)를 거쳐서 다음 단의 T-플립플롭(33, 35, 37)의 입력(T)으로 들어가게 되어, 출럭클럭(Out_Clk)의 클럭킹(Clocking)에 따라서 카운트-업(Count-Up)을 수행한다.

반면에, 상기 업/다운 신호(Up_Down)가 "로우" 상태일 경우 각 T-플립플롭(31, 33, 35, 37)의 출력(Qb)이 멀티플렉서(32, 34, 36)를 거쳐서 다음 단의 T-플립플롭(33, 35, 37)의 입력(T)으로 들어가게 되어, 출력클럭(Out_Clk)의 클럭킹(Clocking)에 따라서 카운트-다운(Count-Down)을 수행한다.

또한, 초기에 중간값 셋팅 신호(Mid_set)를 "로우" 상태로 두어, 최상위 비트 부분(3A)만 "하이"로 셋팅되고 나머지 부분은 "로우"로 리셋이 되게 하여, 상기 업/다운 카운터(30)의 출력값이 중간값을 갖도록 한다.

이후, 상기 중간값 셋팅 신호(Mid_set)가 "하이"가 되면 상기 업/다운 카운터(30)는 정상적으로 카운팅(Counting) 동작을 시작한다.

만일, 상기 업/다운 카운터(30)의 비트(Bit) 수를 늘리려면, 상기 최상위 비트 부분(3A)에서 셋(Set) 입력이 있는 T-플립플롭(37)을 리셋(Reset) 입력이 있는 T-플립플롭(31 또는 33 또는 35)으로 교체하고, 멀티플렉서(32, 34, 36)와 T-플립플롭(31, 33, 35)을 원하는 만큼 직렬로 연결한 후, 마지막의 T-플립플롭(37)은 반드시 셋(Set) 입력이 있는 T-플립플롭(37)을 사용하면 된다.

도 6 은 리셋(Reset) 입력이 있는 T-플립플롭(31 또는 33 또는 35)의 한 실시 예로서, 동작을 간단히 살펴보면 리셋 바 신호(Rb)가 "로우"일 때 인버터(I35)를 통하여 "하이"로 반전된 신호가 노아 게이트(NOR31)의 일측 입력단자로 입력되므로써, 입력 모두 "로우"일 때만 "하이"를 출력하는 노아 게이트의 연산 논리에 의해 상기 노아 게이트(NOR31)의 출력(Q)은 "로우"로 리셋이 된다.

한편, 상기 셋(Set) 입력이 있는 T-플립플롭(37)은 도 6 에 도시한 바와 같은 리셋(Reset) 입력이 있는 T-플립플롭(31 또는 33 또는 35)의 출력(Q, Qb)에 인버터 하나씩을 추가하여 간단히 구현할 수 있다.

이상에서 상세히 설명한 바와 같이 본 발명은, 지연 동기 루프(DLL) 회로의 듀티율 정정을 위해 사용되는 듀티율 정정기를 디지털로 구현함으로써, 회로를 간략화 하여 정정 시간을 단축시킴과 아울러 정정 범위를 확대시킬 수 있는 효과가 있다.

또한, 입력으로 CMOS 레벨의 클럭을 사용하며 디지털로 구현되므로서 잡음에 매우 강하고, 피드백되는 회로이므로 안정성을 향상시킬 수 있는 효과가 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

도 1 은 본 발명에 따른 디지털 듀티율 정정 회로의 블록 구성도,

도 2 는 도 1 의 듀티 교정기에 대한 상세 회로도로서,

도 2A 는 피형 모스 트랜지스터를 사용한 예

도 2B 는 엔형 모스 트랜지스터를 사용한 예

도 3 은 도 2 에 대한 입/출력 파형도,

도 4 는 도 1 의 듀티율 검출기에 대한 상세 회로도,

도 5 는 도 1 의 업/다운 카운터에 대한 상세 회로도,

도 6 은 도 5 의 리셋 입력이 있는 T-플립플롭에 대한 상세 회로도이다.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 듀티 교정기 20 : 업/다운 카운터

30 : 듀티율 검출기

31, 33, 35 : 리셋 입력이 있는 T-플립플롭

32, 34, 36 : 멀티플렉서 37 : 셋 입력이 있는 T-플립플롭

Claims

입력되는 클럭의 듀티를 교정하여 출력시키는 듀티 교정기와 ;

상기 듀티 교정기로 부터 출력되는 클럭의 듀티율을 검출하는 듀티율 검출기 ; 및

상기 듀티율 검출기로 부터 검출된 클럭의 듀티율에 따라 카운트-업 또는 카운트-다운을 수행하여 상기 듀티 교정기로 피드백 입력하는 업/다운 카운터로 구성한 것을 특징으로 하는 디지털 듀티율 정정 회로.
제 1 항에 있어서,

상기 듀티 교정기는,

피형 모스 트랜지스터를 병렬 접속하여 구성한 것을 특징으로 하는 디지털 듀티율 정정 회로.
제 1 항에 있어서,

상기 듀티 교정기는,

엔형 모스 트랜지스터를 병렬 접속하여 구성한 것을 특징으로 하는 디지털 듀티율 정정 회로.
제 1 항에 있어서,

상기 듀티율 검출기는,

링 오실레이터를 이용하여 구성한 것을 특징으로 하는 디지털 듀티율 정정 회로.
제 1 항에 있어서,

상기 업/다운 카운터는,

리셋(Reset) 입력의 T-플립플롭과 멀티플렉서를 직렬로 접속하고, 최상위 비트 부분은 셋(Set) 입력의 T-플립플롭을 연결하여 구성한 것을 특징으로 하는 디지털 듀티율 정정 회로.