KR100674906B1 - 듀티 사이클을 소정의 값으로 교정하고 유지하는 듀티사이클 교정회로 및 듀티 사이클 교정방법 - Google Patents

듀티 사이클을 소정의 값으로 교정하고 유지하는 듀티사이클 교정회로 및 듀티 사이클 교정방법 Download PDF

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Abstract

클럭의 듀티 싸이클(duty cycle)을 소정의 값으로 교정하고 이를 유지시키는 듀티 사이클 교정(Duty Cycle Corrector, 이하 DCC)회로 및 듀티 사이클 교정방법이 개시된다. 본 발명에 따른 상기 듀티 사이클 교정방법에 따라 동작하는 본 발명에 따른 상기 듀티 사이클 교정(이하 DCC)회로는, 디지털 입력신호, 기준신호, 전원을 차단하는데 사용되는 제1제어신호 및 소정의 제2제어신호를 수신하여 상기 디지털 입력신호의 듀티를 검출하는 듀티 검출기(duty detector), 상기 듀티 검출기의 적어도 하나의 출력을 센스하고 증폭하는 센스증폭기(sense amplifier), 미리 지정된 소정의 규칙적인 시간 간격으로 인에이블되는 제2제어신호에 따라 상기 센스증폭기의 출력신호를 축적하는 어큐뮬레이터(accumulator) 및 상기 어큐뮬레이터의 출력신호에 따라 상기 디지털 입력신호의 듀티를 중간 교정한 신호를 출력하는 듀티 교정기(duty stir)를 구비한다. 상기 듀티 검출기는, 상기 디지털 입력신호 및 상기 기준신호를 비교하고, 상기 비교의 결과를 출력한다. 상기 듀티 검출기는, 상기 디지털 입력신호의 반전신호를 더 수신하여, 상기 디지털 입력신호 및 상기 기준신호를 비교하고, 상기 비교의 결과를 더 출력할 수 있다.

Description

듀티 사이클을 소정의 값으로 교정하고 유지하는 듀티 사이클 교정회로 및 듀티 사이클 교정방법{Duty Cycle Corrector and duty cycle correction method for correcting duty cycle to predetermined value and preserving the predetermined value}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 아날로그 방식을 사용하는 종래의 듀티 사이클 교정(이하 DCC)회로의 일부회로이다.
도 2는 아날로그 방식을 사용하는 종래의 DCC회로의 듀티를 교정하는 과정을 나타내는 블록다이어그램이다.
도 3은 도 2에 도시된 종래의 DCC 회로에서 듀티를 교정하는 과정을 나타내는 파형도이다.
도 4는 본 발명에 따른 DCC회로를 나타내는 블록다이어그램이다.
도 5는 본 발명에 따른 DCC회로의 듀티 교정하는 과정을 나타내는 블록다이어그램이다.
도 6은 도 5에 도시된 본 발명에 따른 DCC회로에서 듀티를 교정하는 과정을 나타내는 파형도이다.
도 7은 도 5에 도시된 D/D블록(56)에서 두 개의 차동 증폭기를 사용하여 듀티를 교정하는 과정을 나타내는 파형도이다.
도 8은 본 발명에 따른 DCC 교정방법을 나타내는 신호흐름도(flowchart)이다.
본 발명은 반도체 집적회로에 관한 것으로, 특히 클럭의 듀티 싸이클(duty cycle)을 소정의 값으로 교정하고 이를 유지시키는 듀티 사이클 교정(Duty Cycle Corrector, 이하 DCC)회로 및 듀티 사이클 교정방법에 관한 것이다.
여기서 듀티라 함은, 소정의 주파수를 가지는 클럭신호의 한 주기를 기준으로 하여 볼 때, 논리하이(logic high) 상태동안의 시간과 논리로우(logic low) 상태동안의 시간의 비를 말하는데, 상기 논리하이 상태동안의 시간과 논리로우 상태동안의 시간이 서로 같으면 듀티가 50%(percent)라 한다.
클럭신호를 사용하는 시스템에 따라, 소정의 주파수를 가지는 클럭신호는 논리하이 상태의 신호가 회로에서 중요한 역할을 하게 되거나 논리로우 상태의 신호가 회로에서 중요한 역할을 하게 되는 경우가 있다. 상기와 같이 논리하이 상태 또는 논리로우 상태가 일정한 한 주기에서, 어느 정도의 시간동안 유지되는 것이 필요한 경우, 이를 해결하여 주는 회로가 DCC회로이다.
도 1은 종래의 아날로그 방식의 DCC 회로의 일부회로이다.
도 1을 참조하면, 종래의 아날로그 방식의 DCC 회로는, 논리하이 구간 및 논리로우의 구간의 시간 차이를 인식하는 차동 증폭기(12)와 상기 논리하이 구간의 시간 및 상기 논리로우 구간의 시간차이에 해당하는 등가 전하(equivalent charge)를 축적하는 용량성 부하(14)를 구비한다. 차동 증폭기(12)는 클럭신호(CLK)를 기준신호(Vref)와 비교하고, 그 결과에 해당하는 등가전하를 용량성 부하(14, C)에 저장하거나 방전시킨다.
도 2는 종래의 아날로그 방식에 따른 DCC회로의 듀티를 교정하는 과정을 나타내는 블록다이어그램이다.
도 2를 참조하면, 종래의 DCC회로는, 클럭신호의 한 주기 동안의 논리하이 시간(
Figure 112001013138900-pat00001
) 및 논리로우 시간(
Figure 112001013138900-pat00002
)의 차이((
Figure 112001013138900-pat00003
-
Figure 112001013138900-pat00004
)(t))를 상기 차동 증폭기(12)에서 검출한 후(22), 상기 검출된 시간에 해당하는 등가 전하(
Figure 112001013138900-pat00005
(
Figure 112001013138900-pat00006
-
Figure 112001013138900-pat00007
))를 상기 용량성 부하(14)에 충전시키나 방전시킨다(24). 여기서
Figure 112001013138900-pat00008
는 도 1에 도시된 용량성 부하(14, C)에 흐르는 전류를 의미한다. 상기 용량성 부하(14)에 충전되거나 방전된 전하는, 상기 용량성 부하의 양단에 강하된 전압(
Figure 112001013138900-pat00009
)으로 표시할 수 있는데 이를 이용하면 상기 DCC회로에 입력되는 클럭신호(CLK)의 듀티를 알 수 있을 뿐만 아니라, 이를 반영하여 입력신호의 듀티를 교정하는데 사용될 수 있다.
도 3은 종래의 DCC 회로에서 듀티를 교정하는 과정을 나타내는 파형도이다.
도 3을 참조하면, 도 2에 도시된 차동 증폭기(12)의 출력전압(
Figure 112001013138900-pat00010
)은 한 주 기의 구간(
Figure 112001013138900-pat00011
) 내에서 증가하였다가 감소하는 것을 반복한다. 상기 출력전압(
Figure 112001013138900-pat00012
)은 용량성 부하(14)에서는 곡선전압(
Figure 112001013138900-pat00013
)으로 나타난다.
DCC 회로는 시스템에서 항상 사용되지 않을 수도 있다. 클럭을 교정할 필요가 없는 시간 동안에는 상기 DCC회로에 공급되는 전원을 차단시켜 불필요한 전력 소모를 방지할 필요가 있다. 종래의 아날로그 방식의 DCC의 경우, 상기와 같이 전원을 차단할 경우 이전까지 신호를 교정하는데 사용되었던 정보 및 신호가 모두 소실된다. 따라서 회로에 전원을 재 공급하여 회로를 동작시켜 클럭신호의 듀티를 교정하려면, 짧지 않은 교정의 단계를 처음부터 다시 수행하여야 하므로, 이러한 겨우 클럭신호의 듀티 사이클 교정에 많은 시간이 소모된다. 또한, 종래의 아날로그 방식의 경우, 교정된 상태를 유지하기 위해서는 계속하여 교정에 필요한 정보를 추출해야 하는 단점이 있다.
따라서 본 발명이 이루고자 하는 제1기술적 과제는, 클럭신호의 듀티를 교정하는 시간을 단축하고 회로에 전원공급이 차단되더라도 이전에 사용되었던 정보 및 신호를 유지하는 듀티 사이클 교정회로를 제공하는 데 있다.
본 발명이 이루고자 하는 제2기술적 과제는, 클럭신호의 듀티를 교정하는 듀티 사이클 교정방법을 제공하는 데 있다.
상기 제1기술적 과제를 달성하기 위한 본 발명의 실시 예에 따르면, 상기 듀티 사이클 교정(이하 DCC)회로는,
디지털 입력신호, 기준신호, 전원을 차단하는데 사용되는 제1제어신호 및 소정의 제2제어신호를 수신하여 상기 디지털 입력신호의 듀티를 검출하는 듀티 검출기(duty detector), 상기 듀티 검출기의 적어도 하나의 출력을 센스하고 증폭하는 센스증폭기(sense amplifier), 미리 지정된 소정의 규칙적인 시간 간격으로 인에이블되는 제2제어신호에 따라 상기 센스증폭기의 출력신호를 축적하는 어큐뮬레이터(accumulator) 및 상기 어큐뮬레이터의 출력신호에 따라 상기 디지털 입력신호의 듀티를 중간 교정한 신호를 출력하는 듀티 교정기(duty stir)를 구비한다.
상기 듀티 검출기는, 상기 디지털 입력신호 및 상기 기준신호를 비교하고, 상기 비교의 결과를 출력한다. 상기 듀티 검출기는, 상기 디지털 입력신호의 반전신호를 더 수신하여, 상기 디지털 입력신호 및 상기 기준신호를 비교하고, 상기 비교의 결과를 더 출력할 수 있다.
상기 제2기술적 과제를 달성하기 위한 본 발명의 실시 예에 따르면, 상기 듀티 사이클 교정방법은,
디지털 입력신호 또는 중간 교정된 디지털 입력신호와 기준신호를 비교한 제1비교결과신호를 이용하여 상기 디지털 입력신호의 듀티를 검출하는 듀티검출단계, 상기 듀티검출단계에서 검출된 디지털 입력신호의 듀티를 센스하고 저장하는 센스 및 저장단계, 상기 센스 및 저장단계에서의 듀티를 미리 정해놓은 듀티와 비교하는 듀티비교단계, 상기 듀티비교단계의 비교 결과 상기 센스 및 저장단계에서의 듀티와 상기 미리 정해진 듀티가 서로 다른 경우, 서로 다른 듀티의 값을 고려 한 상기 교정된 디지털 입력신호를 발생시켜 상기 듀티검출단계로 진행하는 교정 및 피드백단계 및 상기 듀티비교단계의 비교 결과 상기 센스 및 저장단계에서의 듀티와 상기 미리 정해진 듀티가 서로 일치하는 경우, 교정된 듀티를 가지는 클럭신호를 출력하는 교정된 클럭신호 출력단계를 구비한다.
상기 듀티검출단계는, 처음에는 디지털 입력신호 및 기준신호를 비교하여 제1비교결과신호를 출력하지만, 상기 교정 및 피드백 단계를 거친 후 진행되는 나머지 단계에서는 상기 교정된 디지털 입력신호 및 기준신호를 비교하여 제1비교결과신호를 출력한다.
상기 듀티검출단계는, 상기 디지털 입력신호의 위상이 반전신호와 상기 기준신호를 비교한 제2비교결과신호를 더 이용하여 상기 디지털 입력신호의 듀티를 검출할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 4는 본 발명에 따른 DCC회로를 나타내는 블록다이어그램이다.
도 4를 참조하면, 본 발명에 따른 DCC회로는, D/D(42, Duty Detector)블록, 센스 증폭기(44, S/A), 어큐뮬레이터(46, Acc) 및 듀티교정기(48, D/S)를 구비한다.
D/D블록(42, Duty Detector)은, 듀티교정기(48)의 교정된 클럭신호(또는 교정된 디지털 입력신호, Vo), 디지털 입력신호(Vin), 기준신호(Vref) 및 전원을 차 단하는데 사용되는 제1제어신호(CTN1)를 수신하고, 디지털 입력신호(Vin) 또는 교정된 클럭신호(Vo)와 기준신호(Vref)를 비교한 제1비교결과신호(미도시)를 이용한 검출결과신호를 출력한다. 상기 D/D블록(42)은 상기 제1제어신호(CTN1)이 인에이블 되면 회로의 동작이 정지하도록 고안된다.
센스 증폭기(44, S/A)는, D/D(42)블록의 출력신호를 센스하고 증폭한다. 어큐뮬레이터(46, Acc)는, 미리 지정된 소정의 규칙적인 시간 간격으로 인에이블되는 제2제어신호(CTN2)에 따라 상기 센스증폭기(44)의 출력신호를 축적하고, 축적된 데이터를 출력한다. 듀티교정기(48, D/S)는, 상기 어큐뮬레이터의 출력신호에 따라 상기 디지털 입력신호의 듀티를 중간 교정한 신호를 D/D블록(42)으로 출력한다.
도 5는 본 발명에 따른 DCC회로의 듀티를 교정하는 과정을 설명하는 블록다이어그램이다.
도 5를 참조하면, 디지털 입력신호에 대한 듀티를 교정하는 과정은, 먼저 검출기(52)에서 상기 디지털 입력신호의 한 주기 동안의 논리하이 상태 및 논리로우 상태의 차이에 해당하는 양자화된 데이터((
Figure 112001013138900-pat00014
-
Figure 112001013138900-pat00015
)(n))를 검출하는 것으로 시작한다. 상기 검출된 양자화된 데이터(
Figure 112001013138900-pat00016
)는 어큐뮬레이터(54)에 전달되어 기존에 저장된 데이터에 가감되어 저장되고, 저장된 데이터는 듀티교정기(56, D/S)에 전달된다. 듀티 교정기(56)는 상기 어큐뮬레이터(54)로부터 수신한 상기 데이터에 따라 상기 디지털 입력신호의 듀티를 교정한 신호를 출력한다.
도 6은 본 발명에 따른 DCC회로에서 듀티를 교정하는 과정을 나타내는 파형도이다.
도 6을 참조하면, 본 발명에 따른 DCC회로에서 듀티를 교정하는 과정은, 기본적으로 2개의 클럭사이클(2
Figure 112001013138900-pat00017
)을 하나의 기본 교정 구간으로 한다. 상기 2개의 클럭사이클(1
Figure 112001013138900-pat00018
부터 2
Figure 112001013138900-pat00019
)을 4개의 서브 구간(1 내지 4)으로 나누어 설명한다.
제1구간(1)에서는 기준신호(Vref)의 전압(v) 및 디지털 입력신호(Vin)의 전압(v)의 차이가 양의 방향으로 증가하며, 제2구간(2)에서는 반대로 차이가 음의 방향으로 증가한다. 듀티 사이클이 50%인 경우에는 상기 2개의 구간(1 및 2)에서의 검출기(52)의 신호전압(
Figure 112001013138900-pat00020
)의 기울기는 같아야 하지만 듀티가 서로 다른 경우에는 도 6에서와 같이 그 기울기가 서로 일치하지 않는다. 제3구간(3)에서는 상기 듀티의 차이를 검출하고, 제4구간에서는 검출된 데이터 리셋시킨다. 여기서, 제3구간에서 검출된 듀티의 차이는 어큐뮬레이터(46)에 저장된다.
상기 제4구간(4)까지의 중간 교정이 끝나면 새로 또 다른 교정이 시작되는데, 검출기(42)에서 비교하는 신호는 기준신호(Vref)와 전 단계에서 교정된 신호(Vo)와 비교한다. 도 6을 참조하면, 시간구간(3
Figure 112001013138900-pat00021
)의 파형도의 경사가 시간구간(1
Figure 112001013138900-pat00022
)의 파형도의 경사에 비하여 완만함을 알 수 있으며, 시간구간(3
Figure 112001013138900-pat00023
)의 파형도는 이전 단계에서 이미 교정된 신호를 기초로 하여 다시 교정한 것에 대한 결과이기 때문이다. 이렇게 함으로써, 교정의 시간을 줄일 수 있다.
도 7은 도 5의 D/D블록(56)에서 두 개의 차동 증폭기를 사용하여 듀티를 교정하는 과정을 나타내는 파형도이다.
도 7을 참조하면, 도 6에 도시된 파형(
Figure 112001013138900-pat00024
)과 상기 파형(
Figure 112001013138900-pat00025
)을 시간 축(t)을 기준으로 대칭된 신호가 더 존재한다. 상기 대칭된 신호는 검출기(42)에서 기준신호(Vref)와 디지털 입력신호(Vin)의 반전된 신호를 추가한 차동 증폭기를 이용하여 비교한 결과를 나타내는 신호이다. 이렇게 함으로써, 차동증폭기에 내재된 오프셋 전압을 최소화할 수 있는 장점이 있다.
도 8은 본 발명에 따른 DCC 교정방법을 나타내는 신호흐름도(flowchart)이다.
디지털 입력신호 또는 교정된 디지털 입력신호와 기준신호를 비교한 제1비교결과신호를 이용하여 상기 디지털 입력신호의 듀티를 검출하는 듀티검출단계(801), 상기 듀티검출단계(801)에서 검출된 디지털 입력신호의 듀티를 센스하고 저장하는 센스 및 저장단계(802), 상기 센스 및 저장단계에서의 듀티를 미리 정해놓은 듀티와 비교하는 듀티비교단계(803), 상기 듀티비교단계(803)의 비교 결과 상기 센스 및 저장단계에서의 듀티와 상기 미리 정해진 듀티가 서로 다른 경우, 서로 다른 듀티의 값을 고려한 상기 교정된 디지털 입력신호를 발생시켜 상기 듀티검출단계(801)로 진행하는 교정 및 피드백단계(804) 및 상기 듀티비교단계(803)의 비교 결과 상기 센스 및 저장단계에서의 듀티와 상기 미리 정해진 듀티가 서로 일치하는 경우, 교정된 듀티를 가지는 클럭신호를 출력하는 교정된 클럭신호 출력단계(805)를 구비한다.
상기 듀티검출단계(801)는, 처음에는 디지털 입력신호 및 기준신호를 비교하여 제1비교결과신호를 출력하지만, 상기 교정 및 피드백 단계(804)를 거친 후 진행 되는 나머지 단계에서는 상기 교정된 디지털 입력신호 및 기준신호를 비교하여 제1비교결과신호를 출력한다. 상기 듀티검출단계(801)는, 상기 디지털 입력신호의 위상이 반전신호와 상기 기준신호를 비교한 제2비교결과신호를 더 이용하여 상기 디지털 입력신호의 듀티를 검출할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 듀티 사이클 교정회로 및 듀티 사이클 교정방법은, 디지털 입력신호의 듀티를 교정하는데 사용되었던 기존의 정보를 디지털화하여 축적/저장하고 있으므로 디지털 입력신호의 듀티를 교정하는데 이 정보를 사용하여 듀티를 교정하는 시간을 단축시킬 수 있다. 또한 필요한 정보를 디지털화하여 저장하고 있으므로, 한 번 교정이 이루어지면 계속하여 교정 정보를 추출해낼 필요가 없으므로 전력 소모를 크게 줄일 수 있다.

Claims (5)

  1. 디지털 입력신호, 기준신호, 전원을 차단하는데 사용되는 제1제어신호 및 소정의 중간 교정된 디지털 입력신호를 수신하여 상기 디지털 입력신호의 듀티를 검 출하는 듀티 검출기(duty detector);
    상기 듀티 검출기의 적어도 하나의 출력을 센스하고 증폭하는 센스증폭기(sense amplifier);
    미리 지정된 소정의 규칙적인 시간 간격으로 인에이블되는 제2제어신호에 따라 상기 센스증폭기의 출력신호를 축적하고, 축적된 데이터를 출력하는 어큐뮬레이터(accumulator) 및
    상기 어큐뮬레이터의 출력신호에 따라 상기 디지털 입력신호의 듀티를 중간 교정한 신호를 출력하는 듀티 교정기(duty stir)를 구비하는 것을 특징으로 하는 듀티 사이클 교정(Duty Cycle Corrector)회로.
  2. 제1항에 있어서, 상기 듀티 검출기는,
    상기 디지털 입력신호 및 상기 기준신호를 비교하고, 상기 비교의 결과를 출력하는 것을 특징으로 하는 듀티 사이클 교정회로.
  3. 제2항에 있어서, 상기 듀티 검출기는,
    상기 디지털 입력신호의 반전신호를 더 수신하고,
    상기 디지털 입력신호 및 상기 기준신호를 비교하고, 상기 비교의 결과를 더 출력하는 것을 특징으로 하는 듀티 사이클 교정회로.
  4. 디지털 입력신호 또는 교정된 디지털 입력신호와 기준신호를 비교한 제1비교 결과신호를 이용하여 상기 디지털 입력신호의 듀티를 검출하는 듀티검출단계;
    상기 듀티검출단계에서 검출된 디지털 입력신호의 듀티를 센스하고 저장하는 센스 및 저장단계;
    상기 센스 및 저장단계에서의 듀티를 미리 정해놓은 듀티와 비교하는 듀티비교단계;
    상기 듀티비교단계의 비교 결과 상기 센스 및 저장단계에서의 듀티와 상기 미리 정해진 듀티가 서로 다른 경우, 서로 다른 듀티의 값을 고려한 상기 교정된 디지털입력신호를 발생시켜 상기 듀티검출단계로 진행하는 교정 및 피드백단계; 및
    상기 듀티비교단계의 비교 결과 상기 센스 및 저장단계에서의 듀티와 상기 미리 정해진 듀티가 서로 일치하는 경우, 교정된 듀티를 가지는 클럭신호를 출력하는 교정된 클럭신호 출력단계를 구비하며,
    상기 듀티검출단계는, 처음에는 디지털 입력신호 및 기준신호를 비교하여 제1비교결과신호를 출력하지만, 상기 교정 및 피드백 단계를 거친 후 진행되는 나머지 단계에서는 상기 교정된 디지털 입력신호 및 기준신호를 비교하여 제1비교결과신호를 출력하는 것을 특징으로 하는 듀티 사이클 교정방법.
  5. 제4항에 있어서, 상기 듀티검출단계는,
    상기 디지털 입력신호의 위상이 반전신호와 상기 기준신호를 비교한 제2비교결과신호를 더 이용하여 상기 디지털 입력신호의 듀티를 검출하는 것을 특징으로 하는 듀티 사이클 교정방법.
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