KR20010004530A - 딜레이 록 루프 회로 - Google Patents

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Abstract

본 발명은 램버스 디램의 딜레이 록 루프 회로에 관한 것으로, 파워 세이브 모드에서 정상 동작 모드로 천이시 유실된 캐패시터 값을 미리 규정된 값을 갖도록 강제적으로 보상해 줌으로써 사용시간의 제한을 받지 않고 세팅 시간이 빠른 파워 세이브 기능을 갖는 효과가 있다.
이를 구현하기 위한, 본 발명의 딜레이 록 루프 회로는, 적어도, 출력단으로부터 피드백된 클럭의 로우 펄스폭과 하이 펄스폭을 각각 전압 레벨로 저장하는 제 1 및 제 2 저장 수단과, 상기 제 1 및 제 2 저장 수단으로 제 1 및 제 2 전원전압원을 각각 공급하여 유실된 캐패시터 값을 미리 규정된 값으로 보상해 주는 제 1 및 제 2 전압인가수단과, 상기 제 1 및 제 2 저장수단 사이에 접속된 전달 수단과, 상기 제 1 및 제 2 전압인가수단 및 상기 전달 수단의 동작을 파워 세이브 모드와 냅 모드에 의해 각각 제어하는 제어 수단으로 구성된 전압보상 회로부를 구비하여 이루어진 것을 특징으로 한다.

Description

딜레이 록 루프 회로{Delay locked loop circuit}
본 발명은 램버스(Rambus) 디램(DRAM)의 딜레이 록 루프 회로(Delay locked circuit)에 관한 것으로, 특히 파워 세이브 모드(power save mode)에서 정상 동작 모드로 천이시 유실된 캐패시터 값을 미리 규정된 값을 갖도록 강제적으로 보상해 줌으로써 고속 동작 및 시간 제한이 없는 파워 세이브 기능을 갖는 딜레이 록 루프 회로에 관한 것이다.
일반적으로, 램버스 디램은 패킷(packet) 형태의 데이타 및 콘트롤 신호를 전송하는 패킷 구동형 메모리 소자로서, 램버스 채널(channel) 상에 다수개의 램버스 디램들이 연결되어 있다. 이들 각 램버스 디램은 램버스 채널을 통해 하나의 램버스 메모리 콘트롤러(controller)에 의해 제어를 받게 된다. 이때, 콘트롤러와 각 램버스 디램에는 램버스 채널을 통해 데이타를 서로 주고 받을 수 있도록 램버스 인터페이스(interface)를 하나씩 구비하고 있다.
램버스 채널에 연결된 다수개의 램버스 디램은 하나의 콘트롤러에 의해 제어받기 때문에 콘트롤러로부터 동일한 시점에서 데이타 및 제어신호를 인식할 수 있도록 각 램버스 디램은 서로 다른 위상차를 갖게 된다. 즉, 콘트롤러로부터 멀리 떨어진 램버스 디램의 경우는 데이터를 빠르게 처리하도록 하고, 콘트롤러로부터 가까운 램버스 디램의 경우는 데이터를 느리게 처리하도록 한다.
도 1은 종래기술에 따른 램버스 디램의 파워 세이브 모드(power save mode) 기능과 관련된 회로의 구성을 블록으로 나타낸 것이다.
상기 도면에서, 파워 세이브 모드 기능을 갖는 종래의 램버스 디램은, 외부 채널로부터 인가되는 패킷(packet)을 분석하여 파워 모드를 제어하는 제어 신호(op_code 신호 및 cntrl 신호)를 생성하는 패킷 콘트롤러(200)와, 상기 패킷 콘트롤러(200)로 부터의 제어 신호에 의해 각 파워 모드 신호{냅(Nap) 모드 신호 및 파워 다운(PDN) 모드 신호)와 셀프 리프레스 인에이블 신호(self_refresh_en)를 생성하는 파워 모드 콘트롤러(300)와, 상기 파워 모드 신호로부터 제어되는 딜레이 록 루프(DLL)(400)와, 그리고 셀프 리프레시 인에이블 신호(self_refresh_en)로부터 제어되는 내부 혹은 외부에 리프레시 카운터를 구비한 메모리 코어(core)(100)로 구성되어 있다.
상기 구성에 의한 동작을 살펴보면, 먼저 메모리 외부의 채널로부터 인가된 콘트롤 패킷(ctrl_PKT)을 패킷 콘트롤러(200)에서 받아들여 파워 모드 콘트롤(300)에 필요한 신호(cntrl) 및 OP 코드(OP_code)를 생성하여 파워 모드 콘트롤러(300)에 인가한다. 이때, 콘트롤(cntrl) 신호는 파워 모드 가능여부를 제어하는 신호이고, OP 코드는 2비트로 구성되어 각 동작 모드를 규정하는 역할을 한다.
예를 들면, OP 코드의 2비트 구성이 "00"일 경우 파워 세이브 모드로 변경되는 것을 하지 못하게 하고, "01"일 경우 파워 다운 모드로 변환시키고, "10"일 경우 냅(NAP) 모드로 변환시키고, "11"일 경우 도즈(Doze) 모드로 변환시키게 된다.
상기 패킷 콘트롤러(200)로부터 인가된 OP 코드(OP_code)와 콘트롤 신호(cntrl)을 입력으로 하여 이들 신호를 조합하는 파워 모드 콘트롤러(300)에서는 메모리 코어(100)에 내장된 리프레시 카운터(도시하지 안음)를 제어하기 위한 셀프 리프레시 인에이블 신호(self_refresh_en)와 파워 모드 신호(Nap 모드 신호, PDN 모드 신호)를 각각 발생시킨다.
상기 파워 모드 콘트롤러(300)로부터 생성된 셀프 리프레시 인에이블(self_refresh_en) 신호는 메모리 코어(100)에 전달되어 메모리 코어 내부 혹은 외부에 구비된 리프레시 카운터를 동작시켜 셀프 리프레시 동작을 수행한다.
한편, 냅(Nap) 모드 신호 및 파워 다운(PDN) 모드 신호는 딜레이 록 루프(400)로 전달되어 각각의 파워 상태에 따라 딜레이 록 루프(400)를 콘트롤하게 된다.
상기 딜레이 록 루프(DLL) 회로(400)를 도 2에 블록도로 나타내었다.
도시한 바와 같이, 콘트롤러부(410), 바이어스 발생부(420), 듀티 사이클 보상 회로부(430), 위상검출부 및 혼합부(440), 클럭 증폭부(450), 클럭 버퍼부(460)로 구성된다.
상기 콘트롤러부(410)는 파워 모드 콘트롤러(300)로부터 입력되는 각 모드 신호(Nap 모드 신호, PDN 모드 신호)에 의해 상기 각 회로들의 동작을 제어하는 역할을 한다.
상기 듀티 사이클 보상 회로부(430)는 상기 콘트롤러부(410)에서 출력되는 모드 신호에 의해 메모리 코어(100)의 셀 캐패시터로 전류을 공급하여 누설된 전류값을 보상해주는 역할을 한다.
그리고, 상기 바이어스 발생부(420)는 상기 콘트롤러부(410)에서 출력되는 모드 신호에 의해 상기 듀티 사이클 보상 회로부(430) 및 클럭 버퍼부(460)로 바이어스 신호를 공급하게 되며, 상기 클럭 버퍼부(460)는 최종 생성된 클럭을 출력한다.
도 3은 종래기술에 따른 딜레이 록 루프(DLL) 회로의 듀티 사이클 보상 회로부(430)의 회로를 나타낸 것이다.
도시한 바와 같이, 바이어스 발생부(도 2의 420)로부터 발생된 바이어스 전압(Vbiasn)이 '하이' 논리를 갖고 냅(NAP) 모드가 아닌 파워 세이브 모드임을 알려주는 napb 신호가 '하이' 논리를 가질 때, 입력되는 2개의 클럭 신호(clki 및 clkib)를 차동 증폭하여 노드(Nd6 및 Nd7)로 각각 출력하는 차동 증폭단(432)와, 상기 차동 증폭단(432)의 출력 신호(Nd6 및 Nd7)를 제어 신호(capon 및 caponb)에 의해 제 1 및 제 2 출력 단자(dcc 및 dccb 신호)로 각각 인가하는 신호전달 스위치단(434)와, 상기 제 1 및 제 2 출력 단자(dcc 및 dccb 신호)의 전위 신호를 저장하는 스토리지 캐패시터단(436)으로 구성되어 있다.
상기 구성에 의한 동작을 간단히 설명하면 다음과 같다.
먼저, 바이어스 발생부(도 2의 420)로부터 발생된 바이어스 전압(Vbiasn)이 '하이' 논리를 갖고 냅(NAP) 모드가 아닌 파워 세이브 모드임을 알려주는 napb 신호가 '하이' 논리를 가질 때, NMOS형 트랜지스터(N3,N4,N5 및 N6,N9,N10,N15,N16)와 PMOS형 트랜지스터(P1,P2,P3,P5,P6,P7)가 턴온되어 상기 차동 증폭단(432)을 동작시킬 준비를 갖추게 된다. 이때, 2개의 다른 입력 신호(clki 및 clkib)가 NMOS형 트랜지스터(N1 및 N2)로 각각 입력되면 이들 입력 신호의 전위 레벨차에 의해 차동 증폭단(432)의 출력 노드(Nd6 및 Nd7)로 차동 증폭된 신호를 출력하게 된다.
만약, 상기 바이어스 전압(Vbiasn)이 '하이' 논리를 갖고 냅(NAP) 모드가 아닌 파워 세이브 모드임을 알려주는 napb 신호가 '하이' 논리를 가질 때, 상기 clki 신호가 '하이'이고 clkib 신호가 '로우'이면 상기 출력 노드(Nd6)은 '로우' 레벨 전위를 갖고, 반대로 상기 출력 노드(Nd7)는 '하이' 레벨 전위를 갖게 된다.
상기 신호전달 스위치단(434)의 구성은, 상기 제어 신호(capon 및 caponb)에 의해 상기 차동 증폭단(432)의 출력 노드(Nd6)의 신호를 출력 신호(dccb)로 인가하는 PMOS 및 NMOS로 구성된 전달 게이트(P9 및 N19)와, 상기 출력 신호(dccb) 노드와 제어 신호(caponb) 사이에 접속된 NMOS로 구성된 캐패시터(N21)와, 상기 출력 신호(dccb) 노드와 제어 신호(capon) 사이에 접속된 PMOS로 구성된 캐패시터(P10)와, 상기 제어 신호(capon 및 caponb)에 의해 상기 차동 증폭단(432)의 출력 노드(Nd7)의 신호를 출력 신호(dcc)로 인가하는 PMOS 및 NMOS로 구성된 전달 게이트(P12 및 N20)와, 상기 출력 신호(dcc) 노드와 제어 신호(capon) 사이에 접속된 NMOS로 구성된 캐패시터(N22)와, 상기 출력 신호(dcc) 노드와 제어 신호(capon) 사이에 접속된 PMOS로 구성된 캐패시터(P11)로 구성되어 있다.
상기 구성을 갖는 신호전달 스위치단(434)는 제어 신호(capon)가 '하이' 논리를, 제어 신호(caponb)가 '로우' 논리를 가질 때 상기 차동 증폭단(432)의 출력 노드(Nd6 및 Nd7)의 신호를 출력 신호(dccb 및 dcc)로 인가시키게 된다.
상기 스토리지 캐패시터단(436)은, 상기 출력 신호(dccb,dcc) 노드와 접지전압(Vss) 사이에 각각 접속된 NMOS형 캐패시터(N23 및 N24)로 구성되어 있다.
도 4a는 도 3에 도시한 'napb' 제어신호 발생 회로도로서, 직렬 연결된 3개의 인버터(INV1∼INV3)로 구성되며 'Nap' 신호를 입력으로 하여 'mapb' 신호를 출력한다.
도 4b는 도 3에 도시한 'capon' 및 'caponb' 제어신호 발생 회로도로서, 'DLLhold' 신호를 입력하는 단자와 'caponb' 신호를 출력하는 단자 사이에 직렬접속된 4개의 인버터(INV4∼INV7)와, 상기 'caponb' 신호를 출력하는 단자와 'capon' 신호를 출력하는 단자 사이에 접속된 인터버(INV8)로 구성된다.
그러나, 이와 같이 구성된 종래의 램버스 디램에 있어서는, 파워 세이브 모드시 메모리 셀(cell)의 캐패시터(capacitor)에 저장 되어있는 값이 시간이 오래 경과할 경우 누설(leakeg)로 인하여 소실되므로, 그 값을 세팅(setting)하기 위해서는 수백 나노세크(㎱)에서 수 마이크로세크(㎲)의 세팅 시간이 필요하다. 따라서, 냅(Nap) 모드와 파워 다운 모드 2가지를 사용하는 종래의 램버스 디램의 파워 세이브 모드에서는, 캐패시터에 저장된 데이타 값을 그대로 사용해야하는 냅(NAP) 모드의 경우 탈출 시간(exit time)은 약 100ns정도이지만 허용시간이 수 ㎲로 매우 짧고 4㎃의 전력 소모가 있으며, 파워 다운 모드의 경우 허용시간의 제한은 없으나 1㎃의 전력 소모를 하는 대신에 탈출 시간(exit time)이 수 ㎲로 매우 긴 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 파워 세이브 모드에서 정상 동작 모드로 천이시 유실된 캐패시터 값을 미리 규정된 값을 갖도록 강제적으로 보상해 줌으로써 고속 동작 및 시간 제한이 없는 파워 세이브 기능을 갖는 딜레이 록 루프 회로를 제공하는데 있다.
도 1은 일반적인 램버스 디램의 파워 세이브 모드 기능과 관련된 회로의 블록구성도
도 2는 도 1에 도시한 딜레이 록 루프(DLL) 회로의 블록구성도
도 3은 종래기술에 따른 딜레이 록 루프(DLL) 회로의 듀티 사이클 보상 회로도
도 4a는 도 3에 도시한 'napb' 제어신호 발생 회로도
도 4b는 도 3에 도시한 'capon' 및 'caponb' 제어신호 발생 회로도
도 5는 본 발명에 의한 딜레이 록 루프 회로의 듀티 사이클 보상 회로도
도 6a는 도 3에 도시한 'napb' 제어신호 발생 회로도
도 6b는 도 3에 도시한 'capon' 및 'caponb' 제어신호 발생 회로도
도 6c는 도 3에 도시한 'pdn' 제어신호 발생 회로도
도 7은 본 발명에 의한 듀티 사이클 보상 회로부에서 발생된 전압전압 레벨신호에 의해 동작되는 클럭 증폭부의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 메모리 코어 200 : 패킷 콘트롤러
300 : 파워 모드 콘트롤러 400 : 딜레이 록 루프
410 : 콘트롤러부 420 : 바이어스 발생부
430 : 듀티 사이클 보상 회로부 432 : 차동 증폭단
434 : 신호전달 스위치단 436 : 스토리지 캐패시터단
440 : 위상 검출부 및 혼합부 450 : 클럭 증폭부
460 : 클럭 버퍼부
536 : 스토리지 캐패시터 보상 회로부
상기 목적을 달성하기 위하여, 본 발명의 딜레이 록 루프 회로는,
적어도, 출력단으로부터 피드백된 클럭의 로우 펄스폭과 하이 펄스폭을 각각 전압 레벨로 저장하는 제 1 및 제 2 저장 수단과,
상기 제 1 및 제 2 저장 수단으로 제 1 및 제 2 전원전압원을 각각 공급하여 유실된 캐패시터 값을 미리 규정된 값으로 보상해 주는 제 1 및 제 2 전압인가수단과,
상기 제 1 및 제 2 저장수단 사이에 접속된 전달 수단과,
상기 제 1 및 제 2 전압인가수단 및 상기 전달 수단의 동작을 파워 세이브 모드와 냅 모드에 의해 각각 제어하는 제어 수단으로 구성된 전압보상 회로부를 구비하여 이루어진 것을 특징으로 한다.
상기 구성에 더하여, 상기 제 1 및 제 2 저장 수단은 NMOS로 된 캐패시터이거나 플립플럽, 또는 래치인 것이 바람직하다.
그리고, 상기 전달 수단은, NMOS와 PMOS형 트랜지스터 쌍으로 구성되거나 멀티플렉스 회로인 것이 바람직하다.
또한, 상기 제 1 전원전압원은 전원전압(Vdd)이고, 제 2 전원전압원은 접지전압(Vss)인 것이 바람직하다.
그리고, 상기 제 1 전압인가수단은 PMOS로 구성되고, 상기 제 2 전압인가수단은 NMOS로 구성된 것이 바람직하다.
상기 제어 수단은,
냅 모드 신호를 입력으로 하여 일정시간 지연시킨후 반전된 신호를 출력하는 홀수개의 인버터와,
딜레이 록 루프 홀드 신호를 입력하여 상기 전달 수단의 동작을 제어하는 신호를 출력하는 직렬연결된 다수개의 인버터와,
상기 냅 모드 신호와 딜레이 록 루프 홀드 신호를 입력으로 하여 상기 제 1 및 제 2 전압인가수단의 동작을 제어하는 신호를 출력하는 NAND 게이트로 구성된 것이 바람직하다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 5는 본 발명에 의한 딜레이 록 루프 회로의 듀티 사이클 보상 회로부(430)를 나타낸 회로도이다.
본 발명에 의한 듀티 사이클 보상 회로부(430)는 도시한 바와 같이, 차동 증폭단(432), 신호전달 스위치단(434), 스토리지 캐패시터 보상 회로단(536)으로 구성된다. 여기서, 상기 차동 증폭단(432)과 신호전달 스위치단(434)은 도 2에 도시한종래의 것과 구성 및 동작이 동일하다.
상기 차동 증폭단(432)은 도 2에 도시한 바이어스 발생부(420)로부터 발생된 바이어스 전압(Vbiasn)이 '하이' 논리를 갖고 냅(NAP) 모드가 아닌 파워 세이브 모드임을 알려주는 napb 신호가 '하이' 논리를 가질 때, 입력되는 2개의 클럭 신호(clki 및 clkib)를 차동 증폭하여 노드(Nd6 및 Nd7)로 각각 출력한다.
그리고, 상기 신호전달 스위치단(434)는 도 3에 도시한 것과 마찬가지로, 상기 제어 신호(capon 및 caponb)에 의해 상기 차동 증폭단(432)의 출력 노드(Nd6)의 신호를 출력 신호(dccb)로 인가하는 PMOS 및 NMOS로 구성된 전달 게이트(P9 및 N19)와, 상기 출력 신호(dccb) 노드와 제어 신호(caponb) 사이에 접속된 NMOS로 구성된 캐패시터(N21)와, 상기 출력 신호(dccb) 노드와 제어 신호(capon) 사이에 접속된 PMOS로 구성된 캐패시터(P10)와, 상기 제어 신호(capon 및 caponb)에 의해 상기 차동 증폭단(432)의 출력 노드(Nd7)의 신호를 출력 신호(dcc)로 인가하는 PMOS 및 NMOS로 구성된 전달 게이트(P12 및 N20)와, 상기 출력 신호(dcc) 노드와 제어 신호(capon) 사이에 접속된 NMOS로 구성된 캐패시터(N22)와, 상기 출력 신호(dcc) 노드와 제어 신호(capon) 사이에 접속된 PMOS로 구성된 캐패시터(P11)로 구성되어 있다.
상기 구성에 의한 신호전달 스위치단(434)은 상기 차동 증폭부(432)의 출력 신호(Nd6 및 Nd7)를 제어 신호(capon 및 caponb)에 의해 제 1 및 제 2 출력 단자(dcc_p 및 dccb_p 신호)로 각각 인가한다.
상기 스토리지 캐패시터 보상 회로단(536)은 파워 세이브 모드에서 정상 동작 모드로 천이시 유실된 캐패시터 값을 미리 규정된 값을 갖도록 강제적으로 보상해 주는 역할을 한다.
본 발명에 의한 스토리지 캐패시터 보상 회로단(536)은, 제어 신호(pdn)에 의해 상기 노드(dccb_p)로 전원전압(VddA)을 공급해 주는 PMOS형 트랜지스터(P13)와, 상기 노드(dcc_p)와 접지전압(VssA) 사이에 접속된 NMOS형 트랜지스터로 된 캐패시터(N23)와, 상기 제어 신호(pdn)와 노드(Nd8) 사이에 접속된 인버터(INV9)와, 상기 제어 신호(pdn) 및 노드(Nd8) 신호에 의해 상기 노드(dccb_p)의 신호를 출력 단자로 출력되는 dccb 신호로 인가하는 전달 게이트(N24,P14)와, 상기 노드(Nd8)의 신호에 의해 접지전압(VssA)을 상기 출력 단자(dccb)로 인가하는 NMOS형 트랜지스터(N25)와, 상기 출력 단자(dccb)와 접지전압(dssA) 사이에 접속된 NMOS형 트랜지스터로 된 캐패시터(N26)로 구성된다. 또한, 제어 신호(pdn)에 의해 상기 노드(dcc_p)로 전원전압(VddA)을 공급해 주는 PMOS형 트랜지스터(P15)와, 상기 노드(dcc_p)와 접지전압(VssA) 사이에 접속된 NMOS형 트랜지스터로 된 캐패시터(N27)와, 상기 제어 신호(pdn)와 노드(Nd9) 사이에 접속된 인버터(INV10)와, 상기 제어 신호(pdn) 및 노드(Nd9) 신호에 의해 상기 노드(dcc_p)의 신호를 출력 단자로 출력되는 dcc 신호로 인가하는 전달 게이트(N28,P16)와, 상기 노드(Nd9)의 신호에 의해 접지전압(VssA)을 상기 출력 단자(dcc)로 인가하는 NMOS형 트랜지스터(N29)와, 상기 출력 단자(dcc)와 접지전압(dssA) 사이에 접속된 NMOS형 트랜지스터로 된 캐패시터(N30)로 구성된다.
도 6a는 도 3에 도시한 'napb' 제어신호 발생 회로도로서, 직렬 연결된 3개의 인버터(INV1∼INV3)로 구성되며 'Nap' 신호를 입력으로 하여 'mapb' 신호를 출력한다.
도 6b는 도 3에 도시한 'capon' 및 'caponb' 제어신호 발생 회로도로서, 'DLLhold' 신호를 입력하는 단자와 'caponb' 신호를 출력하는 단자 사이에 직렬접속된 4개의 인버터(INV4∼INV7)와, 상기 'caponb' 신호를 출력하는 단자와 'capon' 신호를 출력하는 단자 사이에 접속된 인터버(INV8)로 구성된다.
도 6c는 도 3에 도시한 'pdn' 제어신호 발생 회로도로서, 상기 도 6a에서 발생된 napb 신호와 DLLhold 신호를 논리조합하여 출력 신호인 pdn 신호를 출력하는 NAND 게이트(ND1)로 구성된다.
상기 구성에 의한, 본 발명의 딜레이 록 루프 회로(400)의 듀티 사이클 보상 회로부(430)의 동작을 설명하기로 한다.
먼저, Nap 모드가 아닌 파워 세이브 모드가 되면 'DLLhold' 신호는 '하이'가 되고, 'Nap' 신호는 '로우'가 되어 'Capon' 신호는 '로우'가 되며, 'napb'와 'caponb' 신호는 '하이'가 된다.
따라서, 상기 차동 증폭단(432)의 출력 노드(Nd6)와 상기 신호전달 스위치단(434)의 출력 노드(dccb_p), 그리고 상기 차동 증폭단(432)의 출력 노드(Nd7)와 상기 신호전달 스위치단(434)의 출력 노드(dcc_p)는 서로 분리가 된다. 그리고, 상기 스토리지 캐패시터 보상 회로단(536)의 전달 게이트(N24와 P14, N28과 P16)의 동작을 제어하는 'pdn' 신호가 '로우'이므로 PMOS형 트랜지스터(P13,P15)가 턴온되어 전원전압(VddA)이 캐패시터(N23,N27)로 인가된다.
상기 전달 게이트(N24와 P14, N28과 P16)가 제어 신호(pdn)이 '로우'인 상태에서 오프(off)되므로 상기 신호전달 스위치단의 출력 노드(dccb_p)와 최종단의 출력 노드(dccb), 그리고 신호전달 스위치단의 출력 노드(dcc_p)와 최종단의 출력 노드(dcc)는 서로 분리되고, 상기 제어 신호(pdn)가 인버터(INV9,INV10)를 통과하여 '하이'가 된다. 따라서, 턴온된 상기 NMOS형 트랜지스터(N25, N29)를 통해 스토리지 캐패스터(N26,N30)로 접지전압(VssA)이 인가된다.
한편, 파워 세이브 모드에서 정상 동작 모드로 천이되면, 'DLLhold' 신호가 '로우'가 되고 'pdn' 신호는 '하이'가 되어 스토리지 캐패시터(N23,N27)에 인가되던 전원전압(VddA) 및 스토리지 캐패시터(N26,N30)에 인가되던 접지전압(VssA)은 단락되어 더이상 인가되지 않는다. 동시에 전달 게이트(N24와 P14, N28과 P16)가 턴온되면서 스토리지 캐패시터(N23)와 캐패시터(N26), 그리고 스토리지 캐패시터(N27)와 캐패시터(N30) 사이에는 각각 전하 분배가 발생하여 동전위 상태를 갖는다.
정상 동작시, 최종 출력단의 출력 신호인 dccb와 dcc 노드의 전압 레벨을 구한 다음, 전하 분배 이후의 값이 정상 동작시의 값과 같아지도록 스토리지 캐패시터(N23,N26,N27,N30)의 용량을 결정한다. 즉, 정상 동작시의 전압 레벨이 반전압(1/2VddA)라면, 상기 스토리지 캐패시터(N23,N26,N27,N30)의 용량을 동일하게 하면 된다.
상기 'DLLhold' 신호가 '로우'가 되면 도 6b에 도시한 바와 같이, 다단의 인버터를 거친 제어 신호(capon와 caponb 신호)는 각각 '하이' 상태와 '로우' 상태로 되어 차동 증폭단(432)의 출력 노드(Nd6)와 신호전달 스위치단(434)의 출력 노드(dccb_p) 및 최종단의 출력 노드(dccb)는 서로 연결되며, 또한 차동 증폭단(432)의 출력 노드(Nd7)와 신호전달 스위치단(434)의 출력 노드(dcc_p) 및 최종단의 출력 노드(dcc)도 서로 연결된다. 이들 최종단의 노드(dccb, dcc)는 도 7에 도시한 클럭 증폭부(450)로 각각 인가되어 클럭 펄스의 '하이' 혹은 '로우' 상태의 폭을 제어한다.
이상에서 설명한 바와 같이, 본 발명의 램버스 디램에 의하면, 파워 세이브 모드에서 정상 동작 모드로 천이시 유실된 캐패시터 값을 미리 규정된 값을 갖도록 강제적으로 보상해 줌으로써 사용시간의 제한을 받지 않고 세팅 시간이 빠른 파워 세이브 기능을 갖는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 램버스 디램의 딜레이 록 루프 회로에 있어서,
    출력단으로부터 피드백된 클럭의 로우 펄스폭과 하이 펄스폭을 각각 전압 레벨로 저장하는 제 1 및 제 2 저장 수단과,
    상기 제 1 및 제 2 저장 수단으로 제 1 및 제 2 전원전압원을 각각 공급하여 유실된 캐패시터 값을 미리 규정된 값으로 보상해 주는 제 1 및 제 2 전압인가수단과,
    상기 제 1 및 제 2 저장수단 사이에 접속된 전달 수단과,
    상기 제 1 및 제 2 전압인가수단 및 상기 전달 수단의 동작을 파워 세이브 모드와 냅 모드에 의해 각각 제어하는 제어 수단으로 구성된 전압보상 회로부를 구비하여 이루어진 것을 특징으로 하는 딜레이 록 루프 회로.
  2. 제 1항에 있어서, 상기 제 1 및 제 2 저장 수단은 캐패시터인 것을 특징으로 하는 딜레이 록 루프 회로.
  3. 제 2항에 있어서, 상기 캐패시터는 NMOS인 것을 특징으로 하는 딜레이 록 루프 회로.
  4. 제 1항에 있어서, 상기 제 1 및 제 2 저장 수단은 플립플럽인 것을 특징으로 하는 딜레이 록 루프 회로.
  5. 제 1항에 있어서, 상기 제 1 및 제 2 저장 수단은 래치인 것을 특징으로 하는 딜레이 록 루프 회로.
  6. 제 1항에 있어서, 상기 전달 수단은, NMOS와 PMOS형 트랜지스터 쌍으로 구성된 것을 특징으로 하는 딜레이 록 루프 회로.
  7. 제 1항에 있어서, 상기 전달 수단은, 멀티플렉스 회로인 것을 특징으로 하는 딜레이 록 루프 회로.
  8. 제 1항에 있어서, 상기 제 1 전원전압원은 전원전압(Vdd)이고, 제 2 전원전압원은 접지전압(Vss)인 것을 특징으로 하는 딜레이 록 루프 회로.
  9. 제 1항에 있어서, 상기 제 1 전압인가수단은 PMOS로 구성되고, 상기 제 2 전압인가수단은 NMOS로 구성된 것을 특징으로 하는 딜레이 록 루프 회로.
  10. 제 1항에 있어서, 상기 제어 수단은,
    냅 모드 신호를 입력으로 하여 일정시간 지연시킨후 반전된 신호를 출력하는 홀수개의 인버터와,
    딜레이 록 루프 홀드 신호를 입력하여 상기 전달 수단의 동작을 제어하는 신호를 출력하는 직렬연결된 다수개의 인버터와,
    상기 냅 모드 신호와 딜레이 록 루프 홀드 신호를 입력으로 하여 상기 제 1 및 제 2 전압인가수단의 동작을 제어하는 신호를 출력하는 NAND 게이트로 구성된 것을 특징으로 하는 딜레이 록 루프 회로.
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