KR910009620B1

KR910009620B1 - 반도체소자의 차동증폭회로

Info

Publication number: KR910009620B1
Application number: KR1019880016958A
Authority: KR
Inventors: 서영호; 전태수; 최규현
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1988-12-19
Filing date: 1988-12-19
Publication date: 1991-11-23
Also published as: KR900011133A

Abstract

내용 없음.

Description

반도체소자의 차동증폭회로

제1도는 종래의 반도체소자의 차동증폭회로,

제2도는 종래의 개량된 반도체소자의 차동증폭회로,

제3도는 본 발명의 차동증폭회로,

제4도는 본 발명의 다른 실시예를 나타낸 차동증폭회로이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1전압 공급부 2 : 차동증폭부

3 : 인버터 5 : 제1차동증폭회로

6 : 제2차동증폭회로 7 : 전류원

8 : 등화회로 BT,

: 비트라인단자

PT31,PT32,PT33… : PMOS 트랜지스터

NT31,NT32,NT33… : NMOS 트랜지스터

N31,N41,N32,N42… : 노우드

본 발명은 SRAM과 같은 메모리소자에서 작은 입력전압의 차를 감지하고 이를 증폭시키는데 사용되는 반도체소자의 차동증폭회로에 관한 것이다.

메모리 제품의 대용량화, 고속화, 저소비 전력화를 추구함에 따라 차동증폭회로도 고이득화, 고속화, 저소비 전력화되고 있는 실정이다.

종래의 차동증폭회로를 살펴보면 제1도와 같이 저항(R1)(R2), 상기 저항에 각각 직렬로 연결된 NMOS 트랜지스터(NT11)(NT12), 그리고 전류원으로 사용되는 풀다운 NMOS 트랜지스터(NT13)로 구성되어 있다.

이와 같이 차동증폭회로에서는 차동증폭회로가 동작되는 동안 NMOS 트랜지스터(NT13)가 항상 인에이블되어 있기 때문에 소비전력의 소모가 커지게 되는 문제점이 있다. 그리고 다른 문제점은 이와 같은 차동증폭회로의 출력측에 대부하를 가진 데이타버스가 직접 연결되기 때문에 차동증폭회로에 인가되는 입력신호를 충분한 수준까지 증폭시키는데 걸리는 시간이 많이 수요되며, 전원전압의 변동 또는 온도변화에 의하여 영향을 받는 출력이 데이타버스로 직접 전해지므로 증폭이득이 줄어들게 되는 것이다. 또한 이와 같은 차동증폭회로의 단점을 보완하기 위한 제2도와 같은 회로는 상기 저항(R1)(R2) 대신에 래치용 PMOS 트랜지스터(T21)(PT22)를 사용하여 노우드(N21)(N22)의 대칭성을 보장하여 차동증폭회로의 동작안정성을 높히고, 풀다운 NMOS 트랜지스터(NT23)의 게이트측에는 펄스를 공급하여 상기 차동증폭회로가 동작하는 타이밍동안에만 NMOS 트랜지스터(NT23)가 턴온되게 하여 소비전력을 감소시킬 수가 있는 것이었다. 그러나, 이와 같은 차동증폭회로에서도 출력측 노우드(N22)는 직접 데이타버스와 연결되므로 차동증폭회로의 증폭시간이 많이 소요되는 단점과, 여러 가지 동작조건변화(전원전압 또는 온도)에 따른 증폭이득의 감소는 근본적으로 해결할 수가 없는 것이었다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로 본 발명의 목적은 차동증폭회로에 인가되는 입력전압의 차에 대한 감지 및 증폭시간을 최소화시키고 증폭이득을 극대화시킬 수 있는 반도체소자의 차동증폭회로를 제공하고자 하는 것이다. 다른 목적은 여러 가지의 동작조건이나 차동증폭회로를 구성하는 소자의 공정 변화에 대하여 안정되게 동작할 수 있는 반도체소자의 차동증폭회로를 제공하고자 하는 것이다.

이와 같은 목적은 제2접속노우드의 전압을 제1전압감지부의 전압수준 또는 제3접속노우드의 전압수준으로 위상을 빠르게 역전시킴으로써 출력측에 빠르고 안정된 전압을 공급하여 달성될 수 있다.

본 발명의 특징은 제1, 제2접속노우드에 접속되고 래치형태를 가지는 MOS 트랜지스터로 구성된 제1전압감지부와, 제1, 제2접속노우드 및 제3접속노우드 사이에 하나 이상 직렬로 연결된 MOS 트랜지스터와, 제3접속노우드에 전류원으로 사용되는 하나 이상 직렬로 연결된 NMOS 트랜지스터로 구성된 차동증폭부와, 제2, 제3접속노우드 사이에 접속되고 센싱단자를 가지는 MOS 트랜지스터로 구성된 하나 이상의 반전수단이 포함되는 인버터로, 구성시킨 것에 있다.

이하 본 발명의 실시예를 첨부도면에 의하여 상세히 설명하면 다음과 같다. 먼저 제1도에서 두 개의 비트라인단자(BT)(

)로 인가되는 두 입력신호가 서로 동일한 전압수준을 유지할 때 NMOS 트랜지스터(NT11)(NT12)의 드레인측 노우드(N11)(N12)의 전압은 같은 수준을 유지하게 된다. 이때, NMOS 트랜지스터(NT11)(NT12)를 통하여 NMOS 트랜지스터(NT13)로 흐르는 전류가 각각 I라고 가정하고, 두 입력신호가 서로 동일한 전압수준을 유지하지 않게 되면 NMOS 트랜지스터(NT11)(NT12)는 각각 턴온, 턴오프되어 드레인측 노우드(N11)(N12)의 전압은 각각 VDD, VDD-2I/GL이 된다. 여기서 GL은 저항(R1)(R2) 성분의 콘덕턴스이다. 따라서 입력신호의 적은 전압차가 비트라인(BL)에는 H레벨상태, 비트라인바(BL)에는 L레벨상태 신호가 인가되면 차동증폭회로를 거치면서 출력측 센싱단자(SA)의 전압은 VDD가 되고 이와 반대로 인가되는 경우 출력측 센싱단자(SA)의 전압은 VDD-2I/GL이 된다. 이때에 풀다운 NMOS 트랜지스터(NT13)는 항상 인에이블되어 있으므로 NMOS 트랜지스터(NT13)를 통한 소비전류가 크기 때문에 제2도의 회로에서는 NMOS 트랜지스터(NT23)의 게이트측에 센스엠프 인에블신호(øSA)가 공급되게 하여 차동증폭회로가 동작하는 타이밍에만 NMOS 트랜지스터(NT23)를 인에이블시키도록 하여 소비전력이 감소되게 하였다. 또한, 제1도의 저항(R1)(R2) 성분은 래치형태를 가지는 PMOS 트랜지스터(PT21)(PT22)로 대치시켜 노우드(N21)(N22)의 등화전압수준을 더욱 안정하게 대칭적으로 유지시킬 수가 있으며 각 MOS 트랜지스터의 사이즈를 변화시켜 손쉽게 등화전압수준을 결정할 수가 있다. 그러나 제2도의 회로에서는 출력측 센싱단자(SA)에 대부하를 가지는 데이타버스가 직접 연결되므로, 적은 입력신호의 차를 증폭시켜 출력전압이 VDD 또는 VDD-2I/GL로 되기까지 많은 동작시간이 요구된다.

제3도는 본 발명의 차동증폭회로도로서, 래치회로의 형태를 가지는 제1전압공급부(1)는 제1, 제2접속노우드(N31)(N32)와 전원(VCC) 사이에 PMOS 트랜지스터(PT31)(PT32)가 접속되게 구성한다.

제1전압공급부(1)와 제3접속노우드(N34) 사이에 구성되는 차동증폭부(2)는 게이트측이 비트라인단자(BT)(

)에 연결된 NMOS 트랜지스터(N31)(N32)로 구성하고 제3접속노우드(N34)에 연결된 NMOS 트랜지스터(NT34)는 전류원으로 센스엠프 인에블신호(øSA)에 의하여 구동되게 구성되어 있다.

제2, 제3접속노우드(N32)(N34) 사이에 연결되는 인버터(3)는 P,NMOS 트랜지스터(PT33)(NT33)로 구성하여 NMOS 트랜지스터(NT33)의 게이트측에는 비트라인신호가 인가되고 PMOS 트랜지스터(PT33)의 출력신호는 센서단자(SA)로 출력되게 구성한 것이다.

이와 같이 구성된 본 발명에서, 먼저 비트라인단자(BT)(

)로 인가되는 논리신호로서 동작되는 과정을 살펴보면 비트라인단자(BT)에는 논리 H레벨신호가 비트라인단자(

)에는 논리 L레벨신호가 공급되는 경우 NMOS 트랜지스터(NT31)는 턴온되고 PMOS 트랜지스터(PT32)의 게이트에는 L레벨신호가 공급되어 턴온하게 된다. 이때, 센스엠프 인에블신호(øSA)가 공급되어 NMOS 트랜지스터(NT34)는 턴온 상태를 유지하고 있다. 따라서, PMOS 트랜지스터(PT32)의 H레벨의 출력은 P/NMOS 트랜지스터(PT33)(NT33)으로 구성된 인버터에 의하여 반전된 논리 L레벨의 출력이 센싱단자(SA)에 공급되게 된다. 역으로 비트라인단자(BT)에 논리 L레벨, 비트라인바(

)에 논리 H레벨의 신호가 인가되는 경우에는 센싱단자(SA)에 H레벨의 신호가 공급되는 것으로, 이 신호는 노우드(N32)의 출력신호가 PMOS 트랜지스터(PT33)와 NMOS 트랜지스터(NT33)를 통하여 위상이 반전된 신호이다. 이때, PMOS 트랜지스터(PT33)와 NMOS 트랜지스터(NT33)는 적은 입력신호의 차를 증폭시킨 노우드(N32)의 출력신호를 반전시키는 것으로 한 번 더 증폭시키는 효과를 갖게 되고, 대칭적으로 구성되어 있는 전단의 차동증폭회로와 무관하게 구성되어 있어 대부하를 가진 데이타버스와의 대칭을 위한 MOS 트랜지스터의 사이즈를 손쉽게 결정할 수가 있기 때문에 증폭된 출력신호를 센싱단자(SA)에 빠르게 전달할 수 있다. 그리고 종래 제2도의 차동증폭회로는 대칭적으로 구성되어 있어 NMOS 트랜지스터(NT21)(NT22)의 대칭 구조중 하나의 소자가 전원전압의 변동 또는 공정변화에 의하여 다른쪽 소자와 차가 나는 동작조건에서 동작되거나 입력신호의 등화전압수준이 변화할 때에 출력측 센싱단자(SA)의 출력전압이 VDD 또는 VDD-2I/GL이 되는데 많은 동작시간이 요구되어 차동증폭기의 증폭이득이 감소된다.

그러나 본 발명에서는 차동증폭회로를 구성하는 전단의 대칭적인 구조와는 무관한 PMOS 트랜지스터(PT33)와 NMOS 트랜지스터(NT33)로 출력단이 구성되게 하고 노우드(N32)의 출력이 단지 PMOS 트랜지스터(PT33)와 NMOS 트랜지스터(NT33)로 형성된 회로의 문턱전압 이상이거나 이하인 경우 빠르게 H레벨 및 L레벨상태로 변하므로 차동증폭회로의 증폭이득을 최대화시킬 수 있다. 이때, NMOS 트랜지스터(NT33)를 통한 전류소모는 NMOS 트랜지스터(NT33)의 소오스측을 노우드(N34)에 접속시켜 상기 차동증폭회로가 동작되는 타이밍동안에만, NMOS 트랜지스터(NT34)의 게이트측으로 펄스(øSA)를 공급시켜 인에블시킴으로써 소비전력의 감소를 기할 수가 있다.

제4도는 본 발명의 다른 실시예를 나타낸 차동증폭회로도로서 제3도의 회로 두개를 대칭적으로 사용하여 2개의 출력단을 가질 수 있도록 하고 있다.

제1차동증폭회로(5)는 제3도와 같이 래치회로의 형태를 가지는 제1전압공급부는 제1, 제2접속노우드(N41)(N42)와 전원(VCC) 사이에 PMOS 트랜지스터(PT41)(PT42)가 접속되게 구성한다. 제1전압공급부와 제3접속노우드(N47) 사이에 구성되는 차동증폭부는 비트라인단자(BT)(

)에 연결된 NMOS 트랜지스터(NT41)(NT42)로 구성하고 제3접속노우드(N47)에 연결된 NMOS 트랜지스터(NT47)는 전류원(7)으로 센서엠프 인에블신호(øSA)에 의하여 구동되게 구성되어 있다. 제2, 제3접속노우드(N42)(N47) 사이에 연결되는 인버터는 P,NMOS 트랜지스터(PT43)(NT43)로 구성하여 NMOS 트랜지스터(NT43)의 게이트측에는 비트라인신호가 인가되게 하고 PMOS 트랜지스터(PT33)의 출력신호는 센서단자(SA)로 출력되게 구성한다.

이와 같이 구성되는 제1차동증폭회로(5)와 대칭적으로 구성되는 제2차동증폭회로(6)는 동일한 구성을 갖고 있으며, 제1, 제2차동증폭회로(5)(6)의 제2접속노우드(N42)(N45)와 제4접속노우드(N43)(N44) 사이에 구성되는 등화회로(8)는 PMOS 트랜지스터(PT47)(PT48)로 구성하여 등화회로(

)에 의하여 동작하게 한다. 이때에 센싱되는 과정을 논리적으로 살펴보면 비트라인단자(BT)에 논리 H레벨의 신호가 인가되고 비트라인단자(

)에 논리 L레벨신호가 인가되는 경우 비트라인단자(BT)에 인가되는 신호에 의하여 NMOS 트랜지스터(NT41)가 턴온된다.

상기 트랜지스터가 턴온시 게이트측으로 L레벨신호가 PMOS 트랜지스터(PT42)에 인가되므로 PMOS 트랜지스터(PT42)가 턴온된다. 또한, 비트라인단자(BT)에 인가되는 H레벨의 상태 신호는 제2차동증폭회로(6)의 NMOS 트랜지스터(NT45)를 턴온시켜 PMOS 트랜지스터(PT44)의 게이트측에 L레벨상태 신호를 인가시키므로 PMOS 트랜지스터(PT44)가 턴온되어 H레벨의 상태 신호를 센싱단자(SA)로 출력하게 되고 센싱단자(

)는 상기와 반대되는 L레벨의 상태 신호가 출력된다. 이때 전류원(7)의 NMOS 트랜지스터(NT47)는 센스엠프 인에블신호(øSA)에 의하여 턴온된 상태를 유지하고 있다.

이와 같이 센싱 후 등화되는 때에는 센스엠프 등화신호(

)가 L레벨의 신호로서 공급되면 PMOS 트랜지스터(PT47)(PT48)가 턴온되어 접속노우드(N42)(N45) 및 접속노우드(N43)(N44)의 전위를 등전위로 유지시켜 신속히 다음 센싱동작에 대비할 수 있게 된다.

이상에서와 같이 본 발명은 차동증폭부의 출력을 인버터회로를 거치게 하여 위상을 빠르게 역전시킴으로써 출력측에서 빠르고 안정된 전압을 공급할 수가 있는 것으로, 메모리 혹은 SRAM 소자에서 셀의 데이타를 감지하고 큰 전압차로 증폭시킬 때에 필요한 동작조건을 감소시킬 수가 있으며, 전원전압, 공정조건, 입력신호의 등화전압수준의 변화에 대하여 비교적 큰 증폭이득을 가질 수 있는 차동증폭기를 제공할 수 있는 것이다.

Claims

제1, 제2접속노우드(N31)(N32)에 접속되고 래치형태를 가지는 MOS 트랜지스터(PT31)(PT32)로 구성된 제1전압공급부(1)와, 제1, 제2접속노우드(N31)(N32) 및 제3접속노우드(N34) 사이에 하나 이상 직렬로 연결된 MOS 트랜지스터(NT31)(NT32)와, 제3접속노우드(N34)에 전류원으로 구동되는 하나 이상 직렬로 연결된 NMOS 트랜지스터(NT34)로 구성된 차동증폭부(2)와, 제2, 제3접속노우드(N32)(N34) 사이에, 접속되고 센싱단자(SA)를 가지는 MOS 트랜지스터(PT33)(NT33)로 구성된 하나 이상의 반전수단이 포함되는 인버터(3)로, 구성된 반도체소자의 차동증폭회로.
제1항에 있어서, 제1전압공급부(1) 및 차동증폭부(2)와 동일한 구조를 갖고 대칭적으로 구성된 제1, 제2차동증폭회로(5)(6)와, 제3접속노우드(N47)에 접속되고 센싱시만 동작되는 NMOS 트랜지스터(NT47)로 구성된 전류원(7)과, 상기 제1, 제2차동증폭회로(5)(6) 사이의 접속노우드를 통하여 PMOS 트랜지스터(PT47)(PT48)로 구성된 등화회로(8)로 구성된 반도체소자의 차동증폭회로.
제2항에 있어서, 제1, 제2차동증폭회로(5)(6)의 제1, 제2접속노우드와, 제3접속노우드 사이에 구성되는 하나 이상의 MOS 트랜지스터가 전부 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성시킨 반도체소자의 차동증폭회로.
제3항에 있어서, 제1, 제2차동증폭회로(5)(6)의 인버터를 구성하는 MOS 트랜지스터가 제2접속노우드와 비트라인(BT)(
)으로 분리되어 접속되게 구성시킨 반도체소자의 차동증폭회로.
제4항에 있어서, 제1, 제2차동증폭회로(5)(6) 사이에 구성되는 하나 이상의 PMOS 트랜지스터 또는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되는 MOS 트랜지스터의 게이트단에 등화신호(
)가 인가되어 제1, 제2차동증폭회로(5)(6)가 등화되게 구성된 반도체소자의 차동증폭회로.