JP4276857B2 - デューティサイクル修正が可能なデジタルｄｌｌ装置及びデューティサイクル修正方法 - Google Patents
デューティサイクル修正が可能なデジタルｄｌｌ装置及びデューティサイクル修正方法 Download PDFInfo
- Publication number
- JP4276857B2 JP4276857B2 JP2003033529A JP2003033529A JP4276857B2 JP 4276857 B2 JP4276857 B2 JP 4276857B2 JP 2003033529 A JP2003033529 A JP 2003033529A JP 2003033529 A JP2003033529 A JP 2003033529A JP 4276857 B2 JP4276857 B2 JP 4276857B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock signal
- output
- clock
- digital dll
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 19
- 230000000630 rising effect Effects 0.000 claims description 30
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 5
- 230000007704 transition Effects 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 20
- 239000004065 semiconductor Substances 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 241001591024 Samea Species 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、デューティサイクル修正が可能なデジタルＤＬＬ装置及びデューティサイクル修正方法に関し、外部クロックと内部クロックとの間のスキュー(skew)を補償するクロック発生装置を必要とする、全ての半導体装置及びコンピュータシステムに用いられるデューティサイクル修正が可能なデジタルＤＬＬ装置及びデューティサイクル修正方法に関する。
【０００２】
【従来の技術】
一般に、ディレイロックループ（以下、「ＤＬＬ」という）は、半導体メモリ装置でクロックを用いる同期式メモリの内部クロックをずれないように外部クロックと一致させるために用いる回路である。シンクロナスＲＡＭ(synchronous RAM)では、クロックの立上りエッジで読取りや書込みの動作がなされる。しかし、半導体メモリを構成する回路要素の中でクロックに遅延が生じる。したがって、回路各部の全ての動作の時間を同期させるため、このようなクロックの遅延を除去する必要がある。ＤＬＬは、メモリ読出し書込み回路において、外部クロック信号を入力されて内部クロックを生成するに際し、クロック信号の同期化を図り、各部動作タイミングの誤差を除去する役割をする。従来、このようなＤＬＬ回路によるクロック信号を調整するための種々の技術があった。
【０００３】
第一に、米国特許第５８０８４９８号には、共通ノードを有するソースカップリング対の形態を形成し、入力基準信号及びその相補信号を受信する入力対及び一対の出力ノードを含む一対の電界効果トランジスタを含み、各々複数個の出力ノードと第１供給レールとの間にカップリングされた第１及び第２電流ソースを含み、前記第１及び第２電流ソースは、Ｉアンペアの電流値を生成し、共通ノードと第２供給レールとの間にカップリングされた第３電流ソースを含み、前記第３電流ソースは、２Ｉアンペアの電流値をシンキング(sinking)する第１差動増幅器と、複数個の出力ノードを交差してカップリングされ、入力基準信号及びその相補信号に応答して、前記差動増幅器の出力ノードに一対の相補的三角波信号を生成するフィルタ回路と、一対の相補的三角波信号を受信するカップリングされた一対の入力を有し、一対の相補的三角波信号との間の比較に応答して、入力基準信号と所定の位相関係を有する出力信号とを生成する比較器を含む位相シフト回路が開示されている（特許文献１参照）。
【０００４】
第二に、日本特許公開第２００１−６３９９号には、外部クロックを位相調整し内部クロックを発生する位相調整部を有する半導体装置において、前記外部クロックの周波数が前記位相調整部の位相調整範囲から外れたことを検出する検出器と、外部から入力する制御信号に応じて切り替わる第１の動作モードと第２の動作モードを有し、前記第１の動作モードにおいては前記検出器の検出結果に関わらず所定の出力信号を出力し、前記第２の動作モードにおいては前記検出器の検出結果に応じて所定の出力状態となる出力回路を有することを特徴とする半導体装置が開示されている（特許文献２参照）。
【０００５】
最後に、日本特許公開平１１−３５３８７８号には、入力される第１のクロックの位相を調整して外部クロックに対し所定の位相だけ遅れた第２のクロックを生成するクロック位相調整回路を有し、該第１のクロックまたは該第２のクロックのいずれか一方と同期したデータを出力する半導体装置において、前記クロック位相調整回路内の前記第１のクロックの遅延量を示す指示信号に応答して該第１のクロックの周波数を判定し、制御信号を出力するクロック周波数判定部と、前記制御信号に応答して前記第１のクロックまたは第２のクロックの一方を選択するクロック選択部とを備えることを特徴とする半導体装置が開示されている（特許文献３参照）。
【０００６】
上述した従来のＤＤＲ（Double Data Rate）メモリで用いられるものと同様なＤＬＬは、クロック信号において、基準信号及び相補信号を利用して全体位相の遅延を調整するのみで、外部クロックのデータ処理においてデューティエラー(duty error)が発生する場合には、これを修正できないという問題点がある。
【０００７】
【特許文献１】
米国特許第５８０８４９８号
【０００８】
【特許文献２】
日本特許公開第２００１−６３９９号
【０００９】
【特許文献３】
日本特許公開平１１−３５３８７８号
【００１０】
【発明が解決しようとする課題】
この発明は、前記問題点に鑑みてなされたものであって、その目的とするところは、混合回路(blend circuit)を利用してデューティエラーを修正し、５０％のデューティサイクルを有する内部クロック信号を生成できる、デューティサイクル修正が可能なデジタルＤＬＬ装置及びデューティサイクル修正方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、外部クロック信号を入力されて、クロックのエッジでレベル遷移するクロック入力信号を生成するバッファと、前記クロック入力信号を入力され、第１比較信号及び第２比較信号を入力されて前記クロック入力信号を各所定の時間だけ遅延させた後、第１クロック信号及び第２クロック信号を出力する遅延ライン部と、前記遅延ライン部において前記第２クロック信号が非作動の間は、前記第１クロック信号をバイパスし、前記第２クロック信号が作動すると、前記第１クロック信号と前記第２クロック信号とを混合して、両者の立下りエッジの中間位相を有する混合クロック信号を生成する混合回路と、前記混合クロック信号を入力されて、同混合クロック信号が実際の回路における内部クロックとして用いられる時の遅延時間を推定してその遅延時間を付加し、補償クロック信号を生成する遅延モデル部と、前記外部クロック信号を入力されて、前記補償クロック信号と比較して前記第１比較信号を生成し、同第１比較信号を前記遅延ライン部に出力する直接位相感知器と、前記第１クロック信号及び前記第２クロック信号を入力され、その位相を感知して前記第２比較信号を生成した後、前記遅延ライン部に出力する位相感知器とを備えてなるデユーテイサイクル修正が可能なデジタルＤＬＬ装置を提供するものである。
【００１２】
また、この発明によるデジタルＤＬＬ装置のデューティサイクル修正方法は、外部クロック信号と補償クロック信号の立上りエッジが一致するか否かを判定するステップと、立上りエッジが一致すると判定した場合には、第２クロック信号を作動させるステップと、前記第１クロック信号と第２クロック信号の立上りエッジが一致するか否かを判定するステップと、前記第１クロック信号と第２クロック信号の立上りエッジが一致すると判定した場合には、前記第１クロック信号と第２クロック信号の間の位相を取って、デューティが５０％である混合クロック信号を生成するステップとを含んで構成されている。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら、この発明の最も好ましい実施例を説明する。図１は、この発明の一実施例によるデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。この発明によるデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ１１０、遅延ライン部１２０、混合回路１３０、遅延モデル部１４０、直接位相感知器１５０及び位相感知器１６０を含んで構成されている。
【００１４】
バッファ１１０は、外部クロック信号ext_clkを入力されて、クロックのエッジでレベル遷移するクロック入力信号を生成し、そのクロック入力信号を後述の遅延ライン部１２０に出力する役割をする。
【００１５】
遅延ライン部１２０は、バッファ１１０からクロック入力信号を入力されるとともに、後述の直接位相感知器１５０から第１比較信号そして後述の位相感知器１６０から第２比較信号を入力されて、クロック入力信号を所定の時間だけ遅延させた後、後述の混合回路１３０に出力する役割をする。ここに、遅延ライン部１２０は、第１制御手段１２１、第１遅延ライン１２２、第２制御手段１２３及び第２遅延ライン１２４を含む。
【００１６】
遅延ライン部１２０内に設けられた第１制御手段１２１は、直接位相感知器１５０からの第１比較信号に応じて遅延量を調整する第１制御信号を生成し、その第１制御信号を第１遅延ライン１２２に出力する役割をする。また、遅延ライン部１２０内に設けられた第１遅延ライン１２２は、第１制御手段１２１から第１制御信号を入力され、バッファ１１０からクロック入力信号を入力されて、第１制御信号に応じてクロック入力信号を所定の時間だけ遅延させて第１クロック信号intclk1を生成し、その第１クロック信号intclk1を混合回路１３０に出力する役割をする。
【００１７】
一方、遅延ライン部１２０内に設けられた第２制御手段１２３は、位相感知器１６０からの第２比較信号に応じて遅延量を調整する第２制御信号を生成し、その第２制御信号を第２遅延ライン１２４に出力する役割をする。また、遅延ライン部１２０内に設けられた第２遅延ライン１２４は、第２制御手段１２３から第２制御信号を入力され、バッファ１１０からクロック入力信号を入力されて、第２制御信号に応じてクロック入力信号を所定の時間だけ遅延させて第２クロック信号intclk2を生成し、その第２クロック信号intclk2を混合回路１３０に出力する役割をする。
【００１８】
混合回路１３０は、遅延ライン部１２０からの第２クロック信号intclk2が非作動の間は、第１クロック信号intclk1をバイパス（素通し）し、遅延ライン部１２０で第２クロック信号intclk2が作動すると、第１クロック信号intclk1と第２クロック信号intclk2とを混合して、両者の立下りエッジの中間位相（時間的中間位置で立ち下がる波形）を有する混合クロック信号int_clkを生成し、その混合クロック信号int_clkを外部（この発明のＤＬＬ装置によるクロック信号を利用する回路）及び遅延モデル部１４０に出力する役割をする。このようにして、デューティサイクルが調整された混合クロック信号int_clkが得られる。
【００１９】
遅延モデル部１４０は、混合回路１３０からデューティが調整された混合クロック信号int_clkを入力される。混合クロック信号int_clkは、この発明の回路の外部に出力されて、この発明を備えたメモリ装置のデータ入出力ピン（ＤＱピン）まで到達するようになるが、その場合に発生し得る遅延量を遅延モデル部１４０で予測し模擬的に付加する。遅延モデル部１４０では、混合クロック信号int_clkが、予測された遅延量に基づいて遅延されて、補償クロック信号iclkを生成し、生成された補償クロック信号iclkを直接位相感知器１５０に出力する役割をする。
【００２０】
直接位相感知器１５０は、外部クロック信号ext_clkを入力されて、遅延モデル部１４０から入力された補償クロック信号iclkと位相比較（クロック信号の一周期またはその整数倍離れた位置で位相が比較される）して、両者の位相ズレを表す第１比較信号を生成し、その第１比較信号を遅延ライン部１２０に出力する役割をする。
【００２１】
他方、位相感知器１６０は、遅延ライン部１２０からの第１クロック信号intclk1及び第２クロック信号intclk2を入力されて、第１クロック信号intclk1及び第２クロック信号intclk2の位相を感知して、両者の位相ズレを表す第２比較信号を生成し、その第２比較信号を遅延ライン部１２０に出力する役割をする。
【００２２】
図２は、この発明の一実施例（図１）に係るデューティサイクル修正が可能なデジタルＤＬＬ装置の動作を示すタイミング図であり、以下この図を参照しながら、この発明のデューティサイクル修正が可能なデジタルＤＬＬ装置の動作を説明する。
【００２３】
まず、外部クロック信号ext_clkがバッファ１１０でバッファリングされた後、遅延ライン部１２０内の第１遅延ライン１２２及び第２遅延ライン１２４に印加される。第１遅延ライン１２２から出力される信号である第１クロック信号intclk1は、初期に混合回路１３０をそのまま通過(bypass)し、遅延モデル部１４０を経て現れた補償クロック信号iclkが、直接位相感知器１５０で外部クロックとその立上りエッジ位相を比較して、同じ位相を有することができるように、遅延ライン部１２０の遅延ライン部を調整する。このような過程を経て、第１クロック信号intclk1が混合回路１３０及び遅延モデル部１４０を通過して現れた信号である補償クロック信号iclkが、外部クロック信号ext_clkとその立上りエッジの位相において正確に一致すると判断されると、第２遅延ライン１２４が動作するようになる。それにより、第２遅延ライン１２４から反転されて現れた信号である第２クロック信号intclk2は、位相感知器１６０で第１クロック信号intclk1の立上りエッジと比較されて、常に両立上りエッジの位相が同一になるように、第２遅延ライン１２４の遅延量が調整される。図２に示すように、第１クロック信号intclk1及び第２クロック信号intclk2の立上りエッジが一致した後、混合回路１３０が動作を行うようになる。すなわち、混合回路１３０は、初期には第１クロック信号intclk1をそのまま通過させるが、上述した立上りエッジの一致過程が終了した後には、両入力信号の位相を混合し、両者の立下り位相の中間の立下り位相を有する混合クロック信号int_clkを出力する。
【００２４】
図３は、この発明の他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図であって、この実施例のデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ３１０、遅延ライン部３２０、混合回路３３０、遅延モデル部３４０、直接位相感知器３５０及び位相感知器３６０を含んで構成されている。
【００２５】
バッファ３１０は、外部クロック信号ext_clkを入力されてクロックのエッジで立ち上がるクロック入力信号を生成し、そのクロック入力信号を遅延ライン部３２０に出力する役割をする。
【００２６】
遅延ライン部３２０は、バッファ３１０からクロック入力信号を入力されるとともに、直接位相感知器３５０からの第１比較信号及び位相感知器３６０からの第２比較信号を入力されて、クロック入力信号を所定の時間だけ遅延させて、混合回路３３０に出力する役割をする。ここに、遅延ライン部３２０は、第３制御手段３２１、第１シフトレジスタ３２２、第３遅延ライン３２３、第４制御手段３２４、第２シフトレジスタ３２５及び第４遅延ライン３２６を含む。
【００２７】
遅延ライン部３２０内に設けられた第３制御手段３２１は、直接位相感知器３５０からの第１比較信号に応じて遅延量を調整する第１シフト信号を生成し、その第１シフト信号を第１シフトレジスタ３２２に出力する役割をする。遅延ライン部３２０内に装着された第１シフトレジスタ３２２は、第３制御手段３２１から第１シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第３制御信号を生成し、その第３制御信号を第３遅延ライン３２３に出力する役割をする。遅延ライン部３２０内に設けられた第３遅延ライン３２３は、第１シフトレジスタ３２２から第３制御信号を入力されて、バッファ３１０から入力されるクロック入力信号を、第３制御信号に応じて所定時間だけ遅延させて、第１クロック信号intclk1を生成し、その第１クロック信号intclk1を混合回路３３０に出力する役割をする。すなわち、第３遅延ライン３２３内には、複数個のユニット遅延セルが順次に連結された装置を備えていて、第１シフトレジスタ３２２から出力された第３制御信号に応じて、クロック入力信号を所望の個数だけのユニット遅延セルを経るように制御することによって、遅延量を調整するようになっている。
【００２８】
一方、遅延ライン部３２０内に設けられた第４制御手段３２４は、位相感知器３６０からの第２比較信号に応じて遅延量を調整する第２シフト信号を生成し、その第２シフト信号を第２シフトレジスタ３２５に出力する役割をする。遅延ライン部３２０内に設けられた第２シフトレジスタ３２５は、第４制御手段３２４から第２シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第４制御信号を生成し、その第４制御信号を第４遅延ライン３２６に出力する役割をする。遅延ライン部３２０内に設けられた第４遅延ライン３２６は、第２シフトレジスタ３２５から第４制御信号を入力されて、バッファ３１０から入力されるクロック入力信号を、第４制御信号に応じて所定時間だけ遅延させた後、反転して第２クロック信号intclk2を生成し、その第２クロック信号intclk2を混合回路３３０に出力する役割をする。すなわち、第４遅延ライン３２６内には、複数個のユニット遅延セルが順次に連結された装置を備えていて、第２シフトレジスタ３２５から出力された第４制御信号に応じて、クロック入力信号を所望の個数だけのユニット遅延セルを経るように制御することによって、遅延を調整するようになっている。
【００２９】
混合回路３３０は、遅延ライン部３２０で第２クロック信号intclk2が休止中の間は、第１クロック信号intclk1をバイパス（素通し）し、遅延ライン部３２０で第２クロック信号intclk2が駆動されると、第１クロック信号intclk1と第２クロック信号intclk2とを混合して、両者の立下りエッジの中間位相（時間的位置）を有する混合クロック信号int_clkを生成し、その混合クロック信号int_clkを外部及び遅延モデル部３４０に出力する役割をする。
【００３０】
遅延モデル部３４０は、混合回路３３０からデューティが調整された混合クロック信号int_clkを入力される。混合クロック信号int_clkは、この発明の回路の外部に出力されて、この発明を備えたメモリ装置のデータ入出力装置まで到達するようになるが、その場合に発生し得る遅延量を遅延モデル部３４０で予測し模擬的に付加する。遅延モデル部３４０は、混合クロック信号int_clkを、予測された遅延量に基づいて遅延して、補償クロック信号iclkを生成し、生成された補償クロック信号iclkを直接位相感知器３５０に出力する役割をする。
【００３１】
直接位相感知器３５０は、外部クロック信号ext_clkを入力されて、遅延モデル部３４０から入力された補償クロック信号iclkと比較して第１比較信号を生成し、その第１比較信号を遅延ライン部３２０に出力する役割をする。
【００３２】
一方、位相感知器３６０は、遅延ライン部３２０から第１クロック信号intclk1及び第２クロック信号intclk2を入力されていて、第１クロック信号intclk1及び第２クロック信号intclk2の位相を感知して第２比較信号を生成し、その第２比較信号を遅延ライン部３２０に出力する役割をする。
【００３３】
図４は、この発明の実施例（図３）に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた遅延ライン３２３、３２６を示すブロック図であり、この遅延ライン３２３、３２６は、粗遅延ライン(Coarse Delay Line)４０１及び第１位相混合器４０２を含んで構成されている。遅延ライン３２３、３２６内に装着された粗遅延ライン４０１は、順次連結された複数のユニット遅延セルが二つのラインを形成しており、バッファ３１０からのクロック入力信号が、当該二つのラインの複数のユニット遅延セルに分けられて入力され、駆動状態にされたユニット遅延セルの個数に応じて決まる遅延時間を有する第１混合器入力信号と第２混合器入力信号とを生成し、第１混合器入力信号と第２混合器入力信号は、第１位相混合器４０２に出力する。また、遅延ライン３２３、３２６内に設けられた第１位相混合器４０２は、粗遅延ライン４０１から第１混合器入力信号及び第２混合器入力信号を入力されて、遅延時間を細かくチューニングする役割をする。
【００３４】
図５は、この発明の他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。この実施例のデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ５１０、遅延ライン部５２０、混合回路５３０、遅延モデル部５４０、直接位相感知器５５０及び位相感知器５６０を含んで構成されている。
【００３５】
バッファ５１０は、外部クロック信号ext_clkを入力されてクロックのエッジで立ち上がるクロック入力信号を生成し、そのクロック入力信号を遅延ライン部５２０に出力する役割をする。
【００３６】
遅延ライン部５２０は、バッファ５１０からクロック入力信号を入力されるとともに、直接位相感知器５５０から第１比較信号及び位相感知器５６０から第２比較信号を入力されて、上記クロック入力信号を所定の時間だけ遅延させた後、混合回路５３０に出力する役割をする。ここに、遅延ライン部５２０は、複数個の遅延セル５２１、第５制御手段５２２、第１信号生成手段５２３、第６制御手段５２４及び第２信号生成手段５２５を含んでいる。
【００３７】
遅延ライン部５２０内に設けられた複数の遅延セル５２１は、バッファ５１０からクロック入力信号を入力されている。当該クロック入力信号は、複数の遅延セル５２１を順次通過しながら、互いに遅延セル一つ分の遅延量の差を順次有する複数の多重位相の信号が生成される。このような複数の多重位相信号は、第１信号生成手段５２３及び第２信号生成手段５２５に出力される。
【００３８】
遅延ライン部５２０内に設けられた第５制御手段５２２は、直接位相感知器５５０からの第１比較信号に応じて遅延量を調整する第５制御信号を生成し、その第５制御信号を第１信号生成手段５２３に出力する役割をする。また、遅延ライン部５２０内に設けられた第１信号生成手段５２３は、第５制御手段５２２から第５制御信号を入力されるとともに、複数個の遅延セル５２１から上記の多重位相信号を入力され、第５制御信号に応じて多重位相信号の中で位相の隣接する二つの信号を選択し、選択した二つの信号を混合して第１クロック信号intclk1を生成し、その第１クロック信号intclk1を混合回路５３０に出力する役割をする。
【００３９】
一方、遅延ライン部５２０内に設けられた第６制御手段５２４は、位相感知器５６０からの第２比較信号に応じて遅延量を調整する第６制御信号を生成し、その第６制御信号を第２信号生成手段５２５に出力する役割をする。また、遅延ライン部５２０内に設けられた第２信号生成手段５２５は、第６制御手段５２４から第６制御信号を入力されるとともに、複数個の遅延セル５２１から上記の多重位相信号を入力され、第６制御信号に応じて前記多重位相信号の中で位相の隣接する二つの信号を選択し、選択した二つの信号により第２クロック信号intclk2を生成し、その第２クロック信号intclk2を混合回路５３０に出力する役割をする。
【００４０】
混合回路５３０は、遅延ライン部５２０からの第２クロック信号intclk2が休止中間は、第１クロック信号intclk1をバイパス（素通し）し、遅延ライン部５２０からの第２クロック信号intclk2が駆動されると、第１クロック信号intclk1と第２クロック信号intclk2とを混合して、両者の立下りエッジの中間位相（時間的遷移位置）を有する混合クロック信号int_clkを生成し、その混合クロック信号int_clkを外部及び遅延モデル部５４０に出力する役割をする。この混合クロック信号int_clkは、遷移位相が選定されることにより、デューティが調整されたクロック信号となっている。
【００４１】
遅延モデル部５４０は、混合回路５３０からデューティが調整された混合クロック信号int_clkを入力される。この混合クロック信号int_clkは、この発明の回路の外部に出力されて、この発明を備えたメモリー装置のデータ入出力装置まで到達するようになるが、その場合に生じ得る時間的遅延量を遅延モデル部５４０で予測し模擬的に付加する。遅延モデル部５４０は、この混合クロック信号int_clkを、予測された時間的遅延量に基づいて遅延させて、補償クロック信号iclkを形成し、その形成された補償クロック信号iclkを直接位相感知器５５０に出力する役割をする。
【００４２】
次いで、直接位相感知器５５０は、外部クロック信号ext_clkを入力されて、それと遅延モデル部５４０から入力された補償クロック信号iclkとを比較して、第１比較信号を形成し、その第１比較信号を遅延ライン部５２０に出力する役割をする。
【００４３】
一方、位相感知器５６０は、遅延ライン部５２０から第１クロック信号intclk1及び第２クロック信号intclk2を入力されて、第１クロック信号intclk1及び第２クロック信号intclk2の両者立上りエッジの中でどちらが先行しているかを示す第２比較信号を生成し、当該第２比較信号を遅延ライン部５２０に出力する役割をする。
【００４４】
図６は、上述の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた信号生成手段５２３、５２４の具体例を示すブロック図であり、この信号生成手段５２３、５２４は、ＭＵＸ（マルチプレクサ）６０１及び第２位相混合器６０２を含んで構成されている。信号生成手段５２３、５２４内に含まれているＭＵＸ６０１は、制御手段５２２、５２４から入力された制御信号により、複数の遅延セル５２１から入力された複数個の多重位相信号の中から一個のユニット遅延セルによる遅延時間だけの差を有する隣接する二つの信号を選択し、選択された二つの信号を第２位相混合器６０２に出力する役割をする。
【００４５】
また、信号生成手段５２３、５２４内に含まれている第２位相混合器６０２は、ＭＵＸ６０１から入力された二つの信号の遅延時間を細かくチューニングして、一つの信号を生成した後、これを前記混合回路５３０に出力する役割をする。
【００４６】
図７及び図８は、この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器４０２、６０２の内部構成を示すブロック図であり、図９は、この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器４０２、６０２の動作を示す波形図であり、以下にこれらの図を参照しながら、この発明における位相混合器４０２、６０２について説明する。
【００４７】
位相混合器４０２、６０２内に設けられた複数個の第１混合セル７０１の各々は、制御手段３２１、３２４、５２２、５２４からの混合制御信号を一つの端子ｓに入力され、他の端子ＩＮには遅延時間が異なる二つの信号の中の一つの信号X1を入力され、制御手段３２１、３２４、５２２、５２４からの混合制御信号が第１の論理レベル（Ｌレベル）である場合には、Ｈｉｇｈ−Ｚ信号を出力し、制御手段３２１、３２４、５２２、５２４からの混合制御信号が第２の論理レベル（Ｈレベル）である場合には、上記遅延時間が異なる二つの信号の中の一つの信号X1を反転して出力する役割をする。ここに、第１混合セル７０１は、図８に示すように、ソース／ドレイン電流路が直列に接続された４個のトランジスタ、すなわち、第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２を含んで構成されている。
【００４８】
第１混合セル７０１内の第１ＰＭＯＳトランジスタＰ１は、ソース端子が電源電圧に接続され、ゲート端子に遅延時間が異なる二つの信号の中の一つの信号X1を入力される。また、第１混合セル７０１内の第２ＰＭＯＳトランジスタＰ２は、ソース端子が第１ＰＭＯＳトランジスタＰ１のドレイン端子に接続され、ゲート端子に制御手段３２１、３２４、５２２、５２４からの混合制御信号の反転された値sbを入力され、ドレイン端子が出力端子ＯＵＴに接続されている。さらに、第１混合セル７０１内の第１ＮＭＯＳトランジスタＮ１は、ソース端子が接地され、ゲート端子に遅延時間が異なる二つの信号の中の一つの信号X1を入力されている。さらに、第１混合セル７０１内の第２ＮＭＯＳトランジスタＮ２は、ソース端子が第１ＮＭＯＳトランジスタＮ１のドレイン端子に接続され、ゲート端子に制御手段３２１、３２４、５２２、５２４からの混合制御信号を入力され、ドレイン端子が出力端子ＯＵＴに接続されている。
【００４９】
また、位相混合器４０２、６０２内に設けられた複数個の第２混合セル７０２の各々は、制御手段３２１、３２４、５２２、５２４からの混合制御信号を一つの端子ｓに入力され、他の端子ＩＮには遅延時間が異なる二つの信号の中の一つの信号X2を入力され、制御手段３２１、３２４、５２２、５２４からの混合制御信号が第１の論理レベル（Ｌレベル）である場合には、Ｈｉｇｈ−Ｚ信号を出力し、制御手段３２１、３２４、５２２、５２４からの混合制御信号が第２の論理レベル（Ｈレベル）である場合には、上記遅延時間が異なる二つの信号の中の他の信号X2を反転して出力する役割をする。ここに、第２混合セル７０２は、前記第１混合セル７０１の場合と同じく、図８に示すように、ソース／ドレイン電流路が直列に接続された４個のトランジスタ、すなわち、第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２を含んで構成されている。
【００５０】
第２混合セル７０２内の第１ＰＭＯＳトランジスタＰ１は、ソース端子が電源電圧に接続され、ゲート端子に遅延時間が異なる二つの信号の中の他の信号X2を入力される。また、第２混合セル７０２内の第２ＰＭＯＳトランジスタＰ２は、ソース端子が第１ＰＭＯＳトランジスタＰ１のドレイン端子に接続され、ゲート端子に制御手段３２１、３２４、５２２、５２４からの混合制御信号の反転された値sbを入力され、ドレイン端子が出力端子ＯＵＴに連結されている。さらに、第２混合セル７０２内の第１ＮＭＯＳトランジスタＮ１は、ソース端子が接地され、ゲート端子に遅延時間が異なる二つの信号の中の他の信号X2を入力されている。さらに、第２混合セル７０２内の第２ＮＭＯＳトランジスタＮ２は、ソース端子が第１ＮＭＯＳトランジスタＮ１のドレイン端子に接続され、ゲート端子に制御手段３２１、３２４、５２２、５２４からの混合制御信号を入力され、ドレイン端子が出力端子ＯＵＴに連結されている。
【００５１】
また、位相混合器４０２、６０２内に設けられた第１インバータ７０３は、前述の第１混合セル７０１及び第２混合セル７０２が出力した複数個の信号を反転して出力する役割をする。
【００５２】
図９は、この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器の動作を示す波形図であり、二つの入力信号X１、X2が出力端子ＯＵＴに出力される時は、混合制御信号に応じて二つの信号X1、X2の間の位相を有する信号Ｙを出力する。
【００５３】
図１０は、この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた混合回路１３０、３３０、５３０の構成例を示す回路図であり、以下にこれについて説明する。この混合回路は、第２インバータ８１０、第１クロック信号処理部８２０、第２クロック信号処理部８３０及び第３インバータ８４０を含んで構成されている。
【００５４】
第２インバータ８１０は、混合イネーブル信号Blend_enbを入力されて、それを反転して出力する役割をする。
【００５５】
、第１クロック信号処理部８２０は、混合イネーブル信号Blend_enbが第２の論理レベル（Ｈレベル）である場合には、第１クロック信号を入力されてそのまま出力し、混合イネーブル信号Blend_enbが第１の論理レベル（Ｌレベル）である場合には、第１クロック信号を利用して第１混合信号を生成した後、第３インバータ８４０に出力する役割をする。ここに、第１クロック信号処理部８２０は、常時インバータ回路として動作するＫ個の第１制御可能インバータと、混合イネーブル信号Blend_enbが第２の論理レベル（Ｈレベル）である場合には、インバータとして動作し、混合イネーブル信号Blend_enbが第１の論理レベル（Ｌレベル）である場合には、ターンオフされるＮ−Ｋ個の第２制御可能インバータとを含んでいる。
【００５６】
一方、第２クロック信号処理部８３０は、混合イネーブル信号Blend_enbが第２の論理レベル（Ｈレベル）である場合には、動作せず、混合イネーブル信号Blend_enbが第１の論理レベル（Ｌレベル）である場合には、第２クロック信号を利用して第２混合信号を生成した後、第３インバータ８４０に出力する役割をする。ここに、第２クロック信号処理部８３０は、常時ターンオフ状態のＫ個の第３制御可能インバータと、混合イネーブル信号Blend_enbが第１の論理レベル（Ｌレベル）である場合には、インバータとして動作し、混合イネーブル信号Blend_enbが第２の論理レベル（Ｈレベル）である場合には、ターンオフされるＮ−Ｋ個の第４制御可能インバータを含んでいる。
【００５７】
また、第３インバータ８４０は、第１混合信号及び前記第２混合信号を合わせて反転することによって、混合クロック信号Blind_outを形成して出力する役割をする。出力されたこの混合クロック信号Blind_outは、前述の混合クロック信号int_clkに相当する。
【００５８】
図１１は、この発明の一実施例に係るデジタルＤＬＬ装置のデューティサイクル修正方法を示す動作フロチャートであり、以下これについて説明する。
【００５９】
まず、直接位相感知器１５０により外部クロック信号ext_clkと補償クロック信号iclkの両者の立上りエッジが一致するか否かを判定する（Ｓ９０１）。両者の立上りエッジが一致する場合、第２遅延ライン１２４が駆動されて第２クロック信号intclk2を作動させる（Ｓ９０２）。
【００６０】
次いで、第１クロック信号intclk1と第２クロック信号intclk2の両者の立上りエッジが一致するか否かを判定する（Ｓ９０３）。第１クロック信号intclk1及び第２クロック信号intclk2の立上りエッジが一致すると、混合回路１３０で第１クロック信号及び第２クロック信号の中間位相を取って、デューティが５０％である混合クロック信号int_clkを生成する（Ｓ９０４）。
【００６１】
もし、外部クロック信号ext_clkと補償クロック信号iclkとの立上りエッジが一致するか否かを判定した（Ｓ９０１）結果、両信号の立上りエッジが一致しない場合には、両信号の立上りエッジを一致させるため、第１制御手段１２１により第１遅延ライン１２２を制御して、遅延調整した第１クロック信号intclk1を出力させ、補償クロック信号iclkを遅延させる（Ｓ９０５）。補償クロック信号iclkを遅延させた後、外部クロック信号ext_clkと補償クロック信号iclkとの立上りエッジが一致するか否かを再び判定する（Ｓ９０１）。
【００６２】
一方、第１クロック信号intclk1及び第２クロック信号intclk2の立上りエッジが一致しないと、両信号の立上りエッジを一致させるため、第２クロック信号intclk2の遅延を調整する（Ｓ９０６）。第２クロック信号intclk2の遅延を調整した後、再び第１クロック信号intclk1と第２クロック信号intclk2の立上りエッジが一致するか否かを判定するステップに戻る（Ｓ９０３）。
【００６３】
第１クロック信号intclk1と第２クロック信号intclk2の立上りエッジが一致すると、混合回路１３０で第１クロック信号intclk1と第２クロック信号intclk2の中間の位相を取って、デューティが５０％である混合クロック信号int_clkを生成する（Ｓ９０４）。
【００６４】
なお、この発明は、上述の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００６５】
【発明の効果】
この発明は、従来のデューティサイクル修正が困難であったデジタル型ＤＬＬ装置とは異なって、混合回路を利用してデューティエラーを修正し、５０％のデューティサイクルを有する内部クロック信号を生成できる利点がある。
【図面の簡単な説明】
【図１】 この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図２】 この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置の動作を示す各クロック信号波形のタイミング図である。
【図３】 この発明の他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図４】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた遅延ラインを示すブロック図である。
【図５】 この発明のさらに他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図６】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた信号生成手段を示すブロック図である。
【図７】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器を示すブロック図である。
【図８】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器内の混合セルを示すブロック図である。
【図９】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器の動作を示すクロック信号波形のタイミング図である。
【図１０】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた混合回路の例を示す回路図である。
【図１１】 この発明の実施例に係るデジタルＤＬＬ装置のデューティサイクル修正方法を示す動作フロチャートである。
【符号の説明】
１１０…バッファ、１２０…遅延ライン部、１３０…混合回路、１４０…遅延モデル部、１５０…直接位相感知器、１６０…位相感知器。
【発明の属する技術分野】
この発明は、デューティサイクル修正が可能なデジタルＤＬＬ装置及びデューティサイクル修正方法に関し、外部クロックと内部クロックとの間のスキュー(skew)を補償するクロック発生装置を必要とする、全ての半導体装置及びコンピュータシステムに用いられるデューティサイクル修正が可能なデジタルＤＬＬ装置及びデューティサイクル修正方法に関する。
【０００２】
【従来の技術】
一般に、ディレイロックループ（以下、「ＤＬＬ」という）は、半導体メモリ装置でクロックを用いる同期式メモリの内部クロックをずれないように外部クロックと一致させるために用いる回路である。シンクロナスＲＡＭ(synchronous RAM)では、クロックの立上りエッジで読取りや書込みの動作がなされる。しかし、半導体メモリを構成する回路要素の中でクロックに遅延が生じる。したがって、回路各部の全ての動作の時間を同期させるため、このようなクロックの遅延を除去する必要がある。ＤＬＬは、メモリ読出し書込み回路において、外部クロック信号を入力されて内部クロックを生成するに際し、クロック信号の同期化を図り、各部動作タイミングの誤差を除去する役割をする。従来、このようなＤＬＬ回路によるクロック信号を調整するための種々の技術があった。
【０００３】
第一に、米国特許第５８０８４９８号には、共通ノードを有するソースカップリング対の形態を形成し、入力基準信号及びその相補信号を受信する入力対及び一対の出力ノードを含む一対の電界効果トランジスタを含み、各々複数個の出力ノードと第１供給レールとの間にカップリングされた第１及び第２電流ソースを含み、前記第１及び第２電流ソースは、Ｉアンペアの電流値を生成し、共通ノードと第２供給レールとの間にカップリングされた第３電流ソースを含み、前記第３電流ソースは、２Ｉアンペアの電流値をシンキング(sinking)する第１差動増幅器と、複数個の出力ノードを交差してカップリングされ、入力基準信号及びその相補信号に応答して、前記差動増幅器の出力ノードに一対の相補的三角波信号を生成するフィルタ回路と、一対の相補的三角波信号を受信するカップリングされた一対の入力を有し、一対の相補的三角波信号との間の比較に応答して、入力基準信号と所定の位相関係を有する出力信号とを生成する比較器を含む位相シフト回路が開示されている（特許文献１参照）。
【０００４】
第二に、日本特許公開第２００１−６３９９号には、外部クロックを位相調整し内部クロックを発生する位相調整部を有する半導体装置において、前記外部クロックの周波数が前記位相調整部の位相調整範囲から外れたことを検出する検出器と、外部から入力する制御信号に応じて切り替わる第１の動作モードと第２の動作モードを有し、前記第１の動作モードにおいては前記検出器の検出結果に関わらず所定の出力信号を出力し、前記第２の動作モードにおいては前記検出器の検出結果に応じて所定の出力状態となる出力回路を有することを特徴とする半導体装置が開示されている（特許文献２参照）。
【０００５】
最後に、日本特許公開平１１−３５３８７８号には、入力される第１のクロックの位相を調整して外部クロックに対し所定の位相だけ遅れた第２のクロックを生成するクロック位相調整回路を有し、該第１のクロックまたは該第２のクロックのいずれか一方と同期したデータを出力する半導体装置において、前記クロック位相調整回路内の前記第１のクロックの遅延量を示す指示信号に応答して該第１のクロックの周波数を判定し、制御信号を出力するクロック周波数判定部と、前記制御信号に応答して前記第１のクロックまたは第２のクロックの一方を選択するクロック選択部とを備えることを特徴とする半導体装置が開示されている（特許文献３参照）。
【０００６】
上述した従来のＤＤＲ（Double Data Rate）メモリで用いられるものと同様なＤＬＬは、クロック信号において、基準信号及び相補信号を利用して全体位相の遅延を調整するのみで、外部クロックのデータ処理においてデューティエラー(duty error)が発生する場合には、これを修正できないという問題点がある。
【０００７】
【特許文献１】
米国特許第５８０８４９８号
【０００８】
【特許文献２】
日本特許公開第２００１−６３９９号
【０００９】
【特許文献３】
日本特許公開平１１−３５３８７８号
【００１０】
【発明が解決しようとする課題】
この発明は、前記問題点に鑑みてなされたものであって、その目的とするところは、混合回路(blend circuit)を利用してデューティエラーを修正し、５０％のデューティサイクルを有する内部クロック信号を生成できる、デューティサイクル修正が可能なデジタルＤＬＬ装置及びデューティサイクル修正方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、外部クロック信号を入力されて、クロックのエッジでレベル遷移するクロック入力信号を生成するバッファと、前記クロック入力信号を入力され、第１比較信号及び第２比較信号を入力されて前記クロック入力信号を各所定の時間だけ遅延させた後、第１クロック信号及び第２クロック信号を出力する遅延ライン部と、前記遅延ライン部において前記第２クロック信号が非作動の間は、前記第１クロック信号をバイパスし、前記第２クロック信号が作動すると、前記第１クロック信号と前記第２クロック信号とを混合して、両者の立下りエッジの中間位相を有する混合クロック信号を生成する混合回路と、前記混合クロック信号を入力されて、同混合クロック信号が実際の回路における内部クロックとして用いられる時の遅延時間を推定してその遅延時間を付加し、補償クロック信号を生成する遅延モデル部と、前記外部クロック信号を入力されて、前記補償クロック信号と比較して前記第１比較信号を生成し、同第１比較信号を前記遅延ライン部に出力する直接位相感知器と、前記第１クロック信号及び前記第２クロック信号を入力され、その位相を感知して前記第２比較信号を生成した後、前記遅延ライン部に出力する位相感知器とを備えてなるデユーテイサイクル修正が可能なデジタルＤＬＬ装置を提供するものである。
【００１２】
また、この発明によるデジタルＤＬＬ装置のデューティサイクル修正方法は、外部クロック信号と補償クロック信号の立上りエッジが一致するか否かを判定するステップと、立上りエッジが一致すると判定した場合には、第２クロック信号を作動させるステップと、前記第１クロック信号と第２クロック信号の立上りエッジが一致するか否かを判定するステップと、前記第１クロック信号と第２クロック信号の立上りエッジが一致すると判定した場合には、前記第１クロック信号と第２クロック信号の間の位相を取って、デューティが５０％である混合クロック信号を生成するステップとを含んで構成されている。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら、この発明の最も好ましい実施例を説明する。図１は、この発明の一実施例によるデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。この発明によるデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ１１０、遅延ライン部１２０、混合回路１３０、遅延モデル部１４０、直接位相感知器１５０及び位相感知器１６０を含んで構成されている。
【００１４】
バッファ１１０は、外部クロック信号ext_clkを入力されて、クロックのエッジでレベル遷移するクロック入力信号を生成し、そのクロック入力信号を後述の遅延ライン部１２０に出力する役割をする。
【００１５】
遅延ライン部１２０は、バッファ１１０からクロック入力信号を入力されるとともに、後述の直接位相感知器１５０から第１比較信号そして後述の位相感知器１６０から第２比較信号を入力されて、クロック入力信号を所定の時間だけ遅延させた後、後述の混合回路１３０に出力する役割をする。ここに、遅延ライン部１２０は、第１制御手段１２１、第１遅延ライン１２２、第２制御手段１２３及び第２遅延ライン１２４を含む。
【００１６】
遅延ライン部１２０内に設けられた第１制御手段１２１は、直接位相感知器１５０からの第１比較信号に応じて遅延量を調整する第１制御信号を生成し、その第１制御信号を第１遅延ライン１２２に出力する役割をする。また、遅延ライン部１２０内に設けられた第１遅延ライン１２２は、第１制御手段１２１から第１制御信号を入力され、バッファ１１０からクロック入力信号を入力されて、第１制御信号に応じてクロック入力信号を所定の時間だけ遅延させて第１クロック信号intclk1を生成し、その第１クロック信号intclk1を混合回路１３０に出力する役割をする。
【００１７】
一方、遅延ライン部１２０内に設けられた第２制御手段１２３は、位相感知器１６０からの第２比較信号に応じて遅延量を調整する第２制御信号を生成し、その第２制御信号を第２遅延ライン１２４に出力する役割をする。また、遅延ライン部１２０内に設けられた第２遅延ライン１２４は、第２制御手段１２３から第２制御信号を入力され、バッファ１１０からクロック入力信号を入力されて、第２制御信号に応じてクロック入力信号を所定の時間だけ遅延させて第２クロック信号intclk2を生成し、その第２クロック信号intclk2を混合回路１３０に出力する役割をする。
【００１８】
混合回路１３０は、遅延ライン部１２０からの第２クロック信号intclk2が非作動の間は、第１クロック信号intclk1をバイパス（素通し）し、遅延ライン部１２０で第２クロック信号intclk2が作動すると、第１クロック信号intclk1と第２クロック信号intclk2とを混合して、両者の立下りエッジの中間位相（時間的中間位置で立ち下がる波形）を有する混合クロック信号int_clkを生成し、その混合クロック信号int_clkを外部（この発明のＤＬＬ装置によるクロック信号を利用する回路）及び遅延モデル部１４０に出力する役割をする。このようにして、デューティサイクルが調整された混合クロック信号int_clkが得られる。
【００１９】
遅延モデル部１４０は、混合回路１３０からデューティが調整された混合クロック信号int_clkを入力される。混合クロック信号int_clkは、この発明の回路の外部に出力されて、この発明を備えたメモリ装置のデータ入出力ピン（ＤＱピン）まで到達するようになるが、その場合に発生し得る遅延量を遅延モデル部１４０で予測し模擬的に付加する。遅延モデル部１４０では、混合クロック信号int_clkが、予測された遅延量に基づいて遅延されて、補償クロック信号iclkを生成し、生成された補償クロック信号iclkを直接位相感知器１５０に出力する役割をする。
【００２０】
直接位相感知器１５０は、外部クロック信号ext_clkを入力されて、遅延モデル部１４０から入力された補償クロック信号iclkと位相比較（クロック信号の一周期またはその整数倍離れた位置で位相が比較される）して、両者の位相ズレを表す第１比較信号を生成し、その第１比較信号を遅延ライン部１２０に出力する役割をする。
【００２１】
他方、位相感知器１６０は、遅延ライン部１２０からの第１クロック信号intclk1及び第２クロック信号intclk2を入力されて、第１クロック信号intclk1及び第２クロック信号intclk2の位相を感知して、両者の位相ズレを表す第２比較信号を生成し、その第２比較信号を遅延ライン部１２０に出力する役割をする。
【００２２】
図２は、この発明の一実施例（図１）に係るデューティサイクル修正が可能なデジタルＤＬＬ装置の動作を示すタイミング図であり、以下この図を参照しながら、この発明のデューティサイクル修正が可能なデジタルＤＬＬ装置の動作を説明する。
【００２３】
まず、外部クロック信号ext_clkがバッファ１１０でバッファリングされた後、遅延ライン部１２０内の第１遅延ライン１２２及び第２遅延ライン１２４に印加される。第１遅延ライン１２２から出力される信号である第１クロック信号intclk1は、初期に混合回路１３０をそのまま通過(bypass)し、遅延モデル部１４０を経て現れた補償クロック信号iclkが、直接位相感知器１５０で外部クロックとその立上りエッジ位相を比較して、同じ位相を有することができるように、遅延ライン部１２０の遅延ライン部を調整する。このような過程を経て、第１クロック信号intclk1が混合回路１３０及び遅延モデル部１４０を通過して現れた信号である補償クロック信号iclkが、外部クロック信号ext_clkとその立上りエッジの位相において正確に一致すると判断されると、第２遅延ライン１２４が動作するようになる。それにより、第２遅延ライン１２４から反転されて現れた信号である第２クロック信号intclk2は、位相感知器１６０で第１クロック信号intclk1の立上りエッジと比較されて、常に両立上りエッジの位相が同一になるように、第２遅延ライン１２４の遅延量が調整される。図２に示すように、第１クロック信号intclk1及び第２クロック信号intclk2の立上りエッジが一致した後、混合回路１３０が動作を行うようになる。すなわち、混合回路１３０は、初期には第１クロック信号intclk1をそのまま通過させるが、上述した立上りエッジの一致過程が終了した後には、両入力信号の位相を混合し、両者の立下り位相の中間の立下り位相を有する混合クロック信号int_clkを出力する。
【００２４】
図３は、この発明の他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図であって、この実施例のデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ３１０、遅延ライン部３２０、混合回路３３０、遅延モデル部３４０、直接位相感知器３５０及び位相感知器３６０を含んで構成されている。
【００２５】
バッファ３１０は、外部クロック信号ext_clkを入力されてクロックのエッジで立ち上がるクロック入力信号を生成し、そのクロック入力信号を遅延ライン部３２０に出力する役割をする。
【００２６】
遅延ライン部３２０は、バッファ３１０からクロック入力信号を入力されるとともに、直接位相感知器３５０からの第１比較信号及び位相感知器３６０からの第２比較信号を入力されて、クロック入力信号を所定の時間だけ遅延させて、混合回路３３０に出力する役割をする。ここに、遅延ライン部３２０は、第３制御手段３２１、第１シフトレジスタ３２２、第３遅延ライン３２３、第４制御手段３２４、第２シフトレジスタ３２５及び第４遅延ライン３２６を含む。
【００２７】
遅延ライン部３２０内に設けられた第３制御手段３２１は、直接位相感知器３５０からの第１比較信号に応じて遅延量を調整する第１シフト信号を生成し、その第１シフト信号を第１シフトレジスタ３２２に出力する役割をする。遅延ライン部３２０内に装着された第１シフトレジスタ３２２は、第３制御手段３２１から第１シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第３制御信号を生成し、その第３制御信号を第３遅延ライン３２３に出力する役割をする。遅延ライン部３２０内に設けられた第３遅延ライン３２３は、第１シフトレジスタ３２２から第３制御信号を入力されて、バッファ３１０から入力されるクロック入力信号を、第３制御信号に応じて所定時間だけ遅延させて、第１クロック信号intclk1を生成し、その第１クロック信号intclk1を混合回路３３０に出力する役割をする。すなわち、第３遅延ライン３２３内には、複数個のユニット遅延セルが順次に連結された装置を備えていて、第１シフトレジスタ３２２から出力された第３制御信号に応じて、クロック入力信号を所望の個数だけのユニット遅延セルを経るように制御することによって、遅延量を調整するようになっている。
【００２８】
一方、遅延ライン部３２０内に設けられた第４制御手段３２４は、位相感知器３６０からの第２比較信号に応じて遅延量を調整する第２シフト信号を生成し、その第２シフト信号を第２シフトレジスタ３２５に出力する役割をする。遅延ライン部３２０内に設けられた第２シフトレジスタ３２５は、第４制御手段３２４から第２シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第４制御信号を生成し、その第４制御信号を第４遅延ライン３２６に出力する役割をする。遅延ライン部３２０内に設けられた第４遅延ライン３２６は、第２シフトレジスタ３２５から第４制御信号を入力されて、バッファ３１０から入力されるクロック入力信号を、第４制御信号に応じて所定時間だけ遅延させた後、反転して第２クロック信号intclk2を生成し、その第２クロック信号intclk2を混合回路３３０に出力する役割をする。すなわち、第４遅延ライン３２６内には、複数個のユニット遅延セルが順次に連結された装置を備えていて、第２シフトレジスタ３２５から出力された第４制御信号に応じて、クロック入力信号を所望の個数だけのユニット遅延セルを経るように制御することによって、遅延を調整するようになっている。
【００２９】
混合回路３３０は、遅延ライン部３２０で第２クロック信号intclk2が休止中の間は、第１クロック信号intclk1をバイパス（素通し）し、遅延ライン部３２０で第２クロック信号intclk2が駆動されると、第１クロック信号intclk1と第２クロック信号intclk2とを混合して、両者の立下りエッジの中間位相（時間的位置）を有する混合クロック信号int_clkを生成し、その混合クロック信号int_clkを外部及び遅延モデル部３４０に出力する役割をする。
【００３０】
遅延モデル部３４０は、混合回路３３０からデューティが調整された混合クロック信号int_clkを入力される。混合クロック信号int_clkは、この発明の回路の外部に出力されて、この発明を備えたメモリ装置のデータ入出力装置まで到達するようになるが、その場合に発生し得る遅延量を遅延モデル部３４０で予測し模擬的に付加する。遅延モデル部３４０は、混合クロック信号int_clkを、予測された遅延量に基づいて遅延して、補償クロック信号iclkを生成し、生成された補償クロック信号iclkを直接位相感知器３５０に出力する役割をする。
【００３１】
直接位相感知器３５０は、外部クロック信号ext_clkを入力されて、遅延モデル部３４０から入力された補償クロック信号iclkと比較して第１比較信号を生成し、その第１比較信号を遅延ライン部３２０に出力する役割をする。
【００３２】
一方、位相感知器３６０は、遅延ライン部３２０から第１クロック信号intclk1及び第２クロック信号intclk2を入力されていて、第１クロック信号intclk1及び第２クロック信号intclk2の位相を感知して第２比較信号を生成し、その第２比較信号を遅延ライン部３２０に出力する役割をする。
【００３３】
図４は、この発明の実施例（図３）に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた遅延ライン３２３、３２６を示すブロック図であり、この遅延ライン３２３、３２６は、粗遅延ライン(Coarse Delay Line)４０１及び第１位相混合器４０２を含んで構成されている。遅延ライン３２３、３２６内に装着された粗遅延ライン４０１は、順次連結された複数のユニット遅延セルが二つのラインを形成しており、バッファ３１０からのクロック入力信号が、当該二つのラインの複数のユニット遅延セルに分けられて入力され、駆動状態にされたユニット遅延セルの個数に応じて決まる遅延時間を有する第１混合器入力信号と第２混合器入力信号とを生成し、第１混合器入力信号と第２混合器入力信号は、第１位相混合器４０２に出力する。また、遅延ライン３２３、３２６内に設けられた第１位相混合器４０２は、粗遅延ライン４０１から第１混合器入力信号及び第２混合器入力信号を入力されて、遅延時間を細かくチューニングする役割をする。
【００３４】
図５は、この発明の他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。この実施例のデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ５１０、遅延ライン部５２０、混合回路５３０、遅延モデル部５４０、直接位相感知器５５０及び位相感知器５６０を含んで構成されている。
【００３５】
バッファ５１０は、外部クロック信号ext_clkを入力されてクロックのエッジで立ち上がるクロック入力信号を生成し、そのクロック入力信号を遅延ライン部５２０に出力する役割をする。
【００３６】
遅延ライン部５２０は、バッファ５１０からクロック入力信号を入力されるとともに、直接位相感知器５５０から第１比較信号及び位相感知器５６０から第２比較信号を入力されて、上記クロック入力信号を所定の時間だけ遅延させた後、混合回路５３０に出力する役割をする。ここに、遅延ライン部５２０は、複数個の遅延セル５２１、第５制御手段５２２、第１信号生成手段５２３、第６制御手段５２４及び第２信号生成手段５２５を含んでいる。
【００３７】
遅延ライン部５２０内に設けられた複数の遅延セル５２１は、バッファ５１０からクロック入力信号を入力されている。当該クロック入力信号は、複数の遅延セル５２１を順次通過しながら、互いに遅延セル一つ分の遅延量の差を順次有する複数の多重位相の信号が生成される。このような複数の多重位相信号は、第１信号生成手段５２３及び第２信号生成手段５２５に出力される。
【００３８】
遅延ライン部５２０内に設けられた第５制御手段５２２は、直接位相感知器５５０からの第１比較信号に応じて遅延量を調整する第５制御信号を生成し、その第５制御信号を第１信号生成手段５２３に出力する役割をする。また、遅延ライン部５２０内に設けられた第１信号生成手段５２３は、第５制御手段５２２から第５制御信号を入力されるとともに、複数個の遅延セル５２１から上記の多重位相信号を入力され、第５制御信号に応じて多重位相信号の中で位相の隣接する二つの信号を選択し、選択した二つの信号を混合して第１クロック信号intclk1を生成し、その第１クロック信号intclk1を混合回路５３０に出力する役割をする。
【００３９】
一方、遅延ライン部５２０内に設けられた第６制御手段５２４は、位相感知器５６０からの第２比較信号に応じて遅延量を調整する第６制御信号を生成し、その第６制御信号を第２信号生成手段５２５に出力する役割をする。また、遅延ライン部５２０内に設けられた第２信号生成手段５２５は、第６制御手段５２４から第６制御信号を入力されるとともに、複数個の遅延セル５２１から上記の多重位相信号を入力され、第６制御信号に応じて前記多重位相信号の中で位相の隣接する二つの信号を選択し、選択した二つの信号により第２クロック信号intclk2を生成し、その第２クロック信号intclk2を混合回路５３０に出力する役割をする。
【００４０】
混合回路５３０は、遅延ライン部５２０からの第２クロック信号intclk2が休止中間は、第１クロック信号intclk1をバイパス（素通し）し、遅延ライン部５２０からの第２クロック信号intclk2が駆動されると、第１クロック信号intclk1と第２クロック信号intclk2とを混合して、両者の立下りエッジの中間位相（時間的遷移位置）を有する混合クロック信号int_clkを生成し、その混合クロック信号int_clkを外部及び遅延モデル部５４０に出力する役割をする。この混合クロック信号int_clkは、遷移位相が選定されることにより、デューティが調整されたクロック信号となっている。
【００４１】
遅延モデル部５４０は、混合回路５３０からデューティが調整された混合クロック信号int_clkを入力される。この混合クロック信号int_clkは、この発明の回路の外部に出力されて、この発明を備えたメモリー装置のデータ入出力装置まで到達するようになるが、その場合に生じ得る時間的遅延量を遅延モデル部５４０で予測し模擬的に付加する。遅延モデル部５４０は、この混合クロック信号int_clkを、予測された時間的遅延量に基づいて遅延させて、補償クロック信号iclkを形成し、その形成された補償クロック信号iclkを直接位相感知器５５０に出力する役割をする。
【００４２】
次いで、直接位相感知器５５０は、外部クロック信号ext_clkを入力されて、それと遅延モデル部５４０から入力された補償クロック信号iclkとを比較して、第１比較信号を形成し、その第１比較信号を遅延ライン部５２０に出力する役割をする。
【００４３】
一方、位相感知器５６０は、遅延ライン部５２０から第１クロック信号intclk1及び第２クロック信号intclk2を入力されて、第１クロック信号intclk1及び第２クロック信号intclk2の両者立上りエッジの中でどちらが先行しているかを示す第２比較信号を生成し、当該第２比較信号を遅延ライン部５２０に出力する役割をする。
【００４４】
図６は、上述の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた信号生成手段５２３、５２４の具体例を示すブロック図であり、この信号生成手段５２３、５２４は、ＭＵＸ（マルチプレクサ）６０１及び第２位相混合器６０２を含んで構成されている。信号生成手段５２３、５２４内に含まれているＭＵＸ６０１は、制御手段５２２、５２４から入力された制御信号により、複数の遅延セル５２１から入力された複数個の多重位相信号の中から一個のユニット遅延セルによる遅延時間だけの差を有する隣接する二つの信号を選択し、選択された二つの信号を第２位相混合器６０２に出力する役割をする。
【００４５】
また、信号生成手段５２３、５２４内に含まれている第２位相混合器６０２は、ＭＵＸ６０１から入力された二つの信号の遅延時間を細かくチューニングして、一つの信号を生成した後、これを前記混合回路５３０に出力する役割をする。
【００４６】
図７及び図８は、この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器４０２、６０２の内部構成を示すブロック図であり、図９は、この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器４０２、６０２の動作を示す波形図であり、以下にこれらの図を参照しながら、この発明における位相混合器４０２、６０２について説明する。
【００４７】
位相混合器４０２、６０２内に設けられた複数個の第１混合セル７０１の各々は、制御手段３２１、３２４、５２２、５２４からの混合制御信号を一つの端子ｓに入力され、他の端子ＩＮには遅延時間が異なる二つの信号の中の一つの信号X1を入力され、制御手段３２１、３２４、５２２、５２４からの混合制御信号が第１の論理レベル（Ｌレベル）である場合には、Ｈｉｇｈ−Ｚ信号を出力し、制御手段３２１、３２４、５２２、５２４からの混合制御信号が第２の論理レベル（Ｈレベル）である場合には、上記遅延時間が異なる二つの信号の中の一つの信号X1を反転して出力する役割をする。ここに、第１混合セル７０１は、図８に示すように、ソース／ドレイン電流路が直列に接続された４個のトランジスタ、すなわち、第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２を含んで構成されている。
【００４８】
第１混合セル７０１内の第１ＰＭＯＳトランジスタＰ１は、ソース端子が電源電圧に接続され、ゲート端子に遅延時間が異なる二つの信号の中の一つの信号X1を入力される。また、第１混合セル７０１内の第２ＰＭＯＳトランジスタＰ２は、ソース端子が第１ＰＭＯＳトランジスタＰ１のドレイン端子に接続され、ゲート端子に制御手段３２１、３２４、５２２、５２４からの混合制御信号の反転された値sbを入力され、ドレイン端子が出力端子ＯＵＴに接続されている。さらに、第１混合セル７０１内の第１ＮＭＯＳトランジスタＮ１は、ソース端子が接地され、ゲート端子に遅延時間が異なる二つの信号の中の一つの信号X1を入力されている。さらに、第１混合セル７０１内の第２ＮＭＯＳトランジスタＮ２は、ソース端子が第１ＮＭＯＳトランジスタＮ１のドレイン端子に接続され、ゲート端子に制御手段３２１、３２４、５２２、５２４からの混合制御信号を入力され、ドレイン端子が出力端子ＯＵＴに接続されている。
【００４９】
また、位相混合器４０２、６０２内に設けられた複数個の第２混合セル７０２の各々は、制御手段３２１、３２４、５２２、５２４からの混合制御信号を一つの端子ｓに入力され、他の端子ＩＮには遅延時間が異なる二つの信号の中の一つの信号X2を入力され、制御手段３２１、３２４、５２２、５２４からの混合制御信号が第１の論理レベル（Ｌレベル）である場合には、Ｈｉｇｈ−Ｚ信号を出力し、制御手段３２１、３２４、５２２、５２４からの混合制御信号が第２の論理レベル（Ｈレベル）である場合には、上記遅延時間が異なる二つの信号の中の他の信号X2を反転して出力する役割をする。ここに、第２混合セル７０２は、前記第１混合セル７０１の場合と同じく、図８に示すように、ソース／ドレイン電流路が直列に接続された４個のトランジスタ、すなわち、第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２を含んで構成されている。
【００５０】
第２混合セル７０２内の第１ＰＭＯＳトランジスタＰ１は、ソース端子が電源電圧に接続され、ゲート端子に遅延時間が異なる二つの信号の中の他の信号X2を入力される。また、第２混合セル７０２内の第２ＰＭＯＳトランジスタＰ２は、ソース端子が第１ＰＭＯＳトランジスタＰ１のドレイン端子に接続され、ゲート端子に制御手段３２１、３２４、５２２、５２４からの混合制御信号の反転された値sbを入力され、ドレイン端子が出力端子ＯＵＴに連結されている。さらに、第２混合セル７０２内の第１ＮＭＯＳトランジスタＮ１は、ソース端子が接地され、ゲート端子に遅延時間が異なる二つの信号の中の他の信号X2を入力されている。さらに、第２混合セル７０２内の第２ＮＭＯＳトランジスタＮ２は、ソース端子が第１ＮＭＯＳトランジスタＮ１のドレイン端子に接続され、ゲート端子に制御手段３２１、３２４、５２２、５２４からの混合制御信号を入力され、ドレイン端子が出力端子ＯＵＴに連結されている。
【００５１】
また、位相混合器４０２、６０２内に設けられた第１インバータ７０３は、前述の第１混合セル７０１及び第２混合セル７０２が出力した複数個の信号を反転して出力する役割をする。
【００５２】
図９は、この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器の動作を示す波形図であり、二つの入力信号X１、X2が出力端子ＯＵＴに出力される時は、混合制御信号に応じて二つの信号X1、X2の間の位相を有する信号Ｙを出力する。
【００５３】
図１０は、この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた混合回路１３０、３３０、５３０の構成例を示す回路図であり、以下にこれについて説明する。この混合回路は、第２インバータ８１０、第１クロック信号処理部８２０、第２クロック信号処理部８３０及び第３インバータ８４０を含んで構成されている。
【００５４】
第２インバータ８１０は、混合イネーブル信号Blend_enbを入力されて、それを反転して出力する役割をする。
【００５５】
、第１クロック信号処理部８２０は、混合イネーブル信号Blend_enbが第２の論理レベル（Ｈレベル）である場合には、第１クロック信号を入力されてそのまま出力し、混合イネーブル信号Blend_enbが第１の論理レベル（Ｌレベル）である場合には、第１クロック信号を利用して第１混合信号を生成した後、第３インバータ８４０に出力する役割をする。ここに、第１クロック信号処理部８２０は、常時インバータ回路として動作するＫ個の第１制御可能インバータと、混合イネーブル信号Blend_enbが第２の論理レベル（Ｈレベル）である場合には、インバータとして動作し、混合イネーブル信号Blend_enbが第１の論理レベル（Ｌレベル）である場合には、ターンオフされるＮ−Ｋ個の第２制御可能インバータとを含んでいる。
【００５６】
一方、第２クロック信号処理部８３０は、混合イネーブル信号Blend_enbが第２の論理レベル（Ｈレベル）である場合には、動作せず、混合イネーブル信号Blend_enbが第１の論理レベル（Ｌレベル）である場合には、第２クロック信号を利用して第２混合信号を生成した後、第３インバータ８４０に出力する役割をする。ここに、第２クロック信号処理部８３０は、常時ターンオフ状態のＫ個の第３制御可能インバータと、混合イネーブル信号Blend_enbが第１の論理レベル（Ｌレベル）である場合には、インバータとして動作し、混合イネーブル信号Blend_enbが第２の論理レベル（Ｈレベル）である場合には、ターンオフされるＮ−Ｋ個の第４制御可能インバータを含んでいる。
【００５７】
また、第３インバータ８４０は、第１混合信号及び前記第２混合信号を合わせて反転することによって、混合クロック信号Blind_outを形成して出力する役割をする。出力されたこの混合クロック信号Blind_outは、前述の混合クロック信号int_clkに相当する。
【００５８】
図１１は、この発明の一実施例に係るデジタルＤＬＬ装置のデューティサイクル修正方法を示す動作フロチャートであり、以下これについて説明する。
【００５９】
まず、直接位相感知器１５０により外部クロック信号ext_clkと補償クロック信号iclkの両者の立上りエッジが一致するか否かを判定する（Ｓ９０１）。両者の立上りエッジが一致する場合、第２遅延ライン１２４が駆動されて第２クロック信号intclk2を作動させる（Ｓ９０２）。
【００６０】
次いで、第１クロック信号intclk1と第２クロック信号intclk2の両者の立上りエッジが一致するか否かを判定する（Ｓ９０３）。第１クロック信号intclk1及び第２クロック信号intclk2の立上りエッジが一致すると、混合回路１３０で第１クロック信号及び第２クロック信号の中間位相を取って、デューティが５０％である混合クロック信号int_clkを生成する（Ｓ９０４）。
【００６１】
もし、外部クロック信号ext_clkと補償クロック信号iclkとの立上りエッジが一致するか否かを判定した（Ｓ９０１）結果、両信号の立上りエッジが一致しない場合には、両信号の立上りエッジを一致させるため、第１制御手段１２１により第１遅延ライン１２２を制御して、遅延調整した第１クロック信号intclk1を出力させ、補償クロック信号iclkを遅延させる（Ｓ９０５）。補償クロック信号iclkを遅延させた後、外部クロック信号ext_clkと補償クロック信号iclkとの立上りエッジが一致するか否かを再び判定する（Ｓ９０１）。
【００６２】
一方、第１クロック信号intclk1及び第２クロック信号intclk2の立上りエッジが一致しないと、両信号の立上りエッジを一致させるため、第２クロック信号intclk2の遅延を調整する（Ｓ９０６）。第２クロック信号intclk2の遅延を調整した後、再び第１クロック信号intclk1と第２クロック信号intclk2の立上りエッジが一致するか否かを判定するステップに戻る（Ｓ９０３）。
【００６３】
第１クロック信号intclk1と第２クロック信号intclk2の立上りエッジが一致すると、混合回路１３０で第１クロック信号intclk1と第２クロック信号intclk2の中間の位相を取って、デューティが５０％である混合クロック信号int_clkを生成する（Ｓ９０４）。
【００６４】
なお、この発明は、上述の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００６５】
【発明の効果】
この発明は、従来のデューティサイクル修正が困難であったデジタル型ＤＬＬ装置とは異なって、混合回路を利用してデューティエラーを修正し、５０％のデューティサイクルを有する内部クロック信号を生成できる利点がある。
【図面の簡単な説明】
【図１】 この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図２】 この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置の動作を示す各クロック信号波形のタイミング図である。
【図３】 この発明の他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図４】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた遅延ラインを示すブロック図である。
【図５】 この発明のさらに他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図６】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた信号生成手段を示すブロック図である。
【図７】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器を示すブロック図である。
【図８】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器内の混合セルを示すブロック図である。
【図９】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器の動作を示すクロック信号波形のタイミング図である。
【図１０】 この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた混合回路の例を示す回路図である。
【図１１】 この発明の実施例に係るデジタルＤＬＬ装置のデューティサイクル修正方法を示す動作フロチャートである。
【符号の説明】
１１０…バッファ、１２０…遅延ライン部、１３０…混合回路、１４０…遅延モデル部、１５０…直接位相感知器、１６０…位相感知器。
Claims (24)
- 外部クロック信号を入力されて、クロックのエッジでレベル遷移するクロック入力信号を生成するバッファと、
前記クロック入力信号を入力され、第１比較信号及び第２比較信号を入力されて前記クロック入力信号を各所定の時間だけ遅延させた後、第１クロック信号及び第２クロック信号を出力する遅延ライン部と、
前記遅延ライン部において前記第２クロック信号が非作動の間は、前記第１クロック信号をバイパスし、前記第２クロック信号が作動すると、前記第１クロック信号と前記第２クロック信号とを混合して、両者の立下りエッジの中間位相を有する混合クロック信号を生成する混合回路と、
前記混合クロック信号を入力されて、混合クロック信号が実際の回路における内部クロックとして用いられる時の遅延時間を推定してその遅延時間を付加し、補償クロック信号を生成する遅延モデル部と、
前記外部クロック信号を入力されて、前記補償クロック信号と比較して第１比較信号を生成し、前記第１比較信号を前記遅延ライン部に出力する直接位相感知器と、
前記第１クロック信号及び前記第２クロック信号を入力され、両者の位相を感知して第２比較信号を生成した後、前記遅延ライン部に出力する位相感知器と
を備えてなるデューティサイクル修正が可能なデジタルＤＬＬ装置。 - 請求項１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記遅延ライン部は、
前記第１比較信号に応じて遅延量を調整する第１制御信号を生成する第１制御手段と、
前記第１制御信号を入力され、前記クロック入力信号を入力され、前記第１制御信号に応じて前記クロック入力信号を所定時間だけ遅延させて、第１クロック信号を生成する第１遅延ラインと、
前記第２比較信号に応じて遅延量を調整する第２制御信号を生成する第２制御手段と、
前記第２制御信号を入力され、前記クロック入力信号を入力され、前記第２制御信号に応じて前記クロック入力信号を所定時間だけ遅延させた後、反転して第２クロック信号を生成する第２遅延ラインと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記遅延ライン部は、
前記第１比較信号に応じて遅延量を調整する第１シフト信号を生成して出力する第３制御手段と、
前記第１シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第３制御信号を生成して出力する第１シフトレジスタと、
前記第３制御信号を入力され、前記バッファから前記クロック入力信号を入力され、前記第３制御信号に応じて前記クロック入力信号を所定時間だけ遅延させて第１クロック信号を生成して、前記混合回路に出力する第３遅延ラインと、
前記第２比較信号に応じて遅延量を調整する第２シフト信号を生成して出力する第４制御手段と、
前記第２シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第４制御信号を生成して出力する第２シフトレジスタと、
前記第４制御信号を入力され、前記バッファから前記クロック入力信号を入力され、前記第４制御信号に応じて前記クロック入力信号を所定時間だけ遅延させた後、反転して第２クロック信号を生成し、前記第２クロック信号を前記混合回路に出力する第４遅延ラインと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項３に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第３遅延ラインは、
順次接続された複数個のユニット遅延セルを備え、駆動されたユニット遅延セルの個数に応じた遅延時間を有する、二つの信号を生成して出力する粗遅延ラインと、
前記粗遅延ラインから前記二つの信号を入力されて、遅延時間を細かくチューニングする第１位相混合器と
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項３に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第４遅延ラインは、
順次接続された複数個のユニット遅延セルを備え、駆動されたユニット遅延セルの個数に応じた遅延時間を有する、二つの信号を生成して出力する粗遅延ラインと、
前記粗遅延ラインから前記二つの信号を入力されて、遅延時間を細かくチューニングする第１位相混合器と
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記遅延ライン部は、
前記バッファから前記クロック入力信号を入力され、前記クロック入力信号により生成された複数個の多重位相信号を出力する複数個の遅延セルと、
前記第１比較信号に応じて遅延量を調整する第５制御信号を生成して出力する第５制御手段と、
前記第５制御信号に応じて前記多重位相信号の中で隣接する二つの信号を選択し、前記二つの信号をチューニングして生成された第１クロック信号を前記混合回路に出力する第１信号生成手段と、
前記第２比較信号に応じて遅延量を調整する第６制御信号を生成して出力する第６制御手段と、
前記第６制御信号に応じて前記多重位相信号の中で隣接する二つの信号を選択し、前記二つの信号をチューニングし反転することによって生成された、第２クロック信号を前記混合回路に出力する第２信号生成手段と
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項６に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第１信号生成手段は、
前記第５制御信号により、前記複数個の遅延セルから入力された前記複数個の多重位相信号の中で一個のユニット遅延セルによる遅延時間の差を有する隣接する二つの信号を選択して出力するマルチプレクサと、
前記マルチプレクサから二つの信号を入力されてチューニングして生成された一つの信号を前記混合回路に出力する第２位相混合器と
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項６に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第２信号生成手段は、
前記第６制御信号により、前記複数個の遅延セルから入力された前記複数個の多重位相信号の中で一個のユニット遅延セルによる遅延時間の差を有する隣接する二つの信号を選択して出力するマルチプレクサと、
前記マルチプレクサから二つの信号を入力されてチューニングして生成された一つの信号を前記混合回路に出力する第２位相混合器と
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項４または請求項５に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第１位相混合器は、
前記第３制御手段または前記第４制御手段からの複数個の混合制御信号の中で一つの信号を一端子に入力され、他の端子に前記粗遅延ラインから出力された二つの信号の中の一つの信号を入力され、前記混合制御信号が第１論理レベルである場合には、Ｈｉｇｈ−Ｚ信号を出力し、前記混合制御信号が第２論理レベルである場合には、前記粗遅延ラインから出力された二つの信号の中の一つの信号を反転して出力する複数個の第１混合セルと、
前記第３制御手段または前記第４制御手段からの複数個の混合制御信号の中の一つの信号を一端子に入力され、他の端子に前記粗遅延ラインから出力された二つの信号の中の他の信号を入力され、前記混合制御信号が第１論理レベルである場合には、Ｈｉｇｈ−Ｚ信号を出力し、前記混合制御信号が第２論理レベルである場合には、前記粗遅延ラインから出力された二つの信号の中の他の一つの信号を反転して出力する第２混合セルと、
前記第１混合セル及び第２混合セルから出力された複数個の信号を反転して出力するインバータと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項７または請求項８に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第２位相混合器は、
前記第５制御手段または第６制御手段からの複数個の混合制御信号の中の一つの信号を一端子に入力され、他の端子に前記マルチプレクサから出力された二つの信号の中の一つの信号を入力され、前記混合制御信号が第１論理レベルである場合には、Ｈｉｇｈ−Ｚ信号を出力し、前記混合制御信号が第２論理れべるである場合には、前記マルチプレクサから出力された二つの信号の中の一つの信号を反転して出力する複数個の第１混合セルと、
前記第５制御手段または第６制御手段からの複数個の混合制御信号の中の一つの信号を一端子に入力され、他の端子に前記マルチプレクサから出力された二つの信号の中の他の一つの信号を入力され、前記混合制御信号が第１論理レベルである場合には、Ｈｉｇｈ−Ｚ信号を出力し、前記混合制御信号が第２論理レベルである場合には、前記マルチプレクサから出力された二つの信号の中の他の一つの信号を反転して出力する第２混合セルと、
前記第１混合セル及び第２混合セルから出力された複数個の信号を反転して出力するインバータと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項９に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第１混合セルは、
ソース端子が電源電圧に接続され、ゲート端子に前記粗遅延ラインから出力された二つの信号の中の一つの信号を入力される第１ＰＭＯＳトランジスタと、
ソース端子が前記第１ＰＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に一個の混合制御信号の反転された値を入力され、ドレイン端子が出力端子に接続された第２ＰＭＯＳトランジスタと、
ソース端子が接地され、ゲート端子に前記粗遅延ラインから出力された二つの信号の中の一つの信号を入力される第１ＮＭＯＳトランジスタと、
ソース端子が前記第１ＮＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に一個の混合制御信号を入力され、ドレイン端子が出力端子に接続された第２ＮＭＯＳトランジスタと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項１０に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第１混合セルは、
ソース端子が電源電圧に接続され、ゲート端子に前記マルチプレクサから出力された二つの信号の中の一つの信号を入力される第１ＰＭＯＳトランジスタと、
ソース端子が前記第１ＰＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に一個の混合制御信号の反転された値を入力され、ドレイン端子が出力端子に接続された第２ＰＭＯＳトランジスタと、
ソース端子が接地され、ゲート端子に前記マルチプレクサから出力された二つの信号の中の一つの信号を入力される第１ＮＭＯＳトランジスタと、
ソース端子が前記第１ＮＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に一個の混合制御信号を入力され、ドレイン端子が出力端子に接続された第２ＮＭＯＳトランジスタと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項９に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第２混合セルは、
ソース端子が電源電圧に接続され、ゲート端子に前記粗遅延ラインから出力された二つの信号の中の他の一つの信号を入力される第１ＰＭＯＳトランジスタと、
ソース端子が前記第１ＰＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に一個の混合制御信号の反転された値を入力され、ドレイン端子が出力端子に接続された第２ＰＭＯＳトランジスタと、
ソース端子が接地され、ゲート端子に前記粗遅延ラインから出力された二つの信号の中の他の一つの信号を入力される第１ＮＭＯＳトランジスタと、
ソース端子が前記第１ＮＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に一個の混合制御信号を入力され、ドレイン端子が出力端子に接続された第２ＮＭＯＳトランジスタと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項１０に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第２混合セルは、
ソース端子が電源電圧に接続され、ゲート端子に前記マルチプレクサから出力された二つの信号の中の他の一つの信号を入力される第１ＰＭＯＳトランジスタと、
ソース端子が前記第１ＰＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に一個の混合制御信号の反転された値を入力され、ドレイン端子が出力端子に接続される第２ＰＭＯＳトランジスタと、
ソース端子はが地され、ゲート端子に前記マルチプレクサから出力された二つの信号の中の他の一つの信号を入力される第１ＮＭＯＳトランジスタと、
ソース端子が前記第１ＮＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に一個の混合制御信号を入力され、ドレイン端子が出力端子に接続された第２ＮＭＯＳトランジスタと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記混合回路は、
混合イネーブル信号を入力されて反転して出力する第２インバータと、
前記混合イネーブル信号が第２論理レベルである場合には、第１クロック信号を入力されてそのまま出力し、前記混合イネーブル信号が第１論理レベルである場合には、第１クロック信号を利用して、第１混合信号を生成する第１クロック信号処理部と、
前記混合イネーブル信号が第２論理レベルである場合には動作せず、前記混合イネーブル信号が第１論理レベルである場合には、第２クロック信号を利用して第２混合信号を生成する第２クロック信号処理部と、
前記第１混合信号及び前記第２混合信号を合わせて反転することによって前記混合クロック信号を生成する第３インバータと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項１５に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第１クロック信号処理部は、
常時インバータ回路として動作するＫ個の第１制御可能インバータと、
前記混合イネーブル信号が第２論理レベルである場合には、インバータとして動作し、前記混合イネーブル信号が第１論理レベルである場合には、ターンオフされるＮ−Ｋ個の第２制御可能インバータと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項１６に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記複数個の第１制御可能インバータ及び第２制御可能インバータの大きさが同じである
ことを特徴とするデジタルＤＬＬ装置。 - 請求項１６または請求項１７に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記複数個の第１制御可能インバータ及び第２制御可能インバータの個数が同じである
ことを特徴とするデジタルＤＬＬ装置。 - 請求項１５に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第２クロック信号処理部は、
常時ターンオフ状態のＫ個の第３制御可能インバータと、
前記混合イネーブル信号が第１論理レベルである場合には、インバータとして動作し、前記混合イネーブル信号が第２論理レベルである場合には、ターンオフされるＮ−Ｋ個の第４制御可能インバータと
を含んでなることを特徴とするデジタルＤＬＬ装置。 - 請求項１９に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記複数個の第１制御可能インバータ及び第２制御可能インバータの大きさが同じである
ことを特徴とするデジタルＤＬＬ装置。 - 請求項１９または請求項２０に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記複数個の第１制御可能インバータ及び第２制御可能インバータの個数が同じである
ことを特徴とするデジタルＤＬＬ装置。 - 請求項１に記載のデユーテイサイクル修正が可能なデジタルＤＬＬ装置において、
前記外部クロック信号と前記補償クロック信号との立上りエッジが一致するか否かを判定するステップと、
前記立上りエッジが一致すると判定した場合には、前記第２クロック信号を作動させるステップと、
前記第１クロック信号と第２クロック信号との立上りエッジが一致するか否かを判定するステップと、
前記第１クロック信号と第２クロック信号との立上りエッジが一致すると判定した場合には、前記第１クロック信号と第２クロック信号との間の位相を取って、デユーテイが５０％である混合クロック信号を生成するステップと
を含んでなるデジタルＤＬＬ装置のデユーテイサイクル修正方法。 - 請求項２２に記載のデジタルＤＬＬ装置のデューティサイクル修正方法であって、
さらに、前記外部クロック信号と前記補償クロック信号の立上りエッジが一致しないと判定した場合には、遅延過程を介してエッジを一致させた後、前記外部クロック信号と前記補償クロック信号の立上りエッジが一致するか否かを判定するステップに戻るステップを含んでなる
ことを特徴とするデジタルＤＬＬ装置のデューティサイクル修正方法。 - 請求項２２に記載のデジタルＤＬＬ装置のデューティサイクル修正方法であって、
さらに、前記第１クロック信号と前記第２クロック信号の立上りエッジが一致しないと判定した場合には、前記第２クロック信号の遅延過程を介してエッジを一致させた後、前記第１クロック信号と前記第２クロック信号の立上りエッジが一致するか否かを判定するステップに戻るステップを含んでなる
ことを特徴とするデジタルＤＬＬ装置のデューティサイクル修正方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0028119A KR100477809B1 (ko) | 2002-05-21 | 2002-05-21 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| KR2002-028119 | 2002-05-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003347908A JP2003347908A (ja) | 2003-12-05 |
| JP4276857B2 true JP4276857B2 (ja) | 2009-06-10 |
Family
ID=29546321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003033529A Expired - Fee Related JP4276857B2 (ja) | 2002-05-21 | 2003-02-12 | デューティサイクル修正が可能なデジタルｄｌｌ装置及びデューティサイクル修正方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6677792B2 (ja) |
| JP (1) | JP4276857B2 (ja) |
| KR (1) | KR100477809B1 (ja) |
| DE (1) | DE10300690B4 (ja) |
| TW (1) | TWI312235B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7702632B2 (en) | 2003-12-15 | 2010-04-20 | Sony Corporation | Information processing apparatus, information processing method, and computer program |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002366112A (ja) * | 2001-06-07 | 2002-12-20 | Hitachi Ltd | 液晶駆動装置及び液晶表示装置 |
| KR100424180B1 (ko) * | 2001-12-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로 |
| DE10214304B4 (de) * | 2002-03-28 | 2004-10-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander |
| KR100477808B1 (ko) * | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| US7110446B1 (en) * | 2002-07-26 | 2006-09-19 | Xilinx, Inc. | Method and apparatus for reducing effect of jitter |
| KR100486256B1 (ko) * | 2002-09-04 | 2005-05-03 | 삼성전자주식회사 | 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로 |
| KR100490655B1 (ko) * | 2002-10-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프 |
| JP4277979B2 (ja) * | 2003-01-31 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2004287691A (ja) * | 2003-03-20 | 2004-10-14 | Renesas Technology Corp | 半導体集積回路 |
| KR100515071B1 (ko) * | 2003-04-29 | 2005-09-16 | 주식회사 하이닉스반도체 | 디엘엘 장치 |
| US6992515B1 (en) * | 2003-08-18 | 2006-01-31 | Cray, Inc. | Clock signal duty cycle adjust circuit |
| US20050093594A1 (en) * | 2003-10-30 | 2005-05-05 | Infineon Technologies North America Corp. | Delay locked loop phase blender circuit |
| KR100578232B1 (ko) * | 2003-10-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| KR100554981B1 (ko) * | 2003-11-20 | 2006-03-03 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| KR100532498B1 (ko) * | 2004-01-28 | 2005-11-30 | 삼성전자주식회사 | 오실레이터와 카운터를 이용하는 지연 동기 회로 및 클럭동기 방법 |
| KR100529390B1 (ko) * | 2004-02-19 | 2005-11-17 | 주식회사 하이닉스반도체 | 개회로 디지털 듀티 보정 회로 |
| KR100673885B1 (ko) * | 2004-04-27 | 2007-01-26 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 듀티 싸이클 교정 장치 및 그 방법 |
| US7005904B2 (en) * | 2004-04-30 | 2006-02-28 | Infineon Technologies Ag | Duty cycle correction |
| US7230464B2 (en) * | 2004-06-29 | 2007-06-12 | Intel Corporation | Closed-loop delay compensation for driver |
| US7126874B2 (en) * | 2004-08-31 | 2006-10-24 | Micron Technology, Inc. | Memory system and method for strobing data, command and address signals |
| KR100604914B1 (ko) | 2004-10-28 | 2006-07-28 | 삼성전자주식회사 | 반전 록킹 스킴에 따른 지연 동기 루프의 듀티 싸이클보정 회로 및 방법 |
| US7084689B2 (en) * | 2004-11-12 | 2006-08-01 | International Business Machines Corporation | Method and apparatus for generating non-skewed complementary signals through interpolation |
| US7667513B2 (en) * | 2004-11-12 | 2010-02-23 | International Business Machines Corporation | Digital duty cycle corrector |
| US7116143B2 (en) * | 2004-12-30 | 2006-10-03 | Micron Technology, Inc. | Synchronous clock generator including duty cycle correction |
| US7680232B2 (en) * | 2005-01-21 | 2010-03-16 | Altera Corporation | Method and apparatus for multi-mode clock data recovery |
| KR100594318B1 (ko) * | 2005-01-31 | 2006-06-30 | 삼성전자주식회사 | 위상점프없는 소프트 스위칭을 위한 멀티플렉서 및멀티플렉싱 방법 |
| KR100713082B1 (ko) * | 2005-03-02 | 2007-05-02 | 주식회사 하이닉스반도체 | 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프 |
| US7423466B2 (en) * | 2005-04-29 | 2008-09-09 | Stmicroelectronics Pvt. Ltd. | Apparatus for enabling duty cycle locking at the rising/falling edge of the clock |
| US7276951B2 (en) | 2005-05-25 | 2007-10-02 | Micron Technology, Inc. | Delay line circuit |
| KR100668852B1 (ko) * | 2005-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | 듀티비 보정 장치 |
| US7304516B2 (en) * | 2005-09-01 | 2007-12-04 | Micron Technology, Inc. | Method and apparatus for digital phase generation for high frequency clock applications |
| US20070080731A1 (en) * | 2005-10-11 | 2007-04-12 | Kim Jung P | Duty cycle corrector |
| US7227809B2 (en) * | 2005-10-14 | 2007-06-05 | Micron Technology, Inc. | Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration |
| US7420399B2 (en) * | 2005-11-10 | 2008-09-02 | Jonghee Han | Duty cycle corrector |
| US7593496B2 (en) * | 2005-12-27 | 2009-09-22 | Intel Corporation | Phase interpolator |
| KR100701704B1 (ko) * | 2006-01-12 | 2007-03-29 | 주식회사 하이닉스반도체 | 듀티 교정 회로 |
| US7423465B2 (en) | 2006-01-27 | 2008-09-09 | Micron Technology, Inc. | Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit |
| GB2434930B (en) * | 2006-02-01 | 2009-08-26 | Wolfson Microelectronics Plc | Delay-locked loop circuits |
| US8073890B2 (en) | 2006-02-22 | 2011-12-06 | Micron Technology, Inc. | Continuous high-frequency event filter |
| KR100954117B1 (ko) | 2006-02-22 | 2010-04-23 | 주식회사 하이닉스반도체 | 지연 고정 루프 장치 |
| US7310010B2 (en) * | 2006-04-13 | 2007-12-18 | Infineon Technologies Ag | Duty cycle corrector |
| US7489176B2 (en) * | 2006-04-28 | 2009-02-10 | Rambus Inc. | Clock distribution circuit |
| JP4106383B2 (ja) * | 2006-06-08 | 2008-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 遅延比率調整回路、遅延パルス生成回路及びパルス幅変調パルス信号発生装置。 |
| KR100800150B1 (ko) * | 2006-06-30 | 2008-02-01 | 주식회사 하이닉스반도체 | 지연 고정 루프 장치 |
| US8122275B2 (en) | 2006-08-24 | 2012-02-21 | Altera Corporation | Write-leveling implementation in programmable logic devices |
| KR100838376B1 (ko) * | 2006-08-24 | 2008-06-13 | 주식회사 하이닉스반도체 | 전원전압 변동에 대비한 디엘엘장치. |
| KR100853462B1 (ko) * | 2006-08-31 | 2008-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100808055B1 (ko) * | 2006-10-31 | 2008-02-28 | 주식회사 하이닉스반도체 | 반도체 소자의 지연 고정 루프와 그의 구동 방법 |
| KR100861297B1 (ko) * | 2006-12-28 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그에 포함되는 지연 고정 루프 |
| KR100854457B1 (ko) * | 2006-12-29 | 2008-08-27 | 주식회사 하이닉스반도체 | 지연고정루프 |
| KR100857855B1 (ko) * | 2007-02-28 | 2008-09-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| US8339295B2 (en) * | 2007-07-31 | 2012-12-25 | Motorola Solutions, Inc. | Method and system for managing digital to time conversion |
| KR100930404B1 (ko) | 2007-12-10 | 2009-12-08 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로 및 그 제어 방법 |
| CN102667732A (zh) * | 2009-12-25 | 2012-09-12 | 富士通株式会社 | 信号接收电路、存储器控制器、处理器、计算机以及相位控制方法 |
| KR101128961B1 (ko) | 2010-01-29 | 2012-03-27 | 주식회사 하이닉스반도체 | 반도체 장치 |
| CN102081965B (zh) * | 2011-02-21 | 2013-04-10 | 西安华芯半导体有限公司 | 一种产生dram内部写时钟的电路 |
| TWI448081B (zh) * | 2012-01-20 | 2014-08-01 | Nat Univ Chung Cheng | All-digital clock correction circuit and method thereof |
| JP5949267B2 (ja) * | 2012-07-24 | 2016-07-06 | 富士通株式会社 | デューティ補正回路、及び、情報処理装置 |
| US9954517B2 (en) | 2012-11-06 | 2018-04-24 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment |
| US8917132B2 (en) * | 2013-03-11 | 2014-12-23 | Micron Technology, Inc. | Apparatuses, methods, and circuits including a delay circuit |
| US8947144B2 (en) | 2013-06-18 | 2015-02-03 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment |
| US9503066B2 (en) | 2013-07-08 | 2016-11-22 | Micron Technology, Inc. | Apparatuses and methods for phase interpolating clock signals and for providing duty cycle corrected clock signals |
| JP6183225B2 (ja) * | 2014-01-16 | 2017-08-23 | 富士通株式会社 | タイミング調整回路、クロック生成回路、及びタイミング調整方法 |
| US9413338B2 (en) | 2014-05-22 | 2016-08-09 | Micron Technology, Inc. | Apparatuses, methods, and circuits including a duty cycle adjustment circuit |
| TWI552528B (zh) * | 2014-12-31 | 2016-10-01 | 致茂電子股份有限公司 | 時脈產生裝置 |
| KR102387233B1 (ko) | 2015-10-20 | 2022-04-19 | 에스케이하이닉스 주식회사 | 버퍼 회로 |
| KR20180046429A (ko) * | 2016-10-27 | 2018-05-09 | 삼성전자주식회사 | 오프셋을 제거하는 지연 고정 루프 및 이를 포함하는 메모리 장치 |
| KR20200145266A (ko) * | 2019-06-21 | 2020-12-30 | 에스케이하이닉스 주식회사 | 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치 |
| KR20210140875A (ko) * | 2020-05-14 | 2021-11-23 | 삼성전자주식회사 | 멀티 위상 클록 생성기, 그것을 포함하는 메모리 장치, 및 그것의 멀티 위상클록 생성 방법 |
Family Cites Families (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216399A (ja) * | 1987-07-09 | 1990-01-19 | Hitachi Ltd | 多段ポンプ |
| JPH07106926A (ja) * | 1993-10-06 | 1995-04-21 | Hitachi Ltd | クロック発生回路、及びデータ処理装置 |
| JPH0888545A (ja) * | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | デューティ比補正方法および装置 |
| JP3592386B2 (ja) | 1994-11-22 | 2004-11-24 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| DE69623770T2 (de) | 1995-05-26 | 2003-08-14 | Rambus Inc | Phasenschieber und verfahren zur phasenverschiebung |
| JP3479389B2 (ja) | 1995-06-21 | 2003-12-15 | 株式会社日立製作所 | データ処理システム及び半導体集積回路 |
| JP3688392B2 (ja) * | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
| KR980006918A (ko) * | 1996-06-26 | 1998-03-30 | 김광호 | 50% 듀티 사이클 데이타 발생기(50% Duty Cycle Data Generator) |
| JP3729582B2 (ja) * | 1996-08-13 | 2005-12-21 | 富士通株式会社 | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| TW353176B (en) | 1996-09-20 | 1999-02-21 | Hitachi Ltd | A semiconductor device capable of holding signals independent of the pulse width of an external clock and a computer system including the semiconductor |
| JP3437046B2 (ja) * | 1996-11-25 | 2003-08-18 | 沖電気工業株式会社 | デューティ比補正回路 |
| JP4033962B2 (ja) * | 1997-05-23 | 2008-01-16 | 株式会社ルネサステクノロジ | クロック生成回路 |
| JP3901297B2 (ja) * | 1997-09-09 | 2007-04-04 | 富士通株式会社 | Ｄｌｌ回路及びそれを利用した半導体記憶装置 |
| JP3497710B2 (ja) | 1997-11-07 | 2004-02-16 | 富士通株式会社 | 半導体装置 |
| KR100252043B1 (ko) | 1997-11-07 | 2000-05-01 | 윤종용 | 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 |
| US6085345A (en) | 1997-12-24 | 2000-07-04 | Intel Corporation | Timing control for input/output testability |
| JP3789628B2 (ja) * | 1998-01-16 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| JP4031859B2 (ja) * | 1998-02-03 | 2008-01-09 | 富士通株式会社 | 半導体装置 |
| JPH11353878A (ja) | 1998-04-07 | 1999-12-24 | Fujitsu Ltd | 半導体装置 |
| JPH11306757A (ja) | 1998-04-27 | 1999-11-05 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| KR100305646B1 (ko) * | 1998-05-29 | 2001-11-30 | 박종섭 | 클럭보정회로 |
| US6100733A (en) | 1998-06-09 | 2000-08-08 | Siemens Aktiengesellschaft | Clock latency compensation circuit for DDR timing |
| KR100281898B1 (ko) * | 1998-07-21 | 2001-02-15 | 윤종용 | 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정회로 및 그방법 |
| JP3745123B2 (ja) * | 1998-08-24 | 2006-02-15 | 三菱電機株式会社 | デューティ比補正回路及びクロック生成回路 |
| DE19845121C1 (de) * | 1998-09-30 | 2000-03-30 | Siemens Ag | Integrierte Schaltung mit einstellbaren Verzögerungseinheiten für Taktsignale |
| KR100284741B1 (ko) | 1998-12-18 | 2001-03-15 | 윤종용 | 로컬클럭 신호 발생회로 및 방법, 내부클럭신호 발생회로 및방법,이를 이용한 반도체 메모리 장치 |
| JP2001006399A (ja) | 1999-06-17 | 2001-01-12 | Fujitsu Ltd | 半導体装置 |
| DE19930167C2 (de) * | 1999-06-30 | 2003-03-06 | Infineon Technologies Ag | Integrierte Schaltung mit einem Phasenregelkreis |
| JP2001035234A (ja) * | 1999-07-16 | 2001-02-09 | Sony Corp | 反射型ディスプレイの照明装置および液晶表示装置 |
| JP2001084763A (ja) * | 1999-09-08 | 2001-03-30 | Mitsubishi Electric Corp | クロック発生回路およびそれを具備した半導体記憶装置 |
| KR100321755B1 (ko) * | 1999-12-24 | 2002-02-02 | 박종섭 | 록킹 시간이 빠른 지연고정루프 |
| KR100575864B1 (ko) | 1999-12-30 | 2006-05-03 | 주식회사 하이닉스반도체 | 램버스 디램 |
| JP3865191B2 (ja) | 2000-02-21 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| KR100366618B1 (ko) * | 2000-03-31 | 2003-01-09 | 삼성전자 주식회사 | 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 |
| JP4392678B2 (ja) * | 2000-04-18 | 2010-01-06 | エルピーダメモリ株式会社 | Ｄｌｌ回路 |
| JP3888603B2 (ja) * | 2000-07-24 | 2007-03-07 | 株式会社ルネサステクノロジ | クロック生成回路および制御方法並びに半導体記憶装置 |
-
2002
- 2002-05-21 KR KR10-2002-0028119A patent/KR100477809B1/ko not_active IP Right Cessation
- 2002-12-30 US US10/335,655 patent/US6677792B2/en not_active Expired - Lifetime
- 2002-12-31 TW TW091138010A patent/TWI312235B/zh not_active IP Right Cessation
-
2003
- 2003-01-10 DE DE10300690A patent/DE10300690B4/de not_active Expired - Fee Related
- 2003-02-12 JP JP2003033529A patent/JP4276857B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7702632B2 (en) | 2003-12-15 | 2010-04-20 | Sony Corporation | Information processing apparatus, information processing method, and computer program |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200307395A (en) | 2003-12-01 |
| TWI312235B (en) | 2009-07-11 |
| KR20030090122A (ko) | 2003-11-28 |
| KR100477809B1 (ko) | 2005-03-21 |
| DE10300690B4 (de) | 2005-06-09 |
| US20030218486A1 (en) | 2003-11-27 |
| US6677792B2 (en) | 2004-01-13 |
| DE10300690A1 (de) | 2003-12-11 |
| JP2003347908A (ja) | 2003-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4276857B2 (ja) | デューティサイクル修正が可能なデジタルｄｌｌ装置及びデューティサイクル修正方法 | |
| JP4324410B2 (ja) | デューティサイクルの修正が可能なデジタルｄｌｌ装置及びデューティサイクルの修正方法 | |
| US7046059B2 (en) | Delay locked loop and its control method | |
| US7142026B2 (en) | Delay locked loop and its control method for correcting a duty ratio of a clock signal | |
| US6859081B2 (en) | Duty cycle correction circuit and delay locked loop having the same | |
| JP4868353B2 (ja) | 遅延固定ループ | |
| USRE43775E1 (en) | Register controlled delay locked loop and its control method | |
| KR100837822B1 (ko) | Ｄｌｌ 회로 및 그 제어 방법 | |
| KR100701423B1 (ko) | 듀티 보정 장치 | |
| US7777542B2 (en) | Delay locked loop | |
| US20030218490A1 (en) | Circuit and method for generating internal clock signal | |
| KR20060095260A (ko) | 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법 | |
| KR20070084784A (ko) | 지연 고정 루프 장치 | |
| JP2005135567A (ja) | ディレイロックループ及びそのクロック生成方法 | |
| US7109774B2 (en) | Delay locked loop (DLL) circuit and method for locking clock delay by using the same | |
| EP2122625A1 (en) | Digital data buffer | |
| US8081021B2 (en) | Delay locked loop | |
| JP3888792B2 (ja) | クロック発生回路 | |
| KR100800139B1 (ko) | 디엘엘 장치 | |
| JP3717290B2 (ja) | 集積回路装置 | |
| KR100613058B1 (ko) | 지연 고정 루프 제어 회로 | |
| KR100915808B1 (ko) | 지연고정루프 회로의 지연 회로 및 지연 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060202 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080718 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080909 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090309 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4276857 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140313 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |