JP5949267B2

JP5949267B2 - デューティ補正回路、及び、情報処理装置

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Description

本発明は、デューティ補正回路、及び、情報処理装置に関する。

従来より、クロックのデューティ比を補正するために、バッファの閾値をフィードバック制御するデューティサイクルコレクタ（ＤＣＣ：Duty-Cycle Corrector）があった（例えば、非特許文献１参照）。

"Chih-Kong Ken Yang", Delay-Locked Loops-An Overview, Phase Locking in High Performance Systems , IEEE Press, Year 2003, pp. 13-22.

ところで、クロックの'１'（High）と'０'（Low）を判定するための閾値をフィードバック制御によって変更するＤＣＣでは、閾値を変更できる範囲がクロックの立ち上がり時間又は立ち下がり時間によって決まる。

このため、特に、クロックのデューティ比のずれ（５０％からのずれ）が大きい場合には、クロックを正確に補正できない場合がある。

そこで、クロックを正確に補正できるデューティ補正回路を提供することを目的とする。

本発明の実施の形態のデューティ補正回路は、周期Ｔの差動クロックの一方のクロック及び他方のクロックがそれぞれ入力される第１入力端子及び第２入力端子と、前記第２入力端子に接続され、前記他方のクロックの位相をｋＴ／２（ｋは任意の奇数）遅延させて出力する第１遅延部と、前記第１入力端子に接続され、前記一方のクロックの位相を前記ｋＴ／２遅延させて出力する第２遅延部と、前記第１入力端子から入力される前記一方のクロックと、前記第１遅延部によって位相がｋＴ／２遅延された前記他方のクロックとを加算したクロックを出力する第１補間部と、前記第２入力端子から入力される前記他方のクロックと、前記第２遅延部によって位相がｋＴ／２遅延された前記一方のクロックとを加算したクロックを出力する第２補間部とを含む。

クロックを正確に補正できるデューティ補正回路、及び、情報処理装置を提供することができる。

比較例のデューティ補正回路１０を示す図である。比較例のデューティ補正回路１０の動作を示す図である。比較例のデューティ補正回路１０において、デューティ比の補正が可能な範囲を示す図である。実施の形態１のデューティ補正回路１００を含む情報処理装置５００を示す図である。ＣＰＵ５０１が出力するデータ（ＤＡＴＡ）の一例を示す図である。実施の形態１のデューティ補正回路１００を示す図である。実施の形態１のデューティ補正回路１００に含まれるＰＩ１２０Ａの回路を示す図である。実施の形態１のデューティ補正回路１００の動作を示すタイミングチャートである。実施の形態１のデューティ補正回路１００のデューティ比の補正結果を示す図である。図９に示すデューティ比の補正結果を表す特性を示す図である。図１０に示すティピカル条件の特性を拡大して示す図である。実施の形態１のデューティ補正回路１００においてＳＰＩＣＥを用いたシミュレーションで得られるクロックの波形を示す図である。実施の形態２のデューティ補正回路２００を示す図である。実施の形態２のデューティ補正回路２００に含まれるＰＩ２２０Ａの回路を示す図である。実施の形態２のデューティ補正回路２００の動作を示すタイミングチャートである。実施の形態３のデューティ補正回路３００を示す図である。実施の形態１のデューティ補正回路３００のＣＰ３７０の回路構成を示す図である。実施の形態３のデューティ補正回路３００の動作の一例を示すタイミングチャートである。実施の形態３のデューティ補正回路３００の動作の一例を示すタイミングチャートである。実施の形態４のデューティ補正回路４００を示す図である。実施の形態４のデューティ補正回路４００の動作の一例を示すタイミングチャートである。実施の形態４のデューティ補正回路４００の動作の一例を示すタイミングチャートである。実施の形態４のデューティ補正回路４００の動作の一例を示すタイミングチャートである。実施の形態４のデューティ補正回路４００の真理表を示す図である。

以下、本発明のデューティ補正回路、及び、情報処理装置を適用した実施の形態について説明する。

まず、実施の形態１〜４のデューティ補正回路、及び、情報処理装置について説明する前に、図１乃至図３を用いて、比較例のデューティ補正回路について説明する。

図１は、比較例のデューティ補正回路１０を示す図である。

比較例のデューティ補正回路１０は、判定器１１、ＬＰＦ（Low Pass Filter）１２、及び加算器１３を含む。

判定器１１は、例えば、コンパレータである。判定器１１の一対の入力端子のうちの一方の入力端子には、入力電圧Ｖｉが入力され、他方の入力端子には閾値電圧Ｖｔｈが入力される。入力電圧Ｖｉはクロックである。

判定器１１は、入力電圧Ｖｉと閾値電圧Ｖｔｈを比較し、比較結果を表す電圧Ｖｏを出力する。判定器１１は、入力電圧Ｖｉが閾値以上であれば出力電圧Ｖｏを'１'（Ｈ(High)レベル）にし、入力電圧Ｖｉが閾値より低ければ出力電圧Ｖｏを'０'（Ｌ(low)レベル）にする。

ＬＰＦ１２の入力端子は、判定器１１の出力端子に接続されており、ＬＰＦ１２の出力端子は、加算器１３の負側（−）の入力端子に接続されている。ＬＰＦ１２は、判定器１１の出力電圧Ｖｏを積分し、電圧Ｖｏｓを出力する。ＬＰＦ１２の出力電圧Ｖｏｓは、加算器１３が出力する閾値電圧Ｖｔｈを補正するための電圧である。

ＬＰＦ１２は、判定器１１の出力電圧Ｖｏのデューティ比が５０％より高くなると、負の電圧Ｖｏｓを出力し、デューティ比の増大に応じて出力電圧Ｖｏｓを低下させる。一方、ＬＰＦ１２は、判定器１１の出力電圧Ｖｏのデューティ比が５０％より低くなると、正の電圧Ｖｏｓを出力し、デューティ比の減少に応じて出力電圧Ｖｏｓを増大させる。なお、判定器１１の出力電圧Ｖｏのデューティ比が５０％のときは、ＬＰＦ１２の出力電圧Ｖｏｓは０（Ｖ）である。

加算器１３は、正側（＋）の入力端子に電圧Ｖｔｈ０が入力され、負側（−）の入力端子にＬＰＦ１２の出力電圧Ｖｏｓが入力される。電圧Ｖｔｈ０は、加算器１３から判定器１１に入力する閾値電圧の初期値である。加算器１３は、正側（＋）の入力端子に入力される電圧Ｖｔｈ０から、ＬＰＦ１２から入力される出力電圧Ｖｏｓを減算して得る閾値電圧Ｖｔｈを出力する。

図２は、比較例のデューティ補正回路１０の動作を示す図である。図２（Ａ）はデューティ比の補正前の入力電圧Ｖｉと出力電圧Ｖｏの一例を実線で示す。また、図２（Ａ）には、入力電圧Ｖｉとともに、閾値電圧Ｖｔｈを破線で示す。図２（Ａ）にはデューティ比の補正前の状態を示すため、閾値電圧Ｖｔｈは電圧Ｖｔｈ０（初期値）である。

図２（Ｂ）はデューティ比の補正後の入力電圧Ｖｉと出力電圧Ｖｏを実線で示す。また、図２（Ｂ）には、入力電圧Ｖｉとともに、閾値電圧Ｖｔｈを破線で示す。

図２（Ａ）に示す入力電圧Ｖｉのデューティ比は５０％より低いが、図２（Ａ）にはデューティ比の補正前の状態を示すため、判定器１１の出力電圧Ｖｏのデューティ比は５０％よりも低い。なお、入力電圧Ｖｉの振幅はＶｐｐである。

判定器１１の出力電圧Ｖｏのデューティ比が５０％より低いと、ＬＰＦ１２が正の電圧Ｖｏｓを出力するため、図２（Ｂ）に示すように、加算器１３が出力する閾値電圧Ｖｔｈが低下する。これによってデューティ比が補正され、図２（Ｂ）に示すように、出力電圧Ｖｏのデューティ比は５０％になる。

図２（Ｂ）に示す閾値電圧Ｖｔｈは、図２（Ａ）に示す閾値電圧Ｖｔｈよりも、ＬＰＦ１２の出力電圧Ｖｏｓだけ低い値になる。

また、これとは逆に、判定器１１の出力電圧Ｖｏのデューティ比が５０％より高くなると、ＬＰＦ１２が負の電圧Ｖｏｓを出力するため、加算器１３が出力する閾値電圧Ｖｔｈが増大する。これにより、判定器１１の出力電圧Ｖｏのデューティ比は低下されて、５０％に補正される。

図３は、比較例のデューティ補正回路１０において、デューティ比の補正が可能な範囲を示す図である。

図３の横軸はデューティ比（％）を示し、縦軸はＬＰＦ１２の出力電圧Ｖｏｓを示す。

ここで、入力電圧Ｖｉ（クロック）の周期をＴ、入力電圧Ｖｉ（クロック）の立ち上がり時間をｔｒｉｓｅとする。入力電圧Ｖｉ（クロック）の立ち上がり時間ｔｒｉｓｅは、入力電圧Ｖｉ（クロック）の立ち下がり時間ｔｆａｌｌと等しいものとする。また、入力電圧Ｖｉの振幅はＶｐｐである。

入力電圧Ｖｉ（クロック）の周期Ｔは、例えば、出力電圧Ｖｏ（クロック）を用いてデジタルデータを取り込む際には、デジタルデータのデータレート（データ転送レート）に対応した周期に設定される。

入力電圧Ｖｉの振幅はＶｐｐであるため、ＬＰＦ１２の出力電圧Ｖｏｓは、−Ｖｐｐ／２から＋Ｖｐｐ／２の間の値を取り得る。そして、ＬＰＦ１２の出力電圧Ｖｏｓが−Ｖｐｐ／２から＋Ｖｐｐ／２まで変化するときには、判定器１１の出力電圧Ｖｏのデューティ比は、５０−（ｔｒｉｓｅ／２Ｔ）（％）から５０＋（ｔｒｉｓｅ／２Ｔ）（％）まで変化する。

このように、判定器１１の閾値電圧Ｖｔｈを補正する場合は、デューティ比を補正できる範囲は、入力電圧Ｖｉ（クロック）の立ち上がりと立ち下がりの区間に限られる。

例えば、データレートが４０Ｇｂｐｓで、立ち上がり時間ｔｒｉｓｅ＝立ち下がり時間ｔｆａｌｌ＝８ｐｓであるとすると、入力電圧Ｖｉ（クロック）のデューティ比を補正できる範囲は、±８％となる。

従って、入力電圧Ｖｉ（クロック）のデューティ比のずれが±８％の範囲を超えている場合には、入力電圧Ｖｉ（クロック）デューティ比を正確に補正できず、判定器１１の出力電圧Ｖｏのデューティ比を５０％に補正できない場合がある。

このように、比較例のデューティ補正回路１０では、デューティ比を正確に補正できない場合があるという問題点がある。

従って、以下で説明する実施の形態１乃至４では、デューティ比を正確に補正できるデューティ補正回路、及び、情報処理装置を提供することを目的とする。

＜実施の形態１＞
図４は、実施の形態１のデューティ補正回路１００を含む情報処理装置５００を示す図である。

実施の形態１のデューティ補正回路１００を含む情報処理装置５００は、デューティ補正回路１００から差動クロックＣｋ、Ｃｋｘが入力されるＣＰＵ（Central Processing Unit：中央演算処理装置）５０１を含む。

デューティ補正回路１００は、ＤＣＣ（Duty-Cycle Corrector）の一例であり、例えば、ＰＬＬ（Phase Locked Loop：位相同期回路）から伝送路等を経由して入力されるクロックＣｋ、Ｃｋｘのデューティ比を５０％に補正して出力する。デューティ補正回路１００から出力されるクロックＣｋ、Ｃｋｘは、ＣＰＵ５０１に入力される。ＣＰＵ５０１が所定の演算処置で生成したデータは、他の情報処理装置５００ＡのＣＰＵ５０１Ａに伝送される。

図５は、ＣＰＵ５０１が出力するデータ（ＤＡＴＡ）の一例を示す図である。図５（Ａ）
は、クロックＣｋ、Ｃｋｘのデューティ比が５０％である場合のデータ（ＤＡＴＡ）を示す。図５（Ｂ）は、比較用に、クロックＣｋ、Ｃｋｘのデューティ比が５０％より小さい場合のデータ（ＤＡＴＡ）を示す。

図５（Ａ）に示すように、データレートが等しく、かつ、位相がデータレートの１／２だけずれたデータＡ（ＤＡＴＡ＿Ａ）とデータＢ（ＤＡＴＡ＿Ｂ）がＣＰＵ５０１に入力されるとする。また、ＣＰＵ５０１には、図５（Ａ）に示すように、デューティ比が５０％の差動クロックＣｋ、Ｃｋｘが入力されるとする。

ＣＰＵ５０１は、クロックＣｋの立ち上がりでデータＡを取り込むとともに、クロックＣｋｘの立ち上がりでデータＣを取り込む。この結果、ＣＰＵ５０１がデータＡ、Ｂを取り込むことによって得られるデータ（ＤＡＴＡ）は、図５（Ａ）に示すように、データＡとデータＢとを交互に含むデータである。

図５（Ａ）にはデータＡのうちのＡ１と、データＢのうちのＢ１とを示すが、Ａ１とＢ１の時間軸方向（横軸方向）における長さが等しく、ともにデータレートの１／２に対応する長さである。

これに対して、比較用に図５（Ｂ）に示すように、クロックＣｋ、Ｃｋｘのデューティ比が４０％である場合は、データ（ＤＡＴＡ）に含まれるデータＡとデータＢの時間軸方向（横軸方向）における長さは等しくなく、データＡの方がデータＢよりも短くなってしまう。

このようにデータ（ＤＡＴＡ）に含まれるデータＡ、Ｂの長さが等しくない場合には、ＣＰＵ５０１が演算処理を正しく行えない場合があり、演算結果に影響が生じる。

このため、実施の形態１のデューティ補正回路１００は、クロックＣｋ、Ｃｋｘのデューティ比を補正する。

図６は、実施の形態１のデューティ補正回路１００を示す図である。

デューティ補正回路１００は、入力端子１０１Ａ、１０１Ｂ、出力端子１０２Ａ、１０２Ｂ、モニター端子１０３、遅延部１１０Ａ、１１０Ｂ、ＰＩ（Phase Interpolator）１２０Ａ、１２０Ｂ、及びＰＤ（Phase Detector）１３０を含む。

入力端子１０１Ａ、１０１Ｂは、デューティ補正回路１００に差動クロックＣｋ、Ｃｋｘを入力するための端子である。入力端子１０１Ａは第１入力端子の一例であり、入力端子１０１Ｂは第２入力端子の一例である。

入力端子１０１Ａは、遅延部１１０Ａの遅延素子１１１Ａの入力端子と、ＰＩ１２０Ａの一方の入力端子１２０Ａ１に接続されている。入力端子１０１Ｂは、遅延部１１０Ｂの遅延素子１１１Ｂの入力端子と、ＰＤ１３０の他方の入力端子１３０Ｂとに接続されている。

出力端子１０２Ａ、１０２Ｂは、デューティ補正回路１００でデューティ比が補正されたクロックを出力する端子である。出力端子１０２Ａは、ＰＩ１２０Ａの出力端子に接続され、出力端子１０２Ｂは、ＰＩ１２０Ｂの出力端子に接続される。

モニター端子１０３は、ＰＤ１３０で検出される位相差を監視する際に用いる端子である。

遅延部１１０Ａ、１１０Ｂは、それぞれ、遅延素子１１１Ａ及び１１２Ａ、遅延素子１１１Ｂ及び１１２Ｂを含む。

遅延部１１０Ａの遅延素子１１１Ａ及び１１２Ａは、互いに直列に接続されており、入力されるクロックに所定の遅延時間を与えて出力する。遅延素子１１１Ａ及び１１２Ａがクロックに与える所定の遅延時間は、ともにｋＴ／２に設定されている。

例えば、遅延素子１１１Ａ及び１１２Ａとして、同一の遅延素子を用いることにより、遅延時間を揃えることができる。ここで、ｋは任意の奇数であり、Ｔはクロックの周期である。クロックの周期Ｔは、デジタルデータのデータレート（データ転送レート）に対応した周期に設定される。

遅延素子１１１Ａ及び１１２Ａにおける遅延時間ｋＴ／２は、ＰＤ１３０の出力に応じて調整される。

遅延素子１１１Ａの入力端子は、デューティ補正回路１００の入力端子１０１Ａに接続されており、出力端子は、ＰＩ１２０Ｂの一方の入力端子１２０Ｂ１と、遅延素子１１２Ａの入力端子とに接続されている。遅延素子１１１Ａは、第２遅延部の一例である。

遅延素子１１２Ａの入力端子は、遅延素子１１１Ａの出力端子に接続されており、出力端子は、ＰＤ１３０と同様のダミーのＰＤ（Dummy PD）に接続されている。これは、遅延素子１１２Ｂの出力端子と同様の接続関係を実現するためである。

遅延部１１０Ｂの遅延素子１１１Ｂ及び１１２Ｂは、互いに直列に接続されており、入力されるクロックに所定の遅延時間を与えて出力する。遅延素子１１１Ｂ及び１１２Ｂがクロックに与える所定の遅延時間は、ともにｋＴ／２に設定されている。

これは、遅延部１１０Ａの遅延素子１１１Ａ及び１１２Ａの所定の遅延時間と等しい遅延時間である。例えば、遅延素子１１１Ａ及び１１２Ａ、１１１Ｂ及び１１２Ｂとして、すべて同一の遅延素子を用いることにより、遅延時間を揃えることができる。

遅延素子１１１Ｂ及び１１２Ｂにおける遅延時間ｋＴ／２は、ＰＤ１３０の出力に応じて調整される。

遅延素子１１１Ｂの入力端子は、デューティ補正回路１００の入力端子１０１Ｂに接続されており、出力端子は、ＰＩ１２０Ａの他方の入力端子１２０Ａ２と、遅延素子１１２Ｂの入力端子とに接続されている。遅延素子１１１Ｂは、第１遅延部の一例である。

遅延素子１１２Ｂの入力端子は、遅延素子１１１Ｂの出力端子に接続されており、出力端子は、ＰＤ１３０の一方の入力端子１３０Ａに接続されている。

遅延部１１０Ｂは、入力されるクロックＣｋｘに遅延素子１１１Ｂ及び１１２ＢでｋＴの遅延を与える第１遅延回路の一例である。すなわち、第１遅延回路としての遅延部１１０Ｂ（遅延素子１１１Ｂ及び１１２Ｂ）の後段が、第１遅延部としての遅延素子１１１Ｂである。

ＰＩ１２０Ａの入力端子１２０Ａ１は、入力端子１０１Ａに接続されており、入力端子１２０Ａ２は、遅延素子１１１Ｂの出力端子に接続されている。

ＰＩ１２０Ａは、入力端子１２０Ａ１に入力端子１０１Ａから入力されるクロックＣｋと、入力端子１２０Ａ２に遅延素子１１１Ｂから入力されるクロックＣｋｘ＋ｋＴ／２との補間を行い、補間によって得るクロックＣｋｏｕｔを出力する。ＰＩ１２０Ａは、第１補間部の一例である。なお、ＰＩ１２０Ａの回路構成については、図７を用いて後述する。

ＰＩ１２０Ｂは、入力端子１２０Ｂ１に遅延素子１１１Ａから入力されるクロックＣｋ＋ｋＴ／２と、入力端子１２０Ｂ２に入力端子１０１Ｂから入力されるクロックＣｋｘとの補間を行い、補間によって得るクロックＣｋｏｕｔｘを出力する。ＰＩ１２０Ｂは、第２補間部の一例である。なお、ＰＩ１２０Ｂの回路構成については、図７を用いて後述する。

ＰＤ１３０の一方の入力端子１３０Ａは、遅延部１１０Ｂの遅延素子１１２Ｂの出力端子に接続され、他方の入力端子１３０Ｂは、入力端子１０１Ｂに接続される。

ＰＤ１３０の入力端子１３０Ａに入力されるクロックは、遅延部１１０Ｂの遅延素子１１１Ｂ及び１１２Ｂの遅延時間にずれがなく、かつ、クロックＣｋ、Ｃｋｘにも位相のずれがない理想的な状態において、入力端子１３０Ｂに入力されるクロックＣｋｘに比べて、ｋＴだけ位相が遅れている。

ＰＤ１３０は、入力端子１３０Ａ、１３０Ｂに入力される２つのクロックの排他的論理和（ＸＯＲ）又は否定排他的論理和（ＸＮＯＲ）を出力する論理部によって構築される。ＰＤ１３０は、位相検出部の一例である。

入力端子１３０Ａに入力されるクロックＣｋｘ＋ｋＴと、入力端子１３０Ｂに入力されるクロックＣｋｘとは、遅延素子１１１Ｂ及び１１２Ｂの遅延時間にずれがなく、かつ、クロックＣｋ、Ｃｋｘにも位相のずれがない理想的な状態において、ｋＴだけ位相が遅れている。

このため、ＰＤ１３０が排他的論理和（ＸＯＲ）を出力する論理部で構築される場合は、遅延素子１１１Ｂ及び１１２Ｂの遅延時間にずれがなく、かつ、クロックＣｋ、Ｃｋｘにも位相のずれがない理想的な状態では、ＰＤ１３０の出力は'０'となる。

また、ＰＤ１３０が否定排他的論理和（ＸＮＯＲ）を出力する論理部で構築される場合は、遅延素子１１１Ｂ及び１１２Ｂの遅延時間にずれがなく、かつ、クロックＣｋ、Ｃｋｘにも位相のずれがない理想的な状態では、ＰＤ１３０の出力は'１'となる。

実際には、遅延部１１０Ｂの遅延素子１１１Ｂ及び１１２Ｂの遅延時間にはずれが含まれ、また、クロックＣｋ、Ｃｋｘの位相にもずれが生じる場合がある。このような場合には、ＰＤ１３０の出力は、上述した理想的な状態における出力（ＸＯＲ＝０、又は、ＸＮＯＲ＝１）ではなくなる。このため、ＰＤ１３０の出力を用いて、遅延素子１１１Ａ、１１２Ａ、１１１Ｂ、及び１１２Ｂにおける遅延時間ｋＴ／２をフィードバック制御によって調節する。

なお、入力端子１０１Ａと遅延素子１１１Ａとの間には、ダミーのＰＤ（Dummy PD）が接続されてもよい。これは、入力端子１０１Ｂと遅延素子１１１Ｂとの接続と同様の関係にするためである。

ここで、実施の形態１のデューティ補正回路１００の動作について説明する前に、図７を用いて、ＰＩ１２０Ａ、１２０Ｂの回路構成について説明する。なお、ＰＩ１２０ＡとＰＩ１２０Ｂとは同様の回路構成を有するため、ここでは、ＰＩ１２０Ａについて説明する。

図７は、実施の形態１のデューティ補正回路１００に含まれるＰＩ１２０Ａの回路を示す図である。

ＰＩ１２０Ａは、入力端子１２０Ａ１、１２０Ａ２、出力端子１２０Ａ３、ＦＥＴ（Field Effect Transistor）１２１、１２２、キャパシタ１２３、及びインバータ１２４を含む。

入力端子１２０Ａ１及び１２０Ａ２は、図６に示した入力端子１２０Ａ１及び１２０Ａ２と同一のものであり、それぞれ、デューティ補正回路１００の入力端子１０１Ａ、遅延素子１１１Ｂから、クロックＣｋ、Ｃｋｘ＋ｋＴ／２が入力される。

出力端子１２０Ａ３は、図６に示すデューティ補正回路１００の出力端子１０２Ａに接続される。ＰＩ１２０Ａは、出力端子１２０Ａ３からクロックＣｋｏｕｔを出力する。クロックＣｋｏｕｔは、クロックＣｋと、クロックＣｋｘ＋ｋＴ／２とを補間することによって生成される。

ＦＥＴ１２１は、ｎ（ｎは２以上の自然数）個のＦＥＴを並列接続したものである。各ＦＥＴとしては、例えば、ＮＭＯＳ（N-type Metal Oxide）ＦＥＴを用いればよい。各ＦＥＴのドレインは、入力端子１２０Ａ１に接続され、ゲートには、ｎビットのゲート駆動用の信号が入力される。

また、ＦＥＴ１２１の各ＦＥＴのソースは、ＦＥＴ１２２に含まれる各ＦＥＴのソース、キャパシタ１２３の一方の端子（図７中の上側の端子）、及びインバータ１２４の入力端子に接続される。

ＦＥＴ１２１に含まれるｎ個のＦＥＴの各々のゲートには、ゲート駆動用の信号が独立的に入力される。このため、ＦＥＴ１２１に含まれるｎ個のＦＥＴは独立的にオン／オフが可能である。

ＦＥＴ１２２は、ｎ（ｎは２以上の自然数）個のＦＥＴを並列接続したものである。各ＦＥＴとしては、例えば、ＮＭＯＳＦＥＴを用いればよい。各ＦＥＴのドレインは、入力端子１２０Ａ２に接続され、ゲートには、ｎビットのゲート駆動用の信号が入力される。

また、ＦＥＴ１２２の各ＦＥＴのソースは、ＦＥＴ１２１に含まれる各ＦＥＴのソース、キャパシタ１２３の一方の端子（図７中の上側の端子）、及びインバータ１２４の入力端子に接続される。

ＦＥＴ１２２に含まれるｎ個のＦＥＴの各々のゲートには、ゲート駆動用の信号が独立的に入力される。このため、ＦＥＴ１２２に含まれるｎ個のＦＥＴは独立的にオン／オフが可能である。

キャパシタ１２３の一方の端子（図７中の上側の端子）は、ＦＥＴ１２１及び１２２のソースと、インバータ１２４の入力端子との間に接続され、他方の端子（図７中の下側の端子）は、接地される。キャパシタ１２３は、ＦＥＴ１２１及び１２２のソースから出力される電圧の変動を滑らかにするために設けられている。

インバータ１２４の入力端子は、ＦＥＴ１２１及び１２２のソースと、キャパシタ１２３の一方の端子（図７中の上側の端子）とに接続される。インバータ１２４の出力端子は、ＰＩ１２０Ａの出力端子１２０Ａ３に接続されている。インバータ１２４が出力するクロックＣｋｏｕｔは、出力端子１２０Ａ３から出力される。

このようなＰＩ１２０Ａは、入力端子１２０Ａ１、１２０Ａ２に入力されるクロックＣｋとクロックＣｋｘ＋ｋＴ／２とを補間する。クロックＣｋとクロックＣｋｘ＋ｋＴ／２との補間は、入力端子１２０Ａ１からＦＥＴ１２１に入力されるクロックと、入力端子１２０Ａ２からＦＥＴ１２２とに入力されるクロックとを、ＦＥＴ１２１のソースと、ＦＥＴ１２２のソースとの接続点で加算することによって行われる。この際に、クロックＣｋ、Ｃｋｘ＋ｋＴ／２のスルーレート等に応じて、ＦＥＴ１２１とＦＥＴ１２２との内部でオンにされるＦＥＴの数が調整される。

次に、図８を用いて、実施の形態１のデューティ補正回路１００の動作について説明する。

図８は、実施の形態１のデューティ補正回路１００の動作を示すタイミングチャートである。ここで、図８に上から下にかけて示すクロック等を順番に説明する。

図８には、入力端子１０１Ａ、１０１Ｂに入力されるクロックＣｋ、Ｃｋｘ、遅延素子１１１Ａから出力されるクロックＣｋ＋ｋＴ／２、及び遅延素子１１１Ｂから出力されるクロックＣｋｘ＋ｋＴ／２を示す。このうち、クロックＣｋとクロックＣｋｘ＋ｋＴ／２は、ＰＩ１２０Ａに入力される。また、クロックＣｋｘとクロックＣｋ＋ｋＴ／２は、ＰＩ１２０Ｂに入力される。

図８には、さらに、ＰＩ１２０Ａから出力され、出力端子１０２Ａから出力されるクロックＣｋｏｕｔ、ＰＩ１２０Ｂから出力され、出力端子１０２Ｂから出力されるクロックＣｋｏｕｔｘ、入力端子１０１Ｂから入力されるクロックＣｋｘ、遅延部１１０Ｂの遅延素子１１２Ｂから出力されるクロックＣｋｘ＋ｋＴを示す。このうち、クロックＣｋｘ、Ｃｋｘ＋ｋＴは、ＰＤ１３０に入力される。

図８には、さらに、また、モニター端子１０３に出力される電圧のレベル(Monitor)を示す。モニター端子１０３の出力電圧としては、ＰＤ１３０がＸＯＲである場合の出力と、ＸＮＯＲである場合の出力とを示すが、ＲＤ１３０は、実際にはＸＯＲ又はＸＮＯＲのいずれか一方を出力する論理部であればよい。

ここでは、説明を分かり易くするために、ｋ＝１である場合のクロックＣｋ＋ｋＴ／２、Ｃｋｘ＋ｋＴ／２、Ｃｋｘ＋ｋＴの波形を示すが、'ｋ'の文字を残したまま説明する。また、クロックＣｋ、Ｃｋｘのデューティ比は、５０％より低く、例えば、４０％であるものとする。

ＰＩ１２０Ａの出力は、クロックＣｋとクロックＣｋｘ＋ｋＴ／２とを補間することによって得られるクロックＣｋｏｕｔである。ここで、クロックＣｋのデューティ比が４０％である場合、クロックＣｋｘ＋ｋＴ／２のデューティ比も４０％であるが、クロックＣｋｘ＋ｋＴ／２は、クロックＣｋの逆位相のクロックである。

このため、クロックＣｋは、'１'（Ｈレベル）が４０％であり、'０'（Ｌレベル）が６０％である。また、クロックＣｋｘ＋ｋＴ／２は、'１'（Ｈレベル）が６０％であり、'０'（Ｌレベル）が４０％である。すなわち、クロックＣｋと、クロックＣｋ＋ｋＴ／２との'１'と'０'の比は逆である。

また、ここではｋ＝１であるため、クロックＣｋと、クロックＣｋｘ＋ｋＴ／２とは、周期Ｔの半分（Ｔ／２）だけ位相が異なる。

従って、ＰＩ１２０ＡでクロックＣｋとクロックＣｋｘ＋ｋＴ／２を補間して得るクロックＣｋｏｕｔは、デューティ比が５０％のクロックになる。

また、同様に、ＰＩ１２０Ｂでは、図８に２本の破線の矢印で示すように、クロックＣｋｘとクロックＣｋ＋ｋＴ／２とを補間する。クロックＣｋｘとクロックＣｋ＋ｋＴ／２のデューティ比はともに４０％であり、クロックＣｋ＋ｋＴ／２は、クロックＣｋｘの逆位相のクロックである。

このため、クロックＣｋｘは、'１'（Ｈレベル）が６０％であり、'０'（Ｌレベル）が４０％である。また、クロックＣｋ＋ｋＴ／２は、'１'（Ｈレベル）が４０％であり、'０'（Ｌレベル）が６０％である。すなわち、クロックＣｋｘと、クロックＣｋｘ＋ｋＴ／２との'１'と'０'の比は逆である。

従って、図８に２本の破線の矢印で示すように、ＰＩ１２０ＢでクロックＣｋｘとクロックＣｋ＋ｋＴ／２を補間して得るクロックＣｋｏｕｔｘは、デューティ比が５０％のクロックになる。

また、図８でクロックＣｋｏｕｔｘの下に示すクロックＣｋｘとクロックＣｋｘ＋ｋＴは、ＰＤ１３０に入力されるクロックである。クロックＣｋｘとクロックＣｋｘ＋ｋＴは、ともにデューティ比が４０％であり、'１'が６０％であり、'０'が４０％である。

ここで、ｋ＝１であるため、クロックＣｋｘとクロックＣｋｘ＋ｋＴは、１周期（Ｔ）だけ位相が異なる。

従って、ＰＤ１３０の出力は、ＸＯＲは'０'（Ｌレベル）となり、ＸＮＯＲは'１'（Ｈレベル）となる。すなわち、ＰＤ１３０としてＸＯＲの論理部を用いた場合は、ＰＤ１３０の出力は'０'であり、ＰＤ１３０としてＸＮＯＲの論理部を用いた場合は、ＰＤ１３０の出力は'１'である。

このように、ＰＤ１３０に入力するクロックＣｋｘとクロックＣｋｘ＋ｋＴの位相差が周期Ｔのｋ倍であって、ずれが存在しない場合には、ＰＤ１３０の出力は一定である。

しかしながら、遅延部１１０Ｂの遅延素子１１１Ｂ及び１１２Ｂでクロックに与える遅延量がｋＴ／２からずれると、ＰＤ１３０に入力するクロックＣｋｘとクロックＣｋｘ＋ｋＴとの位相差が周期Ｔのｋ倍からずれる。

このように遅延素子１１１Ｂ及び１１２Ｂでクロックに与える遅延量にずれが生じると、ＰＤ１３０の出力は一定ではなくなる。すなわち、ＰＤ１３０がＸＯＲの論理部である場合は、クロックＣｋｘとクロックＣｋｘ＋ｋＴの値が異なる区間だけ、ＰＤ１３０の出力は'１'になる。また、ＰＤ１３０がＸＮＯＲの論理部である場合は、クロックＣｋｘとクロックＣｋｘ＋ｋＴの値が異なる区間だけ、ＰＤ１３０の出力は'０'になる。

そして、このように遅延素子１１１Ｂ及び１１２Ｂでクロックに与える遅延量にずれが生じた場合は、ＰＤ１３０の出力により、遅延部１１０Ａの遅延素子１１１Ａ及び１１２Ａと、遅延部１１０Ｂの遅延素子１１１Ｂ及び１１２Ｂとの遅延量が、ｋＴ／２に補正される。

遅延素子１１１Ａ、１１２Ａ、１１１Ｂ、及び１１２Ｂの遅延量がｋＴ／２に補正されると、ＰＩ１２０Ａには、位相がｋＴ／２だけずれたクロックＣｋとクロックＣｋｘ＋ｋＴ／２が入力される。同様に、ＰＩ１２０Ｂには、位相がｋＴ／２だけずれたクロックＣｋ＋ｋＴ／２とクロックＣｋｘが入力される。

このため、ＰＩ１２０Ａ、１２０Ｂで、デューティ比が５０％のクロックＣｋｏｕｔ、Ｃｋｏｕｔｘをそれぞれ出力することができる。

以上により、実施の形態１によれば、デューティ比を正確に５０％に補正できるデューティ補正回路１００を提供することができる。

ここで、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーション結果について説明する。

図９は、実施の形態１のデューティ補正回路１００のデューティ比の補正結果を示す図である。図９（Ａ）は、ティピカル条件で得た結果を示し、図９（Ｂ）は、ワースト条件で得た結果を示す。なお、図９に示す結果は、ＳＰＩＣＥを用いたシミュレーションによって得たものであり、クロックの周波数は４０ＧＨｚである。

図９（Ａ）、（Ｂ）において、上段は、補正前のデューティ比（original duty (%)）を示し、下段は、補正後のデューティ比（corrected duty (%)）を示す。

なお、ティピカル条件とは、常温（室温）で、電源電圧が正常で、製造プロセスにおけるばらつきが中間値である条件をいう。また、ワースト条件とは、デューティ補正回路１００の温度上限で、電源電圧が下限値で、製造プロセスにおけるばらつきが最大値である条件をいう。

また、ここでは、一例として、デューティ比が５０％±１％の範囲内に補正された場合を使用可能範囲とする。

図９（Ａ）に示すように、ティピカル条件では、補正前のデューティ比が３５％から６５％の範囲において、デューティ比を５０％±１％の範囲内に補正できている。また、図９（Ｂ）に示すように、ワースト条件では、ティピカル条件よりも少し低下するが、補正前のデューティ比が４０％から６０％の範囲において、デューティ比を５０％±１％の範囲内に補正できていることが分かる。

以上のように、ティピカル条件の場合は、補正前のデューティ比が５０％±１５％の範囲内である場合に、デューティ比を±１％以内に補正できることが分かる。また、ワースト条件の場合は、補正前のデューティ比が５０％±１０％の範囲内である場合に、デューティ比を±１％以内に補正できることが分かる。

図１０は、図９に示すデューティ比の補正結果を表す特性を示す図である。図１０には、横軸に補正前のデューティ比（original duty (%)）を示し、縦軸に補正後のデューティ比（corrected duty (%)）を示す。

図１０には、ティピカル条件で補正を行った後のデューティ比を太線で示し、ワースト条件で補正を行った後のデューティ比を細線で示す。

図１０に示すように、ティピカル条件の方がワースト条件よりも補正の効果が著しいことが分かる。

図１１は、図１０に示すティピカル条件の特性を拡大して示す図である。

図１１に示すように、補正前デューティ比が４０％である場合に、デューティ比が約５０％に補正されることが分かる。

図１２は、実施の形態１のデューティ補正回路１００においてＳＰＩＣＥを用いたシミュレーションで得られるクロックの波形を示す図である。図１２は、デューティ比が４０％の場合のＰＩ１２０Ａの入出力波形の一例を示す。

なお、図１２に示すクロックの波形は、ティピカル条件で得たものであり、図１１に示すプロットで示す動作点（補正前のデューティ比が４０％）におけるクロックの波形を示す。

図１２において、実線はクロックＣｋの波形を示し、一点鎖線はクロックＣｋｘ＋ｋＴ／２の波形を示す。また、破線は、クロックＣｋとクロックＣｋｘ＋ｋＴ／２を補間して得るクロックＣｋｏｕｔの波形を示す。

図１２に示すように、デューティ比が４０％である場合に、クロックＣｋ（実線）とクロックＣｋｘ＋ｋＴ／２（一点鎖線）とを補間して得るクロックＣｋｏｕｔは、２つのクロックＣｋとクロックＣｋｘ＋ｋＴ／２の波形を合わせた波形であり、デューティ比は略５０％である。

なお、クロックＣｋの立ち上がり時間（trise）は８．１９ｐｓであり、立ち下がり時間（tfall）は８．１６ｐｓである。

以上、実施の形態１のデューティ補正回路１００によれば、比較例のデューティ補正回路１０よりも、クロックのデューティ比を正確に補正することができる。特に、実施の形態１のデューティ補正回路１００は、比較例のデューティ補正回路１０よりも広範囲で正確にデューティ比を補正することができる。

比較例のデューティ補正回路１０では、クロックのレベル（'１'又は'０'）を判定するための閾値電圧Ｖｔｈを補正することによって、クロックのデューティ比を補正するため、デューティ比を補正できる範囲は、クロックの立ち上がり又は立ち下がりの期間内に限られる。

これに対して、実施の形態１のデューティ補正回路１００は、差動クロックＣｋ、Ｃｋｘを用い、クロックＣｋと、クロックＣｋｘ＋ｋＴ／２とを補間することによって、デューティを補正したクロックＣｋｏｕｔを得る。同様に、デューティ補正回路１００は、クロックＣｋｘと、クロックＣｋ＋ｋＴ／２とを補間することによって、デューティを補正したクロックＣｋｏｕｔｘを得る。

このため、実施の形態１のデューティ補正回路１００では、デューティ比を補正できる範囲は、比較例のデューティ補正回路１０のように立ち上がり又は立ち下がりの期間内に限られることはない。

以上、実施の形態１のデューティ補正回路１００によれば、広範囲で正確にデューティ比を補正することができる。

＜実施の形態２＞
図１３は、実施の形態２のデューティ補正回路２００を示す図である。

デューティ補正回路２００は、入力端子２０１Ａ、２０１Ｂ、出力端子２０２Ａ、２０２Ｂ、モニター端子２０３、遅延部２１０Ａ、２１０Ｂ、ＰＩ（Phase Interpolator）２２０Ａ、２２０Ｂ、ＰＤ（Phase Detector）２３０、インバータ２４１〜２４４、及び遅延部２５０を含む。

入力端子２０１Ａ、２０１Ｂは、デューティ補正回路２００に差動形式のシステムクロックｓｙｓｃｋ、ｓｙｓｃｋｘを入力するための端子である。入力端子２０１Ａは第１入力端子の一例であり、入力端子２０１Ｂは第２入力端子の一例である。

入力端子２０１Ａには、インバータ２４１、２４２の入力端子が接続されている。インバータ２４１、２４２は、入力端子２０１Ａに対して並列に接続されている。同様に、入力端子２０１Ｂには、インバータ２４３、２４４の入力端子が接続されている。インバータ２４３、２４４は、入力端子２０１Ｂに対して並列に接続されている。

インバータ２４１の出力端子は、遅延部２１０Ｂの入力端子と、ＰＩ２２０Ｂの入力端子２２０Ｂ２とに接続されている。インバータ２４２の出力端子は、終端されている。

インバータ２４３の出力端子は、ＰＩ２２０Ａの入力端子２２０Ａ１と、遅延部２１０Ａの入力端子とに接続されている。インバータ２４４の出力端子は、遅延部２５０の遅延素子２５１の入力端子と、ＰＤ２３０の入力端子２３０Ｂとに接続されている。

インバータ２４１は、入力端子２０１Ａから入力されるシステムクロックｓｙｓｃｋを反転させてクロックＣｋｘを出力する。インバータ２４１が出力するクロックＣｋｘは、遅延部２１０ＢとＰＩ２２０Ｂとに入力される。

インバータ２４３は、入力端子２０１Ｂから入力されるシステムクロックｓｙｓｃｋｘを反転してクロックＣｋを出力する。インバータ２４３が出力するクロックＣｋは、ＰＩ２２０Ａと遅延部２１０Ａとに入力される。

インバータ２４４は、入力端子２０１Ｂから入力されるシステムクロックｓｙｓｃｋｘを反転してクロックＣｋｏを出力する。インバータ２４４から出力されるクロックＣｋｏは、遅延部２５０の遅延素子２５１と、ＰＤ２３０とに入力される。

なお、インバータ２４１〜２４４は、すべて同一サイズのＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）トランジスタである。このため、インバータ２４４が出力するクロックＣｋｏと、インバータ２４３が出力するクロックＣｋとは、位相及びデューティ比の等しいクロックである。

出力端子２０２Ａ、２０２Ｂは、デューティ補正回路２００でデューティ比が補正されたクロックを出力する端子である。出力端子２０２Ａは、ＰＩ２２０Ａの出力端子に接続され、出力端子２０２Ｂは、ＰＩ２２０Ｂの出力端子に接続される。

モニター端子２０３は、ＰＤ２３０で検出される位相差を監視する際に用いる端子である。

遅延部２１０Ａの出力端子は、ＰＩ２２０Ｂの入力端子２２０Ｂ１に接続されている。遅延部２１０Ａは、インバータ２４３から入力されるクロックＣｋに所定の遅延時間ｋＴ／２を与える。遅延部２１０Ａは、クロックＣｋに遅延時間ｋＴ／２を与えて、クロックＣｋ＋ｋＴ／２を出力する。遅延部２１０Ａが出力するクロックＣｋ＋ｋＴ／２は、ＰＩ２２０Ｂに入力される。遅延部２１０Ａは、第２遅延部の一例である。

ここで、ｋは任意の奇数であり、Ｔはクロックの周期である。クロックの周期Ｔは、デジタルデータのデータレート（データ転送レート）に対応した周期に設定される。

遅延部２１０Ａにおける遅延時間ｋＴ／２は、ＰＤ２３０の出力に応じて調整される。

遅延部２１０Ｂの出力端子は、ＰＩ２２０Ａの入力端子２２０Ａ２に接続されている。遅延部２１０Ｂは、インバータ２４１から入力されるクロックＣｋｘに所定の遅延時間ｋＴ／２を与える。遅延部２１０Ｂは、クロックＣｋｘに遅延時間ｋＴ／２を与えて、クロックＣｋｘ＋ｋＴ／２を出力する。遅延部２１０Ｂが出力するクロックＣｋｘ＋ｋＴ／２は、ＰＩ２２０Ａに入力される。遅延部２１０Ｂは、第１遅延部の一例である。

遅延部２１０Ｂにおける遅延時間ｋＴ／２は、ＰＤ２３０の出力に応じて調整される。

遅延部２１０Ａ及び２１０Ｂがクロックに与える所定の遅延時間は、ともにｋＴ／２に設定されている。例えば、遅延部２１０Ａ及び２１０Ｂとして、同一の遅延素子を用いることにより、遅延時間を揃えることができる。

ＰＩ２２０Ａの入力端子２２０Ａ１は、インバータ２４３の出力端子に接続されており、入力端子２２０Ａ２は、遅延部２１０Ｂの出力端子に接続されている。

ＰＩ２２０Ａは、入力端子２２０Ａ１に入力されるクロックＣｋと、入力端子２２０Ａ２に入力されるクロックＣｋｘ＋ｋＴ／２との補間を行い、補間によって得るクロックＣｋｏｕｔを出力する。ＰＩ２２０Ａは、第１補間部の一例である。

ＰＩ２２０Ｂは、入力端子２２０Ｂ１に入力されるクロックＣｋ＋ｋＴ／２と、入力端子２２０Ｂ２に入力されるクロックＣｋｘとの補間を行い、補間によって得るクロックＣｋｏｕｔｘを出力する。ＰＩ２２０Ｂは、第２補間部の一例である。

遅延部２５０は、遅延素子２５１及び２５２を含む。遅延素子２５１及び２５２は直列に接続されている。遅延素子２５１の入力端子は、インバータ２４４の出力端子に接続されており、遅延素子２５２の出力端子は、ＰＤ２３０の入力端子２３０Ａに接続されている。

遅延素子２５１及び２５２がクロックに与える所定時間は、ともにｋＴ／２に設定されている。これは、遅延部２１０Ａ及び２１０Ｂがクロックに与える所定の遅延時間ｋＴ／２と等しい遅延時間に設定されている。

遅延部２５０は、遅延素子２５１及び２５２で、合計ｋＴの遅延時間を与える第１遅延回路の一例である。なお、遅延素子２５１及び２５２がクロックに与える遅延時間は、ＰＤ２３０の出力によって設定される。これは、遅延部２１０Ａ及び２１０Ｂと同様である。

ＰＤ２３０の一方の入力端子２３０Ａは、遅延部２５０の遅延素子２５２の出力端子に接続され、他方の入力端子２３０Ｂは、インバータ２４４の出力端子に接続される。

ＰＤ２３０の入力端子２３０Ａに入力されるクロックＣＫｏ＋ｋＴは、遅延部２５０の遅延素子２５１及び２５２の遅延時間にずれがなく、かつ、クロックＣｋｏにも位相のずれがない理想的な状態において、入力端子２３０Ｂに入力されるクロックＣｋｏに比べて、ｋＴだけ位相が遅れている。

ＰＤ２３０は、入力端子２３０Ａ、２３０Ｂに入力される２つのクロックの排他的論理和（ＸＯＲ）又は否定排他的論理和（ＸＮＯＲ）を出力する論理部によって構築される。ＰＤ２３０は、位相検出部の一例である。

入力端子２３０Ａに入力されるクロックＣｋｏ＋ｋＴと、入力端子２３０Ｂに入力されるクロックＣｋｏとは、遅延部２５０の遅延素子２５１及び２５２の遅延時間にずれがなく、かつ、クロックＣｋｏにも位相のずれがない理想的な状態において、ｋＴだけ位相が遅れている。

このため、ＰＤ２３０が排他的論理和（ＸＯＲ）を出力する論理部で構築される場合は、遅延部２５０の遅延素子２５１及び２５２の遅延時間にずれがなく、かつ、クロックＣｋｏにも位相のずれがない理想的な状態では、ＰＤ２３０の出力は'０'となる。

また、ＰＤ２３０が否定排他的論理和（ＸＮＯＲ）を出力する論理部で構築される場合は、遅延部２５０の遅延素子２５１及び２５２の遅延時間にずれがなく、かつ、クロックＣｋｏにも位相のずれがない理想的な状態では、ＰＤ２３０の出力は'１'となる。

実際には、遅延部２５０の遅延素子２５１及び２５２の遅延時間にはずれが含まれ、また、クロックＣｋｏの位相にもずれが生じる場合がある。このような場合には、ＰＤ２３０の出力は、上述した理想的な状態における出力（ＸＯＲ＝０、又は、ＸＮＯＲ＝１）ではなくなる。

このため、ＰＤ２３０の出力を用いて、遅延部２５０の遅延素子２５１及び２５１における遅延時間ｋＴ／２をフィードバック制御によって調節する。

また、ＰＤ２３０の出力を用いて、遅延部２１０Ａ、２１０Ｂにおける遅延時間ｋＴ／２をフィードバック制御によって調節する。

次に、図１４を用いて、実施の形態２のデューティ補正回路２００のＰＩ２２０Ａ、２２０Ｂの回路構成について説明する。

図１４は、実施の形態２のデューティ補正回路２００に含まれるＰＩ２２０Ａの回路を示す図である。ＰＩ２２０Ａと２２０Ｂは同様の構成を有するため、ここでは、ＰＩ２２０Ａについて説明する。

図１４（Ａ）は、ＰＩ２２０Ａの構成を簡略化して示す図である。

ＰＩ２２０Ａは、入力端子２２０Ａ１、２２０Ａ２、出力端子２２０Ａ３、スイッチ２２１、２２２、キャパシタ２２３、及びインバータ２２４を含む。

入力端子２２０Ａ１及び２２０Ａ２は、図１３に示した入力端子２２０Ａ１及び２２０Ａ２と同一のものであり、それぞれ、デューティ補正回路２００の入力端子２０１Ａ、遅延部２１０Ｂから、クロックＣｋ、Ｃｋｘ＋ｋＴ／２が入力される。

出力端子２２０Ａ３は、図１３に示すデューティ補正回路２００の出力端子２０２Ａに接続される。ＰＩ２２０Ａは、出力端子２２０Ａ３からクロックＣｋｏｕｔを出力する。クロックＣｋｏｕｔは、クロックＣｋと、クロックＣｋｘ＋ｋＴ／２とを補間することによって生成される。

スイッチ２２１、２２２は、駆動用の制御信号が入力され、独立的にオン／オフが行われる。

キャパシタ２２３の一方の端子（図１４中の上側の端子）は、スイッチ２２１及び２２２の中点と、インバータ２２４の入力端子との間に接続され、他方の端子（図１４中の下側の端子）は、接地される。

インバータ２２４の入力端子は、スイッチ２２１及び２２２の中点と、キャパシタ２２３の一方の端子（図１４中の上側の端子）とに接続される。インバータ２２４の出力端子は、ＰＩ２２０Ａの出力端子２２０Ａ３に接続されている。インバータ２２４が出力するクロックＣｋｏｕｔは、出力端子２２０Ａ３から出力される。

このようなＰＩ２２０Ａは、入力端子２２０Ａ１、２２０Ａ２に入力されるクロックＣｋとクロックＣｋｘ＋ｋＴ／２とを補間する。クロックＣｋとクロックＣｋｘ＋ｋＴ／２との補間は、入力端子２２０Ａ１からスイッチ２２１に入力されるクロックと、入力端子２２０Ａ２からスイッチ２２２とに入力されるクロックとを、スイッチ２２１とスイッチ２２２の中点で加算することによって行われる。

また、スイッチ２２１、２２２として、図１４（Ｂ）に示すように、ＦＥＴ２２１、２２２を用いてもよい。ＦＥＴ２２１のドレインを入力端子２２０Ａ１に接続し、ソースをＦＥＴ２２２のソースと、キャパシタ２２３の一方の端子と、インバータ２２４の入力端子とに接続し、ゲートに制御信号を入力すればよい。

ＦＥＴ２２２については、ドレインを入力端子２２０Ａ２に接続し、ソースをＦＥＴ２１のソースに接続し、ゲートに制御信号を入力すればよい。

なお、実施の形態１において図７を用いて説明したように、ＦＥＴ２２１、２２２は、複数個（ｎ個）あってもよい。

また、図１４（Ａ）に示すスイッチ２２１の代わりに、図１４（Ｃ）に示すように三角波発生器２２２Ｃ及び乗算器２２２Ｄを用いるとともに、図１４（Ａ）に示すスイッチ２２２の代わりに、図１４（Ｃ）に示すように三角波発生器２２２Ｅ及び乗算器２２２Ｆを用いてもよい。

三角波発生器２２２Ｃの入力端子は、入力端子２２０Ａ１に接続され、出力端子は乗算器２２２Ｄの一方の入力端子（図１４中の上側の入力端子）に接続される。三角波発生器２２２Ｃは、クロックＣｋを三角波に波形整形して出力する。

乗算器２２１Ｄは、一方の入力端子が三角波発生器２２２Ｃの出力端子に接続され、他方の入力端子（図１４中の下側の入力端子）に、固定電圧ｗ１が入力される。
乗算器２２１Ｄの出力端子は、乗算器２２１Ｆの出力端子とともに、キャパシタ２２３の一方の端子と、インバータ２２４の入力端子とに接続されている。

乗算器２２２Ｄは、三角波発生器２２２Ｃから入力される三角波と、固定電圧ｗ１を乗算して出力する。

三角波発生器２２２Ｅの入力端子は、入力端子２２０Ａ２に接続され、出力端子は乗算器２２２Ｆの他方の入力端子（図１４中の下側の入力端子）に接続される。三角波発生器２２２Ｅは、クロックＣｋｘ＋ｋＴ／２を三角波に波形整形して出力する。

乗算器２２１Ｆは、他方の入力端子（図１４中の下側の入力端子）が三角波発生器２２２Ｅの出力端子に接続され、一方の入力端子に、固定電圧ｗ２が入力される。
乗算器２２１Ｆの出力端子は、乗算器２２１Ｄの出力端子とともに、キャパシタ２２３の一方の端子と、インバータ２２４の入力端子とに接続されている。

乗算器２２２Ｆは、三角波発生器２２２Ｅから入力される三角波と、固定電圧ｗ２を乗算して出力する。

ここで、三角波発生器２２１Ｃが出力する三角波をＴｒ１、三角波発生器２２１Ｅが出力する三角波をＴｒ２とすると、図１４（Ｃ）に示すインバータ２２４の入力Ｉｃｋは、Ｉｃｋ＝ｗ１×Ｔｒ１＋ｗ２×Ｔｒ２で表される。

次に、図１５を用いて、実施の形態２のデューティ補正回路２００の動作について説明する。

図１５は、実施の形態２のデューティ補正回路２００の動作を示すタイミングチャートである。ここで、図１５に上から下にかけて示すクロック等を順番に説明する。

図１５には、インバータ２４３、２４１から出力されるクロックＣｋ、Ｃｋｘ、遅延部２１０Ａから出力されるクロックＣｋ＋ｋＴ／２、及び遅延部２１０Ｂから出力されるクロックＣｋｘ＋ｋＴ／２を示す。このうち、クロックＣｋとクロックＣｋｘ＋ｋＴ／２は、ＰＩ２２０Ａに入力される。また、クロックＣｋｘとクロックＣｋ＋ｋＴ／２は、ＰＩ２２０Ｂに入力される。

図１５には、さらに、ＰＩ２２０Ａから出力され、出力端子２０２Ａから出力されるクロックＣｋｏｕｔ、ＰＩ２２０Ｂから出力され、出力端子２０２Ｂから出力されるクロックＣｋｏｕｔｘ、インバータ２４４から出力されるクロックＣｋｏ、遅延部２５０の遅延素子２４２から出力されるクロックＣｋｏ＋ｋＴを示す。このうち、クロックＣｋｏ、Ｃｋｏ＋ｋＴは、ＰＤ２３０に入力される。

図１５には、さらに、また、モニター端子２０３に出力される電圧のレベル(Monitor)を示す。モニター端子２０３の出力電圧としては、ＰＤ２３０がＸＯＲである場合の出力と、ＸＮＯＲである場合の出力とを示すが、ＲＤ２３０は、実際にはＸＯＲ又はＸＮＯＲのいずれか一方を出力する論理部であればよい。

ここでは、ｋ＝３である場合のクロックＣｋ＋ｋＴ／２、Ｃｋｘ＋ｋＴ／２、Ｃｋｏ＋ｋＴの波形を示すが、'ｋ'の文字を用いたまま説明する。また、クロックＣｋ、Ｃｋｘ、Ｃｋｏのデューティ比は、５０％より低く、例えば、４０％であるものとする。

ＰＩ２２０Ａの出力は、クロックＣｋとクロックＣｋｘ＋ｋＴ／２とを補間することによって得られるクロックＣｋｏｕｔである。ここで、クロックＣｋのデューティ比が４０％である場合、クロックＣｋｘ＋ｋＴ／２のデューティ比も４０％であるが、クロックＣｋｘ＋ｋＴ／２は、クロックＣｋの逆位相のクロックである。

また、ここではｋ＝３であるため、クロックＣｋと、クロックＣｋｘ＋ｋＴ／２とは、周期Ｔの３／２（３Ｔ／２）だけ位相が異なる。

従って、ＰＩ２２０ＡでクロックＣｋとクロックＣｋｘ＋ｋＴ／２を補間して得るクロックＣｋｏｕｔは、デューティ比が５０％のクロックになる。

また、同様に、ＰＩ２２０Ｂでは、図１５に２本の破線の矢印で示すように、クロックＣｋｘとクロックＣｋ＋ｋＴ／２とを補間する。クロックＣｋｘとクロックＣｋ＋ｋＴ／２のデューティ比はともに４０％であり、クロックＣｋ＋ｋＴ／２は、クロックＣｋｘの逆位相のクロックである。

また、ここではｋ＝３であるため、クロックＣｋと、クロックＣｋｘ＋ｋＴ／２とは、周期Ｔの半分（Ｔ／２）だけ位相が異なる。

従って、図１５に２本の破線の矢印で示すように、ＰＩ２２０ＢでクロックＣｋｘとクロックＣｋ＋ｋＴ／２を補間して得るクロックＣｋｏｕｔｘは、デューティ比が５０％のクロックになる。

また、図１５でクロックＣｋｏｕｔｘの下に示すクロックＣｋｏとクロックＣｋｏ＋ｋＴは、ＰＤ２３０に入力されるクロックである。クロックＣｋｏとクロックＣｋｏ＋ｋＴは、ともにデューティ比が４０％であり、'１'が６０％であり、'０'が４０％である。

ここで、ｋ＝３であるため、クロックＣｋｏとクロックＣｋｏ＋ｋＴは、３周期（３Ｔ）だけ位相が異なる。

従って、ＰＤ２３０の出力は、ＸＯＲは'０'（Ｌレベル）となり、ＸＮＯＲは'１'（Ｈレベル）となる。すなわち、ＰＤ２３０としてＸＯＲの論理部を用いた場合は、ＰＤ２３０の出力は'０'であり、ＰＤ２３０としてＸＮＯＲの論理部を用いた場合は、ＰＤ２３０の出力は'１'である。

このように、ＰＤ２３０に入力するクロックＣｋｏとクロックＣｋｏ＋ｋＴの位相差が周期Ｔのｋ倍であって、ずれが存在しない場合には、ＰＤ２３０の出力は一定である。

しかしながら、遅延素子２５１及び２５２でクロックに与える遅延量がｋＴ／２からずれると、ＰＤ２３０に入力するクロックＣｋｏとクロックＣｋｏ＋ｋＴとの位相差が周期Ｔのｋ倍からずれる。

このように遅延素子２５１及び２５２でクロックに与える遅延量にずれが生じると、ＰＤ２３０の出力は一定ではなくなる。すなわち、ＰＤ２３０がＸＯＲの論理部である場合は、クロックＣｋｏとクロックＣｋｏ＋ｋＴの値が異なる区間だけ、ＰＤ２３０の出力は'１'になる。また、ＰＤ２３０がＸＮＯＲの論理部である場合は、クロックＣｋｏとクロックＣｋｏ＋ｋＴの値が異なる区間だけ、ＰＤ２３０の出力は'０'になる。

そして、このように遅延素子２５１及び２５２でクロックに与える遅延量にずれが生じた場合は、ＰＤ２３０の出力により、遅延部２１０Ａ及び２１０Ｂと、遅延部２５０の遅延素子２５１及び２５２との遅延量が、ｋＴ／２に補正される。

遅延部２１０Ａ及び２１０Ｂと遅延部２５０の遅延素子２５１及び２５２との遅延量がｋＴ／２に補正されると、ＰＩ２２０Ａには、位相がｋＴ／２だけずれたクロックＣｋとクロックＣｋｘ＋ｋＴ／２が入力される。同様に、ＰＩ２２０Ｂには、位相がｋＴ／２だけずれたクロックＣｋ＋ｋＴ／２とクロックＣｋｘが入力される。

このため、ＰＩ２２０Ａ、２２０Ｂで、デューティ比が５０％のクロックＣｋｏｕｔ、Ｃｋｏｕｔｘをそれぞれ出力することができる。

以上により、実施の形態２によれば、デューティ比を正確に５０％に補正できるデューティ補正回路２００を提供することができる。

なお、実施の形態１のデューティ補正回路１００では、図６に示すように、入力端子１０１Ａ及び遅延素子１１１Ａの間と、遅延素子１１２Ａの出力側とに、ダミーのＰＤを接続した。

しかしながら、実施の形態２のデューティ補正回路２００では、実施の形態１のデューティ補正回路１００で用いたようなダミーのＰＤは必要ない。これは、インバータ２４１、２４３、遅延部２１０Ａ、２１０Ｂ、及びＰＤ２２０Ａ、２２０Ｂの接続関係が対称だからである。

また、このように、インバータ２４１、２４３、遅延部２１０Ａ、２１０Ｂ、及びＰＤ２２０Ａ、２２０Ｂで対称な回路構成を構築しているため、実施の形態２のデューティ補正回路２００では、ＰＤ２３０に入力するクロックＣｋｏをｋＴだけ遅延させるために、遅延部２５０を設けている。遅延部２５０の遅延素子２５１及び２５２は、最終的に得るクロックＣｋｏｕｔ、Ｃｋｏｕｔｘを遅延するために用いていないため、レプリカの遅延素子として捉えることができる。

＜実施の形態３＞
図１６は、実施の形態３のデューティ補正回路３００を示す図である。

デューティ補正回路３００は、入力端子３０１Ａ、３０１Ｂ、出力端子３０２Ａ、３０２Ｂ、遅延部３１０Ａ、３１０Ｂ、ＰＩ（Phase Interpolator）３２０Ａ、３２０Ｂ、ＰＤ（Phase Detector）３３０Ａ、３３０Ｂ、インバータ３４１、３４２、及び遅延部３５０Ａ、３５０Ｂを含む。

デューティ補正回路３００は、さらに、インバータ３６１、ＡＮＤ回路３６２、ＡＮＤ回路３６３、及びＣＰ（Charge Pump）３７０を含む。

なお、以下において、説明の便宜上、一部の二入力端子素子については、図１６中の上側にある入力端子を一方の入力端子と称し、図１６中の下側にある入力端子を他方の入力端子と称す場合がある。

また、以下では、実施の形態１、２におけるｋが１（ｋ＝１）の場合について説明する。このため、実施の形態３では、'ｋ'の文字を省く。

入力端子３０１Ａ、３０１Ｂは、デューティ補正回路３００にクロックＣｋ、Ｃｋｘを入力するための端子である。入力端子３０１Ａは第１入力端子の一例であり、入力端子３０１Ｂは第２入力端子の一例である。

入力端子３０１Ａには、遅延部３１０Ａの入力端子と、ＰＩ３２０Ａの入力端子３２０Ａ１とが接続されている。

入力端子３０１Ｂには、遅延部３１０Ｂの入力端子と、ＰＩ３２０Ｂの入力端子３２０Ｂ２とは接続されている。

出力端子３０２Ａ、３０２Ｂは、デューティ補正回路３００でデューティ比が補正されたクロックを出力する端子である。出力端子３０２Ａは、ＰＩ３２０Ａの出力端子に接続され、出力端子３０２Ｂは、ＰＩ３２０Ｂの出力端子に接続される。

遅延部３１０Ａの出力端子は、ＰＩ３２０Ｂの入力端子３２０Ｂ１に接続されている。遅延部３１０Ａは、入力端子３０１Ａから入力されるクロックＣｋに所定の遅延時間Ｔ／２を与える。遅延部３１０Ａは、クロックＣｋに遅延時間Ｔ／２を与えて、クロックＣｋ＋Ｔ／２を出力する。遅延部３１０Ａが出力するクロックＣｋ＋Ｔ／２は、ＰＩ３２０Ｂに入力される。遅延部３１０Ａは、第２遅延部の一例である。

遅延部３１０Ａにおける遅延時間Ｔ／２は、ＣＰ３７０の出力に応じて調整される。

遅延部３１０Ｂの出力端子は、ＰＩ３２０Ａの入力端子３２０Ａ２に接続されている。遅延部３１０Ｂは、入力端子３０１Ｂから入力されるクロックＣｋｘに所定の遅延時間Ｔ／２を与える。遅延部３１０Ｂは、クロックＣｋｘに遅延時間Ｔ／２を与えて、クロックＣｋｘ＋Ｔ／２を出力する。遅延部３１０Ｂが出力するクロックＣｋｘ＋Ｔ／２は、ＰＩ３２０Ａに入力される。遅延部３１０Ｂは、第１遅延部の一例である。

遅延部３１０Ｂにおける遅延時間Ｔ／２は、ＣＰ３７０の出力に応じて調整される。

遅延部３１０Ａ及び３１０Ｂがクロックに与える所定の遅延時間は、ともにＴ／２に設定されている。例えば、遅延部３１０Ａ及び３１０Ｂとして、同一の遅延素子を用いることにより、遅延時間を揃えることができる。

ＰＩ３２０Ａの入力端子３２０Ａ１は、入力端子３０１Ａに接続されており、入力端子３２０Ａ２は、遅延部３１０Ｂの出力端子に接続されている。

ＰＩ３２０Ａは、入力端子３２０Ａ１に入力されるクロックＣｋと、入力端子３２０Ａ２に入力されるクロックＣｋｘ＋Ｔ／２との補間を行い、補間によって得るクロックＣｋｏｕｔを出力する。ＰＩ３２０Ａは、第１補間部の一例である。

ＰＩ３２０Ｂは、入力端子３２０Ｂ１に入力されるクロックＣｋ＋Ｔ／２と、入力端子３２０Ｂ２に入力されるクロックＣｋｘとの補間を行い、補間によって得るクロックＣｋｏｕｔｘを出力する。ＰＩ３２０Ｂは、第２補間部の一例である。

インバータ３４１、３４２には、クロックＣｋｘが入力される。インバータ３４１、３４２に入力されるクロックＣｋｘは、入力端子３０１Ｂに入力されるクロックＣｋｘと同一である。

インバータ３４１の出力端子は、遅延部３５０Ａの遅延素子３５１Ａの入力端子と、ＰＤ３３０ＡのＸＯＲ回路３３１Ａの一方の入力端子とに接続されている。インバータ３４１は、クロックＣｋｘを反転してクロックＣｋｏ１を出力する。

インバータ３４２の出力端子は、遅延部３５０Ｂの遅延素子３５１Ｂの入力端子と、ＰＤ３３０のＸＯＲ回路３３１Ｂの他方の入力端子とに接続されている。インバータ３４２は、クロックＣｋｘを反転してクロックＣｋｏ２を出力する。

インバータ３４１と３４２は、同一サイズの遅延素子を含むインバータであるので、クロックＣｋｏ１とクロックＣｋｏ２の位相は同一である。

遅延部３５０Ａは、遅延素子３５１Ａ及び３５２Ａを含む。遅延素子３５１Ａ及び３５２Ａは直列に接続されている。

遅延素子３５１Ａの入力端子は、インバータ３４１の出力端子に接続されており、出力端子は、遅延素子３５２Ａの入力端子と、ＰＤ３３０ＡのＸＯＲ回路３３１Ａの他方の入力端子とに接続されている。

遅延素子３５１Ａは、インバータ３４１から入力されるクロックＣｋｏ１に所定の遅延時間Ｔ／２を与えて出力する。遅延素子３５１Ａから出力されるクロックＣｋｏ１＋Ｔ／２は、遅延素子３５２Ａと、ＰＤ３３０ＡのＸＯＲ３３１Ａとに入力される。なお、遅延素子３５１Ａは、第２遅延回路の一例である。

遅延素子３５２Ａの出力端子は、終端されている。遅延素子３５２Ａの出力端子は、図示しないダミーのＰＤに接続されていてもよい。このダミーのＰＤは、ＰＤ３３０Ｂと同様のＰＤであればよい。

遅延素子３５１Ａ及び３５２Ａがクロックに与える所定時間は、ともにＴ／２に設定されている。これは、遅延部３５０Ｂの遅延素子３５１Ｂ及び３５２Ｂがクロックに与える所定の遅延時間Ｔ／２と等しい遅延時間に設定されている。

なお、遅延素子３５１Ａ及び３５２Ａがクロックに与える遅延時間は、ＣＰ３７０の出力によって設定される。

遅延部３５０Ｂは、遅延素子３５１Ｂ及び３５２Ｂを含む。遅延素子３５１Ｂ及び３５２Ｂは直列に接続されている。

遅延素子３５１Ｂの入力端子は、インバータ３４２の出力端子に接続されており、出力端子は、遅延素子３５２Ｂの入力端子に接続されている。

遅延素子３５１Ｂは、インバータ３４２から入力されるクロックＣｋｏ２に所定の遅延時間Ｔ／２を与えて出力する。遅延素子３５１Ｂから出力されるクロックＣｋｏ２＋Ｔ／２は、遅延素子３５２Ｂに入力される。

遅延素子３５２Ｂの出力端子は、ＰＤ３３０ＢのＸＯＲ回路３３１Ｂの一方の入力端子に接続されている。遅延素子３５２Ｂは、遅延素子３５１Ｂから入力されるクロックＣｋｏ２＋Ｔ／２に所定の遅延時間Ｔ／２を与えて、クロックＣｋｏ２＋Ｔを出力する。

以上のように、遅延素子３５１Ｂ及び３５２Ｂを含む遅延部３５０Ｂは、インバータ３４２から入力されるクロックＣｋｏ２に遅延時間Ｔを与えて、クロックＣｋｏ２＋Ｔを出力する。遅延部３５０Ｂは、第１遅延回路の一例である。

遅延素子３５１Ｂ及び３５２Ｂがクロックに与える所定時間は、ともにＴ／２に設定されている。これは、遅延部３５０Ａの遅延素子３５１Ａ及び３５２Ａがクロックに与える所定の遅延時間Ｔ／２と等しい遅延時間に設定されている。

なお、遅延素子３５１Ｂ及び３５２Ｂがクロックに与える遅延時間は、ＣＰ３７０の出力によって設定される。

ＰＤ３３０Ａは、ＸＯＲ回路３３１Ａ、ＬＰＦ３３２Ａ、及びコンパレータ３３３Ａ、３３４Ａを含む。

ＸＯＲ回路３３１Ａの一方の入力端子は、インバータ３４１の出力端子に接続され、他方の入力端子は、遅延素子３５１Ａの出力端子に接続されている。ＸＯＲ回路３３１Ａの出力端子は、ＬＰＦ３３２Ａの入力端子に接続されている。

ＬＰＦ３３２Ａの入力端子は、ＸＯＲ回路３３１Ａの出力端子に接続されており、出力端子は、コンパレータ３３３Ａの反転入力端子と、コンパレータ３３４Ａの非反転入力端子とに接続されている。

コンパレータ３３３Ａの反転入力端子は、ＬＰＦ３３２Ａの出力端子に接続され、非反転入力端子に閾値電圧（３Ｖｄｄ／４）が入力され、出力端子がＡＮＤ回路３６３の他方の入力端子に接続されている。

コンパレータ３３４Ａの非反転入力端子は、ＬＰＦ３３２Ａの出力端子に接続され、反転入力端子に閾値電圧（Ｖｄｄ／２）が入力され、出力端子は、インバータ３６１の入力端子と、ＡＮＤ回路３６２の他方の出力端子と、ＡＮＤ回路３６３の一方の入力端子とに接続されている。

ＰＤ３３０Ａは、デューティ補正回路３００において、出力クロックＣｋｏｕｔ、Ｃｋｏｕｔｘが、周期Ｔの偶数倍の周波数でロックしないように、偶数倍の周波数でのロックを防止するために設けられている。ＰＤ３３０Ａの動作については後述する。

ＰＤ３３０Ｂは、ＸＯＲ回路３３１Ｂ、ＬＰＦ３３２Ｂ、及びコンパレータ３３３Ｂを含む。ＸＯＲ回路３３１Ｂの一方の入力端子は、遅延部３５０Ｂの遅延素子３５２Ｂの出力端子に接続され、他方の入力端子は、インバータ３４２の出力端子に接続されている。ＸＯＲ回路３３１Ｂの出力端子は、ＬＰＦ３３２Ｂの入力端子に接続されている。

ＬＰＦ３３２Ｂの入力端子は、ＸＯＲ回路３３１Ｂの出力端子に接続され、出力端子は、コンパレータ３３３Ｂの反転入力端子に接続されている。

コンパレータ３３３Ｂの反転入力端子は、ＬＰＦ３３２Ｂの出力端子に接続され、非反転入力端子には閾値電圧（Ｖｔｈ）が入力される。コンパレータ３３３Ｂの出力端子は、ＡＮＤ回路３６２の一方の入力端子に接続されている。

コンパレータ３３３Ｂの出力ｍｏｎ１は、ＬＰＦ３３２Ｂの出力よりも閾値電圧（Ｖｔｈ）が大きいときにＨレベル（'１'）になり、ＬＰＦ３３２Ｂの出力が閾値電圧（Ｖｔｈ）より小さいときにＬレベル（'０'）になる。

インバータ３６１の入力端子は、コンパレータ３３４Ａの出力端子に接続され、出力端子は、ＣＰ３７０の入力端子３７０Ａに接続されている。ＣＰ３７０の入力端子３７０Ａは、遅延部３１０Ａ及び３１０ＢがクロックＣｋ及びＣｋｘにそれぞれ与える遅延時間を短くするときに、インバータ３６１からｕｐ信号を入力するための端子である。

ＡＮＤ回路３６２の一方の入力端子は、ＰＤ３３０Ｂのコンパレータ３３３Ｂの出力端子に接続されており、他方の入力端子は、ＰＤ３３０Ａのコンパレータ３３４Ａの出力端子に接続されている。

ＡＮＤ回路３６２の出力端子は、ＣＰ３７０の入力端子３７０Ｂに接続されている。ＣＰ３７０の入力端子３７０Ｂは、遅延部３１０Ａ及び３１０ＢがクロックＣｋ及びＣｋｘにそれぞれ与える遅延時間を長くするときに、ＡＮＤ回路３６２からｄｎ（ｄｏｗｎ）信号を入力するための端子である。

ＡＮＤ回路３６３の一方の入力端子は、コンパレータ３３４Ａの出力端子に接続されており、他方の入力端子は、否定演算部３６３Ａを介して、コンパレータ３３３Ａの出力端子に接続されている。ＡＮＤ回路３６３の出力端子は、ＣＰ３７０の制御端子３７０Ｃに接続されている。

ＡＮＤ回路３６３は、コンパレータ３３４Ａから出力される信号ｍｏｎ２が'１'で、コンパレータ３３３Ａから出力される信号ｍｏｎ３が'０'のときに、ＣＰ３７０の出力電圧Ｖｆｄを固定させるために、Ｈレベル（'１'）のストップ信号ｓｔｏｐを出力する。

ＣＰ３７０は、入力端子３７０Ａにインバータ３６１から入力されるｕｐ信号と、入力端子３７０ＢにＡＮＤ回路３６２から入力されるｄｎ信号とを積分し、電圧Ｖｆｄを出力する。

ＣＰ３７０は、ｕｐ信号が入力されると、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとがクロックに与える遅延時間を短くするように、電圧Ｖｆｄの値を変化させる。

また、ＣＰ３７０は、ｄｎ信号が入力されると、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとがクロックに与える遅延時間を長くするように、電圧Ｖｆｄの値を変化させる。

ＣＰ３７０は、ＡＮＤ回路３６３から制御端子３７０ＣにＨレベル（'１'）のストップ信号ｓｔｏｐが入力されると、積分動作を停止し、電圧ＶＦｄの値を固定する。ＣＰ３７０は、ストップ信号ｓｔｏｐがＬレベル（'０'）である間は、積分動作を行う。

ここで、図１７を用いて、ＣＰ３７０の回路構成について説明する。

図１７は、実施の形態１のデューティ補正回路３００のＣＰ３７０の回路構成を示す図である。

ＣＰ３７０は、電流源３７１及び３７２、ＦＥＴ３７３及び３７４、スイッチ３７５、キャパシタ３７６、及び出力端子３７７を含む。

電流源３７１の入力端子は電源Ｖｄｄに接続され、出力端子はＦＥＴ３７３のドレインに接続される。

電流源３７２の入力端子はＦＥＴ３７４のソースに接続され、出力端子は接地される。

ＦＥＴ３７３は、ＮＭＯＳＦＥＴであり、ドレインが電流源３７１の出力端子に接続され、ゲートが入力端子３７０Ａ（図１６参照）に接続され、ソースがＦＥＴ３７４のドレインと、スイッチ３７５の一方の端子（図１７中左側の端子）とに接続される。

ＦＥＴ３７４のドレインはＦＥＴ３７３のソースとスイッチ３７５の一方の端子（図１７中左側の端子）とに接続され、ゲートは入力端子３７０Ｂ（図１６参照）に接続され、ソースは電流源３７２の入力端子に接続される。

スイッチ３７５の一方の端子（図１７中の左側の端子）は、ＦＥＴ３７４のドレイン３７３のソースと、ＦＥＴ３７４のドレインとに接続され、他方の端子（図１７中の右側の端子）は、キャパシタ３７６の一方の端子（図１７中の上側の端子）と、出力端子３７７とに接続されている。

スイッチ３７５は、ＡＮＤ回路３６３（図１６参照）から入力されるストップ信号ｓｔｏｐがＨレベル（'１'）になると開放され（オフされ）、ストップ信号ｓｔｏｐがＬレベル（'０'）になると閉成される（オンされる）。スイッチ３７５は、例えば、ＰＭＯＳＦＥＴ（Ptype MOSFET）等のトランジスタで実現することができる。

キャパシタ３７６の一方の端子（図１７中の上側の端子）は、ＦＥＴ３７３のソースと、ＦＥＴ３７４のドレインと、出力端子３７７とに接続されている。キャパシタの他方の端子（図１７中の下側の端子）は、接地されている。

出力端子３７７は、スイッチ３７５の他方の端子（図１７中の右側の端子）と、キャパシタ３７６の一方の入力端子（図１７中の上側の端子）とに接続されている。

以上のようなＣＰ３７０において、ストップ信号がＬレベル（'０'）であり、スイッチ３７５がオンであるときに、ＦＥＴ３７３のゲートに入力されるｕｐ信号がＨレベル（'１'）になり、ＦＥＴ３７４のゲートに入力されるｄｎ信号がＬレベル（'０'）であるときには、ＦＥＴ３７３がオンになり、ＦＥＴ３７４がオフになる。

この結果、電流源３７１から出力される電流により、キャパシタ３７６が充電される（電荷が蓄積される）。

また、ストップ信号がＬレベル（'０'）であり、スイッチ３７５がオンであるときに、ＦＥＴ３７３のゲートに入力されるｕｐ信号がＬレベル（'０'）になり、ＦＥＴ３７４のゲートに入力されるｄｎ信号がＨレベル（'１'）であるときには、ＦＥＴ３７３がオフになり、ＦＥＴ３７４がオンになる。

この結果、キャパシタ３７６に蓄積された電荷が、ＦＥＴ３７４及び電流源３７２を通じて放出される（キャパシタ３７６が放電される）。

このようにキャパシタ３７６を充電又は放電することにより、キャパシタ３７６の電荷量が調節され、キャパシタ３７６の電荷量によって決まるＣＰ３７０の積分値が変動する。

ＣＰ３７０の積分値を表す電圧Ｖｆｄは、出力端子３７７から出力される。電圧Ｖｆｄの値は、ｕｐ信号によってキャパシタ３７６が充電されると上昇し、ｄｎ信号によってキャパシタ３７６が放電されると低下する。

電圧Ｖｆｄの値が上昇すると、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとがクロックに与える遅延時間が短くなる。一方、電圧Ｖｆｄの値が低下すると、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとがクロックに与える遅延時間が長くなる。

なお、ＣＰ３７０は、ストップ信号ｓｔｏｐがＨレベル（'１'）になると、スイッチ３７５をオフ（開放）する。これにより、出力端子３７７から出力される電圧Ｖｆｄは、スイッチ３７５がオフされる直前のキャパシタ３７６の両端間電圧に固定される。

以上のように、実施の形態３では、ＣＰ３７０が出力する電圧Ｖｆｄにより、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとがクロックに与える遅延時間が制御される。

次に、図１８を用いて、実施の形態３のデューティ補正回路３００の動作について説明する。

図１８は、実施の形態３のデューティ補正回路３００の動作の一例を示すタイミングチャートである。

図１８には、上から下にかけて順番に、クロックＣｋｏ１（＝Ｃｋｏ２）、Ｃｋｏ１＋Ｔ／２、Ｃｋｏ２＋Ｔ、ＸＯＲ回路３３１Ａの出力ｅｏｒ２、ＬＰＦ３３２Ａの出力Ａｇ（ｅｏｒ２）、ＬＰＦ３３２Ｂの出力ｍｏｎ１、コンパレータ３３４Ａの出力ｍｏｎ２、及びコンパレータ３３３Ａの出力ｍｏｎ３を示す。

図１８では、クロックＣｋｏ１（＝Ｃｋｏ２）のデューティ比は、５０％よりも大きいものとする。

図１８では、ＰＤ３３０ＡのＬＰＦ３３２Ａの出力Ａｇ（ｅｏｒ２）がコンパレータ３３４Ａの閾値（Ｖｄｄ／２）より高いので、出力ｍｏｎ２は'１'（Ｈレベル）になる。このとき、ＬＰＦ３３２Ａの出力Ａｇ（ｅｏｒ２）よりコンパレータ３３３Ａの閾値（３Ｖｄｄ／４）の方が大きいので、出力ｍｏｎ３は'１'（Ｈレベル）になる。

出力ｍｏｎ２が'１'（レベルＨ）なので、ｕｐ信号は'０'になる。また、出力ｍｏｎ２が'１'（Ｈレベル）で、出力ｍｏｎ３が'１'（Ｈレベル）なので、ＡＮＤ回路３６３が出力するストップ信号ｓｔｏｐは'０'になる。

また、ＰＤ３３０ＢのＬＰＦ３３２Ｂの出力ｍｏｎ１は、コンパレータ３３３Ｂの閾値電圧（Ｖｔｈ）より低いので、出力ｍｏｎ１は'１'（Ｈレベル）になり、ｄｎ信号は'１'になる。

このようにしてＣＰ３７０によって遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとがクロックに与える遅延時間Ｔ／２が調整される。

そして、ＰＩ３２０Ａは、クロックＣｋとクロックＣｋｘ＋Ｔ／２とを補間して、デューティ比が５０％のクロックＣｋｏｕｔを出力する。また、ＰＩ３２０Ｂは、クロックＣｋｘとクロックＣｋ＋Ｔ／２とを補間して、デューティ比が５０％のクロックＣｋｏｕｔｘを出力する。

また、仮に、デューティ補正回路３００が出力するクロックＣｋｏｕｔ、Ｃｋｏｕｔｘに周期Ｔの偶数倍のロックが生じた場合は、ＰＤ３３０ＡのＸＯＲ回路３３１Ａの出力ｅｏｒ２が'０'になる。このため、ＬＰＦ３３２Ａの出力Ａｇ（ｅｏｒ２）が低下し、Ｖｄｄ／２よりも小さくなる。これにより、コンパレータ３３４Ａの出力ｍｏｎ２は'０'になり、コンパレータ３３３Ａの出力ｍｏｎ３も'０'になる。

ここで、出力ｍｏｎ２は'０'で、出力ｍｏｎ３は'０'であるので、ＡＮＤ回路３６３が出力するストップ信号ｓｔｏｐは'０'になる。このため、ＣＰ３７０の積分処理は継続される。

また、出力ｍｏｎ２が'０'だと、ｕｐ信号が'１'になる。従って、ＣＰ３７０が出力する電圧Ｖｆｄが上昇し、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとがクロックに与える遅延時間Ｔ／２が短くされる。

このように遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとがクロックに与える遅延時間Ｔ／２が短くされることにより、クロックＣｋｏｕｔ、Ｃｋｏｕｔｘに周期Ｔの偶数倍のロック状態が生じることが抑制される。

なお、クロックＣｋｏｕｔ、Ｃｋｏｕｔｘに周期Ｔの偶数倍のロックが生じた場合は、ＸＯＲ回路３３１Ｂの出力ｅｏｒ１が'０'になり、ＬＰＦ３３２Ｂの出力が低下するため、コンパレータ３３３Ｂの出力ｍｏｎ１は'１'になる。

ただし、このとき、上述したように、コンパレータ３３４Ａの出力ｍｏｎ２は'０'であるため、ＡＮＤ回路３６２が出力するｄｎ信号は'０'である。

次に、図１９を用いて、実施の形態３のデューティ補正回路３００の動作について説明する。

図１９は、実施の形態３のデューティ補正回路３００の動作の一例を示すタイミングチャートである。図１９では、クロックＣｋｏ１（＝Ｃｋｏ２）のデューティ比は、５０％よりも小さいものとする。

図１９には、上から下にかけて順番に、クロックＣｋｏ１（＝Ｃｋｏ２）、Ｃｋｏ１＋Ｔ／２、Ｃｋｏ２＋Ｔ、ＸＯＲ回路３３１Ａの出力ｅｏｒ２、ＬＰＦ３３２Ａの出力Ａｇ（ｅｏｒ２）、ＬＰＦ３３２Ｂの出力ｍｏｎ１、コンパレータ３３４Ａの出力ｍｏｎ２、及びコンパレータ３３３Ａの出力ｍｏｎ３を示す。

図１９では、ＰＤ３３０ＡのＬＰＦ３３２Ａの出力Ａｇ（ｅｏｒ２）がコンパレータ３３４Ａの閾値（Ｖｄｄ／２）より高いので、出力ｍｏｎ２は'１'（Ｈレベル）になる。このとき、ＬＰＦ３３２Ａの出力Ａｇ（ｅｏｒ２）よりコンパレータ３３３Ａの閾値（３Ｖｄｄ／４）の方が大きいので、出力ｍｏｎ３は'１'（Ｈレベル）になる。

＜実施の形態４＞
図２０は、実施の形態４のデューティ補正回路４００を示す図である。実施の形態４のデューティ補正回路４００は、実施の形態３のデューティ補正回路３００のＰＤ３３０Ａをデジタル回路のＰＤ４３０Ａに変更したものである。

また、この変更により、実施の形態３のインバータ３６１及びＡＮＤ回路３６２の代わりに、バッファ４６１及び４６２を用いるとともに、実施の形態３のＡＮＤ回路３６３の否定演算部３６３Ａを取り除いたＡＮＤ回路４６３を用いている。

以下、実施の形態３のデューティ補正回路３００と同様の構成要素には同一符号を付し、重複説明を省略する。

デューティ補正回路４００は、入力端子３０１Ａ、３０１Ｂ、出力端子３０２Ａ、３０２Ｂ、遅延部３１０Ａ、３１０Ｂ、ＰＩ３２０Ａ、３２０Ｂ、ＰＤ（Phase Detector）４３０Ａ、ＰＤ３３０Ｂ、インバータ３４１、３４２、及び遅延部３５０Ａ、３５０Ｂを含む。なお、ＰＤ３３０Ｂは、実施の形態４では論理部の一例である。

デューティ補正回路４００は、さらに、バッファ４６１、バッファ４６２、ＡＮＤ回路４６３、及びＣＰ（Charge Pump）３７０を含む。

ＰＤ４３０Ａは、ＦＦ（Flip Flop）４３１、４３２、カウンタ４３３、４３４、及び判定部４３５、４３６、４３７を含む。ＰＤ４３０Ａは、実施の形態３のＰＤ３３０Ａに対応する部分をデジタル回路で実現する回路である。ＰＤ４３０Ａは、デジタル位相検出部の一例である。また、判定部４３５、４３６、４３７は、比較部の一例である。

ＦＦ４３１のデータ入力端子Ｄは、インバータ３４１の出力端子に接続され、データ出力端子Ｑは、カウンタ４３３の入力端子に接続される。ＦＦ４３１のクロック入力端子は、遅延部３５０Ａの遅延素子３５１Ａの出力端子に接続されており、クロックＣｋｏ１＋Ｔ／２が入力される。

ＦＦ４３１は、遅延素子３５１ＡからクロックＣｋｏ１＋Ｔ／２がクロック入力端子に入力されると、クロックＣｋｏ１＋Ｔ／２の立ち上がりのタイミングでデータ入力端子Ｄで保持するデータをデータ出力端子Ｑに反映し、エッジ信号ｅｄｇｅ１を出力する。ＦＦ４３１としては、例えば、Ｄ−ＦＦを用いることができる。

ＦＦ４３２のデータ入力端子Ｄは、インバータ３４１の出力端子に接続され、データ出力端子Ｑは、カウンタ４３４の入力端子に接続される。ＦＦ４３２のクロック入力端子は、否定演算部４３２Ａを介して遅延部３５０Ａの遅延素子３５１Ａの出力端子に接続されており、クロック（Ｃｋｏ１＋Ｔ／２）ｘが入力される。クロック（Ｃｋｏ１＋Ｔ／２）ｘは、クロックＣｋｏ１＋Ｔ／２の逆位相のクロックである。

ＦＦ４３２は、（Ｃｋｏ１＋Ｔ／２）ｘがクロック入力端子に入力されると、（Ｃｋｏ１＋Ｔ／２）ｘの立ち上がりのタイミングで、データ入力端子Ｄで保持するデータをデータ出力端子Ｑに反映し、エッジ信号ｅｄｇｅ２を出力する。このため、ＦＦ４３２がデータ出力端子Ｑにデータを反映させるタイミングと、ＦＦ４３１がデータ出力端子Ｑにデータを反映させるタイミングとは異なる。なお、ＦＦ４３２としては、例えば、Ｄ−ＦＦを用いることができる。

カウンタ４３３の入力端子は、ＦＦ４３１のデータ出力端子Ｑに接続され、出力端子は、判定部４３５、４３６、及び４３７の一方の入力端子（図２０中の上側の入力端子）に接続されている。カウンタ４３３のクロック入力端子は、遅延部３５０Ａの遅延素子３５２Ａの出力端子に接続されており、遅延素子３５２ＡからクロックＣｋｏ１＋Ｔが入力される。

カウンタ４３３は、クロック入力端子にクロックＣｋｏ１＋Ｔが入力されると、ＦＦ４３１のデータ出力端子Ｑにあるデータ（'１'又は'０'）をカウントし、カウント値を表すカウント信号ｃｎｔ１を出力する。カウント信号ｃｎｔ１は、判定部４３５、４３６、４３７の一方の入力端子に入力される。

カウンタ４３４の入力端子は、ＦＦ４３２のデータ出力端子Ｑに接続され、出力端子は、判定部４３５、４３６、及び４３７の他方の入力端子（図２０中の下側の入力端子）に接続されている。カウンタ４３４のクロック入力端子は、遅延部３５０Ａの遅延素子３５２Ａの出力端子に接続されており、遅延素子３５２ＡからクロックＣｋｏ１＋Ｔが入力される。

カウンタ４３４は、クロック入力端子にクロックＣｋｏ１＋Ｔが入力されると、ＦＦ４３２のデータ出力端子Ｑにあるデータ（'１'又は'０'）をカウントし、カウント値を表すカウント信号ｃｎｔ２を出力する。カウント信号ｃｎｔ２は、判定部４３５、４３６、４３７の他方の入力端子に入力される。

判定部４３５の一方の入力端子は、カウンタ４３３の出力端子に接続され、他方の入力端子は、カウンタ４３４の出力端子に接続されている。判定部４３５の出力端子は、バッファ３６２の入力端子に接続されている。

判定部４３５は、２つの入力を比較し、カウンタ４３３のカウント信号ｃｎｔ１の値が、カウンタ４３４のカウント信号ｃｎｔ２の値よりも大きい場合に、Ｈレベル（'１'）の出力ｇｔ（cnt1 is greater than cnt2）を出力する。判定部４３５は、カウント信号ｃｎｔ１の値がカウント信号ｃｎｔ２の値以下である場合は、Ｌレベル（'０'）の出力ｇｔを出力する。

判定部４３６の一方の入力端子は、カウンタ４３３の出力端子に接続され、他方の入力端子は、カウンタ４３４の出力端子に接続されている。判定部４３６の出力端子は、バッファ４６１の入力端子に接続されている。

判定部４３６は、２つの入力を比較し、カウント信号ｃｎｔ１の値がカウンタ４３４のカウント信号ｃｎｔ２の値よりも小さい場合に、Ｈレベル（'１'）の出力ｌｔ（cnt1 is less than cnt2）を出力する。判定部４３６は、カウント信号ｃｎｔ１の値がカウント信号ｃｎｔ２の値以上である場合は、Ｌレベル（'０'）の出力ｌｔを出力する。

判定部４３７の一方の入力端子は、カウンタ４３３の出力端子に接続され、他方の入力端子は、カウンタ４３４の出力端子に接続されている。判定部４３７の出力端子は、ＡＮＤ回路３６３の一方の入力端子に接続されている。

判定部４３７は、２つの入力を比較し、カウント信号ｃｎｔ１の値がカウンタ４３４のカウント信号ｃｎｔ２の値と等しい場合に、Ｈレベル（'１'）の出力ｅｑ（cnt1 is equal to cnt2）を出力する。判定部４３６は、カウント信号ｃｎｔ１の値がカウント信号ｃｎｔ２の値と等しくない場合は、Ｌレベル（'０'）の出力ｅｑを出力する。

次に、図２１乃至図２３を用いて、実施の形態４のデューティ補正回路４００の動作について説明する。

図２１は、実施の形態４のデューティ補正回路４００の動作の一例を示すタイミングチャートである。図２１は、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとでクロックに与える所定の遅延時間Ｔ／２が、本来の正確な値よりも短い場合について説明する。なお、この状態で、クロックＣｋｏｕｔとクロックＣｋｏｕｔｘはロックしている。

図２１には、上から下に順番に、クロックＣｋｏ１（＝Ｃｋｏ２）、Ｃｋｏ１＋Ｔ／２、（Ｃｋｏ１＋Ｔ／２）ｘ、Ｃｋｏ１＋Ｔを示す。クロック（Ｃｋｏ１＋Ｔ／２）ｘは、クロックＣｋｏ１＋Ｔ／２の逆位相のクロックであり、図２１では、Ｃｋｏ１＋Ｔ／２の上にバーを付けて示す。

また、図２１には、ＦＦ４３１及び４３２の出力ｅｄｇ（ｅｄｇｅ）１及びｅｄｇ２、カウンタ４３３及び４３４が出力するカウント信号ｃｎｔ１及びｃｎｔ２、ＸＯＲ回路３３１Ｂの出力ｅｏｒ１、及びコンパレータ３３３Ｂの出力ｍｏｎ１を示す。

図２１に示すように、所定の遅延時間Ｔ／２が、本来の正確な値よりも短い場合は、クロックＣｋｏ１に対して、Ｃｋｏ１＋Ｔ／２、（Ｃｋｏ１＋Ｔ／２）ｘ、Ｃｋｏ１＋Ｔの位相は、少しずつずれている。

ＦＦ４３１の出力ｅｄｇ１は、クロックＣｋｏ１＋Ｔ／２の立ち上がりのタイミングでクロックＣｋｏ１の値を反映するので、常に'１'となる。また、ＦＦ４３２の出力ｅｄｇ２は、クロック（Ｃｋｏ１＋Ｔ／２）ｘの立ち上がりのタイミングでクロックＣｋｏ１の値を反映するので、常に'０'となる。

また、この場合に、カウント信号ｃｎｔ１は、クロックＣｋｏ１＋Ｔの立ち上がりのタイミングでＦＦ４３１の出力ｅｄｇ１の値をカウントするため、値が１ずつ増大して行く。図２１では、カウント信号ｃｎｔ１が０から１、２、３、４と１つずつ増大する場合を示す。

一方、カウント信号ｃｎｔ２は、クロックＣｋｏ１＋Ｔの立ち上がりのタイミングでＦＦ４３２の出力ｅｄｇ２の値をカウントするため、'０'を保持する。

また、ＸＯＲ３３１Ｂに入力されるクロックＣｋｏ２とクロックＣｋｏ２＋Ｔの位相がずれるため、ＸＯＲ３３１Ｂの出力ｅｏｒ１は、クロックＣｋｏ２とＣｋｏ２＋Ｔの値が異なる区間で'１'となり、クロックＣｋｏ２とＣｋｏ２＋Ｔの値が等しい区間で'０'となる。

図２１に示すようにクロックＣｋｏ２とＣｋｏ２＋Ｔの位相がずれるが、ずれ幅が比較的小さいので、ＸＯＲ３３１Ｂの出力ｅｏｒ１が入力されるＬＰＦ３３２Ｂの出力はコンパレータ３３３Ｂの閾値電圧（Ｖｔｈ）より低く、コンパレータ３３３Ｂの出力ｍｏｎ１は'１'となる。

また、図２１には、判定部４３５、４３６、４３７の出力ｇｔ、ｌｔ、ｅｑを示さないが、出力ｇｔは'１'となり、出力ｌｔとｅｑはともに'０'を保持する。

従って、ｕｐ信号は'０'、ｄｎ信号は'１'、ストップ信号ｓｔｏｐは'０'となる。このため、ＣＰ３７０は、電圧Ｖｆｄの値を減少させる。この結果、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとでクロックに与える所定の遅延時間Ｔ／２が延ばされ、本来の正確な値に近づけられる。

以上のように、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとでクロックに与える所定の遅延時間Ｔ／２が、本来の正確な値よりも短い場合は、ｕｐ信号は'０'、ｄｎ信号は'１'、ストップ信号ｓｔｏｐは'０'になることにより、所定の遅延時間Ｔ／２が延ばされ、本来の正確な値に近づけられる。

次に、クロックＣｋｏｕｔとクロックＣｋｏｕｔｘとの位相差が正確にＴ／２である場合について説明する。

図２２は、実施の形態４のデューティ補正回路４００の動作の一例を示すタイミングチャートである。図２２は、デューティ補正回路４００が出力するクロックＣｋｏｕｔとクロックＣｋｏｕｔｘとの位相差がＴ／２であり、かつ、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとでクロックに与える所定の遅延時間Ｔ／２にずれがない場合について説明する。この状態で、クロックＣｋｏｕｔとクロックＣｋｏｕｔｘはロックしている。

図２２に示すように、クロックＣｋｏｕｔとクロックＣｋｏｕｔｘとの位相差が正確なＴ／２であって、ずれがない場合は、クロックＣｋｏ１に対して、クロックＣｋｏ１＋Ｔ／２は正確にＴ／２だけ位相が遅れている。また、クロック（Ｃｋｏ１＋Ｔ／２）ｘは、クロックＣｋｏ１＋Ｔ／２の逆位相である。また、クロックＣｋｏ１＋Ｔは、クロックＣｋｏ１から位相がＴだけ遅れているが、立ち上がりと立ち下がりのタイミングは一致している。

ＦＦ４３１の出力ｅｄｇ１は、クロックＣｋｏ１＋Ｔ／２の立ち上がりのタイミングでクロックＣｋｏ１の値を反映するので、常に'０'となる。また、ＦＦ４３２の出力ｅｄｇ２は、クロック（Ｃｋｏ１＋Ｔ／２）ｘの立ち上がりのタイミングでクロックＣｋｏ１の値を反映するので、常に'０'となる。

この場合に、カウント信号ｃｎｔ１は、クロックＣｋｏ１＋Ｔの立ち上がりのタイミングでＦＦ４３１の出力ｅｄｇ１の値をカウントするため、'０'を保持する。

また、カウント信号ｃｎｔ２は、クロックＣｋｏ１＋Ｔの立ち上がりのタイミングでＦＦ４３２の出力ｅｄｇ２の値をカウントするため、'０'を保持する。

また、ＸＯＲ３３１Ｂの出力ｅｏｒ１は、クロックＣｋｏ２とＣｋｏ２＋Ｔの立ち上がりと立ち下がりが一致するため、'０'に保持される。

ＸＯＲ３３１Ｂの出力ｅｏｒ１が入力されるＬＰＦ３３２Ｂの出力はコンパレータ３３３Ｂの閾値電圧（Ｖｔｈ）より低く、コンパレータ３３３Ｂの出力ｍｏｎ１は'１'となる。

また、図２２には、判定部４３５、４３６、４３７の出力ｇｔ、ｌｔ、ｅｑを示さないが、出力ｇｔとｌｔはともに'０'となり、出力ｅｑは'１'を保持する。

従って、ｕｐ信号は'０'、ｄｎ信号は'０'、ストップ信号ｓｔｏｐは'１'となる。このため、ＣＰ３７０の電圧Ｖｆｄは固定される。

図２３は、実施の形態４のデューティ補正回路４００の動作の一例を示すタイミングチャートである。図２３は、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとでクロックに与える所定の遅延時間Ｔ／２が、本来の正確な値よりも長い場合について説明する。なお、この状態で、クロックＣｋｏｕｔとクロックＣｋｏｕｔｘはロックしている。

図２３に示すように、所定の遅延時間Ｔ／２が、本来の正確な値よりも長い場合は、クロックＣｋｏ１に対して、Ｃｋｏ１＋Ｔ／２、（Ｃｋｏ１＋Ｔ／２）ｘ、Ｃｋｏ１＋Ｔの位相は、少しずつずれている。

ＦＦ４３１の出力ｅｄｇ１は、クロックＣｋｏ１＋Ｔ／２の立ち上がりのタイミングでクロックＣｋｏ１の値を反映するので、常に'０'となる。また、ＦＦ４３２の出力ｅｄｇ２は、クロック（Ｃｋｏ１＋Ｔ／２）ｘの立ち上がりのタイミングでクロックＣｋｏ１の値を反映するので、常に'１'となる。

この場合に、カウント信号ｃｎｔ１は、クロックＣｋｏ１＋Ｔの立ち上がりのタイミングでＦＦ４３１の出力ｅｄｇ１の値をカウントするため、'０'に保持される。

一方、カウント信号ｃｎｔ２は、クロックＣｋｏ１＋Ｔの立ち上がりのタイミングでＦＦ４３２の出力ｅｄｇ２の値をカウントするため、値が'１'ずつ増大して行く。図２３では、カウント信号ｃｎｔ２が０から１、２、３と１つずつ増大する場合を示す。

図２３に示すようにクロックＣｋｏ２とＣｋｏ２＋Ｔの位相がずれるが、ＸＯＲ３３１Ｂの出力ｅｏｒ１が入力されるＬＰＦ３３２Ｂの出力はコンパレータ３３３Ｂの閾値電圧（Ｖｔｈ）より低く、コンパレータ３３３Ｂの出力ｍｏｎ１は'１'となる。

また、図２３には、判定部４３５、４３６、４３７の出力ｇｔ、ｌｔ、ｅｑを示さないが、出力ｌｔは'１'となり、出力ｇｔとｅｑはともに'０'を保持する。

従って、ｕｐ信号は'１'、ｄｎ信号は'０'、ストップ信号ｓｔｏｐは'０'となる。このため、ＣＰ３７０は、電圧Ｖｆｄの値を減少させる。この結果、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとでクロックに与える所定の遅延時間Ｔ／２が短縮され、本来の正確な値に近づけられる。

以上のように、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとでクロックに与える所定の遅延時間Ｔ／２が、本来の正確な値よりも長い場合は、ｕｐ信号は'０'、ｄｎ信号は'１'、ストップ信号ｓｔｏｐは'０'になることにより、所定の遅延時間Ｔ／２が短縮され、本来の正確な値に近づけられる。

なお、最後に、実施の形態４のデューティ補正回路４００の出力ｍｏｎ１、出力ｇｔ、ｌｔ、ｅｑ、ｕｐ信号、ｄｎ信号、ストップ信号ｓｔｏｐの真理表を図２４に示す。

図２４は、実施の形態４のデューティ補正回路４００の真理表を示す図である。

図２４の一番上の行に示すように、出力ｍｏｎ１が'１'で、出力ｇｔとｌｔが'０'、出力ｅｑは'１'の場合は、ｕｐ信号は'０'、ｄｎ信号は'０'、ストップ信号ｓｔｏｐは'１'となる。この結果、ＣＰ３７０の電圧Ｖｆｄは固定される。これは、図２２に示すケースに該当する。

また、一行下に示すように、出力ｌｔが'１'となり、出力ｇｔとｅｑが'０'である場合は、ｕｐ信号は'１'、ｄｎ信号は'０'、ストップ信号ｓｔｏｐは'０'となる。この結果、遅延部３１０Ａ及び３１０Ｂと、遅延素子３５１Ａ、３５２Ａ、３５１Ｂ、及び３５２Ｂとでクロックに与える所定の遅延時間Ｔ／２が短縮され、本来の正確な値に近づけられる。これは、図２３に示すケースに該当する。

また、もう一行下に示すように、出力ｇｔが'１'となり、出力ｌｔとｅｑが'０'である場合は、ｕｐ信号は'０'、ｄｎ信号は'１'、ストップ信号ｓｔｏｐは'０'となる。この結果、所定の遅延時間Ｔ／２が延ばされ、本来の正確な値に近づけられる。これは、図２４に示すケースに該当する。

以上、実施の形態４によれば、実施の形態３のデューティ補正回路３００よりも、アナログ回路（ＰＤ３３０ＡのＬＰＦ３３２Ａ、コンパレータ３３３Ａ、３３４Ａ等）を減らして、デジタル化を図ったデューティ補正回路４００を提供することができる。

以上、本発明の例示的な実施の形態のデューティ補正回路、及び、情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
(付記１）
周期Ｔの差動クロックの一方のクロック及び他方のクロックがそれぞれ入力される第１入力端子及び第２入力端子と、
前記第２入力端子に接続され、前記他方のクロックの位相をｋＴ／２（ｋは任意の奇数）遅延させて出力する第１遅延部と、
前記第１入力端子から入力される前記一方のクロックと、前記第１遅延部によって位相がｋＴ／２遅延された前記他方のクロックとを加算したクロックを出力する第１補間部と
を含む、デューティ補正回路。
(付記２）
前記一方のクロック又は前記他方のクロックのうちのいずれかのクロックの位相をｋＴ遅延させて出力する第１遅延回路と、
前記第１遅延回路の入力クロックと出力クロックとの位相差を検出する位相検出部と
をさらに含み、
前記第１遅延部は、前記位相検出部によって検出された位相差に基づき、前記他方のクロックに与える遅延量を補正する、付記１記載のデューティ補正回路。
(付記３）
前記一方のクロック又は前記他方のクロックのうちのいずれかのクロックの位相をｋＴ遅延させて出力する第１遅延回路と、
前記第１遅延回路の入力クロックと同一のクロックの位相をｋＴ／２遅延させて出力する第２遅延回路と、
前記第１遅延回路の入力クロックと出力クロックとの排他的論理和、又は、否定排他的論理和を出力する第１論理部と、
前記第２遅延回路の入力クロックと出力クロックとの排他的論理和、又は、否定排他的論理和を出力する第２論理部と、
前記第１論理部の出力と前記第２論理部の出力とを積分する積分部と
をさらに含み、前記第１遅延部は、前記積分部の出力に基づき、前記他方のクロックに与える遅延量を補正する、付記１記載のデューティ補正回路。
(付記４）
前記一方のクロック又は前記他方のクロックのうちのいずれかのクロックの位相をｋＴ遅延させて出力する第１遅延回路と、
前記第１遅延回路の入力クロックと同一のクロックの位相をｋＴ／２遅延させて出力する第２遅延回路と、
前記第１遅延回路の入力クロックと出力クロックとの排他的論理和、又は、否定排他的論理和を出力する論理部と、
前記第２遅延回路の入力クロックと出力クロックに基づき、前記入力クロックと前記出力クロックの位相のずれを検出するデジタル位相検出部と、
前記論理部の出力に応じて、前記デジタル位相検出部の出力を積分する積分部と
をさらに含み、前記第１遅延部は、前記積分部の出力に基づき、前記他方のクロックに与える遅延量を補正する、付記１記載のデューティ補正回路。
(付記５）
前記デジタル位相検出部は、
第２遅延回路の入力クロックの信号レベルを前記出力クロックの立ち上がり又は立ち下がりのタイミングでカウントする第１カウンタと、
第２遅延回路の入力クロックの信号レベルを前記出力クロックの立ち下がり又は立ち上がりのタイミングでカウントする第２カウンタと、
前記第１カウンタの第１カウント値と、前記第２カウンタの第２カウント値とを比較する比較部とを有し、
前記積分部は、前記論理部の出力に応じて、前記比較部の出力を積分する、付記４記載のデューティ補正回路。
（付記６）
周期Ｔの差動クロックの一方のクロック及び他方のクロックがそれぞれ入力される第１入力端子及び第２入力端子と、
前記第２入力端子に接続され、前記他方のクロックの位相をｋＴ／２（ｋは任意の奇数）遅延させて出力する第１遅延部と、
前記第１入力端子から入力される前記一方のクロックと、前記第１遅延部によって位相がｋＴ／２遅延された前記他方のクロックとを加算したクロックを出力する第１補間部と
を有する、デューティ補正回路と、
前記デューティ補正回路によってデューティ比が補正されたクロックを用いて所定の演算処理を行う演算処理部と
を含む、情報処理装置。

１００、２００、３００、４００デューティ補正回路
１０１Ａ、１０１Ｂ、２０１Ａ、２０１Ｂ、３０１Ａ、３０１Ｂ入力端子
１０２Ａ、１０２Ｂ、２０２Ａ、２０２Ｂ、３０２Ａ、３０２Ｂ出力端子
１０３、２０３モニター端子
１１０Ａ、１１０Ｂ、２１０Ａ、２１０Ｂ、３１０Ａ、３１０Ｂ、３５０Ａ、３５０Ｂ遅延部
１１１Ａ、１１２Ａ、１１１Ｂ、１１２Ｂ、２５１、２５２、３５１Ａ、３５２Ａ、３５２Ａ、３５２Ｂ遅延素子
１２０Ａ、１２０Ｂ、２２０Ａ、２２０Ｂ、３２０Ａ、３２０ＢＰＩ
１３０、２３０、３３０Ａ、３３０Ｂ、４３０ＡＰＤ
２４１、２４２、２４３、２４４、３４１、３４２インバータ
２５０遅延部
３７０ＣＰ
５００情報処理装置
５０１ＣＰＵ

Claims

周期Ｔの差動クロックの一方のクロック及び他方のクロックがそれぞれ入力される第１入力端子及び第２入力端子と、
前記第２入力端子に接続され、前記他方のクロックの位相をｋＴ／２（ｋは任意の奇数）遅延させて出力する第１遅延部と、
前記第１入力端子に接続され、前記一方のクロックの位相を前記ｋＴ／２遅延させて出力する第２遅延部と、
前記第１入力端子から入力される前記一方のクロックと、前記第１遅延部によって位相がｋＴ／２遅延された前記他方のクロックとを加算したクロックを出力する第１補間部と、
前記第２入力端子から入力される前記他方のクロックと、前記第２遅延部によって位相がｋＴ／２遅延された前記一方のクロックとを加算したクロックを出力する第２補間部と
を含む、デューティ補正回路。
前記第１遅延部と、前記第１遅延部によって位相がｋＴ／２遅延された前記他方のクロックの位相をさらに前記ｋＴ／２遅延させて出力する第３遅延部とを有し、前記他方のクロックの位相をｋＴ遅延させて出力する第１遅延回路と、
前記第２遅延部と、前記第２遅延部によって位相がｋＴ／２遅延された前記一方のクロックの位相をさらに前記ｋＴ／２遅延させて出力する第４遅延部とを有し、前記他方のクロックの位相をｋＴ遅延させて出力する第２遅延回路と、
前記第１遅延回路又は前記第２遅延回路の入力クロックと出力クロックとの位相差を検出する位相検出部と
をさらに含み、
前記第１遅延部は、前記位相検出部によって検出された位相差に基づき、前記他方のクロックに与える遅延量を補正し、前記第２遅延部は、前記位相検出部によって検出された位相差に基づき、前記一方のクロックに与える遅延量を補正する、請求項１記載のデューティ補正回路。
周期Ｔの差動クロックの一方のクロック及び他方のクロックがそれぞれ入力される第１入力端子及び第２入力端子と、
前記第２入力端子に接続され、前記他方のクロックの位相をｋＴ／２（ｋは任意の奇数）遅延させて出力する第１遅延部と、
前記第１入力端子から入力される前記一方のクロックと、前記第１遅延部によって位相がｋＴ／２遅延された前記他方のクロックとを加算したクロックを出力する第１補間部と、
前記一方のクロック又は前記他方のクロックのうちのいずれかのクロックの位相をｋＴ遅延させて出力する第１遅延回路と、
前記第１遅延回路の入力クロックと同一のクロックの位相をｋＴ／２遅延させて出力する第２遅延回路と、
前記第１遅延回路の入力クロックと出力クロックとの排他的論理和、又は、否定排他的論理和を出力する第１論理部と、
前記第２遅延回路の入力クロックと出力クロックとの排他的論理和、又は、否定排他的論理和を出力する第２論理部と、
前記第１論理部の出力と前記第２論理部の出力とを積分する積分部と
をさらに含み、前記第１遅延部は、前記積分部の出力に基づき、前記他方のクロックに与える遅延量を補正する、請求項１記載のデューティ補正回路。
周期Ｔの差動クロックの一方のクロック及び他方のクロックがそれぞれ入力される第１入力端子及び第２入力端子と、
前記第２入力端子に接続され、前記他方のクロックの位相をｋＴ／２（ｋは任意の奇数）遅延させて出力する第１遅延部と、
前記第１入力端子から入力される前記一方のクロックと、前記第１遅延部によって位相がｋＴ／２遅延された前記他方のクロックとを加算したクロックを出力する第１補間部と、
前記一方のクロック又は前記他方のクロックのうちのいずれかのクロックの位相をｋＴ遅延させて出力する第１遅延回路と、
前記第１遅延回路の入力クロックと同一のクロックの位相をｋＴ／２遅延させて出力する第２遅延回路と、
前記第１遅延回路の入力クロックと出力クロックとの排他的論理和、又は、否定排他的論理和を出力する論理部と、
前記第２遅延回路の入力クロックと出力クロックに基づき、前記入力クロックと前記出力クロックの位相のずれを検出するデジタル位相検出部と、
前記論理部の出力に応じて、前記デジタル位相検出部の出力を積分する積分部と
をさらに含み、前記第１遅延部は、前記積分部の出力に基づき、前記他方のクロックに与える遅延量を補正する、請求項１記載のデューティ補正回路。
前記デジタル位相検出部は、
第２遅延回路の入力クロックの信号レベルを前記出力クロックの立ち上がり又は立ち下がりのタイミングでカウントする第１カウンタと、
第２遅延回路の入力クロックの信号レベルを前記出力クロックの立ち下がり又は立ち上がりのタイミングでカウントする第２カウンタと、
前記第１カウンタの第１カウント値と、前記第２カウンタの第２カウント値とを比較する比較部とを有し、
前記積分部は、前記論理部の出力に応じて、前記比較部の出力を積分する、請求項４記載のデューティ補正回路。
周期Ｔの差動クロックの一方のクロック及び他方のクロックがそれぞれ入力される第１入力端子及び第２入力端子と、
前記第２入力端子に接続され、前記他方のクロックの位相をｋＴ／２（ｋは任意の奇数）遅延させて出力する第１遅延部と、
前記第１入力端子に接続され、前記一方のクロックの位相を前記ｋＴ／２遅延させて出力する第２遅延部と、
前記第１入力端子から入力される前記一方のクロックと、前記第１遅延部によって位相がｋＴ／２遅延された前記他方のクロックとを加算したクロックを出力する第１補間部と、
前記第２入力端子から入力される前記他方のクロックと、前記第２遅延部によって位相がｋＴ／２遅延された前記一方のクロックとを加算したクロックを出力する第２補間部と
を有する、デューティ補正回路と、
前記デューティ補正回路によってデューティ比が補正されたクロックを用いて所定の演算処理を行う演算処理部と
を含む、情報処理装置。