JP3708285B2 - スキュー低減回路と半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は一般にインターフェース回路に関し、詳しくは半導体装置の入出力インターフェース回路に関する。
【0002】
【従来の技術】
半導体装置に於ては、高い周波数の信号を用いてデータを入出力することで、高速な動作を実現することが望まれる。しかしながら、より高速な動作を目指してデータ入出力信号の周波数をより高くしようすると、信号周波数を律速する要因が顕在化してくるために、これらの要因を排除していく必要がある。
【0003】
【発明が解決しようとする課題】
データ入出力信号の周波数を律速する大きな要因として、信号のスキュー即ち信号のタイミングのずれが挙げられる。例えば同期用の入力クロック信号にスキューが存在すると、クロック信号のタイミングを用いて他の信号を取り込む際に、タイミングのずれにより誤った信号の取り込みが行われる可能性がある。この可能性は信号周波数が高くなるほど大きくなるので、信号にスキューが存在する場合には、信号の周波数を高くして動作速度を上げることが困難になる。
【0004】
スキューには幾つかの種類があるが、従来有効な対策が取られていなかったタイプのスキューとして、信号の立ち上がりと立ち下がりのスキューが挙げられる。これは信号の立ち上がりのタイミング及び立ち下がりのタイミングが、所望のタイミングからずれることを意味する。
図24(A)及び図24(B)は、クロック信号に於ける立ち上がり/立ち下がりスキューを説明する図である。図24(A)は、立ち上がり/立ち下がりスキューが存在しない場合を示し、図24(B)は、立ち上がり/立ち下がりスキューが存在する場合を示す。図24(A)及び図24(B)に於て、受信用入力バッファが比較に用いる参照基準電圧Vrefを、クロック信号と共に示す。またクロック信号と参照基準電圧Vrefとの比較によって、クロック信号がHIGHレベルとして認識される期間をThigh、LOWレベルとして認識される期間をTlowとして示す。
【0005】
図24(B)は、クロック信号にスキューが存在し、立ち上がりの遷移時間が短時間(立ち上がりが急峻)であり、立ち下がりの遷移時間が長時間(立ち下がりが緩慢)な場合を示す。この場合、期間Thigh及び期間Tlowの各々が、図24(A)に示す期間とはずれてしまうことになる。これは各期間の長さが正常な長さからずれると共に、立ち上がり/立ち下がりのタイミングが正常なタイミングからずれることを意味する。
【0006】
同期用クロック信号に於て立ち上がり/立ち下がりのタイミングがずれると、他の信号を取り込む際に誤って信号を読み込んでしまう可能性がある。またデータ信号等の信号に立ち上がり/立ち下がりスキューが存在すると、データが有効であると見做せる有効期間が、期間Thigh及びTlowの短いほうの時間内に制限されてしまう。これらの理由から、立ち上がり/立ち下がりスキューが存在する場合には、入出力信号の周波数を高くして動作速度を上げることが困難になる。
【0007】
このような立ち上がり/立ち下がりスキューには、幾つかの原因がある。まず出力側の信号出力回路に於て、回路特性の違いから立ち上がり/立ち下がりの遷移時間が互いに異なるために、信号出力の時点で既に立ち上がり/立ち下がりスキューが含まれる。また入力側の入力バッファに於て、信号入力と比較する参照基準電圧Vrefが何等かの要因で変動すると、期間Thigh及び期間Tlowが変化することになる。更には、入力バッファに於て回路特性の違いにより立ち上がり/立ち下がりの遷移時間が互いに異なることも、立ち上がり/立ち下がりスキューの原因となる。
【0008】
これらの立ち上がり/立ち下がりスキューの要因は、一般に、各信号に対して同一の影響をもたらすと考えられる。これは各信号には、一般に同一設計の出力バッファ及び入力バッファが用いられ、また参照基準電圧Vrefは共通に使用されるからである。従って立ち上がり/立ち下がりスキューは、各信号に共通のスキューであると言える。
【0009】
従来は、使用される信号周波数がそれ程高くなかったこともあり、立ち上がり/立ち下がりスキューに対する対策としては、立ち上がり/立ち下がりスキューが小さくなるように回路を設計する程度であった。しかしそのような対策では不十分であり、特に信号周波数を高くして更なる高速動作を実現するためには、立ち上がり/立ち下がりスキューを低減することが必要である。
【0010】
従って本発明は、立ち上がり/立ち下がりスキューを低減する回路を提供することを目的とする。
【0013】
【課題を解決するための手段】
請求項1の発明に於ては、信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、該第1の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第1の期間と該立ち下がりエッジから該立ち上がりエッジまでの第2の期間とを比較し、該第1の期間と第2の期間とが同一になるように該第1の位相調整回路を制御する期間比較回路を含み、該期間比較回路は、前記第1の期間を計測する第1の計測回路と、前記第2の期間を計測する第2の計測回路と、該第1の計測回路の計測結果と該第2の計測回路の計測結果とを比較する計測結果比較回路を含み、前記第1の計測回路は、複数の遅延素子からなる第1の遅延素子列を含み、該第1の遅延素子列を伝播する信号が前記第1の期間内に通過する遅延素子の個数によって該第1の期間を計測し、前記第2の計測回路は、複数の遅延素子からなる第2の遅延素子列を含み、該第2の遅延素子列を伝播する信号が前記第2の期間内に通過する遅延素子の個数によって該第2の期間を計測することを特徴とする。
【0014】
請求項2の発明に於ては、請求項1記載の回路に於て、前記第1の計測回路は、前記第1の期間内に信号が通過した遅延素子に対応するラッチは第1のレベルを保持しそれ以外のラッチは第2のレベルを保持する前記第1の遅延素子列の各遅延素子に対応するラッチからなる第1のラッチ列を更に含み、前記第2の計測回路は、前記第2の期間内に信号が通過した遅延素子に対応するラッチは第1のレベルを保持しそれ以外のラッチは第2のレベルを保持する前記第2の遅延素子列の各遅延素子に対応するラッチからなる第2のラッチ列を更に含み、前記計測結果比較回路は、該第1のラッチ列と該第2のラッチ列とを各ラッチ毎に対応させ、対応するラッチ間でラッチが保持するレベルの違いに関する情報を基にして、該第1の期間と該第2の期間とを比較する回路を含むことを特徴とする。
【0015】
請求項3の発明に於ては、信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、該第1の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第1の期間と該立ち下がりエッジから該立ち上がりエッジまでの第2の期間とを比較し、該第1の期間と第2の期間とが同一になるように該第1の位相調整回路を制御する期間比較回路を含み、該期間比較回路は、前記第1の期間を計測する第1の回路と、前記立ち下がりエッジから該第1の回路で計測した該第1の期間と同一の長さの時間が経過したことを指示する第2の回路と、該第2の回路が指示する時間と前記立ち上がりエッジとの前後関係を比較する第3の回路を含むことを特徴とする。
【0016】
請求項4の発明に於ては、信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、該第1の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第1の期間と該立ち下がりエッジから該立ち上がりエッジまでの第2の期間とを比較し、該第1の期間と第2の期間とが同一になるように該第1の位相調整回路を制御する期間比較回路を含み、該期間比較回路は、前記第2の期間を計測する第1の回路と、前記立ち上がりエッジから該第1の回路で計測した該第2の期間と同一の長さの時間が経過したことを指示する第2の回路と、該第2の回路が指示する時間と前記立ち下がりエッジとの前後関係を比較する第3の回路を含むことを特徴とする。
【0019】
請求項5の発明に於ては、信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、該第1の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第1の期間と該立ち下がりエッジから該立ち上がりエッジまでの第2の期間とを比較し、該第1の期間と第2の期間とが同一になるように該第1の位相調整回路を制御する期間比較回路と、該第1の位相調整回路と実質的に同一の回路構成であり、該第1の位相調整回路が前記信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整するのと実質的に同一の制御動作により、前記信号とは別の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の位相調整回路を含み、前記第1の位相調整回路は、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させるエッジ調整回路と、該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記第1の期間と前記第2の期間との大小関係に基づいて該パラメータを逐次更新する位相変化量保持回路を含み、前記エッジ調整回路は、前記信号を入力として、前記立ち上がりエッジに対応して出力を第1の遷移時間で変化させると共に前記立ち下がりエッジに対応して出力を第2の遷移時間で変化させ、該第1の遷移時間と該第2の遷移時間とを調整可能であり、前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第1の遷移時間及び前記第2の遷移時間を変化させ、前記エッジ調整回路は、少なくとも一つのPMOSトランジスタと少なくとも一つのNMOSトランジスタを含むインバータと、該少なくとも一つのPMOSトランジスタと電源電圧との間に挿入される複数の第1のトランジスタと、該少なくとも一つのNMOSトランジスタとグランド電圧との間に挿入される複数の第2のトランジスタを含み、該第1のトランジスタのうちで導通させるトランジスタ数と該第2のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする。
【0023】
請求項1乃至5の発明に於ては、クロック信号がHIGHレベルである期間とLOWレベルである期間とを比較し、両期間が同一になるようにクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。クロック信号がHIGHレベルである期間或いはLOWレベルである期間は、遅延素子列に所定の信号を伝播させ、期間内に信号が通過する遅延素子の数により計測することが出来る。従って比較的単純な構成の回路で期間計測・比較を実現することが出来る。
【0026】
【発明の実施の形態】
以下に本発明の原理及び実施例を添付の図面を用いて説明する。
図1は、本発明の原理によるスキュー低減回路の構成を示す。図1のスキュー低減回路10は、位相調整回路11と期間比較回路12を含む。位相調整回路11はクロック信号CLKを受け取り、クロック信号CLKの位相を調整することで、位相が調整されたクロック信号CLK1を出力する。位相が調整されたクロック信号CLK1は、期間比較回路12に入力される。期間比較回路12は、位相が調整されたクロック信号CLK1がHIGHレベルである期間ThighとLOWレベルである期間Tlowとを比較し、両期間が同一になるように位相調整回路11を制御する。
【0027】
位相調整回路11は、クロック信号CLKの立ち上がりのタイミング及び立ち下がりのタイミングを各々別方向に調整できるような機能を有する。即ち、立ち上がりのタイミングを相対的に進ませる或いは遅らせる制御と、立ち下がりのタイミングを相対的に進ませる或いは遅らせる制御とを、立ち上がりと立ち下がりとの間で互いに別方向に行うことが出来る。例えば、立ち上がりのタイミングを相対的に遅らせながら、立ち下がりのタイミングを相対的に進ませること等が可能である。このような調整によって、クロック信号CLK1のHIGH期間Thigh及びLOW期間Tlowが等しくなるように調整することが出来る。
【0028】
期間比較回路12は、位相が調整されたクロック信号CLK1の立ち上がりエッジ及び立ち下がりエッジの相対的なタイミングを検出して、それに基づいて位相調整回路11を制御する。具体的には、立ち上がりエッジから立ち下がりエッジまでの期間Thighと立ち下がりエッジから立ち上がりエッジまでの期間Tlowとを比較し、何れの期間の方が長いかを判定し、これに基づいて位相調整回路11を制御する。
【0029】
図2は、本発明の原理によるスキュー低減回路10をクロック信号CLK以外の他の信号のスキュー低減に適用した構成を示す。図2に於て、期間比較回路12からの制御信号は、クロック信号CLKを入力とする位相調整回路11だけではなく、別の信号を入力とする別の位相調整回路11Aにも供給される。位相調整回路11Aは、位相調整回路11と同一の位相調整を入力信号に対して適用する。
【0030】
前述のように、立ち上がり/立ち下がりスキューの要因は一般に各信号に対して同一であり、立ち上がり/立ち下がりスキューは各信号に於て共通である。従って図2の構成のように、クロック信号CLKの立ち上がり/立ち下がりスキューを低減するための位相調整を、クロック信号以外の信号に対しても適用すれば、この信号に対しても立ち上がり/立ち下がりスキューを低減することが出来る。このようにして、クロック信号CLKに基づいて、他の信号の立ち上がり/立ち下がりスキューを低減することが出来る。
【0031】
このように本発明に於ては、スキュー低減回路は、クロック信号CLKの位相を調整する位相調整回路と、立ち上がりエッジから立ち下がりエッジまでの期間Thighと立ち下がりエッジから立ち上がりエッジまでの期間Tlowとを比較した結果に基づいて位相調整回路を制御する期間比較回路とを備えることによって、クロック信号CLK1のHIGH期間Thigh及びLOW期間Tlowが互いに等しくなるようにクロック信号CLKを調節可能であり、クロック信号CLKの立ち上がり/立ち下がりスキューを低減することが出来る。また更に、立ち上がり/立ち下がりスキューが各信号に対して共通であることを利用して、クロック信号CLKに基づいて、他の信号の立ち上がり/立ち下がりスキューを低減することが出来る。
【0032】
以下に本発明の実施例を、添付の図面を用いて説明する。
図3は、本発明によるスキュー低減回路の実施例を示す。図4は、図3に示される信号R1、R2、CLK、CLK1、/CLK1、及びS0乃至S7を示すタイミングチャートである。図3のスキュー低減回路は、クロック信号CLKを入力とし、位相調整されたクロック信号CLK1を出力する。
【0033】
図3のスキュー低減回路は、図1の位相調整回路11及び期間比較回路12を含む。入力されたクロック信号CLKは位相調整回路11に供給される。
位相調整回路11は、位相調整回路21とシフトレジスタ22を含む。位相調整回路21は、入力されるクロック信号CLKの位相を調整して、位相の調整されたクロック信号CLK1及びその反転信号である反転クロック信号/CLK1出力する。位相調整回路11から出力されるクロック信号CLK1と反転クロック信号/CLK1とが、期間比較回路12に入力される。
【0034】
期間比較回路12は、エッジ検出回路23−1乃至23−4、期間計測回路24、バイナリカウンタ25、NAND回路31乃至34、インバータ35乃至39、NOR回路39及び40、及びインバータ41乃至47を含む。期間比較回路12の動作は、後ほど詳細に説明する。概略的には、期間比較回路12のエッジ検出回路23−1乃至23−4は、図4に示されるように、クロック信号CLK1の最初の立ち上がりエッジでHIGHになる信号S1と、反転クロック信号/CLK1の最初の立ち上がりエッジでHIGHになる信号S2及びS3と、クロック信号CLKの2番目の立ち上がりエッジでHIGHになる信号S4を生成する。期間比較回路12の期間計測回路24は、信号S1と信号S2の立ち上がりエッジ間の期間Thighを計測し、信号S3と信号S4の立ち上がりエッジ間の期間Tlowを計測する。計測された期間の大小関係に応じて、期間計測回路24は、信号S5及び信号S6の一方をHIGHにする。信号S5及び信号S6の何れがHIGHであるかの情報は、タイミング信号S7がHIGHの時に位相調整回路11のシフトレジスタ22に供給される。
【0035】
シフトレジスタ22は、期間Thighが期間Tlowより長い場合には、クロック信号CLK1の立ち上がりエッジが遅れて立ち下がりエッジが進むように位相調整回路21を制御する。逆に図4に示される場合のように、期間Thighが期間Tlowより短い場合には、クロック信号CLK1の立ち上がりエッジが進み立ち下がりエッジが遅れるように位相調整回路21を制御する。この制御によって、クロック信号CLK1の期間Thigh及びTlowが等しくなるように調整される。
【0036】
以下、図3のスキュー低減回路の各構成要素について説明する。
同一の回路であるエッジ検出回路23−1乃至23−4の各々は、NAND回路51乃至56と、インバータ57乃至59を含む。
エッジ検出回路23−1に於ては、リセット信号R1がHIGHになった直後、NAND回路51及び52が構成するラッチの入力は、リセット信号R1がHIGHでありクロック信号CLK1がLOWであるので、NAND回路51及び52の出力が夫々LOW及びHIGHである状態を保持する。この状態はクロック信号CLK1が変化しても変わらない。クロック信号CLK1がHIGHになると、NAND回路51及び52の出力がNAND回路53及び54を介して、NAND回路55及び56から構成されるラッチに入力される。従って、NAND回路55及び56の出力は、LOW及びHIGHに固定される。この状態はクロック信号CLK1が変化しても変わらない。従って、エッジ検出回路23−1の出力は、リセット信号R1がHIGHになった後の最初のクロック信号CLK1の立ち上がりでHIGHになり、その後はリセットされるまでHIGHレベルを保持することになる。
【0037】
エッジ検出回路23−2及び23−3に於ては、エッジ検出回路23−1に対するリセット信号R1の代わりに信号S1と同一波形の信号が入力され、クロック信号CLKの代わりに反転クロック信号/CLK1が入力される。従って、エッジ検出回路23−2及び23−3の出力は、信号S1がHIGHになった後の最初の反転クロック信号/CLK1の立ち上がりでHIGHになり、その後はリセットされるまでHIGHレベルを保持することになる。
【0038】
エッジ検出回路23−4に於ては、エッジ検出回路23−1に対するリセット信号R1の代わりに信号S3と同一波形の信号が入力される。従って、エッジ検出回路23−4の出力は、信号S3がHIGHになった後の最初のクロック信号CLK1の立ち上がりでHIGHになり、その後はリセットされるまでHIGHレベルを保持することになる。
【0039】
このようにしてエッジ検出回路23−1乃至23−4は、図4に示されるような信号S1乃至S4を生成することが出来る。
図5は、期間計測回路24の第1の実施例の回路図を示す。図5の期間計測回路24は、直列に接続されたインバ−タ91−1乃至91−n(nは偶数)と、2つ毎にラッチを構成するNAND回路92−1乃至92−nと、直列に接続されたインバ−タ93−1乃至93−nと、2つ毎にラッチを構成するNAND回路94−1乃至94−nと、NAND回路92−1乃至92−nが構成するラッチからの出力を反転するインバータ95−1乃至95−n/2と、NAND回路94−1乃至94−nが構成するラッチからの出力を反転するインバータ96−1乃至96−n/2と、NAND回路97−1乃至97−nと、NAND回路98−1乃至98−nを含む。
【0040】
図5のインバ−タ91−1乃至91−nの列は遅延素子列を構成し、入力される信号S1は、遅延素子列内を遅延しながら伝播する。インバ−タ91−1乃至91−nの遅延素子列と平行して、信号線SA上を信号S2が伝播する。即ち、遅延素子列内を遅延しながら伝播する信号S1と、信号線SA上を遅延なしで伝播する信号S2とが、互いに競争する形となる。
【0041】
NAND回路92−1乃至92−nが構成するラッチ群は、信号S1が先にHIGHになると出力としてLOWをラッチし、信号S2が先にHIGHになると出力としてHIGHをラッチする。図4に示されるように、入力される時点では信号S1が先にHIGHになるので、入力に近い図5の左側のラッチ群はLOWをラッチする。図5の右に信号が伝播していくほど信号S1は遅れていくので、入力から遠い図5の右側のラッチ群はHIGHをラッチすることになる。LOWをラッチするラッチ群とHIGHをラッチするラッチ群との境界の位置が、信号S1と信号S2とのエッジ間の時間差を示すことになる。時間差が小さいほど、境界は入力側により近づくことになる。
【0042】
同様にNAND回路94−1乃至94−nが構成するラッチ群は、信号S3が先にHIGHになると出力としてLOWをラッチし、信号S4が先にHIGHになると出力としてHIGHをラッチする。図4に示されるように、入力される時点では信号S3が先にHIGHになるので、入力に近い図5の左側のラッチ群はLOWをラッチする。図5の右に信号が伝播していくほど信号S3は遅れていくので、入力から遠い図5の右側のラッチ群はHIGHをラッチすることになる。LOWをラッチするラッチ群とHIGHをラッチするラッチ群との境界の位置が、信号S3と信号S4とのエッジ間の時間差を示すことになる。時間差が小さいほど、境界は入力側により近づくことになる。
【0043】
図5に示した例では、信号S1と信号S2とのエッジ間の時間差が比較的短く、NAND回路92−5及び92−6からなるラッチの出力がHIGHであり、このHIGHが時間差を示す境界に対応する。この境界を第1の境界とする。また信号S3と信号S4とのエッジ間の時間差が比較的長く、NAND回路94−n−3及び94−n−2からなるラッチの出力がHIGHであり、このHIGHが時間差を示す境界に対応する。この境界を第2の境界とする。この場合、NAND回路97−2x−1と97−2xのペアは、右端から始めて最初の境界である第2の境界までは、両者共にHIGHを出力する。しかし第2の境界を過ぎると、NAND回路97−2x−1と97−2xのペアは、HIGH及びLOWを出力するようになる。この出力は第1の境界を過ぎても同一であり、最終的な出力である信号S5及びS6は、HIGH及びLOWとなる。
【0044】
図5に示した例と逆に、信号S1と信号S2とのエッジ間の時間差が信号S3と信号S4とのエッジ間の時間差より長い場合、NAND回路97−2x−1と97−2xのペアは、右側から始めて最初の境界(信号S1と信号S2の時間差を示す境界)を過ぎると、LOW及びHIGHを出力するようになる。これが最終的な出力まで伝播され、NAND回路97−1と97−2の出力である信号S5及びS6は、LOW及びHIGHとなる。
【0045】
このように図5の期間計測回路24を用いれば、信号S1と信号S2との時間差(期間Thigh)を計測すると共に信号S3と信号S4との時間差(期間Tlow)を計測して、両時間差を比較することで、出力信号S5及びS6の何れか一方をHIGHにすることが出来る。図5の構成では、期間Thighが期間Tlowより短いときに信号S5がHIGHとなり、期間Thighが期間Tlowより長いときに信号S6がHIGHとなる。
【0046】
図3を再び参照して、期間計測回路24からの信号S5及び信号S6は、NOR回路39及び40と、NAND回路31乃至34と、インバータ35乃至38から構成されるゲート群を介して、シフトレジスタ22に供給される。
NOR回路39及び40は夫々、タイミング信号S7がHIGHの場合のみ、信号S5及び信号S6を通過させるゲートである。タイミング信号S7は、期間計測回路24が信号S5及びS6の有効なデータを出力するときに、HIGHレベルとなる信号である。タイミング信号S7は、期間計測回路24が周期的なクロック信号CLK1の期間Thighと期間Tlowとを順次比較して有効なデータを周期的に出力するのに合わせて、周期的にHIGHとLOWとを繰り返す。
【0047】
図6は、タイミング信号S7、NOR回路39及び40の出力である信号S8及びS9、タイミング信号S7を入力とするバイナリカウンタ25の出力信号S10及びS11を示すタイミングチャートである。
信号S8及びS9は期間計測回路24の出力である信号S5及びS6の反転に対応するので、例えば信号S6が選択される場合は、図6に示されるように信号S8がHIGHになる。即ち、期間Thighが期間Tlowより長いときに信号S8がHIGHとなり、期間Thighが期間Tlowより短いときに信号S9がHIGHとなる。
【0048】
タイミング信号S7は、図6に示されるように、HIGHとLOWとを周期的に繰り返す信号である。このタイミング信号S7が、バイナリカウンタ25に供給される。バイナリカウンタ25は、NAND回路61乃至68と、インバータ69乃至71を含む。その動作は従来技術の範囲内であるので、説明を省略する。バイナリカウンタ25の出力である信号S10及びS11は、図6に示されるように、タイミング信号S7を1/2に分周した信号とその反転信号になる。
【0049】
信号S8は、NOR回路39からNAND回路31及び32に供給され、信号S9は、NOR回路40からNAND回路33及び34に供給される。NAND回路31及び33のもう一方の入力には、バイナリカウンタ25の出力である信号S10が供給され、NAND回路32及び34のもう一方の入力には、バイナリカウンタ25の出力である信号S11が供給される。
【0050】
従って図6の場合のように、信号S8がHIGHになる場合には、NAND回路31及び32の出力を反転するインバータ35及び36からは、信号S8のHIGHパルスが交互に出力されることになる。
即ち、図6に示されるパルスP1及びP3は、信号S10によって開かれるNAND回路31及びインバータ35を通過して出力され、パルスP2は、信号S11によって開かれるNAND回路32及びインバータ36を通過して出力される。信号S9がHIGHになる場合も同様であり、HIGHパルスがインバータ37及び38から交互に出力される。
【0051】
従って、期間Thighが期間Tlowより長い場合には、インバータ35及び36からHIGHパルスが交互に出力され、期間Thighが期間Tlowより短い場合には、インバータ37及び38からHIGHパルスが交互に出力される。これらのパルス信号が、図3のシフトレジスタ22に供給される。
図7は、シフトレジスタ22の回路図を示す。シフトレジスタ22は、インバータ101−1乃至101−8、インバータ102−1乃至102−8、NAND回路103−1乃至103−8、NMOSトランジスタ104−1乃至104−8、NMOSトランジスタ105−1乃至105−8、NMOSトランジスタ106−1乃至106−8、及びNMOSトランジスタ107−1乃至107−8を含む。リセット信号R2がLOWにされると、シフトレジスタ22はリセットされる。即ち、リセット信号R2がLOWになると、NAND回路103−1乃至103−8の出力がHIGHになり、インバータ102−1乃至102−8の出力がLOWになる。NAND回路103−1乃至103−8とインバータ102−1乃至102−8との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号R2で設定された初期状態は、リセット信号R2がHIGHに戻っても保持される。
【0052】
この初期状態では、図9に示されるように、インバータ101−1乃至101−4の出力Q1乃至Q4はHIGHであり、インバータ101−5乃至101−8の出力Q5乃至Q8はLOWである。
クロック信号CLK1の立ち上がりエッジを進ませる必要がある場合には、信号線A及びBに交互にHIGHパルスを供給する。まず信号線BにHIGHパルスが供給されると、NMOSトランジスタ104−5がオンになる。このときNMOSトランジスタ106−5がオンであるので、NAND回路103−5の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−5の出力はHIGHになり、この状態がNAND回路103−5とインバータ102−5からなるラッチに保持される。またこの時出力Q5は、LOWからHIGHに変化する。従ってこの状態では、出力Q1乃至Q5がHIGHで、出力Q6乃至Q8がLOWになる。
【0053】
次に信号線AにHIGHパルスが供給されると、NMOSトランジスタ104−6がオンになる。このときNMOSトランジスタ106−6がオンになっているので、NAND回路103−6の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−6の出力はHIGHになり、この状態がNAND回路103−6とインバータ102−6からなるラッチに保持される。またこの時出力Q6は、LOWからHIGHに変化する。従ってこの状態では、出力Q1乃至Q6がHIGHで、出力Q7及びQ8がLOWになる。
【0054】
このように信号線A及びBに交互にHIGHパルスを供給することで、出力Q1乃至Q8のうちでHIGHである出力の数を一つずつ増やしていくことが出来る。なお出力Q1乃至Q8のうちでHIGHである出力は左側に、LOWである出力は右側に纏まっている。
クロック信号CLK1の立ち上がりエッジを遅らせる必要がある場合には、信号線C及びDに交互にHIGHパルスを供給する。まず図9に示される初期状態に於て、信号線CにHIGHパルスが供給されると、NMOSトランジスタ105−4がオンになる。このときNMOSトランジスタ107−4がオンであるので、NAND回路103−4の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−4の出力はHIGHになり、この状態がNAND回路103−4とインバータ102−4からなるラッチに保持される。またこの時出力Q4は、HIGHからLOWに変化する。従ってこの状態では、出力Q1乃至Q3がHIGHで、出力Q4乃至Q8がLOWになる。
【0055】
次に信号線DにHIGHパルスが供給されると、NMOSトランジスタ105−3がオンになる。このときNMOSトランジスタ107−3がオンになっているので、NAND回路103−3の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−3の出力はHIGHになり、この状態がNAND回路103−3とインバータ102−3からなるラッチに保持される。またこの時出力Q3は、HIGHからLOWに変化する。従ってこの状態では、出力Q1乃至Q2がHIGHで、出力Q3及びQ8がLOWになる。
【0056】
このように信号線C及びDに交互にHIGHパルスを供給することで、出力Q1乃至Q8のうちでLOWである出力の数を一つずつ増やしていくことが出来る。なお出力Q1乃至Q8のうちでHIGHである出力は左側に、LOWである出力は右側に纏まっている。
これらの出力信号Q1乃至Q8を位相調整回路21(図3)に供給することで、信号の位相を調整する。
【0057】
図8は、位相調整回路21を示す。
位相調整回路21は、PMOSトランジスタ111−1乃至111−8、PMOSトランジスタ112−0乃至112−8、NMOSトランジスタ113−0乃至113−8、NMOSトランジスタ114−1乃至114−8、及びインバータ115乃至120を含む。
【0058】
シフトレジスタ22からの信号Q1乃至Q8が夫々、PMOSトランジスタ111−1乃至111−8とNMOSトランジスタ114−1乃至114−8のゲートに入力される。PMOSトランジスタ112−0乃至112−8とNMOSトランジスタ113−0乃至113−8は、クロック信号CLKをゲート入力として全体で一つのインバータを形成する。従って反転クロック信号/CLK1として、入力信号と位相関係が反転した信号が出力され、クロック信号CLK1として、入力信号と同位相関係の信号が出力される。
【0059】
信号Q1乃至Q4がHIGHで信号Q5乃至Q8がLOWである初期状態に於ては、電源電圧側はPMOSトランジスタ111−1乃至111−4がオンであり、グランド電圧側はNMOSトランジスタ114−5乃至114−8がオンである。従ってクロック信号CLKがHIGHになるとき、これにより駆動されるNMOSトランジスタは113−0乃至113−4で計5つである。またクロック信号CLKがLOWになるとき、これにより駆動されるPMOSトランジスタは112−0及び112−5乃至112−8で計5つである。従ってクロック信号CLKの立ち上がりエッジに対応する駆動力と、立ち下がりエッジに対応する駆動力が等しい。
【0060】
ここで信号Q1乃至Q8のうちでHIGHである信号の数が多くなると、駆動されるNMOSトランジスタの数が多くなり、クロック信号CLKの立ち上がりエッジに対応する駆動力が大きくなると共に、駆動されるPMOSトランジスタの数が少なくなり、クロック信号CLKの立ち下がりエッジに対応する駆動力が小さくなる。従ってクロック信号CLK1の立ち上がりエッジの遷移時間が短くなり、結果として立ち上がりエッジが進むことになる。またクロック信号CLK1の立ち下がりエッジの遷移時間は長くなるので、結果として立ち下がりエッジが遅れることになる。
【0061】
逆に信号Q1乃至Q8のうちでHIGHである信号の数が少なくなると、駆動されるNMOSトランジスタの数が少なくなり、クロック信号CLKの立ち上がりエッジに対応する駆動力が小さくなると共に、駆動されるPMOSトランジスタの数が多くなり、クロック信号CLKの立ち下がりエッジに対応する駆動力が大きくなる。従ってクロック信号CLK1の立ち上がりエッジの遷移時間が長くなり、結果として立ち上がりエッジが遅れることになる。またクロック信号CLK1の立ち下がりエッジの遷移時間は短くなるので、結果として立ち下がりエッジが進むことになる。
【0062】
以上のように、期間比較回路12でクロック信号CLK1の期間Thighと期間Tlowのどちらの期間が長いのかを判断し、この判断の結果に基づいて、シフトレジスタ22の出力信号Q1乃至Q8のうちでHIGHである信号の数を調整する。信号Q1乃至Q8のうちでHIGHである信号の数に応じて、位相調整回路21に於て、クロック信号CLKの立ち上がりに対する駆動力と立ち下がりに対する駆動力を変化させる。これによってクロック信号CLK1の期間Thighと期間Tlowとが等しくなるように、クロック信号CLK1の立ち上がりエッジ及び立ち下がりエッジのタイミングを調整することが出来る。
【0063】
図9は、位相調整回路21の変形例を示す。図9に於て、図8と同一の構成要素は同一の番号で参照される。図9の位相調整回路21Aに於ては、PMOSトランジスタ112−0及び112−1とNMOSトランジスタ113−0及び113−1が、一つのインバータを形成する。
信号Q1乃至Q8のうちでHIGHである信号の数が多くなると、PMOSトランジスタ111−1乃至111−8のうちで導通されるトランジスタの数が少なくなるので、インバータの電源電圧側に介在する抵抗値が大きくなり、入力信号の立ち下がりが緩慢になる。またNMOSトランジスタ114−1乃至114−8のうちで導通されるトランジスタの数が多くなるので、インバータのグランド側に介在する抵抗値が小さくなり、入力信号の立ち上がりが急峻になる。結果として立ち上がりエッジが進み、立ち下がりエッジが遅れることになる。
【0064】
逆に信号Q1乃至Q8のうちでHIGHである信号の数が少なくなると、信号の立ち上がりエッジが遅れ、立ち下がりエッジが進むことになる。
図10は、位相調整回路21の更なる変形例を示す。図10に於て、図8及び図9と同一の構成要素は同一の番号で参照される。図10の位相調整回路21Bに於ては、PMOSトランジスタ112−0及びNMOSトランジスタ113−0が、一つのインバータを形成する。
【0065】
信号Q1乃至Q8のうちでHIGHである信号の数が多くなると、PMOSトランジスタ111−0乃至111−8のうちで導通されるトランジスタの数が少なくなるので、インバータの電源電圧側に介在する抵抗値が大きくなり、入力信号の立ち下がりが緩慢になる。またNMOSトランジスタ114−0乃至114−8のうちで導通されるトランジスタの数が多くなるので、インバータのグランド側に介在する抵抗値が小さくなり、入力信号の立ち上がりが急峻になる。結果として立ち上がりエッジが進み、立ち下がりエッジが遅れることになる。
【0066】
逆に信号Q1乃至Q8のうちでHIGHである信号の数が少なくなると、信号の立ち上がりエッジが遅れ、立ち下がりエッジが進むことになる。
なお図12に於て、PMOSトランジスタ111−0及びNMOSトランジスタ114−0は、常に導通状態にある。従って、信号Q1乃至Q8の全てがLOW或いは全てがHIGHになっても、PMOSトランジスタ112−0及びNMOSトランジスタ113−0で構成されるインバータの動作が停止されることはない。
【0067】
図11は、期間計測回路24の第2の実施例の回路図を示す。図11に於て、図5と同一の要素は同一の番号で参照され、その説明は省略される。
図11の期間計測回路24Aは、図5のNAND回路97−1乃至97−n及びNAND回路98−1乃至98−nの代わりに、NAND回路150−1乃至150−n及びNAND回路151−1乃至151−nが用いられる。期間計測回路24Aの動作は、図5の期間計測回路24の動作と殆ど同一であるので説明を省略する。
【0068】
図12は、期間計測回路24の第3の実施例の回路図を示す。図12に於て、図5と同一の要素は同一の番号で参照され、その説明は省略される。
図12の期間計測回路24Bは、図5のインバータ95−1乃至95−n/2を取り除いてNAND回路92−1乃至92−nからなるラッチ群の反対側の出力を用いると共に、インバータ96−1乃至96−n/2を取り除いてNAND回路94−1乃至94−nからなるラッチ群の反対側の出力を用いる。期間計測回路24Bの動作は、図5の期間計測回路24の動作と殆ど同一であるので説明を省略する。
【0069】
図13は、期間計測回路24の第4の実施例の回路図を示す。図13に於て、図5と同一の要素は同一の番号で参照され、その説明は省略される。
図13の期間計測回路24Cは、図5のインバータ95−1乃至95−n/2及びインバータ96−1乃至96−n/2を取り除いて、NAND回路97−1乃至97−n及びNAND回路98−1乃至98−nからなる回路と同一構成の回路をNAND回路152−1乃至152−n及びNAND回路153−1乃至153−nを用いて構成し、図5とは逆方向に配置したものである。期間計測回路24Cの動作は、図5の期間計測回路24の動作と殆ど同一であるので説明を省略する。
【0070】
図14は、期間計測回路24の第5の実施例の回路図を示す。図14に於て、図5と同一の要素は同一の番号で参照され、その説明は省略される。なお説明及び図面の簡略化のため、これら同一の要素の参照番号のハイフォンに続くサフィックス番号は省略する。
図5の期間計測回路24に於ては、NAND回路97及び98からなる回路内の各ゲートを通過して、信号が図面右側から図面左側の出力信号S5及びS6まで伝播する。この信号伝播にかかる時間を短縮するために、図14の期間計測回路24Dに於ては、3入力NAND回路162−1及び162−2と、2入力NAND回路163−1及び163−2と、2入力NAND回路164−1及び164−2が用いられる。
【0071】
NAND回路164−1及び164−2のペアの出力は、複数個のゲート列を飛び越して、次段のNAND回路162−1及び162−2のペアの入力とNAND回路163−1及び163−2のペアの入力に与えられる。このNAND回路164−1及び164−2のペアの出力が共にHIGHの場合、このHIGH出力は、次段のNAND回路162−1及び162−2の出力とNAND回路163−1及び163−2の出力に影響を与えない。
【0072】
NAND回路164−1及び164−2のペアの出力のうちで例えばNAND回路164−1の出力がLOWの場合、次段のNAND回路162−1及びNAND回路163−1はHIGHを出力する。従って、この2つのHIGH信号を受け取る次段のNAND回路164−1は、LOWを出力することになる。即ち、NAND回路164−1及び164−2のペアの出力は、複数のゲート列を飛び越しながら、図左側の出力信号S5及びS6に伝播されることになる。以上に説明される以外の動作は、図5の期間計測回路24と同一であるので説明を省略する。
【0073】
このように図14の期間計測回路24Dは、図5の期間計測回路24と比較して、出力信号S5及びS6を短時間で出力することが出来る。
図15は、期間計測回路24の第6の実施例の回路図を示す。図15に於て、図5と同一の要素は同一の番号で参照され、その説明は省略される。なお説明及び図面の簡略化のため、これら同一の要素の参照番号のハイフォンに続くサフィックス番号は省略する。
【0074】
図15の期間計測回路24Eに於ては、信号線SA及びSBにも遅延素子として、複数のインバータ170及び複数のインバータ171が挿入されている。ここでインバータ170及び171は、インバータ91及び93よりも遅延時間が若干短い。即ちインバータ91或いは93を伝播する信号よりも、インバータ170或いは171を伝播する信号の方が若干速く伝播する。従って、例えば、複数のインバータ91の遅延素子列を伝播する信号S1と複数のインバータ170を伝播する信号S2とを考えた場合、信号S1と信号S2との間の立ち上がりエッジの時間差を、図5の期間計測回路24よりも高い精度で計測することが出来る。
【0075】
期間計測回路24Eの上記説明以外の動作は、図5の期間計測回路24の動作と同一であるので説明を省略する。
図16は、期間計測回路24の第7の実施例の回路図を示す。図16に於て、図5と同一の要素は同一の番号で参照され、その説明は省略される。なお説明及び図面の簡略化のため、これら同一の要素の参照番号のハイフォンに続くサフィックス番号は省略する。
【0076】
図16の期間計測回路24Fは、信号を図面右側から左側の出力信号S5及びS6に向けて伝播させる回路が、図5の期間計測回路24と異なる。この回路は、複数のNAND回路172、複数のNAND回路173、2つのインバータ174、ラッチを構成する2つのNAND回路175、NAND回路176、及びインバータ177を含む。図16に示される各ゲートの入出力レベルは、信号S1、S2、S3、及びS4が図面右端まで到達し、信号線SCがまだLOWレベルにある状態を示す。この状態から信号線SCがHIGHレベルに転じると、図面丸印で示すNAND回路173の出力レベルが、等価的にインバータとして機能する複数のNAND回路172及び173を通過し、更にインバータ174を通過して、NAND回路175が構成するラッチに入力される。従って図16に示される例の場合には、信号S6がHIGHとなり信号S5がLOWとなる。図5の場合と同様に、信号S5及びS6の何れがHIGHになるかは、期間Thigh及び期間Tlowの何れが長いかによって決定される。
【0077】
図16の期間計測回路24Fを図5の期間計測回路24と比較すれば分かるように、図16の期間計測回路24Fは比較的単純な回路構成で実現することが出来る。
図17は、期間計測回路24の第8の実施例の回路図を示す。図17に於て、図16と同一の要素は同一の番号で参照され、その説明は省略される。
【0078】
図17の期間計測回路24Gは、図16の期間計測回路24FのNAND回路172及び173の代わりに、NAND回路181及び182とインバータ183が用いられる。期間計測回路24Gの基本的な動作は期間計測回路24Fと同様であるので説明を省略する。
図18は、期間計測回路24の第9の実施例の回路図を示す。
【0079】
図18の期間計測回路24Hは、複数のインバータ201、複数のNAND回路202、複数のインバータ203、ペア毎にラッチを構成する複数のNAND回路204、複数のNAND回路205、複数のインバータ206、複数のインバータ207、及びラッチを構成するNAND回路208及び209を含む。
図18に於て、複数のインバータ201及び複数のNAND回路202は遅延素子列を構成し、この遅延素子列を信号S1が伝播する。信号S2は、遅延素子列と平行して配置された信号線SAを伝播する。即ち、遅延素子列内を遅延しながら伝播する信号S1と、信号線SA上を遅延なしで伝播する信号S2とが、互いに競争する形となる。
【0080】
NAND回路204が構成するラッチ群は、信号S1が先にHIGHになると出力としてHIGHをラッチし、信号S2が先にHIGHになると出力としてLOWをラッチする。図4に示されるように、入力される時点では信号S1が先にHIGHになるので、入力に近い図18の左側のラッチ群はHIGHをラッチする。図18の右に信号が伝播していくほど信号S1は遅れていくので、入力から遠い図5の右側のラッチ群はLOWをラッチすることになる。LOWをラッチするラッチ群とHIGHをラッチするラッチ群との境界の位置が、信号S1と信号S2とのエッジ間の時間差を示すことになる。時間差が小さいほど、境界は入力側により近づくことになる。
【0081】
LOWをラッチしたラッチ群の最も左側の出力は、図面で丸印で示されており、このLOW出力が、複数のNAND回路205及び複数のインバータ206からなる遅延素子列を伝播して、NAND回路208及び209が構成するラッチに入力される。ここで複数のNAND回路205及び複数のインバータ206からなる遅延素子列は、複数のインバータ201及び複数のNAND回路202からなる遅延素子列と等価な回路である。従って両遅延素子列を信号が伝播する速度は等しい。
【0082】
図19は、図18の期間計測回路24Hに入力される信号S1、S2、及びS4と、ラッチを構成するNAND回路208の入力である信号SSとの関係を示すタイミングチャートである。上記説明から分かるように、信号S1は、信号S2がHIGHになるまでの時間Thighだけ遅延素子列を伝播して、NAND回路204からなるラッチにラッチされる。ラッチされた信号は、同一の特性の遅延素子列を同一の長さだけ伝播して、信号SSとしてNAND回路208に入力される。従って信号SSは、図19に示されるように、信号S2の立ち上がりから更に時間Thighだけ遅れて立ち上がる信号である。
【0083】
NAND回路208及び209からなるラッチは、信号S4と信号SSとの早いほうの立ち上がりをラッチする。従って、図19に示される例の場合には、信号S5及びS6は夫々、LOW及びHIGHとなる。このとき図19に示されるように、クロック信号CLK1の期間Thighは期間Tlowよりも短い。逆に期間Thighが期間Tlowよりも長い場合には、信号S5及びS6の関係も逆になる。
【0084】
このように図18の期間計測回路24Hは、前述の何れの実施例と比較してもより単純な回路構成で実現可能であり、回路規模を小さく出来るという利点がある。なお期間Thighと期間Tlowとを入れ替えても、同様の回路で2つの期間同士を比較できることは言うまでもない。
図20は、本発明によるスキュー低減回路を半導体装置に適用する例を示す。図20の半導体装置300は、入力回路301、コア回路302、及び出力回路303を含む。入力回路301は外部から入力信号を受信し、受信した入力信号をコア回路302に供給する。またコア回路302からの出力信号は、出力回路303を介して半導体装置300外部に出力される。
【0085】
本発明によるスキュー低減回路は、入力回路301のような信号入力用の入力インターフェース回路として用いても良いし、出力回路203のような信号出力用の出力インターフェース回路として用いてもよい。
図21は、本発明によるスキュー低減回路を信号入力用の入力インターフェース回路として用いた実施例を示す。図21に於て、図3と同一の構成要素は同一の番号で参照され、その説明は省略される。
【0086】
外部から入力バッファ13を介して入力されるクロック信号CLKは、位相調整回路21により位相調整され、クロック信号CLK1として内部回路(例えば図20のコア回路302)に供給される。期間比較回路12及びシフトレジスタ22により、クロック信号CLK1の期間Thigh及び期間Tlowが等しくなるように、位相調整回路21が制御される。シフトレジスタ22及び位相調整回路21による同様の位相調整が、他の入力信号SIに対しても施される。これによって、立ち上がり/立ち下がりスキューの低減された入力信号SI1を得ることが出来る。立ち上がり/立ち下がりスキューの低減された入力信号SI1は、内部回路(例えば図20のコア回路302)に供給される。
【0087】
図22は、本発明によるスキュー低減回路を信号出力用の出力インターフェース回路として用いた実施例を示す。図22に於て、図3と同一の構成要素は同一の番号で参照され、その説明は省略される。
図22のスキュー低減回路は、クロック信号CLK及び内部信号SIを、内部回路(例えば図20のコア回路302)から供給される。クロック信号CLKに基づいて、クロック信号CLK及び内部信号SIに含まれる立ち上がり/立ち下がりスキューを低減する。立ち上がり/立ち下がりスキューが低減された内部信号SI1は、位相調整回路21から出力バッファ14を介して装置外部に出力される。
【0088】
図23は、本発明によるスキュー低減回路を出力インターフェース回路として用いた実施例の変形例を示す。図23に於て、図22と同一の構成要素は同一の番号で参照され、その説明は省略される。
図23のスキュー低減回路は、クロック信号CLK及び内部信号SIを、内部回路(例えば図20のコア回路302)から供給される。クロック信号CLKに基づいて、クロック信号CLK及び内部信号SIに含まれる立ち上がり/立ち下がりスキューを低減する。立ち上がり/立ち下がりスキューが低減された内部信号SI1は、位相調整回路21から出力バッファ14−1を介して装置外部に出力される。
【0089】
また出力バッファ14−1と同一の出力バッファ14−2及び14−3が、クロック信号CLK1及び反転クロック信号/CLK1に接続されている。出力バッファ14−2及び14−3からの出力は、入力バッファ13を介して、期間比較回路12に入力される。
図23の構成は、出力バッファ14−1が原因となり出力信号に立ち上がり/立ち下がりスキューが含まれることを防ぐために、出力バッファ14−1と同一の出力バッファ14−2及び14−3を、位相調整のためのフィードバックループに含めてある。即ち図23の構成は、出力バッファ14−2及び14−3を通過した後のクロック信号CLK1及び反転クロック信号/CLK1に対して、立ち上がり/立ち下がりスキューを低減する。これにより出力バッファ14−1を通過後の出力信号に於て、立ち上がり/立ち下がりスキューを低減することが出来る。なお図23の構成に於ては、入力バッファ13に於て生成される立ち上がり/立ち下がりスキューは、無視できる程度のものであると仮定している。
【0090】
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形・変更が可能である。
【0091】
【発明の効果】
請求項1乃至5の発明に於ては、クロック信号がHIGHレベルである期間とLOWレベルである期間とを比較し、両期間が同一になるようにクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。クロック信号がHIGHレベルである期間或いはLOWレベルである期間は、遅延素子列に所定の信号を伝播させ、期間内に信号が通過する遅延素子の数により計測することが出来る。従って比較的単純な構成の回路で期間計測・比較を実現することが出来る。請求項13の発明に於ては、半導体装置の入力回路に於て、外部から入力されるクロック信号がHIGHレベルである期間とLOWレベルである期間とを比較し、両期間が同一になるようにクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来ると共に、クロック信号に適用する位相調整と同一の位相調整を他の入力信号に適用することで、他の入力信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。
【図面の簡単な説明】
【図1】本発明の原理によるスキュー低減回路の構成図である。
【図2】本発明の原理によるスキュー低減回路をクロック信号以外の他の信号のスキュー低減に適用した場合の構成図である。
【図3】本発明によるスキュー低減回路の実施例の構成図である。
【図4】図3に示される各信号を示すタイミングチャートである。
【図5】図3の期間計測回路の第1の実施例の回路図である。
【図6】図3の信号S7、S8、S9、S10、及びS11を示すタイミングチャートである。
【図7】図3のシフトレジスタの回路図である。
【図8】図3の位相調整回路の回路図である。
【図9】位相調整回路の変形例を示す回路図である。
【図10】位相調整回路の更なる変形例を示す回路図である。
【図11】期間計測回路の第2の実施例の回路図である。
【図12】期間計測回路の第3の実施例の回路図である。
【図13】期間計測回路の第4の実施例の回路図である。
【図14】期間計測回路の第5の実施例の回路図である。
【図15】期間計測回路の第6の実施例の回路図である。
【図16】期間計測回路の第7の実施例の回路図である。
【図17】期間計測回路の第8の実施例の回路図である。
【図18】期間計測回路の第9の実施例の回路図である。
【図19】図18の期間計測回路の動作を説明するためのタイミングチャートである。
【図20】本発明によるスキュー低減回路を半導体装置に適用する場合の構成を説明するための図である。
【図21】本発明によるスキュー低減回路を信号入力用の入力インターフェース回路として用いた場合の構成図である。
【図22】本発明によるスキュー低減回路を信号出力用の出力インターフェース回路として用いた場合の構成図である。
【図23】本発明によるスキュー低減回路を出力インターフェース回路として用いた場合の変形例を示す構成図である。
【図24】(A)及び(B)は、クロック信号に於ける立ち上がり/立ち下がりスキューを説明するための図である。
【符号の説明】
11、11A 位相調整回路
12 期間比較回路
13 入力バッファ
14、14−1、14−2、14−3 出力バッファ
21 位相調整回路
22 シフトレジスタ
23−1、23−2、23−3、23−4 エッジ検出回路
24 期間計測回路
25 バイナリカウンタ
300 半導体装置
301 入力回路
302 コア回路
303 出力回路
Claims (5)
- 信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、
該第1の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第1の期間と該立ち下がりエッジから該立ち上がりエッジまでの第2の期間とを比較し、該第1の期間と第2の期間とが同一になるように該第1の位相調整回路を制御する期間比較回路
を含み、該期間比較回路は、
前記第1の期間を計測する第1の計測回路と、
前記第2の期間を計測する第2の計測回路と、
該第1の計測回路の計測結果と該第2の計測回路の計測結果とを比較する計測結果比較回路
を含み、前記第1の計測回路は、複数の遅延素子からなる第1の遅延素子列を含み、該第1の遅延素子列を伝播する信号が前記第1の期間内に通過する遅延素子の個数によって該第1の期間を計測し、前記第2の計測回路は、複数の遅延素子からなる第2の遅延素子列を含み、該第2の遅延素子列を伝播する信号が前記第2の期間内に通過する遅延素子の個数によって該第2の期間を計測することを特徴とする回路。 - 前記第1の計測回路は、前記第1の期間内に信号が通過した遅延素子に対応するラッチは第1のレベルを保持しそれ以外のラッチは第2のレベルを保持する前記第1の遅延素子列の各遅延素子に対応するラッチからなる第1のラッチ列を更に含み、前記第2の計測回路は、前記第2の期間内に信号が通過した遅延素子に対応するラッチは第1のレベルを保持しそれ以外のラッチは第2のレベルを保持する前記第2の遅延素子列の各遅延素子に対応するラッチからなる第2のラッチ列を更に含み、前記計測結果比較回路は、該第1のラッチ列と該第2のラッチ列とを各ラッチ毎に対応させ、対応するラッチ間でラッチが保持するレベルの違いに関する情報を基にして、該第1の期間と該第2の期間とを比較する回路を含むことを特徴とする請求項1記載の回路。
- 信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、
該第1の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第1の期間と該立ち下がりエッジから該立ち上がりエッジまでの第2の期間とを比較し、該第1の期間と第2の期間とが同一になるように該第1の位相調整回路を制御する期間比較回路
を含み、該期間比較回路は、
前記第1の期間を計測する第1の回路と、
前記立ち下がりエッジから該第1の回路で計測した該第1の期間と同一の長さの時間が経過したことを指示する第2の回路と、
該第2の回路が指示する時間と前記立ち上がりエッジとの前後関係を比較する第3の回路
を含むことを特徴とする回路。 - 信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、
該第1の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第1の期間と該立ち下がりエッジから該立ち上がりエッジまでの第2の期間とを比較し、該第1の期間と第2の期間とが同一になるように該第1の位相調整回路を制御する期間比較回路
を含み、該期間比較回路は、
前記第2の期間を計測する第1の回路と、
前記立ち上がりエッジから該第1の回路で計測した該第2の期間と同一の長さの時間が経過したことを指示する第2の回路と、
該第2の回路が指示する時間と前記立ち下がりエッジとの前後関係を比較する第3の回路
を含むことを特徴とする回路。 - 信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、
該第1の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第1の期間と該立ち下がりエッジから該立ち上がりエッジまでの第2の期間とを比較し、該第1の期間と第2の期間とが同一になるように該第1の位相調整回路を制御する期間比較回路と、
該第1の位相調整回路と実質的に同一の回路構成であり、該第1の位相調整回路が前記信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整するのと実質的に同一の制御動作により、前記信号とは別の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の位相調整回路
を含み、
前記第1の位相調整回路は、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させるエッジ調整回路と、該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記第1の期間と前記第2の期間との大小関係に基づいて該パラメータを逐次更新する位相変化量保持回路を含み、
前記エッジ調整回路は、前記信号を入力として、前記立ち上がりエッジに対応して出力を第1の遷移時間で変化させると共に前記立ち下がりエッジに対応して出力を第2の遷移時間で変化させ、該第1の遷移時間と該第2の遷移時間とを調整可能であり、
前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第1の遷移時間及び前記第2の遷移時間を変化させ、
前記エッジ調整回路は、少なくとも一つのPMOSトランジスタと少なくとも一つのNMOSトランジスタを含むインバータと、該少なくとも一つのPMOSトランジスタと電源電圧との間に挿入される複数の第1のトランジスタと、該少なくとも一つのNMOSトランジスタとグランド電圧との間に挿入される複数の第2のトランジスタを含み、該第1のトランジスタのうちで導通させるトランジスタ数と該第2のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする回路。
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