JP3727753B2 - スキュー低減回路と半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は一般にインターフェース回路に関し、詳しくは半導体装置の入出力インターフェース回路に関する。
【0002】
【従来の技術】
半導体装置に於ては、高い周波数の信号を用いてデータを入出力することで、高速な動作を実現することが望まれる。しかしながら、より高速な動作を目指してデータ入出力信号の周波数をより高くしようすると、信号周波数を律速する要因が顕在化してくるために、これらの要因を排除していく必要がある。
【0003】
【発明が解決しようとする課題】
データ入出力信号の周波数を律速する大きな要因として、信号のスキュー即ち信号のタイミングのずれが挙げられる。例えば同期用の入力クロック信号にスキューが存在すると、クロック信号のタイミングを用いて他の信号を取り込む際に、タイミングのずれにより誤った信号の取り込みが行われる可能性がある。この可能性は信号周波数が高くなるほど大きくなるので、信号にスキューが存在する場合には、信号の周波数を高くして動作速度を上げることが困難になる。
【0004】
スキューには幾つかの種類があるが、従来有効な対策が取られていなかったタイプのスキューとして、信号の立ち上がりと立ち下がりのスキューが挙げられる。これは信号の立ち上がりのタイミング及び立ち下がりのタイミングが、所望のタイミングからずれることを意味する。
図21(A)及び図21(B)は、クロック信号に於ける立ち上がり/立ち下がりスキューを説明する図である。図21(A)は、立ち上がり/立ち下がりスキューが存在しない場合を示し、図21(B)は、立ち上がり/立ち下がりスキューが存在する場合を示す。図21(A)及び図21(B)に於て、受信用入力バッファが比較に用いる参照基準電圧Vrefを、クロック信号と共に示す。またクロック信号と参照基準電圧Vrefとの比較によって、クロック信号がHIGHレベルとして認識される期間をThigh、LOWレベルとして認識される期間をTlowとして示す。
【0005】
図21(B)は、クロック信号にスキューが存在し、立ち上がりの遷移時間が短時間(立ち上がりが急峻)であり、立ち下がりの遷移時間が長時間(立ち下がりが緩慢)な場合を示す。この場合、期間Thigh及び期間Tlowの各々が、図21(A)に示す期間とはずれてしまうことになる。これは各期間の長さが正常な長さからずれると共に、立ち上がり/立ち下がりのタイミングが正常なタイミングからずれることを意味する。
【0006】
同期用クロック信号に於て立ち上がり/立ち下がりのタイミングがずれると、他の信号を取り込む際に誤って信号を読み込んでしまう可能性がある。またデータ信号等の信号に立ち上がり/立ち下がりスキューが存在すると、データが有効であると見做せる有効期間が、期間Thigh及びTlowの短いほうの時間内に制限されてしまう。これらの理由から、立ち上がり/立ち下がりスキューが存在する場合には、入出力信号の周波数を高くして動作速度を上げることが困難になる。
【0007】
このような立ち上がり/立ち下がりスキューには、幾つかの原因がある。まず出力側の信号出力回路に於て、回路特性の違いから立ち上がり/立ち下がりの遷移時間が互いに異なるために、信号出力の時点で既に立ち上がり/立ち下がりスキューが含まれる。また入力側の入力バッファに於て、信号入力と比較する参照基準電圧Vrefが何等かの要因で変動すると、期間Thigh及び期間Tlowが変化することになる。更には、入力バッファに於て回路特性の違いにより立ち上がり/立ち下がりの遷移時間が互いに異なることも、立ち上がり/立ち下がりスキューの原因となる。
【0008】
これらの立ち上がり/立ち下がりスキューの要因は、一般に、各信号に対して同一の影響をもたらすと考えられる。これは各信号には、一般に同一設計の出力バッファ及び入力バッファが用いられ、また参照基準電圧Vrefは共通に使用されるからである。従って立ち上がり/立ち下がりスキューは、各信号に共通のスキューであると言える。
【0009】
従来は、使用される信号周波数がそれ程高くなかったこともあり、立ち上がり/立ち下がりスキューに対する対策としては、立ち上がり/立ち下がりスキューが小さくなるように回路を設計する程度であった。しかしそのような対策では不十分であり、特に信号周波数を高くして更なる高速動作を実現するためには、立ち上がり/立ち下がりスキューを低減することが必要である。
【0010】
従って本発明は、立ち上がり/立ち下がりスキューを低減する回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
請求項1の発明の回路は、クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、該第1の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第1の位相調整回路を制御する位相比較回路を含むことを特徴とする。
【0012】
請求項2の発明に於ては、請求項1記載の回路に於て、前記位相遅延回路は、前記所定の位相量として略180度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう前記第1の位相調整回路を制御することを特徴とする。
【0013】
請求項3の発明に於ては、請求項1記載の回路に於て、前記第1の位相調整回路は、前記立ち上がりエッジと前記立ち下がりエッジの遷移時間を調整することによって位相を調整することを特徴とする。
請求項4の発明に於ては、請求項1記載の回路に於て、第2の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の位相調整回路を更に含み、前記位相比較回路は前記第1の位相調整回路に対する制御と同一の制御を該第2の位相調整回路に施すことを特徴とする。
【0014】
請求項5の発明に於ては、請求項4記載の回路に於て、前記位相遅延回路は、前記所定の位相量として略180度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう前記第1の位相調整回路を制御することを特徴とする。
【0015】
請求項6の発明に於ては、請求項2記載の回路に於て、前記位相比較回路は、前記位相の調整されたクロック信号の立ち上がりエッジに対応するタイミングと前記遅延クロック信号の立ち下がりエッジに対応するタイミングとの前後関係を判定する第1の比較回路と、該位相の調整されたクロック信号の立ち下がりエッジに対応するタイミングと該遅延クロック信号の立ち上がりエッジに対応するタイミングとの前後関係を判定する第2の比較回路と、該第1の比較回路の判定結果と該第2の比較回路の判定結果とが該遅延クロック信号の遅延量の過不足に関して同一である場合に前記位相遅延回路を制御して該遅延量を調整する第1の制御回路と、該第1の比較回路の判定結果と該第2の比較回路の判定結果とが該遅延クロック信号の遅延量の過不足に関して逆である場合に前記第1の位相調整回路を制御して該クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の制御回路を含むことを特徴とする。
【0016】
請求項7の発明に於ては、請求項6記載の回路に於て、少なくとも一つの分周器を更に含み、前記第1の比較回路及び前記第2の比較回路は分周された後の信号を用いて前記前後関係を判定することを特徴とする。
請求項8の発明に於ては、請求項7記載の回路に於て、前記第1の位相調整回路は、前記クロック信号を入力として立ち上がりエッジの位相を変化させると共に立ち下がりエッジの位相を変化させるエッジ調整回路と、該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記前後関係に基づいて該パラメータを逐次更新する位相変化量保持回路を含むことを特徴とする。
【0017】
請求項9の発明に於ては、請求項8記載の回路に於て、前記位相変化量保持回路はシフトレジスタであることを特徴とする。
請求項10の発明に於ては、請求項8記載の回路に於て、前記エッジ調整回路は、前記クロック信号の立ち上がりエッジに対応して出力を第1の遷移時間で変化させると共に該クロック信号の立ち下がりエッジに対応して出力を第2の遷移時間で変化させ、該第1の遷移時間と該第2の遷移時間とを調整可能であることを特徴とする。
【0018】
請求項11の発明に於ては、請求項10記載の回路に於て、前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第1の遷移時間及び前記第2の遷移時間を変化させることを特徴とする。
請求項12の発明に於ては、請求項11記載の回路に於て、前記エッジ調整回路は、少なくとも一つのPMOSトランジスタと少なくとも一つのNMOSトランジスタを含むインバータと、該少なくとも一つのPMOSトランジスタと電源電圧との間に挿入される複数の第1のトランジスタと、該少なくとも一つのNMOSトランジスタとグランド電圧との間に挿入される複数の第2のトランジスタを含み、該第1のトランジスタのうちで導通させるトランジスタ数と該第2のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする。
【0019】
請求項13の発明に於ては、半導体装置は、外部から入力されるクロック信号を受け取る第1の入力バッファと、該第1の入力バッファから供給される該クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、該第1の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第1の位相調整回路を制御する位相比較回路を含むことを特徴とする。
【0020】
請求項14の発明に於ては、請求項13記載の半導体装置に於て、前記位相遅延回路は、前記所定の位相量として略180度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう前記第1の位相調整回路を制御することを特徴とする。
【0021】
請求項15の発明に於ては、請求項14記載の半導体装置に於て、前記クロック信号とは別に外部から入力される信号を受け取る第2の入力バッファと、該第2の入力バッファから供給される該信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の位相調整回路を更に含み、前記位相比較回路は前記第1の位相調整回路に対する制御と同一の制御を該第2の位相調整回路に施すことを特徴とする。
【0022】
請求項16の発明に於ては、半導体装置は、内部から供給されるクロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、該第1の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第1の位相調整回路を制御する位相比較回路と、該クロック信号とは別に内部から供給される信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の位相調整回路と、該第2の位相調整回路で位相の調整された該信号を外部に出力する出力バッファを含み、前記位相比較回路は前記第1の位相調整回路に対する制御と同一の制御を該第2の位相調整回路に施すことを特徴とする。
【0023】
請求項17の発明に於ては、請求項16記載の半導体装置に於て、前記位相遅延回路は、前記所定の位相量として略180度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう前記第1の位相調整回路を制御することを特徴とする。
【0024】
請求項18の発明に於ては、請求項16記載の半導体装置に於て、前記第1の位相調整回路と前記位相比較回路との間に設けられた出力バッファと入力バッファを更に含むことを特徴とする。
請求項1乃至12の発明に於ては、クロック信号を所定量遅延させた遅延クロック信号とクロック信号とを比較することで、クロック信号がHIGHレベルである期間とLOWレベルである期間とが同一になるように、クロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整し、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。
【0025】
請求項13乃至15の発明に於ては、半導体装置の入力回路に於て、外部から入力されるクロック信号がHIGHレベルである期間とLOWレベルである期間とが同一になるように、クロック信号を所定量遅延させて内部生成した遅延クロック信号とクロック信号との比較に基づいてクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整し、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来る。また更に、クロック信号に適用する位相調整と同一の位相調整を他の入力信号に適用することで、他の入力信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。
【0026】
請求項16乃至18の発明に於ては、半導体装置の出力回路に於て、内部回路から供給されるクロック信号がHIGHレベルである期間とLOWレベルである期間とが同一になるように、クロック信号を所定量遅延させて内部生成した遅延クロック信号とクロック信号との比較に基づいてクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整すると共に、クロック信号に適用する位相調整と同一の位相調整を出力信号に適用することで、出力信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。
【0027】
【発明の実施の形態】
以下に本発明の原理及び実施例を添付の図面を用いて説明する。
図1は、本発明の原理によるスキュー低減回路の構成を示す。図1のスキュー低減回路10は、位相調整回路11、位相遅延回路12、及び位相比較回路13を含む。位相調整回路11はクロック信号CLKを受け取り、クロック信号CLKの位相を調整することで、位相が調整されたクロック信号CLK1を出力する。位相が調整されたクロック信号CLK1は、位相遅延回路12に入力される。位相遅延回路12は、位相が調整されたクロック信号CLK1を所定の位相分だけ遅延させ、遅延クロック信号CLK2を生成する。位相が調整されたクロック信号CLK1と遅延クロック信号CLK2は、位相比較回路13に入力される。位相比較回路13は、クロック信号CLK1と遅延クロック信号CLK2との間でエッジの位相を比較し、エッジ間で所定の位相関係が満たされるように位相調整回路11を制御する。具体的には、位相調整回路11から出力されるクロック信号CLK1のHIGH期間Thigh及びLOW期間Tlowが等しくなるように調整される。
【0028】
位相調整回路11は、クロック信号CLKの立ち上がりのタイミング及び立ち下がりのタイミングを各々別方向に調整できるような機能を有する。即ち、立ち上がりのタイミングを相対的に進ませる或いは遅らせる制御と、立ち下がりのタイミングを相対的に進ませる或いは遅らせる制御とを、立ち上がりと立ち下がりとの間で互いに別方向に行うことが出来る。例えば、立ち上がりのタイミングを相対的に遅らせながら、立ち下がりのタイミングを相対的に進ませること等が可能である。このような調整によって、クロック信号CLK1のHIGH期間Thigh及びLOW期間Tlowが等しくなるように調整することが出来る。
【0029】
位相遅延回路12は、遅延素子列を用いて、クロック信号CLK1を所定量遅延させる。遅延させる位相量は180度であり、クロック信号CLK1の周期がTであれば、T/2だけクロック信号CLK1を遅らせることになる。
位相比較回路13は、クロック信号CLK1の立ち上がりエッジと遅延クロック信号CLK2の立ち下がりエッジとの位相を比較して、両エッジが同一のタイミングとなるように位相調整回路11を制御する。或いは逆に、クロック信号CLK1の立ち下がりエッジと遅延クロック信号CLK2の立ち上がりエッジとの位相を比較して、両エッジが同一のタイミングとなるように位相調整回路11を制御する。このような調整によって、クロック信号CLK1のHIGH期間Thigh及びLOW期間Tlowが等しくなるように調整される。
【0030】
図2は、本発明の原理によるスキュー低減回路10をクロック信号以外の他の信号のスキュー低減に適用した構成を示す。図2に於て、位相比較回路13からの制御信号は、クロック信号CLKを入力とする位相調整回路11だけではなく、別の信号を入力とする別の位相調整回路11Aにも供給される。位相調整回路11Aは、位相調整回路11と同一の位相調整を入力信号に対して行う。
【0031】
前述のように、立ち上がり/立ち下がりスキューの要因は一般に各信号に対して同一であり、立ち上がり/立ち下がりスキューは各信号に於て共通である。従って図2の構成のように、クロック信号の立ち上がり/立ち下がりスキューを低減するための位相調整を、クロック信号以外の信号に対しても適用すれば、この信号に対しても立ち上がり/立ち下がりスキューを低減することが出来る。このようにして、クロック信号CLKに基づいて、他の信号の立ち上がり/立ち下がりスキューを低減することが出来る。
【0032】
このように本発明に於ては、スキュー低減回路は、クロック信号CLKの位相を調整する位相調整回路と、位相の調整されたクロック信号CLK1を所定の位相だけ遅延させる位相遅延回路と、位相の調整されたクロック信号CLK1と遅延されたクロック信号CLK2との間でエッジのエッジの位相を比較し、エッジ間で所定の位相関係が満たされるように位相調整回路11を制御する。これによって、クロック信号CLK1のHIGH期間Thigh及びLOW期間Tlowが互いに等しくなるようにクロック信号CLK1を調節可能であり、クロック信号CLKの立ち上がり/立ち下がりスキューを低減することが出来る。また更に、立ち上がり/立ち下がりスキューが各信号に対して共通であることを利用して、クロック信号CLKに基づいて、他の信号の立ち上がり/立ち下がりスキューを低減することが出来る。
【0033】
以下に本発明の実施例を、添付の図面を用いて説明する。
図3は、本発明によるスキュー低減回路の実施例を示す。図4は、図3に示される信号S1乃至S15を示すタイミングチャートである。図4に於て、図左半分は所定の位相遅延量が達成される前の信号間の位相関係を示し、図右半分は所定の位相遅延量達成後の信号間の位相関係を示す。
【0034】
図3のスキュー低減回路は、クロック信号CLK(信号S2)を受け取り、クロック信号CLKの立ち上がり/立ち下がりスキューを低減して、クロック信号CLK1(信号S3)を出力する。
図3のスキュー低減回路は、図2に示される位相調整回路11、位相遅延回路12、及び位相比較回路13を含む。
【0035】
位相調整回路11は、位相調整回路21とシフトレジスタ22を含む。位相調整回路21は、入力される信号S2(CLK)の位相を調整して、位相の調整された信号S3(CLK1)を出力する。信号S3は、位相遅延回路12に入力される。
位相遅延回路12は、相補信号生成器23、分周器24−1乃至24−4、遅延ライン25−1及び25−2、及びシフトレジスタ26を含む。位相遅延回路12の動作は、後ほど詳細に説明する。概略的に、相補信号生成器23が、図4に示されるように、信号S3に対して相補信号S4及びS5を生成する。分周器24−1及び24−2は、信号S4を1/2分周して、信号S4の立ち上がりエッジでトグルする相補信号S8及びS6を生成する。分周器24−3及び24−4は、信号S5を1/2分周して、信号S5の立ち上がりエッジでトグルする信号S7及びS11を生成する。遅延ライン25−1は、信号S6を遅延させて信号S9を生成し、遅延ライン25−2は、信号S7を遅延させて信号S10を生成する。遅延ライン25−1及び25−2の遅延量は互いに同一である。信号S8、S9、S10、及びS11が、位相遅延回路12の出力として位相比較回路13に入力される。
【0036】
なお位相遅延回路12のシフトレジスタ26は、遅延ライン25−1及び25−2に於ける遅延量を制御するための回路である。シフトレジスタ26は、遅延ライン25−1及び25−2に於いて所定の遅延量を実現するために、位相比較回路13の比較結果に基づいて制御される。なお位相遅延回路12に関連する位相比較機能を位相遅延回路12内に含めてしまえば、位相比較回路13から位相遅延回路12へのフィードバック入力は必要なく、図1の構成と同様である。図3に於ては、位相遅延回路12で必要な位相比較機能を、位相比較回路13の位相比較機能を利用して実現することで、回路規模の削減をはかっている。
【0037】
位相遅延回路12から位相比較回路13に入力される信号S8、S9、S10、及びS11に於て、信号S8の各エッジはクロック信号CLK1(信号S3)の立ち上がりエッジに対応し、信号9の各エッジはクロック信号CLK1(信号S3)の立ち上がりエッジを遅延させたエッジに対応し、信号10の各エッジはクロック信号CLK1(信号S3)の立ち下がりエッジを遅延させたエッジに対応し、信号S11の各エッジはクロック信号CLK1(信号S3)の立ち下がりエッジに対応する。図5は、信号S8乃至S11の各エッジのタイミングが、クロック信号CLK1及び仮想的な遅延クロック信号CLK2の何れのエッジに対応するかを説明する図である。
【0038】
位相比較回路13は、位相比較回路27−1及び27−2、シフトレジスタ駆動回路28及び29、及びNAND回路31乃至34を含む。位相比較回路27−1は、信号S8及び信号S10の立ち上がりエッジ同士を比較して、信号S8の立ち上がりエッジの方が進んでいる場合に、信号S12をHIGHにする。逆に信号S10の立ち上がりエッジの方が進んでいる場合には、信号S13をHIGHにする。遅延位相量の目標値は180度であるから、図5から分かるように、信号S12は遅延量が大きすぎる場合にHIGHとなり、信号S13は遅延量が小さすぎる場合にHIGHになる。
【0039】
位相比較回路27−2は、信号S9及び信号S11の立ち上がりエッジ同士を比較して、信号S9の立ち上がりエッジの方が進んでいる場合に、信号S14をHIGHにする。逆に信号S11の立ち上がりエッジの方が進んでいる場合には、信号S15をHIGHにする。遅延位相量の目標値は180度であるから、図5から分かるように、信号S14は遅延量が小さすぎる場合にHIGHとなり、信号S15は遅延量が大きすぎる場合にHIGHになる。
【0040】
位相比較回路27−1による遅延量の判断は、図5の遅延クロックCLK2の立ち下がりエッジに注目した場合の判断であり、位相比較回路27−2による遅延量の判断は、図5の遅延クロックCLK2の立ち上がりエッジに注目した場合の判断である。スキュー調整途中では、クロックCLK1のHIGH期間ThighとLOW期間Tlowとは同一ではないので、位相比較回路27−1による遅延量の判断と位相比較回路27−2による遅延量の判断とでは異なる場合がある。図6は、遅延クロックCLK2の立ち上がりエッジで判断すると遅延過多であり、遅延クロックCLK2の立ち下がりエッジで判断すると遅延不足である例を示す。
【0041】
位相比較回路13のNAND回路31は、位相比較回路27−1及び27−2が共に遅延量過多と判断する場合、即ち遅延クロックCLK2の立ち上がりエッジ及び立ち下がりエッジの両方ともが遅延量過多である場合に、遅延量を小さくするようにシフトレジスタ駆動回路28を制御する。NAND回路32は、位相比較回路27−1及び27−2が共に遅延量不足と判断する場合、即ち遅延クロックCLK2の立ち上がりエッジ及び立ち下がりエッジの両方ともが遅延量不足である場合に、遅延量を大きくするようにシフトレジスタ駆動回路28を制御する。シフトレジスタ駆動回路28は、位相遅延回路12を制御することで、適切な遅延量を達成する。
【0042】
位相比較回路13のNAND回路33は、位相比較回路27−1が遅延量過多であると判断して位相比較回路27−2が遅延量不足であると判断する場合に、CLK1の立ち上がりエッジを遅らせ立ち下がりエッジを進ませるように、シフトレジスタ駆動回路29を制御する。逆に位相比較回路27−1が遅延量不足であると判断して位相比較回路27−2が遅延量過多であると判断する場合(図6に示す例のような場合)に、NAND回路34が、CLK1の立ち上がりエッジを進ませ立ち下がりエッジを遅らせるように、シフトレジスタ駆動回路29を制御する。シフトレジスタ駆動回路29は、位相調整回路11を制御することで、期間Thigh及び期間Tlowが等しくなるようにクロック信号CLK1を調整する。
【0043】
図4の図面左側に示すのは、位相比較回路27−1及び27−2が共に遅延量不足と判断する場合を示しており、信号S13及び信号S14が出力され、これによりシフトレジスタ駆動回路28を介した遅延量の調整が行われる。図4の図面右側では、遅延量は所定の遅延量(180度)付近まで調整された状態であり、信号S13及び信号S15が出力されることで、シフトレジスタ駆動回路29を介して期間Thigh及び期間Tlowの調整が行われる。
【0044】
上述のように、図3のスキュー低減回路に於ては、位相比較回路13がクロック信号CLK1に対応する信号と遅延クロック信号CLK2に対応する信号との位相比較を行い、この位相比較結果に基づいて、位相遅延回路12に於ける遅延量を所定の遅延量(180度)に調整すると共に、位相調整回路11を制御してクロック信号CLK1の期間Thighと期間Tlowが等しくなるように調整する。
【0045】
以下、図3のスキュー低減回路の各構成要素について説明する。
図7は、図3の位相遅延回路12の相補信号生成器23の回路図である。相補信号生成器23は、インバータ41乃至45を含む。入力信号S1(クロック信号CLK1)が入力され、同相の信号S4及び逆相の信号S5を出力する。
図8は、分周器24の回路図である。この分周器24が、図3の位相遅延回路12に於て、分周器24−1乃至24−4の各々として用いられる。
【0046】
分周器24は、NAND回路46乃至53とインバータ54乃至56を含み、入力信号の周波数を1/2に分周する。入力信号として、図4に示される信号S4或いはS5を受け取り、出力信号として信号S6、S7、S8、或いはS11を生成する。図4に示されるリセット信号S1を、ノードN1及びN2の何れに入力するかによって、出力信号の位相を反転することが出来る。1/2分周器24は、従来技術の範囲内であるので、その動作の詳細な説明は省略する。
【0047】
図9は、位相比較回路27の回路図である。この位相比較回路27が、図3の位相比較回路13に於て、位相比較回路27−1及び27−2の各々として用いられる。位相比較回路27は、信号S8及びS10(或いは信号S9及びS11)を入力として、信号S12及びS13(或いは信号S14及びS15)を出力する。
【0048】
位相比較回路27は、NAND回路60乃至64と、インバータ65乃至69を含む。NAND回路63及び64はラッチを構成し、図9に示されるように初期状態では2つの入力がLOWであり、2つの出力はHIGHである。まず信号S10(S11)の立ち上がりエッジが、信号S8(S9)の立ち上がりエッジよりも早い場合を考える。この場合、NAND回路62の出力の方がNAND回路61の出力よりも先にHIGHになる。従って、NAND回路64の出力がLOWになり、NAND回路63の出力はHIGHのままである。この状態はラッチされるので、信号S8(S9)の立ち上がりエッジによってNAND回路61の出力がHIGHになっても状態は変化しない。
【0049】
従って信号S10(S11)の立ち上がりエッジが信号S8(S9)の立ち上がりエッジよりも早い場合には、位相比較回路27の出力である信号S12(S14)はLOWを保ち、信号S13(S15)はLOWからHIGHに変化する。逆に、信号S8(S9)の立ち上がりエッジが信号S10(S11)の立ち上がりエッジよりも早い場合には、信号S12(S14)の方がHIGHに変化し、信号S13(S15)はLOWのままである。
【0050】
従って、位相比較回路27から出力される2つの出力信号のうちの何れがHIGHになるかで、位相比較回路27への2つの入力信号の何れの立ち上がりエッジが先行しているのかを判断することが出来る。
ここでインバータ67からの信号は、適切なタイミングでNAND回路61及び62の出力を同時にLOWにすることで、ラッチの状態を初期状態に戻す役目を果たす。このような構成にしないと、NAND回路61及び62の出力がHIGHになった後、信号S10(S11)が信号S8(S9)より先にLOWに戻ることでラッチの状態が逆転され、信号S12(S14)がHIGHになってしまう。これを避けるために、NAND回路61及び62の出力を同時にLOWにすることが行われる。
【0051】
図10は、シフトレジスタ駆動回路28(或いは29)の回路図を示す。
シフトレジスタ駆動回路28(29)は、NAND回路71乃至74と、インバータ75乃至78と、NAND回路79と、インバータ80と、NOR回路81及び82と、NAND回路83乃至90と、インバータ91乃至93を含む。ここでNAND回路83乃至90及びインバータ91乃至93は、バイナリカウンタを構成する。
【0052】
シフトレジスタ駆動回路28(29)の入力を信号SA及びSBとする。シフトレジスタ駆動回路28の場合には、遅延量を大きくするか小さくするかに応じて、信号SA或いはSBの何れかが周期的にLOWになる。シフトレジスタ駆動回路29の場合には、クロック信号CLK1の期間Thighを長くするか短くするかに応じて、信号SA或いはSBの何れかが周期的にLOWになる。
【0053】
図11は、図10の信号SA乃至SGを示すタイミングチャートである。図11に示す例に於ては、信号SAが周期的にLOWになり信号SBが常にHIGHである場合を示す。
信号SAと信号SBとのNANDである信号SCが、バイナリカウンタに入力される。バイナリカウンタの動作は従来技術の範囲内であるので、その説明を省略する。バイナリカウンタの出力である信号SF及びSGは、図11に示されるように、信号SCを1/2に分周した信号とその反転信号になる。
【0054】
信号SA及びSBは各々、NOR回路81及び82を通り、図11に示されるような信号SD及びSEとなる。
信号SDは、NOR回路81からNAND回路71及び72に供給され、信号SEは、NOR回路82からNAND回路73及び74に供給される。NAND回路71及び73のもう一方の入力には、バイナリカウンタの出力である信号SFが供給され、NAND回路72及び74のもう一方の入力には、バイナリカウンタの出力である信号SGが供給される。
【0055】
従って図11の場合のように、信号SDがHIGHになる場合には、NAND回路71及び72の出力を反転するインバータ75及び76からは、信号SDのHIGHパルスが交互に出力されることになる。
即ち、図11に示されるパルスP1は、信号SFによって開かれるNAND回路71及びインバータ75を通過して出力され、パルスP2は、信号SGによって開かれるNAND回路72及びインバータ76を通過して出力される。信号SEがHIGHになる場合も同様であり、HIGHパルスがインバータ77及び78から交互に出力される。
【0056】
従って、シフトレジスタ駆動回路28は、遅延量を大きくするか小さくするかに応じて、インバータ75及び76からHIGHパルスを交互に出力するか、或いはインバータ77及び78からHIGHパルスを交互に出力する。これらのパルス信号が、図3の位相遅延回路12のシフトレジスタ26に供給される。
またシフトレジスタ駆動回路29は、期間Thighを長くするか短くするかに応じて、インバータ75及び76からHIGHパルスを交互に出力するか、或いはインバータ77及び78からHIGHパルスを交互に出力する。これらのパルス信号が、図3の位相調整回路11のシフトレジスタ22に供給される。
【0057】
図12は、位相調整回路11のシフトレジスタ22の回路図を示す。シフトレジスタ22は、インバータ101−1乃至101−8、インバータ102−1乃至102−8、NAND回路103−1乃至103−8、NMOSトランジスタ104−1乃至104−8、NMOSトランジスタ105−1乃至105−8、NMOSトランジスタ106−1乃至106−8、及びNMOSトランジスタ107−1乃至107−8を含む。リセット信号S1がLOWにされると、シフトレジスタ22はリセットされる。即ち、リセット信号S1がLOWになると、NAND回路103−1乃至103−8の出力がHIGHになり、インバータ102−1乃至102−8の出力がLOWになる。NAND回路103−1乃至103−8とインバータ102−1乃至102−8との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号S1で設定された初期状態は、リセット信号S1がHIGHに戻っても保持される。
【0058】
この初期状態では、図12に示されるように、インバータ101−1乃至101−4の出力Q1乃至Q4はHIGHであり、インバータ101−5乃至101−8の出力Q5乃至Q8はLOWである。
クロック信号CLK1の期間Thighを長くする必要がある場合には、信号線A及びBに交互にHIGHパルスを供給する。まず信号線BにHIGHパルスが供給されると、NMOSトランジスタ104−5がオンになる。このときNMOSトランジスタ106−5がオンであるので、NAND回路103−5の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−5の出力はHIGHになり、この状態がNAND回路103−5とインバータ102−5からなるラッチに保持される。またこの時出力Q5は、LOWからHIGHに変化する。従ってこの状態では、出力Q1乃至Q5がHIGHで、出力Q6乃至Q8がLOWになる。
【0059】
次に信号線AにHIGHパルスが供給されると、NMOSトランジスタ104−6がオンになる。このときNMOSトランジスタ106−6がオンになっているので、NAND回路103−6の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−6の出力はHIGHになり、この状態がNAND回路103−6とインバータ102−6からなるラッチに保持される。またこの時出力Q6は、LOWからHIGHに変化する。従ってこの状態では、出力Q1乃至Q6がHIGHで、出力Q7及びQ8がLOWになる。
【0060】
このように信号線A及びBに交互にHIGHパルスを供給することで、出力Q1乃至Q8のうちでHIGHである出力の数を一つずつ増やしていくことが出来る。なお出力Q1乃至Q8のうちでHIGHである出力は左側に、LOWである出力は右側に纏まっている。
クロック信号CLK1の期間Thighを短くする必要がある場合には、信号線C及びDに交互にHIGHパルスを供給する。まず図9に示される初期状態に於て、信号線CにHIGHパルスが供給されると、NMOSトランジスタ105−4がオンになる。このときNMOSトランジスタ107−4がオンであるので、NAND回路103−4の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−4の出力はHIGHになり、この状態がNAND回路103−4とインバータ102−4からなるラッチに保持される。またこの時出力Q4は、HIGHからLOWに変化する。従ってこの状態では、出力Q1乃至Q3がHIGHで、出力Q4乃至Q8がLOWになる。
【0061】
次に信号線DにHIGHパルスが供給されると、NMOSトランジスタ105−3がオンになる。このときNMOSトランジスタ107−3がオンになっているので、NAND回路103−3の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−3の出力はHIGHになり、この状態がNAND回路103−3とインバータ102−3からなるラッチに保持される。またこの時出力Q3は、HIGHからLOWに変化する。従ってこの状態では、出力Q1乃至Q2がHIGHで、出力Q3及びQ8がLOWになる。
【0062】
このように信号線C及びDに交互にHIGHパルスを供給することで、出力Q1乃至Q8のうちでLOWである出力の数を一つずつ増やしていくことが出来る。なお出力Q1乃至Q8のうちでHIGHである出力は左側に、LOWである出力は右側に纏まっている。
これらの出力信号Q1乃至Q8を位相調整回路21に供給することで、クロック信号CLK1の位相を調整する。
【0063】
図13は、位相調整回路21の回路図を示す。
位相調整回路21は、PMOSトランジスタ111−1乃至111−8、PMOSトランジスタ112−0乃至112−8、NMOSトランジスタ113−0乃至113−8、NMOSトランジスタ114−1乃至114−8、及びインバータ115を含む。
【0064】
シフトレジスタ22からの信号Q1乃至Q8が夫々、PMOSトランジスタ111−1乃至111−8とNMOSトランジスタ114−1乃至114−8のゲートに入力される。PMOSトランジスタ112−0乃至112−8とNMOSトランジスタ113−0乃至113−8は、クロック信号CLKをゲート入力として全体で一つのインバータを形成する。従ってインバータ115からの出力信号として、入力信号と同位相関係のクロック信号CLK1が出力される。
【0065】
信号Q1乃至Q4がHIGHで信号Q5乃至Q8がLOWである初期状態に於ては、電源電圧側はPMOSトランジスタ111−1乃至111−4がオンであり、グランド電圧側はNMOSトランジスタ114−5乃至114−8がオンである。従ってクロック信号CLKがHIGHになるとき、これにより駆動されるNMOSトランジスタは113−0乃至113−4で計5つである。またクロック信号CLKがLOWになるとき、これにより駆動されるPMOSトランジスタは112−0及び112−5乃至112−8で計5つである。従ってクロック信号CLKの立ち上がりエッジに対応する駆動力と、立ち下がりエッジに対応する駆動力が等しい。
【0066】
ここで信号Q1乃至Q8のうちでHIGHである信号の数が多くなると、駆動されるNMOSトランジスタの数が多くなり、クロック信号CLKの立ち上がりエッジに対応する駆動力が大きくなると共に、駆動されるPMOSトランジスタの数が少なくなり、クロック信号CLKの立ち下がりエッジに対応する駆動力が小さくなる。従ってクロック信号CLKの立ち上がりエッジの遷移時間が短くなり、結果としてクロック信号CLK1の立ち上がりエッジが進むことになる。またクロック信号CLKの立ち下がりエッジの遷移時間は長くなるので、結果としてクロック信号CLK1の立ち下がりエッジが遅れることになる。
【0067】
逆に信号Q1乃至Q8のうちでHIGHである信号の数が少なくなると、駆動されるNMOSトランジスタの数が少なくなり、クロック信号CLKの立ち上がりエッジに対応する駆動力が小さくなると共に、駆動されるPMOSトランジスタの数が多くなり、クロック信号CLKの立ち下がりエッジに対応する駆動力が大きくなる。従ってクロック信号CLKの立ち上がりエッジの遷移時間が長くなり、結果としてクロック信号CLK1の立ち上がりエッジが遅れることになる。またクロック信号CLKの立ち下がりエッジの遷移時間は短くなるので、結果としてクロック信号CLK1の立ち下がりエッジが進むことになる。
【0068】
図14は、位相遅延回路12のシフトレジスタ26の回路図を示す。シフトレジスタ26は、NOR回路201−0乃至201−n、インバータ202−1乃至202−n、NAND回路203−1乃至203−n、NMOSトランジスタ204−1乃至204−n、NMOSトランジスタ205−1乃至205−n、NMOSトランジスタ206−1乃至206−n、及びNMOSトランジスタ207−1乃至207−nを含む。リセット信号S1がLOWにされると、シフトレジスタ22はリセットされる。即ち、リセット信号S1がLOWになると、NAND回路203−1乃至203−nの出力がHIGHになり、インバータ202−1乃至202−nの出力がLOWになる。NAND回路203−1乃至203−nとインバータ202−1乃至202−nとの各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号S1で設定された初期状態は、リセット信号S1がHIGHに戻っても保持される。
【0069】
この初期状態では、図14に示されるように、NOR回路201−0の出力P(0)はHIGHであり、NOR回路201−1乃至201−nの出力P(1)乃至P(n)はLOWである。即ち出力P(0)だけがHIGHである。
遅延量を大きくする必要がある場合には、信号線A及びBに交互にHIGHパルスを供給する。まず信号線BにHIGHパルスが供給されると、NMOSトランジスタ204−1がオンになる。このときNMOSトランジスタ206−1がオンであるので、NAND回路203−1の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ202−1の出力はHIGHになり、この状態がNAND回路203−1とインバータ202−1からなるラッチに保持される。またこの時出力P(0)はHIGHからLOWに変化し、出力P(1)はLOWからHIGHに変化する。従ってこの状態では、出力P(1)のみがHIGHになる。
【0070】
次に信号線AにHIGHパルスが供給されると、NMOSトランジスタ204−2がオンになる。このときNMOSトランジスタ206−2がオンになっているので、NAND回路203−2の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ202−2の出力はHIGHになり、この状態がNAND回路203−2とインバータ202−2からなるラッチに保持される。またこの時出力P(1)はHIGHからLOWに変化し、出力P(2)はLOWからHIGHに変化する。従ってこの状態では、出力P(2)だけがHIGHになる。
【0071】
このように信号線A及びBに交互にHIGHパルスを供給することで、出力P(0)乃至P(n)のうちで一つだけHIGHである出力P(x)を一つずつ右にずらしていくことが出来る。
遅延量を小さくする必要がある場合には、信号線C及びDに交互にHIGHパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。
【0072】
信号線C及びDに交互にHIGHパルスを供給することで、出力P(0)乃至P(n)のうちで一つだけHIGHである出力P(x)を一つずつ左にずらしていくことが出来る。
これらの出力信号P(1)乃至P(n)を遅延ライン25−1及び25−2に供給することで、信号の遅延量を調整する。
【0073】
図15は、遅延ライン25の回路図を示す。この遅延ライン25が、図3の位相遅延回路12に於て、遅延ライン25−1及び25−2の各々として用いられる。
遅延ライン25は、インバータ210、NAND回路211−1乃至211−n、NAND回路212−1乃至212−n、及びインバータ213−1乃至213−nを含む。ここでNAND回路212−1乃至212−n及びインバータ213−1乃至213−nが、遅延素子列を構成する。
【0074】
NAND回路211−1乃至211−nの一方の入力には、入力信号SIの反転信号がインバータ210から供給され、もう一方の入力には信号P(1)乃至P(n)が供給される。信号P(1)乃至P(n)のうちで、一つだけHIGHである信号をP(x)とする。
NAND回路211−1乃至211−nうちでNAND回路211−x以外のものは、一方の入力がLOWであるから、出力はHIGHレベルになる。このHIGHレベルを一方の入力に受け取るNAND回路212−1乃至212−nのうちでNAND回路212−x以外のものは、他方の入力に対するインバータとして機能する。
【0075】
従って、NAND回路212−nからインバ−タ213−x+1までの遅延素子列は、NAND回路212−nの一方の入力に与えられる固定のHIGHレベルを伝達する。従って、NAND回路212−xの一方の入力はHIGHである。NAND回路212−xのもう一方の入力には、インバータ210及びNAND回路211−xを介して、入力信号SIが供給される。従って、NAND回路212−xからインバータ213−1までの遅延素子列は、入力信号SIを遅延させながら伝播させ、遅延された信号が出力信号SOとして得られる。この場合の出力信号SOは、入力信号SIに対して、遅延素子x段分の遅延時間だけ遅れることになる。
【0076】
図14のシフトレジスタ26の説明で述べたように、信号P(1)乃至P(n)のうちで唯一HIGHである信号P(x)は、1≦x≦nの間で位置をシフトすることが出来る。従って、図15の遅延ライン25を用いれば、信号の遅延時間を自由に調整することが出来る。
以上説明された各構成要素を用いれば、図3のスキュー低減回路に於て、位相比較回路13がクロック信号CLK1に対応する信号と遅延クロック信号CLK2に対応する信号との位相比較を行い、この位相比較結果に基づいて、位相遅延回路12に於ける遅延量を所定の遅延量(180度)に調整すると共に、位相調整回路11を制御してクロック信号CLK1の期間Thighと期間Tlowが等しくなるように調整することが出来る。
【0077】
図16は、本発明のスキュー低減回路の実施例の変形例を示す。図16に於て、図3と同一の構成要素は同一の番号で参照され、その説明は省略する。
図16のスキュー低減回路は、遅延ライン25を分周器24−1乃至24−4及び相補信号生成器23の前段に配置したことが、図3のスキュー低減回路とは異なる。各構成要素の構成は前記実施例と同一であり、またスキュー低減回路の動作も同様であるので説明を省略する。
【0078】
図17は、本発明によるスキュー低減回路を半導体装置に適用する例を示す。図17の半導体装置300は、入力回路301、コア回路302、及び出力回路303を含む。入力回路301は外部から入力信号を受信し、受信した入力信号をコア回路302に供給する。またコア回路302からの出力信号は、出力回路303を介して半導体装置300外部に出力される。
【0079】
本発明によるスキュー低減回路は、入力回路301のような信号入力用の入力インターフェース回路として用いても良いし、出力回路203のような信号出力用の出力インターフェース回路として用いてもよい。
図18は、本発明によるスキュー低減回路を信号入力用の入力インターフェース回路として用いた実施例を示す。図18に於て、図3と同一の構成要素は同一の番号で参照され、その説明は省略される。
【0080】
外部から入力バッファ14を介して入力されるクロック信号CLKは、位相調整回路21により位相調整され、クロック信号CLK1として内部回路(例えば図17のコア回路302)に供給される。位相遅延回路12、位相比較回路13、及びシフトレジスタ22により、クロック信号CLK1の期間Thigh及び期間Tlowが等しくなるように、位相調整回路21が制御される。シフトレジスタ22及び位相調整回路21による同様の位相調整が、他の入力信号SSに対しても施される。これによって、立ち上がり/立ち下がりスキューの低減された入力信号SS1を得ることが出来る。立ち上がり/立ち下がりスキューの低減された入力信号SS1は、内部回路(例えば図17のコア回路302)に供給される。
【0081】
図19は、本発明によるスキュー低減回路を信号出力用の出力インターフェース回路として用いた実施例を示す。図19に於て、図18と同一の構成要素は同一の番号で参照され、その説明は省略される。
図19のスキュー低減回路は、クロック信号CLK及び内部信号SSを、内部回路(例えば図17のコア回路302)から供給される。クロック信号CLKに基づいて、クロック信号CLK及び内部信号SSに含まれる立ち上がり/立ち下がりスキューを低減する。立ち上がり/立ち下がりスキューが低減された信号SS1は、位相調整回路21から出力バッファ15を介して装置外部に出力される。
【0082】
図20は、本発明によるスキュー低減回路を出力インターフェース回路として用いた実施例の変形例を示す。図20に於て、図19と同一の構成要素は同一の番号で参照され、その説明は省略される。
図20のスキュー低減回路は、クロック信号CLK及び内部信号SSを、内部回路(例えば図17のコア回路302)から供給される。クロック信号CLKに基づいて、クロック信号CLK及び内部信号SSに含まれる立ち上がり/立ち下がりスキューを低減する。立ち上がり/立ち下がりスキューが低減された信号SS1は、位相調整回路21から出力バッファ15−1を介して装置外部に出力される。
【0083】
また出力バッファ15−1と同一の出力バッファ15−2が、クロック信号CLK1に接続されている。出力バッファ15−2からの出力は、入力バッファ14を介して、位相遅延回路12及び位相比較回路13に入力される。
図20の構成は、出力バッファ15−1が原因となり出力信号SS1に立ち上がり/立ち下がりスキューが含まれることを防ぐために、出力バッファ15−1と同一の出力バッファ15−2を、位相調整のためのフィードバックループに含めてある。即ち図20の構成は、出力バッファ15−2を通過した後のクロック信号CLK1に対して、立ち上がり/立ち下がりスキューを低減する。これにより出力バッファ15−1を通過後の出力信号SS1に於て、立ち上がり/立ち下がりスキューを低減することが出来る。なお図20の構成に於ては、入力バッファ14に於て生成される立ち上がり/立ち下がりスキューは、無視できる程度のものであると仮定している。
【0084】
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形・変更が可能である。
【0085】
【発明の効果】
請求項1乃至12の発明に於ては、クロック信号を所定量遅延させた遅延クロック信号とクロック信号とを比較することで、クロック信号がHIGHレベルである期間とLOWレベルである期間とが同一になるように、クロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整し、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。
【0086】
請求項13乃至15の発明に於ては、半導体装置の入力回路に於て、外部から入力されるクロック信号がHIGHレベルである期間とLOWレベルである期間とが同一になるように、クロック信号を所定量遅延させて内部生成した遅延クロック信号とクロック信号との比較に基づいてクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整し、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来る。また更に、クロック信号に適用する位相調整と同一の位相調整を他の入力信号に適用することで、他の入力信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。
【0087】
請求項16乃至18の発明に於ては、半導体装置の出力回路に於て、内部回路から供給されるクロック信号がHIGHレベルである期間とLOWレベルである期間とが同一になるように、クロック信号を所定量遅延させて内部生成した遅延クロック信号とクロック信号との比較に基づいてクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整すると共に、クロック信号に適用する位相調整と同一の位相調整を出力信号に適用することで、出力信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。
【図面の簡単な説明】
【図1】本発明の原理によるスキュー低減回路の構成図である。
【図2】本発明の原理によるスキュー低減回路をクロック信号以外の他の信号のスキュー低減に適用した場合の構成図である。
【図3】本発明によるスキュー低減回路の実施例の構成図である。
【図4】図3に示される信号S1乃至S15を示すタイミングチャートである。
【図5】信号S8乃至S11の各エッジのタイミングが、クロック信号CLK1及び仮想的な遅延クロック信号CLK2の何れのエッジに対応するかを説明する図である。
【図6】遅延クロックCLK2の立ち上がりエッジで判断すると遅延過多であり、遅延クロックCLK2の立ち下がりエッジで判断すると遅延不足である例を示す図である。
【図7】図3の位相遅延回路の相補信号生成器の構成を示す回路図である。
【図8】図3の位相遅延回路の分周器の構成を示す回路図である。
【図9】図3の位相比較回路の構成を示す回路図である。
【図10】図3のシフトレジスタ駆動回路の構成を示す回路図である。
【図11】図10の信号SA乃至SGを示すタイミングチャートである。
【図12】図3の位相調整回路のシフトレジスタの構成を示す回路図である。
【図13】位相調整回路の構成を示す回路図である。
【図14】図3の位相遅延回路のシフトレジスタの構成を示す回路図である。
【図15】図3の位相遅延回路の遅延ラインの構成を示す回路図である。
【図16】本発明によるスキュー低減回路の実施例の変形例を示す構成図である。
【図17】本発明によるスキュー低減回路を半導体装置に適用する場合の構成を説明するための図である。
【図18】本発明によるスキュー低減回路を信号入力用の入力インターフェース回路として用いた場合の構成図である。
【図19】本発明によるスキュー低減回路を信号出力用の出力インターフェース回路として用いた場合の構成図である。
【図20】本発明によるスキュー低減回路を出力インターフェース回路として用いた場合の変形例を示す構成図である。
【図21】(A)及び(B)は、クロック信号に於ける立ち上がり/立ち下がりスキューを説明するための図である。
【符号の説明】
11、11A 位相調整回路
12 位相遅延回路
13 位相比較回路
14 入力バッファ
15、15−1、15−2 出力バッファ
21 位相調整回路
22 相補信号生成器
24−1、24−2、24−3、24−4 分周器
25−1、25−2 遅延ライン
26 シフトレジスタ
27−1、27−2 位相比較回路
28、29 シフトレジスタ駆動回路
300 半導体装置
301 入力回路
302 コア回路
303 出力回路
Claims (18)
- 信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、
該第1の位相調整回路から位相の調整された信号を受け取り、所定の位相量遅延させることで遅延信号を生成する位相遅延回路と、
該位相の調整された信号と該遅延信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第1の位相調整回路を制御する位相比較回路
を含むことを特徴とする回路。 - 前記信号はクロック信号であり、前記位相遅延回路は前記所定の位相量として略180度の遅延を提供し、前記位相比較回路は位相の調整されたクロック信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう前記第1の位相調整回路を制御することを特徴とする請求項1記載の回路。
- 前記第1の位相調整回路は、前記立ち上がりエッジと前記立ち下がりエッジの遷移時間を調整することによって位相を調整することを特徴とする請求項1記載の回路。
- 前記信号とは別の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の位相調整回路を更に含み、前記位相比較回路は前記第1の位相調整回路に対する制御と同一の制御を該第2の位相調整回路に施すことを特徴とする請求項1記載の回路。
- 前記第1の位相調整回路に入力される前記信号はクロック信号であり、前記位相遅延回路は前記所定の位相量として略180度の遅延を提供し、前記位相比較回路は位相の調整されたクロック信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう該第1の位相調整回路を制御することを特徴とする請求項4記載の回路。
- 前記位相比較回路は、
前記位相の調整されたクロック信号の立ち上がりエッジに対応するタイミングと遅延クロック信号の立ち下がりエッジに対応するタイミングとの前後関係を判定する第1の比較回路と、
該位相の調整されたクロック信号の立ち下がりエッジに対応するタイミングと該遅延クロック信号の立ち上がりエッジに対応するタイミングとの前後関係を判定する第2の比較回路と、
該第1の比較回路の判定結果と該第2の比較回路の判定結果とが該遅延クロック信号の遅延量の過不足に関して同一である場合に前記位相遅延回路を制御して該遅延量を調整する第1の制御回路と、
該第1の比較回路の判定結果と該第2の比較回路の判定結果とが該遅延クロック信号の遅延量の過不足に関して逆である場合に前記第1の位相調整回路を制御して該クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の制御回路
を含むことを特徴とする請求項2記載の回路。 - 少なくとも一つの分周器を更に含み、前記第1の比較回路及び前記第2の比較回路は分周された後の信号を用いて前記前後関係を判定することを特徴とする請求項6記載の回路。
- 前記第1の位相調整回路は、
前記クロック信号を入力として立ち上がりエッジの位相を変化させると共に立ち下がりエッジの位相を変化させるエッジ調整回路と、
該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記前後関係に基づいて該パラメータを逐次更新する位相変化量保持回路
を含むことを特徴とする請求項7記載の回路。 - 前記位相変化量保持回路はシフトレジスタであることを特徴とする請求項8記載の回路。
- 前記エッジ調整回路は、前記クロック信号の立ち上がりエッジに対応して出力を第1の遷移時間で変化させると共に該クロック信号の立ち下がりエッジに対応して出力を第2の遷移時間で変化させ、該第1の遷移時間と該第2の遷移時間とを調整可能であることを特徴とする請求項8記載の回路。
- 前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第1の遷移時間及び前記第2の遷移時間を変化させることを特徴とする請求項10記載の回路。
- 前記エッジ調整回路は、
少なくとも一つのPMOSトランジスタと少なくとも一つのNMOSトランジスタを含むインバータと、
該少なくとも一つのPMOSトランジスタと電源電圧との間に挿入される複数の第1のトランジスタと、
該少なくとも一つのNMOSトランジスタとグランド電圧との間に挿入される複数の第2のトランジスタ
を含み、該第1のトランジスタのうちで導通させるトランジスタ数と該第2のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする請求項11記載の回路。 - 外部から入力されるクロック信号を受け取る第1の入力バッファと、
該第1の入力バッファから供給される該クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、
該第1の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、
該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第1の位相調整回路を制御する位相比較回路
を含むことを特徴とする半導体装置。 - 前記位相遅延回路は、前記所定の位相量として略180度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう前記第1の位相調整回路を制御することを特徴とする請求項13記載の半導体装置。
- 前記クロック信号とは別に外部から入力される信号を受け取る第2の入力バッファと、
該第2の入力バッファから供給される該信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の位相調整回路
を更に含み、前記位相比較回路は前記第1の位相調整回路に対する制御と同一の制御を該第2の位相調整回路に施すことを特徴とする請求項14記載の半導体装置。 - 内部から供給されるクロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、
該第1の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、
該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第1の位相調整回路を制御する位相比較回路と、
該クロック信号とは別に内部から供給される信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第2の位相調整回路と、
該第2の位相調整回路で位相の調整された該信号を外部に出力する出力バッファ
を含み、前記位相比較回路は前記第1の位相調整回路に対する制御と同一の制御を該第2の位相調整回路に施すことを特徴とする半導体装置。 - 前記位相遅延回路は、前記所定の位相量として略180度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう前記第1の位相調整回路を制御することを特徴とする請求項16記載の半導体装置。
- 前記第1の位相調整回路と前記位相比較回路との間に設けられた出力バッファと入力バッファを更に含むことを特徴とする請求項16記載の半導体装置。
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