DE60122046T2

DE60122046T2 - Digitale Phasensteuerschaltung

Info

Publication number: DE60122046T2
Application number: DE60122046T
Authority: DE
Inventors: Seiichi Minato-ku Watarai
Original assignee: NEC Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-03-30
Filing date: 2001-03-26
Publication date: 2007-03-08
Anticipated expiration: 2021-03-27
Also published as: JP2001285266A; US20030001638A1; KR20010095133A; EP1143621A2; KR100370988B1; US6900679B2; EP1143621B1; US20010035784A1; EP1143621A3; DE60122046D1; JP3467446B2; US6492851B2

Description

HINTERGRUND DER ERFINDUNG
1. Bereich der Erfindung
Die vorliegende Erfindung bezieht sich auf eine digitale Phasensteuerschaltung, die Bezugstaktsignale mit einer vorbestimmten Frequenz empfängt und die ein oder mehrere Taktsignale ausgibt, in denen die Phase in Einheiten einer vorbestimmten Verzögerungsdifferenz (Auflösung) hinsichtlich des Bezugstaktsignals gesteuert wird.
2. Beschreibung des Standes der Technik
Eine digitale Phasensteuerschaltung, die Bezugstaktsignale mit einer vorbestimmten Frequenz empfängt und die ein oder mehrere Taktsignale ausgibt, in denen die Phase in Einheiten einer vorbestimmten Verzögerungsdifferenz (Auflösung) hinsichtlich des Bezugstaktsignals gesteuert wird, ist ähnlich einem Beispiel des Standes der Technik der in 1 gezeigten digitalen Phasensteuerschaltung 100 ausgestaltet.
Die herkömmliche digitale Phasensteuerschaltung 100 ist so ausgestaltet, dass ein Eingangsselektor S1, der vier Eingangsanschlüsse aufweist, mit einer Verzögerungsregelschleife DLL1 verbunden ist, die eine spannungsgesteuerte Verzögerungsleitung VCDL1 aufweist, die zehn Stufen an Differenzpuffern G1 – G10 aufweist, wobei die Differenzpuffer eine Art Verzögerungspuffer sind, und dass weiterhin ein Ausgangsselektor S2 mit dem Ausgang von jeden der Differenzialpuffer G1 – G10 verbunden ist. Die Verzögerungsre gelschleife DDL1 weist eine spannungsgesteuerte Verzögerungsleitung VCDL1, einen Phasendetektor PD1, eine Ladungspumpe CP1 und ein Tiefpassfilter LPF1 auf.
Der Aufbau und der Betrieb der herkömmlichen digitalen Phasensteuerschaltung wird nachfolgend mit numerischen Werten erklärt.
Taktsignale CLK1 – CLK4 (Bezugstakte) mit 325,5 MHz (mit einer Periode von 3200 ps) von insgesamt vier Phasen mit Phasendifferenzen von 800 ps werden an die vier Eingangseinschlüsse EIN des Selektors S1 zugeführt. Mit anderen Worten bilden die zwei Taktsignale CLK1 und CLK3, die eine Phasendifferenz (1600 ps) von einer halben Periode zueinander aufweisen, ein Differenzpaar und bilden auf ähnliche Weise die bei den anderen Taktsignalen CLK2 und CLK4, die eine relative Phasendifferenz (1600 ps) von einer halben Periode aufweisen, ein Differenzpaar.
Diese Taktsignale CLK1 – CLK4 werden im Voraus durch z. B. einen in der Figur nicht gezeigten Phasenregelkreis so gesteuert, dass die Frequenzen der vier Taktsignale CLK1 – CLK4 und die Phasendifferenzen zwischen ihnen (800 ps) gleich sind und dass sie dann den Eingangsanschlüssen EIN zugeführt werden.
Der Selektor S1 wählt und gewinnt ein Differenzpaar aus der Anzahl der Eingangsanschlüsse EIN. Mit anderen Worten wählt der Selektor S1 ein Paar der differenzialen Taktsignale aus den vier Arten der differenzialen Taktsignale CLK1-3, CLK3-1, CLK2-4 und CLK4-2 und gibt sie an die spannungsgesteuerte Verzögerungsleitung VCDL1 und den Phasendetektor PD1 aus.
Für den Fall, dass das differenziale Taktsignal CLK1-3 ausgewählt wird, wird das Taktsignal CLK1 an den einen der zwei Ausgabeanschlüsse AUS ausgegeben und wird das Taktsignal CLK3 an den anderen ausgegeben.
Für die Fälle, bei denen die differenzialen Taktsignale CLK3-1, CLK2-4 oder CLK4-2 ausgewählt werden, ist der Betrieb äquivalent. Wenn das differenziale Taktsignal CLK1-3 ausgewählt wird, sind allerdings die Ausgabeanschlüsse AUS, an die die differenziellen Taktsignale CLK1 und CLK3 ausgegeben werden, umgekehrt zu dem Fall, bei dem das differenziale Taktsignal CLK3-1 ausgewählt wird. Die gleiche Beziehung gilt für das differenzielle Taktsignal CLK2-4 und das differenziale Taktsignal CLK4-2.
Die zehn Stufen der Differenzpuffer G1 – G10, die die spannungsgesteuerte Verzögerungsleitung VCDL1 bilden, weisen jeweils Ausbreitungsverzögerungszeiten von 160 ps auf und werden durch die Rückkopplungssteuerung der Verzögerungsregelschleife DLL1 so gesteuert, dass deren Verzögerungszeiten gleichförmig sind. Die Rückkopplungssteuerung der Verzögerungsregelschleife DLL1 wird wie folgt durchgeführt:
Ein Taktsignal mit der Gesamtverzögerung von allen Puffern G1 – G10 wird von dem Differenzpuffer G10 ausgegeben. Für den Fall, dass das differenzielle Taktsignal CLK1-3 durch z. B. den Selektor S1 ausgewählt wird, empfängt der Phasendetektor PD1 beide Taktsignale CLK1 und CLK3, die durch die spannungsgesteuerte Verzögerungsleitung VCDL1 gegangen sind und die die Gesamtverzögerung von allen Puffern G1 – G10 aufweisen, und empfängt er die direkten Taktsignale CLK1 und CLK3 (Bezugstakte), die nicht durch die spannungsgesteuerte Verzögerungsleitung VCDL1 gegangen sind. Der Phasendetektor PD1 vergleicht die Phasen des Taktsignals CLK1, das die Gesamtverzögerung aufweist, und des Taktsignals CLK3 (dem Bezugstakt), der dem Durchgang durch die spannungsgesteuerte Verzögerungsleitung VCDL1 vorgeht, er vergleicht die Phasen des Taktsignals CLK3, das die Gesamtverzögerung aufweist, und des Taktsignals CLK1 (den Bezug des Takts), der dem Durchgang durch die spannungsgesteuerte Verzögerungsleitung VCDL1 vorgeht, und erfasst die Phasendifferenz. Der Phasendetektor PD1 gibt ein Signal AUF an die Ladungspumpe CP1 aus, wenn die Phase des Taktsignals CLK1 (CLK3), die die Gesamtverzögerung aufweist, hinter der Phase des Taktsignals CLK3 (CLK1) ist, das dem Durchgang durch die spannungsgesteuerte Verzögerungsleitung VCDL1 vorgeht, und er gibt ein Signal abwärts an die Ladungspumpe CP1 aus, wenn die Phase des Taktsignals CLK1 (CLK3) voreilt. Der Betrieb ist äquivalent für die Fälle, bei denen die differenziellen Taktsignale CLK3-1, CLK2-4 oder CLK4-2 durch den Selektor S1 ausgewählt werden.
Die Ladungspumpe CP1 und das Tiefpassfilter LPF1 erzeugen Steuersignale, so dass jeder Puffer eine Ausbreitungsverzögerungszeit von 160 ps in Übereinstimmung mit den Signalen von dem Phasendetektor PD1 aufrechterhält und diese Steuersignale an jeden der Differenzpuffer G1 bis G10 sendet.
Durch diese Rückkopplungssteuerung werden die Verzögerungszeiten der zehn Stufen der Puffer in der spannungsgesteuerten Verzögerungsleitung VCDL1 gleichförmig gehalten. Mit anderen Worten wird die Periode 160 ps × 10 Stufen = 1600 ps durchgehend in der spannungsgesteuerten Verzögerungsleitung VCDL1 korrigiert.
Die Taktsignale, die eine Auflösung von 160 ps hinsichtlich der Bezugstakte aufweisen, werden von den Ausgabeanschlüssen AUS über die Kommunikation der Auswahlen der Selektoren S1 und S2 ausgegeben.
Als Beispiel wird der Fall betrachtet, bei der der Differenzpuffer G5 von dem Selektor S2 als der Grundzustand ausgewählt wurde, die Ausgabeverzögerung der Verzögerungsregelschleife DLL1 wird in diesem Fall die Verzögerungszeit 160 ps × 5 Stufen = 800 ps aufweisen, wenn die Verzögerung der Selektoren S1 und S2 außer acht gelassen wird.
Im Gegensatz zu diesem Grundzustand wird die Verzögerungszeit 160 ps × 6 Stufen = 960 ps, wenn der Differenzpuffer G6 von dem Selektor S2 ausgewählt wurde. Mit anderen Worten, wird die Verzögerung (Phase) hinsichtlich der Gesamtverzögerung des Grundzustandes mit einer Auflösung von 160 ps verzögert.
Eine weitere Verzögerung der Phase des Taktsignals kann erreicht werden, indem durch den Selektor S2 ein Differenzpuffer ausgewählt wird, der eine höhere Nummer in der Verzögerungsregelschleife DLL1 aufweist. Umgekehrt kann ein Voreilen in der Phase des Taktsignals verwirklicht werden, indem durch den Selektor S2 ein Puffer ausgewählt wird, der eine niedrige Nummer in der Verzögerungsregelschleife DLL1 aufweist. Somit stimmt bei der herkömmlichen digitalen Phasensteuerschaltung 100 die Auflösung der Verzögerung (Phase) mit der Ausbreitungsverzögerungszeit (160 ps) der Puffer in der spannungs gesteuerten Verzögerungsleitung VCDL1 überein, d. h. dass die Auflösung durch die Ausbreitungsverzögerungszeit der Puffer bestimmt wird.
Allerdings weist der Stand der Technik die folgenden Probleme auf:
Da die Auflösung durch die Ausbreitungsverzögerungszeit der Puffer bestimmt wird, muss die Ausbreitungsverzögerungszeit der Differenzpuffer verringert werden (auf hohe Geschwindigkeit gebracht werden), um eine feinere Auflösung zu erhalten. Allerdings gibt es Grenzen für die Verzögerungszeiten der Puffer und zur Zeit ist es technologisch sehr schwierig, Puffer herzustellen, die eine Verzögerungszeit von weniger als 50 ps aufweisen. Daraus ergibt sich das Problem, dass eine Auflösung kleiner als die Ausbreitungsverzögerungszeit eines Puffers nicht erhalten werden kann. Da der Betrag der Phasensteuerung, der notwendig für die Wiederherstellung des Taktes für die Daten hoher Geschwindigkeit mit 2,5 Gbps ist, sich in dem Bereich von 40–50 ps befindet, ist die Verwirklichung einer digitalen Phasensteuerschaltung, die die Phase mit einer Auflösung von weniger als 50 ps steuern kann, wesentlich, um die Datenkommunikation hoher Geschwindigkeit zu verwirklichen, die nun gewünscht wird.
Da die Rückkopplungssteuerung durch die Verzögerungsregelschleife DLL1 so durchgeführt wird, dass die Gesamtverzögerung aller Puffer in der spannungsgesteuerten Verzögerungsleitung VCDL1 der Verzögerung (1600 ps) der Bereiche der halben Periode der empfangenen Bezugstakte entspricht, muss zusätzlich die Anzahl der eingefügten Puffer in dem Maße erhöht werden, wie die Auflösung verringert wird. Wenn z. B. die Auflösung auf 1/4 verringert wird, muss die Anzahl der Puffer vierfach erhöht werden. Dementsprechend tritt dort das Problem auf, dass der Schaltungsstrom ansteigt, der erforderlich ist, um die Puffergeschwindigkeit zu erhöhen. Weiterhin tritt dort das Problem auf, dass die Leistungsaufnahme aufgrund des zusätzlichen Schaltungsstroms ansteigt, der für die zusätzlichen Puffer erforderlich ist. Dort tritt auch das weitere Problem auf, dass die Fläche, die von den Schaltungen belegt wird, aufgrund der Anzahl der zusätzlichen Puffer ansteigt.
Verzögerungsschaltungen zum freien Einstellen der Auflösung und zum Korrigieren der Schwankungen, die in der Herstellung und in der Temperatur begründet liegen, sind in der japanischen Offenlegungsschrift Nr. 18304/97 und in der japanischen Offenlegungsschrift 18305/97 offenbart. Diese Erfindung betreffen Verzögerungsschaltungen einer Pfadschaltart, in denen die Verzögerungsschaltungen geschaltet werden, indem einer aus einer Anzahl von Pfaden ausgewählt wird, die verschiedene Verzögerungszeiten aufweisen. Diese Verzögerungsschaltungen erlauben das freie Einstellen der Auflösung, die durch den Zeitunterschied zwischen der Verzögerungszeit eines variablen Verzögerungsgatters, das von einer Kompensationseinheit der ersten Verzögerungszeit gesteuert wird, und der Verzögerungszeit eines variablen Verzögerungsgatters erzeugt wird, das von einer Kompensationseinheit der zweiten Verzögerungszeit gesteuert wird. Zusätzlich werden die Schwankungen der Auflösung ausgeglichen, weil die Erzeugungsschaltung der Verzögerungszeit und die Phasen in der Nähe zueinander angeordnet sind.
Bei diesen Verzögerungsschaltungen der Pfadschalteart tritt allerdings das Problem auf, dass die Anzahl der Selektoren und die Anzahl der Puffer in jeder Stufe erhöht werden muss, um die Auflösung zu erhöhen. Die Probleme des Anstiegs der Leistungsaufnahme und der Vergrößerung der Fläche, die von den Schaltungen aufgrund des Anstiegs der Anzahl der Puffer belegt wird, kann nicht durch diese Pfadschalteverzögerungsschaltungen gelöst werden.
Der Anstieg der Anzahl der Selektoren stellt insbesondere ein Problem dar, weil die schädlichen Effekte verhindert werden müssen, die durch Schwankungen der Schaltzeiten bei Schalten der Selektoren bewirkt werden.
Obwohl überdies bei diesen Pfadschalteverzögerungsschaltungen die Kompensationseinheit der ersten Verzögerungszeit und die Kompensationseinheit der zweiten Verzögerungszeit zum Steuern der Verzögerungszeiten von einer Verzögerungsregelschleife rückkopplungsgesteuert werden, um die Auflösung zu korrigieren, wird die Bearbeitungseinheit der Verzögerung (Erzeugungsschaltung der Verzögerungszeit), die tatsächlich die Taktsignale verzögert, nicht von einer Verzögerungsregelschleife rückkopplungsgesteuert und empfängt nur die Steuersignale der Verzögerung von der Kompensationseinheit der ersten Verzögerungszeit und der Kompensationseinheit der zweiten Verzögerungszeit. Wenn die Kompensationseinheit der Verzögerungszeit von der Bearbeitungseinheit der Verzögerung getrennt wird und wenn das Rückkopplungssystem für die Steuersignale der Ausbreitungsverzögerungen länger wird, tritt dort das Problem auf, dass Schwankungen in der Auflösung (Verzögerungszeit) durch die Positionen der Puffer aufgrund des Spannungsabfalls der Steuersignale erzeugt werden.
Schließlich müssen bei diesen Pfadschalteverzögerungsschaltungen sowohl die Selektoren als auch die Taktfrequenzen für den Phasenvergleich verändert werden, um die Auflösung zu verändern. In konkreten Ausdrücken gefasst wird die Frequenz der Bezugstakte durch einen PLL in der japanischen Offenlegungsschrift Nr. 18304/97 und durch einen Synthetisierer in der japanischen Offenlegungsschrift 18305/97 verändert. Mit anderen Worten sind die Pfadschalteverzögerungsschaltungen analoge Schaltungen und werden die Takte der zwei verschiednen Frequenzen innerhalb derselben Schaltung erzeugt. Demzufolge besteht dort nicht nur die Gefahr, dass schädliche Resonanz erzeugt wird, sondern es gibt dort auch das Problem, dass die Schaltungen nicht für Vorrichtungen verwendet werden können, die eine feste Frequenz aufweisen.
JP-10 276074-A offenbart eine Phasensteuerschaltung mit zwei Verzögerungsschaltungen, die verschiedene Verzögerungselemente aufweisen. Die Verzögerungselemente der einen Verzögerungsschaltung sind mit den entsprechenden Verzögerungselementen der anderen Verzögerungsschaltung durch getrennte Schalter verbunden. Indem der geeignete Schalter gewählt wird, kann die Verzögerung eingestellt werden. US-6,049,239-A offenbart eine variable Verzögerungsschaltung. Die variable Verzögerungsschaltung weist ein erstes Gatter, das einen ersten Verzögerungsbetrag aufweist, und ein zweites Gatter auf, das einen zweiten Verzögerungsbetrag aufweist, der größer als der erste Verzögerungsbetrag ist. Die Differenz zwischen dem ersten Verzögerungsbetrag und dem zweiten Verzögerungsbetrag ist kleiner als der erste Verzögerungsbetrag. WO-98 37656-A offenbart eine Schaltungsanordnung der Verzögerungsregelschleifen. EP-0 704 975-A offenbart eine digitale Verzögerungsregelschleife, die eine Verzögerung grober Schrittgröße und eine Verzöge rung feiner Schrittgröße aufweist, die in Reihe geschaltet sind, um eine variable Verzögerungsleitung zu bilden. Die Verzögerungsleitung wird geeignet durch eine Verzögerungssteuerung gesteuert.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung wurde unter Berücksichtigung dieser Probleme des Standes der Technik durchgeführt und hat als eine Aufgabe, eine energiesparende, kompakte, digitale Phasensteuerschaltung hoher Auflösung bereitzustellen, die ein oder mehrere Taktsignale ausgibt, in denen die Phase mit einer vorgeschriebenen Auflösung hinsichtlich empfangener Bezugstaktsignale einer vorgeschriebenen Frequenz gesteuert wird, und die eine Auflösung erreichen kann, die feiner als die Ausbreitungsverzögerungszeit der Puffer ist, und die auf ein Minimum sowohl den Anstieg der Leistungsaufnahme als auch den Anstieg der Fläche unterdrücken kann, die von den Schaltungen belegt wird.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine digitale Phasensteuerschaltung bereitzustellen, die die Anzahl der Selektoren auf ein Minimum bringen kann und somit die schädliche Effekte verringert, die sich aus den Schwankungen der Schaltzeiten der Anzahl der Selektoren ergeben.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine digitale Phasensteuerschaltung bereitzustellen, die mit einer hohen Zuverlässigkeit unter einer festen Frequenz betrieben werden kann und die durchgehend die Steuersignale mit einer Auflösung (Verzögerungszeit) steuern kann, die genau und frei von Schwankungen ist.
Diese und andere Aufgaben der vorliegenden Erfindung werden durch eine digitale Phasensteuerschaltung nach dem unabhängigen Anspruch 1 erreicht. Die abhängigen Ansprüche behandeln weitere vorteilhafte Entwicklungen der vorliegenden Erfindung.
Es wird angenommen, dass die Anzahl von jeder Art von Verzögerungspuffern, durch die die Taktsignale geschickt werden, "0" enthält.
Somit weist die digitale Phasensteuerschaltung eine vorgeschriebene Anzahl von zwei oder mehr Arten von Verzögerungspuffern auf, wobei jede Art eine verschiedene Ausbreitungsverzögerungszeit aufweist, wobei durch Variieren der Anzahl von jeder Art der Verzögerungspuffer, durch die die Taktsignale geschickt werden, die Gesamtverzögerungszeit der Taktsignale in Einheiten verändert wird, die feiner als die Ausbreitungsverzögerungszeit der Verzögerungspuffer sind, um die Phase der Taktsignale zu steuern, und die digitale Phasensteuerschaltung weist daher den Vorteil auf, dass die Auflösung kleiner als Verzögerungszeit der Verzögerungspuffer gemacht wurde. Die Erfindung hat daher den Vorteil, zu ermöglichen, dass eine Auflösung erhalten wird, die noch feiner als die feine Verzögerungszeit ist, die die Grenze der Verzögerungspuffer darstellt.
Weiterhin besteht dort keine Notwendigkeit, die Verzögerungszeit der Verzögerungspuffer zu verringern (die Geschwindigkeit zu erhöhen), um eine kleinere Auflösung zu erhalten, wodurch der Nachteil vermieden werden kann, dass die Anzahl der Verzögerungspuffer erhöht werden muss, um eine kleinere Auflösung zu erhalten.
Demzufolge können sowohl der Anstieg der Leistungsaufnahme, der mit der höheren Geschwindigkeit der Verzögerungspuffer einhergeht, als auch der Anstieg der Leistungsaufnahme, der mit dem Anstieg der Anzahl der Verzögerungspuffer einhergeht, vermieden werden, und darüber hinaus kann auch der Anstieg der Fläche vermieden werden, die von den Schaltungen belegt wird, der mit dem Anstieg der Anzahl der Verzögerungspuffer einhergeht. Die Erfindung hat daher den Vorteil, eine energiesparende, kompakte, digitale Phasensteuerschaltung hoher Auflösung zu ermöglichen.
Da dort kein Erfordernis besteht, die Verzögerungszeit der Verzögerungspuffer zu verringern (die Geschwindigkeit zu erhöhen), um eine feinere Auflösung zu erreichen, besteht dort keine Notwendigkeit für eine Ausgestaltung auf hohem Niveau oder eine Bearbeitung mit hoher Leistung, um eine höhere Geschwindigkeit zu erreichen. Demzufolge kann eine digitale Phasensteuerschaltung hoher Auflösung gebildet werden, ohne die Auslegungslast oder die Bearbeitungslast zu erhöhen.
Zusätzliche Vorteile sind das Ermöglichen des Betriebes unter einer festen Frequenz mit hoher Zuverlässigkeit und die durchgehende Steuerung der Taktsignale mit einer Auflösung (Verzögerungszeit), die genau und frei von Abweichungen ist.
Die digitalen Phasensteuerschaltung kann den Vorteil aufweisen, dass die Auflösung kleiner als die Verzögerungszeit der Verzögerungspuffer ist, da die Zeitdifferenz zwischen der ersten Art der Ausbreitungsverzögerungszeit und der zweiten Art der Ausbreitungsverzögerungszeit kleiner als sowohl die erste Art der Ausbreitungsverzögerungszeit als auch die zweite Art der Ausbreitungsverzögerungszeit eingestellt wird, und dass die Phasen der Taktsignale mit der Zeitdifferenz zwischen der ersten Art der Ausbreitungsverzögerungszeit und der zweiten Art der Ausbreitungsverzögerungszeit als die Auflösung gesteuert werden. Die Erfindung hat demzufolge den Vorteil, dass eine Auflösung erhalten werden kann, die noch feiner als die feine Verzögerungszeit ist, die die Grenze der Verzögerungspuffer darstellt.
Indem das Erfordernis beseitigt wird, die Verzögerungszeit der Verzögerungspuffer zu verringern, um eine feinere Auflösung zu erreichen, wird zusätzlich der Nachteil beseitigt, dass die Anzahl der Verzögerungspuffer erhöht werden muss, um eine feinere Auflösung zu erreichen.
Die Erfindung hat daher die Vorteile, dass der Anstieg der Leistungsaufnahme vermieden wird, der mit einer höheren Geschwindigkeit der Verzögerungspuffer einhergeht, dass der Anstieg der Leistungsaufnahme vermieden wird, der mit dem Anstieg der Anzahl der Verzögerungspuffer einhergeht, und dass weiterhin der Anstieg der Fläche vermieden wird, die von den Schaltungen belegt ist, der mit dem Anstieg der Anzahl der Verzögerungspuffer einhergeht, wodurch eine energiesparende, kompakte, digitale Phasensteuerschaltung hoher Auflösung ermöglicht wird.
Die Erfindung hat weiterhin den Vorteil, dass die Anzahl der Selektoren auf ein Minimum gebracht wird, wodurch die schädlichen Effekte verringert werden, die durch Schwankungen in den Schaltzeiten der Anzahl der Selektoren bewirkt werden.
Die Erfindung kann weiterhin den Vorteil haben, dass sie nur einen Selektor aufweist, wodurch die schädlichen Effekte der Abweichungen in den Schaltzeiten einer Anzahl von Selektoren vermieden werden.
Insbesondere kann die digitale Phasensteuerschaltung den Vorteil aufweisen, dass die Schwankungen in den Ausbreitungsverzögerungszeiten unterdrückt werden, die sich aus den Positionen der Verzögerungspuffer ergeben, und dass die Genauigkeit der Auflösung verbessert wird, weil die erste spannungsgesteuerte Verzögerungsleitung und die dritte spannungsgesteuerte Verzögerungsleitung jeweils durch eine entsprechende Verzögerungsregelschleife rückkopplungsgesteuert werden, und eine Verzögerungssteuerspannung oder -strom zum Aufrechterhalten der Auflösung, der durch die Verzögerungsregelschleife erzeugt wird, die durch die dritte spannungsgesteuerte Verzögerungsleitung rückkopplungsgesteuert wird, wird jeweils den Verzögerungspuffern von jeder der zweiten spannungsgesteuerten Verzögerungsleitungen zugeführt.
Somit kann die digitale Phasensteuerschaltung den Vorteil aufweisen, dass die Ausbreitungsverzögerungszeit der Verzögerungspuffer, die die spannungsgesteuerten Verzögerungsleitungen bilden, auf einem festen Pegel aufrechterhalten wird, dass die Schwankungen in der Ausbreitungsverzögerungszeit unterdrückt werden, die durch die Positionen der Verzögerungspuffer bewirkt werden, und dass weiterhin die Genauigkeit der Auflösung verbessert wird.
Insbesondere kann die digitale Phasensteuerschaltung die Vorteile aufweisen, dass die Schwankungen in den Ausbreitungsverzögerungszeiten unterdrückt werden, die aufgrund der Positionen der Verzögerungspuffer auftreten, und dass die Genauigkeit der Auflösung verbessert wird, weil jedem variablen Verzögerungspuffer der zyklischen Verzögerungsschaltung ein von einer Steuerspannung oder einem Steuerstrom der ersten Verzögerung und von einer Steuerspannung oder einem Steuerstrom der zweiten Verzögerung zugeführt wird und selektiv die Steuerspannung oder der Steuerstrom der anderen Verzögerung zugeführt wird.
Zusätzlich hat die Erfindung den Vorteil, dass sie den Aufbau einer digitalen Phasensteuerschaltung hoher Auflösung ermöglicht, die weniger Puffer und Selektoren aufweist, indem sie variable Verzögerungspuffer verwendet, in denen die Ausbreitungsverzögerungszeit zwischen einer ersten Art der Ausbreitungsverzögerungszeit und einer zweiten Art der Ausbreitungsverzögerungszeit geschaltet werden kann.
Da nur ein Selektor verwendet wird, hat die Erfindung den Vorteil, dass sie die schädlichen Effekte beseitigt, die aus den Schwankungen der Schaltzeiten einer Anzahl von Selektoren entstehen.
Die vorliegende Erfindung weist nach dieser Beschreibung die folgenden Vorteile auf:
Die vorliegende Erfindung weist eine vorbestimmte Anzahl von zwei oder mehr Arten von Verzögerungspuffern auf, die jeweils eine verschiedene Ausbreitungsverzögerungszeit aufweisen, und durch Variieren der Anzahl von jeder der Arten der Verzögerungspuffer, durch die die Taktsignale geschickt werden, werden die Phasen der Taktsignale gesteuert, indem in Einheiten, die feiner als die Ausbreitungsverzögerungszeiten der Verzögerungspuffer sind, die Gesamtverzögerungszeit der Taktsignale verändert wird. Die vorliegende Erfindung hat demzufolge den Vorteil, dass die Auflösung noch feiner als die Verzögerungszeit der Verzögerungspuffer ist. Die Erfindung hat daher den Vorteil, dass sie ermöglicht, eine Auflösung zu erhalten, die noch feiner als diese kleine Verzögerungszeit ist, die die Grenzen der Verzögerungspuffer darstellt.
Das Beseitigen der Erfordernisse, die Verzögerungszeit der Verzögerungspuffer zu verringern (die Geschwindigkeit zu erhöhen), um eine feinere Auflösung zu erhalten, beseitigt den Nachteil, dass die Anzahl der Verzögerungspuffer erhöht werden muss, um eine feinere Auflösung zu erhalten.
Die Erfindung hat daher den Vorteil, dass der Anstieg der Leistungsaufnahme vermieden wird, der mit einer höheren Geschwindigkeit der Verzögerungspuffer einhergeht, dass der Anstieg der Leistungsaufnahme vermieden wird, der mit dem Anstieg der Anzahl der Verzögerungspuffer einhergeht, und dass weiterhin der Anstieg der Fläche vermieden wird, die von den Schaltungen belegt wird, der mit dem Anstieg der Anzahl der Verzögerungspuffer einhergeht, wodurch eine energiesparende, kompakte, digitale Phasensteuerschaltung hoher Auflösung ermöglicht wird.
Da es weiterhin dort nicht erforderlich ist, die Verzögerungszeit der Verzögerungspuffer zu verringern (die Geschwindigkeit zu erhöhen), um eine feinere Auflösung zu erhalten, ist dort keine Ausgestaltung mit hohen Pegeln oder eine Bearbeitung mit hoher Leistung erforderlich, um eine höhere Geschwindigkeit zu erreichen. Die Erfindung hat daher den Vorteil, dass sie den Aufbau einer digitalen Phasensteuerschaltung hoher Auflösung ermöglicht, ohne die Auslegungslast oder die Bearbeitungslast zu erhöhen.
Diese und weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung werden von der folgenden Beschreibung basierend auf den beigefügten Zeichnungen offensichtlich, die Beispiele der bevorzugten Ausführungsbeispiele der vorliegenden Erfindung darstellen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Schaltdiagramm einer digitalen Phasensteuerschaltung, das ein herkömmliches Beispiel darstellt.
2 ist ein Schaltdiagramm, das eine digitale Phasensteuerschaltung 10 des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
3 ist ein Schaltdiagramm, das eine digitale Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
4 ist ein Schaltdiagramm, das eine digitale Phasensteuerschaltung 30 des dritten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Unter Bezug auf die beigefügten Zeichnungen werden die digitalen Phasensteuerschaltungen nach den Ausführungsbeispielen der vorliegenden Erfindung als Nächstes beschrieben. Die folgenden Erklärungen beziehen sich auf die Ausführungsbeispiele der vorliegenden Erfindung und beschränken nicht die vorliegende Erfindung.
Erstes Ausführungsbeispiel
Unter Bezug auf 2 wird die digitale Phasensteuerschaltung 10 nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung erklärt. 2 ist ein Schaltdiagramm, das die digitalen Phasensteuerschaltung 10 des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt. Das erste Ausführungsbeispiel ist ein Beispiel, in dem die Auflösung auf 1/80 der Periode des Bezugstaktsignals eingestellt ist.
Die digitale Phasensteuerschaltung 10 des ersten Ausführungsbeispiels ist eine digitale Phasensteuerschaltung, die ein oder mehrere Taktsignale ausgibt, in denen die Phase mit einer vorbestimmten Auflösung hinsichtlich der empfangenen Bezugstaktsignale einer vorbestimmten Frequenz gesteuert werden, und wobei sie aufweist:

– eine erste spannungsgesteuerte Verzögerungsleitung (VCDL1), die Differenzpuffer (G1 – G10) aufweist, die eine erste Art der Ausbreitungsverzögerungszeit (160 ps) aufweisen und die in einer Anzahl von Stufen (10 Stufen) verknüpft sind, und die die Bezugstaktsignale empfängt,
– eine zweite spannungsgesteuerte Verzögerungsleitung (VCDL2), die Differenzpuffer (H1–H8) aufweist, die eine zweite Ausbreitungsverzögerungszeit (200 ps) aufweisen und die in einer Anzahl von Stufen (8 Stufen) verknüpft sind,
– einen Selektor (S2), der ein Taktsignal aus einer beliebigen Stufe der ersten spannungsgesteuerten Verzögerungsleitung (VCDL1) gewinnt und der das gewonnene und ausgewählte Taktsignal an die erste Stufe der zweiten spannungsgesteuerten Verzögerungsleitung (VCDL2) ausgibt, und
– einen Selektor (S3), der das Taktsignal aus einer beliebigen Stufe der zweiten spannungsgesteuerten Verzögerungsleitung (VCDL2) gewinnt und es ausgibt,
– wobei die erste spannungsgesteuerte Verzögerungsleitung (VCDL1) und die zweite spannungsgesteuerte Verzögerungsleitung (VCDL2) durch Verzögerungsregelschleifen (DLL1 und DLL2) rückkopplungsgesteuert sind,
– wobei die Zeitdifferenz (40 ps) zwischen der ersten Art der Ausbreitungsverzögerungszeit (160 ps) und der zweiten Art der Ausbreitungsverzögerungszeit (200 ps) kleiner als sowohl die erste Art der Ausbreitungsverzögerungszeit (160 ps) als auch die zweite Art der Ausbreitungsverzögerungszeit (200 ps) eingestellt ist, und
– wobei die Taktsignale mit der Zeitdifferenz (40 ps) zwischen der ersten Art der Ausbreitungsverzögerungszeit (160 ps) und der zweiten Art der Ausbreitungsverzögerungszeit (200 ps) als die Auflösung gesteuert werden.

Unter Bezug auf 2 ist, wie die herkömmliche digitale Phasensteuerschaltung 100, die digitale Phasensteuerschaltung 10 des ersten Ausführungsbeispiels so aufgebaut, dass der Eingabeselektor S1, der vier Eingabeanschlüsse aufweist, mit der Verzögerungsregelscheife DLL1 verbunden ist, die die spannungsgesteuerte Verzögerungsleitung VCDL1 aufweist, die ihrerseits 10 Stufen der Differenzpuffer G1 – G10 aufweist, die jeweils eine Ausbreitungsverzögerungszeit von 160 ps haben, und darüber hinaus so aufgebaut ist, dass der Selektor S2 mit dem Ausgang von jedem der Differenzpuffer G1 – G10 verbunden ist.
Im Gegensatz zu der herkömmlichen digitalen Phasensteuerschaltung 100 ist allerdings die digitale Phasensteuerschaltung 10 des ersten Ausführungsbeispiels so aufgebaut, dass die Verzögerungsregelschleife DLL2, die die spannungsgesteuerte Verzögerungsleitung VCDL2 aufweist, die ihrerseits acht Stufen der Differenzpuffer H1 – H8 aufweist, die jeweils eine Ausbreitungsverzögerungszeit von 200 ps aufweisen, mit dem Ausgang des Selektors S2 verbunden ist, und überdies so aufgebaut ist, dass der Ausgang des Selektors S3 mit den Ausgängen von jeden der Differenzpuffer H1 – H8 der spannungsgesteuerten Verzögerungsleitung VCDL2 verbunden ist.
Die Verzögerungsregelschleife DLL1 weist eine spannungsgesteuerte Verzögerungsleitung VCDL1, einen Phasendetektor PD1, eine Ladungspumpe CP1 und ein Tiefpassfilter LPF1 auf.
Die Verzögerungsregelschleife DLL2 weist eine spannungsgesteuerte Verzögerungsleitung VCDL2, einen Phasendetektor PD2, eine Ladungspumpe CP2 und ein Tiefpassfilter LPF2 auf.
Der Betrieb der digitalen Phasensteuerschaltung 10 des ersten Ausführungsbeispiels wird als Nächstes mit numerischem Werten beschrieben.
Wie bei der herkömmlichen digitalen Phasensteuerschaltung 100 werden Taktsignale CLK1 – CLK4 (Bezugstakte) von 325,5 MHz (Periode 3200 ps), die Phasendifferenzen von 800 ps aufweisen, in vier Phasen den vier Eingabeanschlüssen EIN des Selektors S1 zugeführt. Diese Taktsignale CLK1 – CLK4 werden im Voraus durch z. B. einen in den Figuren nicht gezeigten Phasenregelkreis so gesteuert, dass die Frequenzen der vier Taktsignale CLK1 – CLK4 und die Phasendifferenzen (800 ps) zwischen jedem der Taktsignale gleich sind und dann den Eingabeanschlüssen EIN zugeführt werden.
Der Selektor S1 wählt und gewinnt ein bestimmtes Differenzpaar aus der Anzahl der Eingabeanschlüsse EIN. Mit anderen Worten wählt der Selektor S1 ein Paar der Differenzialtaktsignale unter den vier Arten der Differenzialtaktsignale CLK1 – 3, CLK3 – 1, CLK2 – 4 und CLK4 – 2 aus und gibt es an die spannungsgesteuerte Verzögerungsleitung VCDL1 und den Phasendetektor PD1 aus.
Die zehn Stufen der Differenzpuffer G1 bis G10, die die spannungsgesteuerte Verzögerungsleitung VCDL1 bilden, weisen jeweils eine Ausbreitungsverzögerungszeit von 160 ps auf und werden durch die Rückkopplungssteuerung der Verzögerungsregelschleife DLL1 so gesteuert, dass deren Verzögerungszeiten gleichförmig sind. Mit anderen Worten wird die Periode der spannungsgesteuerten Verzögerungsleitung VCDL1 durchgehend auf 160 ps × 10 Stufen = 1600 ps korrigiert.
Die acht Stufen der Differenzpuffer H1 – H8, die die spannungsgesteuerte Verzögerungsleitung VCDL2 bilden, weisen jeweils eine Ausbreitungsverzögerungszeit von 200 ps auf und werden von der Rückkopplungssteuerung der Verzögerungsregelschleife DLL2 so gesteuert, dass deren Verzögerungszeit gleichförmig ist. Mit anderen Worten wird die Periode der spannungsgesteuerten Verzögerungsleitung VCDL2 durchgehend auf 200 ps × 8 Stufen = 1600 ps korrigiert.
Als Ergebnis der kombinierten Auswahlen durch die drei Selektoren S1, S2 und S3 wird ein Taktsignal, das eine Auflösung von 40 ps hinsichtlich der Bezugstakte aufweist, von den Ausgabeanschlüssen AUS ausgegeben.
Die drei Selektoren S1, S2 und S3 sind Schaltungen, die jeweils ein bestimmtes Differenzpaar aus der Anzahl der Eingabeanschlüsse auswählen und gewinnen.
Zum Beispiel wird als ein Grundzustand der Differenzpuffer G5 in der spannungsgesteuerten Verzögerungsleitung VCDL1 durch den Selektor S2 ausgewählt und wird der Differenzpuffer H4 in der spannungsgesteuerten Verzögerungsleitung VCDL2 durch den Selektor S3 ausgewählt. Wenn die Verzögerungen der drei Selektoren S1, S2 und S3 außer acht gelassen werden, beträgt zu dieser Zeit die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL1 160 ps × 5 Stufen = 800 ps und beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL2 200 ps × 4 Stufen = 800 ps für insgesamt 1600 ps.
Wenn im Gegensatz zu diesem Grundzustand der Differenzpuffer G4 in der spannungsgesteuerten Verzögerungsleitung VCDL1 durch den Selektor S2 ausgewählt wird, und wenn der Differenzpuffer H5 in der spannungsgesteuerten Verzögerungsleitung VCDL2 durch den Selektor S3 ausgewählt wird, beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL1 160 ps × 4 = 640 ps und beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL2 200 ps × 5 = 1000 ps, wodurch die Gesamtverzögerungszeit 1640 ps beträgt, wenn die Verzögerungen der drei Selektoren S1, S2 und S3 außer acht gelassen werden. Mit anderen Worten wird die Verzögerung (Phase) mit einer Auflösung von 40 ps hinsichtlich der Gesamtverzögerung des Grundzustandes verzögert.
Die Phase des Taktsignals kann einfach weiter verzögert werden, indem ein Differenzpuffer mit einer niedrigen Nummer durch den Selektor S2 in der spannungsgesteuerten Verzögerungsleitung VCDL1 ausgewählt wird und indem ein Differenzpuffer mit einer höheren Nummer durch den Selektor S3 in der spannungsgesteuerten Verzögerungsleitung VCDL2 ausgewählt wird. Alternativ kann die Phase des Taktsignals vorgeeilt werden, indem ein Differenzpuffer mit einer höheren Nummer durch den Selektor S2 in der spannungsgesteuerten Verzögerungsleitung VCDL1 ausgewählt wird und indem ein Differenzpuffer mit einer niedrigen Nummer durch den Selektor S3 in der spannungsgesteuerten Verzögerungsleitung VCDL2 ausgewählt wird.
Unter Bezug auf die 2 und die Tabelle 1 wird nun der Betrieb der digitalen Phasensteuerschaltung 10 des ersten Ausführungsbeispieles weiter beschrieben.
Die Tabelle 1 zeigt jeweils die Auswahlzustände der Selektoren S1, S2 und S3, die Verzögerungszeit von jeder Einheit und die Gesamtverzögerungszeit, wenn die digitale Phasen steuerschaltung 10 des ersten Ausführungsbeispiels verwendet wird, um die Phasen zu verzögern. Die Tabelle zeigt die Steuerung der Phasentaktsignale durch das Teilen der Periode (3200 ps) der Bezugstakte in 80 gleiche Bereiche mit einer Auflösung von 40 ps. Mit anderen Worten zeigt die Tabelle, dass die Taktphase der Ausgangssignale gleichförmig und durchgehend mit einer festen Auflösung hinsichtlich der Periode der Bezugstakte geführt werden kann.
[Tabelle 1]
Wie in Tabelle 1 gezeigt, werden in dem Zustand <111> die Differenztaktsignale CLK1-3 durch den Selektor S1 ausgewählt, wird die Ausgabe des Differenzpuffers G5 der spannungsgesteuerten Verzögerungsleitung VCDL1 durch den Selektor S2 ausgewählt und wird die Ausgabe des Differenzpuffers H1 der spannungsgesteuerten Verzögerungsleitung VCDL2 durch den Selektor S3 ausgewählt. Somit beträgt in dem Zustand <111> die Verzögerung des Differenzialtaktsignales CLK1 – 3, das von dem Selektor S1 ausgegeben wird, 0 ps, beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL1 800 ps und beträgt die Verzögerung der spannungsgesteuerten Verzögerungsleitung VCDL2 200 ps. Demzufolge beträgt die Gesamtverzögerung 1000 ps.
In dem Zustand <112> werden die Differenzialtaktsignale CLK1 – 3 von dem Selektor S1 ausgewählt und wird die Ausgabe des Differenzpuffers G4 der spannungsgesteuerten Verzögerungsleitung VCDL1 von dem Selektor S2 ausgewählt und wird die Ausgabe des Differenzpuffers H2 der spannungsgesteuerten Verzögerungsleitung VCDL2 von dem Selektor S3 ausgewählt. Somit beträgt in dem Zustand <112> die Verzögerung des Differenztaktsignals CLK1 – 3, das von dem Selektor S1 ausgegeben wird, 0 ps, beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL1 640 ps und beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL2 400 ps. Demzufolge beträgt die Gesamtverzögerung 1040 ps, wobei die Phase 40 ps hinsichtlich des Zustandes <111> verzögert wurde. Wenn die Phase des ausgegebenen Taktsignals in dem Zustand <111> hinsichtlich der gewünschten Phase 40 ps vorgeeilt ist, kann dementspre chend ein Taktsignal der gewünschten Phase aus dem Ausgabeanschluss AUS ausgegeben werden, indem auf den Zustand <112> geschaltet wird.
Für die Fälle, bei denen die Phase weiter auf dieselbe Weise verzögert werden soll, kann das Taktsignal durchgehend mit einer Auflösung von 40 ps gesteuert werden, indem die Auswahl der Selektoren S2 und S3 wie folgt geschaltet wird: Von dem Zustand <113> auf den Zustand <154> und von dem Zustand <211> auf den Zustand <254>, wie in Tabelle 1 gezeigt ist.
Weiterhin kann die Phase 40 ps hinsichtlich des Zustandes <254> verzögert werden, indem auf den Zustand <311> geschaltet wird.
Wie in Tabelle 1 gezeigt ist, werden in dem Zustand <311> die Differenzialtaktsignale CLK3 – 1 von dem Selektor S1 ausgewählt, wird die Ausgabe des Differenzpuffers G5 der spannungsgesteuerten Verzögerungsleitung VCDL1 von dem Selektor S2 ausgewählt und wird die Ausgabe des Differenzpuffers H1 der spannungsgesteuerten Verzögerungsleitung VCDL2 von dem Selektor S3 ausgewählt. Dementsprechend beträgt in dem Zustand <311> die Verzögerung des Differenzialtaktsignals CLK3 – 1, das von dem Selektor S1 ausgegeben wird, 1600 ps, beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL1 800 ps und beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL2 200 ps. Die Gesamtverzögerung ist demzufolge 2600 ps.
In dem Zustand <312> werden die Differenzialtaktsignale CLK3 – 1 von dem Selektor S1 ausgewählt, wird die Ausgabe des Differenzpuffers G4 der spannungsgesteuerten Verzögerungsleitung VCDL1 von dem Selektor S2 ausgewählt und wird die Ausgabe des Differenzpuffers H4 der spannungsgesteuerten Verzögerungsleitung VCDL2 von dem Selektor S3 ausgewählt. Dementsprechend beträgt in dem Zustand <312> die Verzögerung des Differenzialtaktsignals CLK3 – 1, das von dem Selektor S1 ausgegeben wird, 1600 ps, beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL1 640 ps und beträgt die Verzögerung in der spannungsgesteuerten Verzögerungsleitung VCDL2 400 ps.
Die Gesamtverzögerung ist demzufolge 2640 ps, wobei die Phase hinsichtlich des Zustandes <311> um 40 ps verzögert wurde.
Für die Fälle, bei denen die Phase weiter auf dieselbe Weise verzögert werden soll, kann das Taktsignal durchgehend mit einer Auflösung von 40 ps gesteuert werden, indem die Auswahl der Selektoren S2 und S3 wie folgt geschaltet wird: Von dem Zustand <313> auf den Zustand <354> und von dem Zustand <411> auf den Zustand <454>, wie in Tabelle 1 gezeigt ist.
Weiterhin kann dem Zustand <454> folgend das Taktsignal durchgehend mit einer Auflösung von 40 ps gesteuert werden, indem auf den Zustand <111> geschaltet wird.
Die Phasen der Taktsignale können mit einer Auflösung von 40 ps vorgeschaltet werden, wenn die Zustände <111> bis <454> in der umgekehrten Reihenfolge der oben beschriebenen Reihenfolge geschaltet werden.
Alternativ kann die Schaltung wie Tabelle 2 gezeigt betrieben werden. Die Tabelle 2 zeigt jeweils die Auswahlzustände der Selektoren S1, S2 und S3, die Verzögerungszeiten von jeder Einheit und die Gesamtverzögerungzeit für den Fall, bei dem die digitale Phasensteuerschaltung 10 des ersten Ausführungsbeispiels verwendet wird, um die Phase voreilen zu lassen.
[Tabelle 2]
Wie in der vorhergehenden Erklärung beschrieben wurde, können die Taktsignale durchgehend mit einer Auflösung von 40 ps durch die digitale Phasensteuerschaltung 10 des ersten Ausführungsbeispieles gesteuert werden. Die Auflösung kann auf ein Viertel von der der herkömmlichen digitalen Phasensteuerschaltung 10 gebracht werden.
Obwohl die digitale Phasensteuerschaltung 10 des ersten Ausführungsbeispiels zwei spannungsgesteuerte Verzögerungsleitungen aufweist, ist die vorliegende Erfindung nicht auf diese Ausgestaltung beschränkt, und die digitale Phasensteuerschaltung kann einen Aufbau aufweisen, bei dem drei oder mehr spannungsgesteuerte Verzögerungsleitungen, die Differenzpuffer mit verschiedenen Ausbreitungsverzögerungszeiten aufweisen, durch Selektoren verbunden sind, und bei dem durch variierende Anzahl von jeder Art der Differenzpuffer, durch die die Taktsignale gehen, die Phasen der Taktsignale gesteuert werden, indem die Gesamtverzögerungszeit in Einheiten verändert wird, die feiner als die Ausbreitungsverzögerungszeiten der Differenzpuffer sind.
Obwohl in der digitalen Phasensteuerschaltung 10 des ersten Ausführungsbeispiels zwei Arten von Differenzpuffern verwendet wurden, die Ausbreitungsverzögerungszeit von 160 ps und 200 ps aufweisen, um eine Auflösung von 40 ps zu erzeugen, ist weiterhin die vorliegende Erfindung nicht auf diese Ausgestaltung beschränkt. Nach der vorliegenden Erfindung kann die digitale Phasensteuerschaltung 10 so ausgestaltet sein, dass sie die Phase mit einer noch feineren Auflösung steuert.
Zweites Ausführungsbeispiel
Nun wird unter Bezug auf 3 eine digitale Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels der vorliegenden Erfindung beschrieben. 3 ist ein Schaltdiagramm, das die digitale Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt. Das zweite Ausführungsbeispiel ist ein Beispiel, bei dem die Auflösung auf 1/80 der Periode der Bezugstaktsignale eingestellt wird.
Die digitale Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels ist eine digitale Phasensteuerschaltung, die ein oder mehrere Taktsignale ausgibt, in denen die Phase mit einer vorbestimmten Auflösung hinsichtlich der empfangenen Taktsignale einer vorbestimmten Frequenz gesteuert wird, und die aufweist:
eine erste spannungsgesteuerte Verzögerungsleitung (eine spannungsgesteuerte Verzögerungsleitung, die Differenzialpuffer B0 – F0 aufweist), die Differenzialpuffer (B0 – F0) aufweist, die eine erste Art der Ausbreitungsverzögerungszeit (160 ps) aufweisen und die in h Stufen (h = 5) verknüpft sind, und die Bezugstaktsignale empfängt;
i (i = 6) zweite spannungsgesteuerte Verzögerungsleitungen (spannungsgesteuerte Verzögerungsleitungen, die Differenzpuffer A1 – A5, B1 – B5, C1 – C5, D1 – D5, E1 – E5 oder F1 – F5 aufweisen), die jeweils Differenzpuffer (A1 – A5, B1 – B5, C1 – C5, D1 – D5, E1 – E5 und F1 – F5) aufweisen, die eine zweite Art der Ausbreitungsverzögerungszeit (200 ps) aufweisen und die in j Stufen (j = 5) verknüpft sind, wobei jede spannungsgesteuerte Verzögerungsleitung mit einem entsprechenden Ausgang der i Stufen (i = 6) der Ausgänge der ersten spannungsgesteuerten Verzögerungsleitung verbunden ist,
eine dritte spannungsgesteuerte Verzögerungsleitung (eine spannungsgesteuerte Verzögerungsleitung, die Differenzpuffer X1 – X8 aufweist), die Differenzpuffer (X1 – X8) aufweist, die die zweite Art der Ausbreitungsverzögerungszeit (200 ps) aufweisen und die in k Stufen (k = 8) verknüpft sind, und
einen Selektor (S4), der ein Taktsignal aus einer beliebigen Stufe (a0, a0B – f5, f5B) der ersten spannungsgesteuerten Verzögerungsleitung und der zweiten spannungsgesteuerten Verzögerungsleitung gewinnt und das gewonnene Taktsignal an die erste Stufe der dritten spannungsgesteuerten Verzögerungsleitung ausgibt,
wobei die erste spannungsgesteuerte Verzögerungsleitung und die dritte spannungsgesteuerte Verzögerungsleitung jeweils durch eine entsprechende Verzögerungsregelschleife (DLL3 und DLL5) rückkopplungsgesteuert werden, und
eine Spannung oder ein Strom der Verzögerungssteuerung (Verzögerungssteuersignal 22) der erzeugt wird, um die Auflösung durch die Rückkopplungsregelschleife (DLL5) aufrechtzuerhalten, die die dritte spannungsgesteuerte Verzögerungsleitung rückkopplungssteuert, jeden Differenzpuffer (A1 – A5) von jeder der zweiten spannungsgesteuerten Verzögerungsleitungen zugeführt wird,
die Zeitdifferenz (40 ps) zwischen der ersten Art der Ausbreitungsverzögerungszeit (160 ps) und der zweiten Art der Ausbreitungsverzögerungszeit (200 ps) kleiner als sowohl die erste Art der Ausbreitungsverzögerungszeit (160 ps) als auch die zweite Art der Ausbreitungsverzögerungszeit (200 ps) eingestellt wird, und
die Phasen der Taktsignale mit der Zeitdifferenz (40 ps) zwischen der ersten Art der Ausbreitungsverzögerungszeit (160 ps) und der zweiten Art der Ausbreitungsverzögerungszeit (200 ps) als die Auflösung gesteuert werden.
Zusätzlich wird mindestens eine der spannungsgesteuerten Verzögerungsleitungen (spannungsgesteuerte Verzögerungsleitung), die die Differenzpuffer F1 – F5 aufweisen) der zweiten spannungsgesteuerten Verzögerungsleitungen (spannungsgesteuerte Verzögerungsleitung, die die Differenzpuffer A1 – A5, B1 – B5, C1 – C5, D1 – D5, E1 – E5 oder F1 – F5 aufweisen) von einer Verzögerungsregelschleife (DLL4) rückkopplungsgesteuert, und eine Spannung oder Strom der Verzögerungssteuerung (Verzögerungssteuersignal 21), die erzeugt wird, um die Auflösung durch die Verzögerungsregelschleife (DLL4) aufrechtzuerhalten, die die eine spannungsgesteuerte Verzögerungsleitung rückkopplungssteuert, wird jedem Differenzpuffer (A1 – E5) der anderen zweiten spannungsgesteuerten Verzögerungsleitung (spannungsgesteuerte Verzögerungsleitung, die die Differenzpuffer A1 – A5, B1 – B5, C1 – C5, D1 – D5 oder E1 – E5 aufweisen) zugeführt, wodurch die Phasen der Taktsignale gesteuert werden.
Die Verzögerungsregelschleife DLL3 weist einen Phasendetektor PD3, eine Ladungspumpe CP3 und ein Tiefpassfilter LPF3 auf.
Die Verzögerungsregelschleife DLL4 weist einen Phasendetektor PD4, eine Ladungspumpe CP4 und ein Tiefpassfilter LPF4 auf.
Der Betrieb der digitalen Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels wird als Nächstes mit numerischen Werten beschrieben.
Wie bei der herkömmlichen digitalen Phasensteuerschaltung 100 werden Taktsignale CLK1 – CLK4 (Bezugstakte) mit 325,5 MHz (Periode 3200 ps) in vier Phasen mit Phasendifferenzen von 800 ps den vier Eingabeanschlüssen EIN des Selektors S1 zugeführt. Diese Taktsignale CLK1 – CLK4 werden im Voraus durch z. B. einen in den Figuren nicht gezeigten Phasenregelkreis so gesteuert, dass die Frequenzen der vier Taktsignale CLK1 – CLK4 und die Phasendifferenzen (800 ps) zwischen jedem der Taktsignale gleich sind, und dann werden sie den Eingabeanschlüssen EIN zugeführt.
Der Selektor S1 wählt und gewinnt ein bestimmtes Differenzpaar aus der Anzahl der Eingabeanschlüsse EIN. Mit anderen Worten wählt der Selektor S1 ein Paar der Differenzialtaktsignale aus den vier Arten der Differenzialtaktsignale CLK1 – 3, CLK3 – 1, CLK2 – 4, CLK4 – 2 und gibt es an die Differenzpuffer A1 und B0 und den Phasendetektor PD3 aus.
Die Verzögerungsregelschleife DLL3 weist eine spannungsgesteuerte Verzögerungsleitung auf, die fünf Stufen der Differenzpuffer B0 – F0 aufweist. Diese fünf Stufen der Differenzpuffer B0 – F0 weisen jeweils eine Ausbreitungsverzögerungszeit von 160 ps auf und werden durch die Rückkopplungssteuerung der Verzögerungsregelschleife DLL3 so gesteuert, dass deren Verzögerungszeiten gleichförmig sind. Mit anderen Worten wird die Verzögerungsregelschleife DLL3 so rückkopplungsgesteuert, dass die Gesamtverzögerung der fünf Stufen der Differenzpuffer B0 – F0 die gleiche Phase wie ein Signal aufweist, in dem die Phase um eine Viertel Periode (800 ps) von dem Bezugstakt verschoben ist, und dass die Periode 160 ps × 5 Stufen = 800 ps durchgehend korrigiert wird.
Der Selektor S4 ist eine Schaltung, um ein Paar der Ausgänge aus den 22 Paaren der Ausgänge (die Ausgänge der Differenzpuffer, die in der Figur schattiert dargestellt sind) unter den insgesamt 36 Paaren der Ausgänge a0, a0B – f5 und f5B auszuwählen.
Die Verzögerungsregelschleife DLL5 weist eine spannungsgesteuerte Verzögerungsleitung auf, die acht Stufen der Differenzpuffer X1 – X8 aufweist, und hier wird ein Ausgabesignal zugeführt, das von dem Selektor S4 ausgewählt wurde. Diese acht Stufen der Differenzpuffer X1 – X8 weisen jeweils eine Ausbreitungsverzögerungszeit von 200 ps auf und werden durch die Rückkopplungssteuerung der Verzögerungsregelschleife DLL5 so gesteuert, dass deren Verzögerungszeiten gleichförmig sind. Mit anderen Worten wird die Periode der Verzögerungsregelschleife DLL5 durchgehend auf 200 ps × 8 Stufen = 1600 ps korrigiert.
Die 30 Differenzpuffer A1 – F5 weisen jeweils Puffer auf, die die gleiche Form und die gleiche Ausbreitungsverzögerungszeit wie die Differenzpuffer X1 – X8 in der Verzögerungsregelschleife DLL5 aufweisen. Das Verzögerungssteuersignal 22 der Verzögerungsregelschleife wird den Differenzpuffern A1 – F5 zugeführt und deren Ausbreitungsverzögerungszeiten werden somit auf 200 ps aufrechterhalten.
Die Ausbreitungsverzögerungszeit von 200 ps der Differenzpuffer A1 – F5 wird wiederum durch die Rückkopplungssteuerung der Verzögerungsregelschleife DLL4 korrigiert. Die Rückkopplungssteuerung der Verzögerungsschleife DLL4 wird wie folgt durchgeführt.
Der Phasendetektor PD4 empfängt sowohl ein Differenztaktsignal aus den Ausgängen f5 und f5B, das durch die Differenzpuffer B0 – F0 und die Differenzpuffer F1 – F5 gegangen ist und eine Gesamtverzögerung von 1800 ps aufweist, als auch ein Differenzialtaktsignal aus den Ausgängen a1 und a1B, das durch den Differenzpuffer A1 gegangen ist und eine Gesamtverzögerung von 200 ps aufweist, er vergleicht die Phasen dieser Signale, erfasst den Phasenfehler und gibt ein Signal RAUF oder ein Signal RUNTER an die Ladungspumpe CP4 aus.
Die Landungspumpe CP4 und der Tiefpassfilter LPF4 erzeugen das Verzögerungssteuersignal 21, um die Ausbreitungsverzögerungszeit von 200 ps in Übereinstimmung mit dem Signal von dem Phasendetektor PD4 aufrechtzuerhalten und senden (die Verzögerungssteuersignale 21) an jeden der Differenzpuffer A1 – F5.
Die Spannungen oder die Ströme der Verzögerungssteuerung, die erzeugt werden, um die Auflösung durch die zwei Verzögerungsregelschleifen DLL4 und DLL5 aufrechtzuerhalten, werden somit den Differenzpuffern A1 – F5 zugeführt, wodurch die Schwankungen in den Ausbreitungsverzögerungszeiten der Differenzpuffer unterdrückt werden, die aus den Positionen der Differenzpuffer entstehen, und wodurch auf eine genaue Auflösung korrigiert wird.
Die Verwendung der Verzögerungsregelschleife DLL4 ermöglicht es, den Verzögerungsfehler zwischen den Differenzpuffern X1 – X8 in der Verzögerungsregelschleife DLL5 und den Differenzpuffern A1 – F5 zu korrigieren. Die Verzögerungsregelschleife DLL5, die die Verzögerung von 200 ps korrigiert, dient auch dazu, Ausgabetaktsignale von insgesamt 16 Phasen (Differenzpaare von acht Phasen) aus den Ausgabeanschlüssen T0, T0B – T7 und T7B auszugeben, und entsprechend der Verwendung dieser Takte der 16 Phasen ist sie manchmal vorteilhaft in einer Position angeordnet, die nahe dem Ziel der Taktzufuhr ist. Obwohl die Verzögerungsregelschleife DLL5 in einem Abstand von den Differenzpuffern A1 – F5 angeordnet sein kann und demzufolge Schwankungen in den Ausbreitungsverzögerungszeiten der Differenzpuffer A1 – F5 auftreten können, ermöglicht es in diesen Fällen die Verwendung der Verzögerungsregelschleife DLL4, die Ausbreitungsverzögerungszeiten der Differenzpuffer A1 – F5 durch die Rückkopplung der Verzögerungsregelschleife DLL4 zu korrigieren.
Der Phasendetektor PD4 empfängt die Differenzialtaktsignale, die eine Gesamtverzögerung von 200 ps hinsichtlich des Bezugstaktsignals aufweisen, aus einem relativ entfernt angeordneten Ausgang a1 und a1B, um die Schwankungen in der Ausbreitungsverzögerungszeit der Differenzpuffer abzuschwächen, die durch die Positionen begründet werden.
Der Betrieb der digitalen Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels wird weiter unter Bezug auf die 3, die Tabelle 3 und die Tabelle 4 erklärt.
Die digitale Phasensteuerschaltung des zweiten Ausführungsbeispiels ist eine Schaltung, die darauf ausgerichtet ist, Veränderungen der feinen Verzögerungszeit (Auflösung) von 40 ps sowohl kontinuierlich als auch in Einheiten derselben Periode (40 ps × 40 = 1600 ps) als den Bezugstakt auszugeben.
Die Tabelle 3 zeigt die Beziehung zwischen der Pufferanordnung der digitalen Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels und den Verzögerungszeiten der Ausgabetaktsignale (der Pufferanordnung). Die schattierten Bereiche der Tabelle 3 entsprechen den schattierten Bereichen von 3.
[Tabelle 3]
Die Tabelle 4 zeigen jenen Auswahlzustand der Selektoren S1 und S4, die Verzögerungszeit jeder Einheit und die Gesamtverzögerungszeit, wenn die digitale Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels verwendet wird, um die Phasen zu verzögern. Die Tabelle zeigt die Steuerung der Phase der Taktsignale, indem gleichmäßig die Periode (3200 ps) des Bezugstaktes in 80 gleiche Bereiche mit einer Auflösung von 40 ps geteilt wird. Mit anderen Worten kann die Phase des ausgegebenen Taktsignals gleichförmig und durchgehend mit einer festen Auflösung hinsichtlich der Periode des Bezugstaktes geführt werden.
Zur Vereinfachung wird in Tabelle 4 der Ausgabeanschluss AUS auf nur die Ausgänge T0 und T0B beschränkt und wird die Verzögerung des Selektors S1 und die des Selektors S4 außer Acht gelassen.
[Tabelle 4]
Wie in Tabelle 4 gezeigt ist, werden in dem Zustand <111> die Differenzialtaktsignale CLK1 – 3 von dem Selektor S1 ausgewählt und wird die Ausgabe d0, d0B des Differenzpuffers D0 von dem Selektor S4 ausgewählt. Dementsprechend beträgt in dem Zustand <111> die Verzögerung des Differenzialtaktsignales CLK1 – 3, das von dem Selektor S1 ausgegeben wird, 0 ps und beträgt die Verzögerung, die sich aus den Differenzpuffern B0 – D0 ergibt, 480 ps. Die Gesamtverzögerung ist daher 480 ps.
In dem Zustand <112> werden die Differenzialtaktsignale CLK1 – 3 von dem Selektor S1 ausgewählt und wird die Ausgabe c1 und c1B des Differenzpuffers C1 von dem Selektor S4 ausgewählt. Die Verzögerung des Differenzialtaktsignals CLK1 – 3, das von dem Selektor S1 ausgegeben wird, beträgt daher 0 ps, und die Verzögerung, die sich aus den Differenzpuffern B0, C0 und C1 ergibt, beträgt 520 ps. Demzufolge beträgt die Gesamtverzögerung 520 ps und wird die Phase hinsichtlich des Zustandes <111> um 40 ps verzögert. Wenn die Phase eines ausgegebenen Taktsignals in dem Zustand <111> um 40 ps hinsichtlich der gewünschten Phase vorgeeilt ist, kann daher ein Taktsignal der gewünschten Phase von dem Ausgabeanschluss AUS ausgegeben werden, indem auf den Zustand <112> geschaltet wird.
Wenn die Phase weiter auf die gleiche Weise verzögert werden soll, kann das Taktsignal durchgehend mit einer Auflösung von 40 ps gesteuert werden, indem die Auswahl des Selektors S4 wie folgt geschaltet wird: von dem Zustand <113> auf den Zustand <154>, wie in Tabelle 4 gezeigt ist.
Die Phase kann um 40 ps hinsichtlich des Zustandes <154> verzögert werden, indem auf den Zustand <211> geschaltet wird.
Wie in der Tabelle 4 gezeigt ist, werden in dem Zustand <211> die Differenzialtaktsignale CLK2 – 4 von dem Selektor S1 ausgewählt und wird die Ausgabe d0 und d0B des Differenzpuffers D0 von dem Selektor S4 ausgewählt. Dementsprechend beträgt in dem Zustand <211> die Verzögerung des Differenzialtaktsignals CLK2 – 4, das von dem Selektor S1 ausgegeben wird, 800 ps und beträgt die Verzögerung, die sich aus den Differenzpuffern B0 – D0 ergibt, 480 ps. Demzufolge beträgt die Gesamtverzögerung 1280 ps.
Wenn die Phase weiterhin auf die gleiche Weise verzögert werden soll, wird die Auswahl des Selektors S4 wie folgt verändert: von dem Zustand <212> auf den Zustand <254> und in dem weiterhin die Differenzialtaktsignale CLK3 – 1 von dem Selektor S1 ausgewählt werden, wird die Auswahl des Selektors S4 wie folgt geschaltet: von dem Zustand <311> auf den Zustand <354> wie in Tabelle 4 gezeigt ist.
Auf ähnliche Weise werden die Differenzialtaktsignale CLK4 – 2 von dem Selektor S1 ausgewählt und wird die Auswahl des Selektors S4 wie folgt geschaltet: von dem Zustand <411> auf den Zustand <454>.
Nach dem Zustand <454> können die Taktsignale durchgehend mit einer Auflösung von 40 ps gesteuert werden, indem auf den Zustand <111> geschaltet wird.
Die Phasen der Taktsignale können mit einer Auflösung von 40 ps vorgeeilt werden, wenn die Zustände <111> bis <454> in der umgekehrten Reihenfolge der oben beschriebenen Reihenfolge geschaltet werden.
Wie vorhergehend beschrieben wurde, ermöglicht die digitale Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels, dass die Taktsignale mit einer Auflösung von 40 ps durchgehend gesteuert werden. Die vorliegende Erfindung ermöglicht eine Verringerung der Auflösung auf 1/4 von der der herkömmlichen digitalen Phasensteuerschaltung 100.
Obwohl bei der digitalen Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels zwei Arten von Differenzpuffern vorliegen, ist die vorliegende Erfindung nicht auf diese Ausgestaltung beschränkt, und die digitale Phasensteuerschaltung kann so ausgestaltet sein, dass sie eine vorbestimmte Anzahl von jeweils drei oder mehr Arten von Differenzpuffern aufweist, wobei durch variierende Anzahl von jeder Art der Differenzpuffer, durch die die Taktsignale gehen, die Gesamtverzögerungszeit der Taktsignale in Einheiten verändert wird, die feiner als die Ausbreitungsverzögerungszeit der Differenzpuffer ist, um die Phasen der Taktsignale zu steuern.
Obwohl bei der digitalen Phasensteuerschaltung 20 des zweiten Ausführungsbeispiels zwei Arten von Differenzpuffern verwendet werden, die Ausbreitungsverzögerungszeiten von 160 ps und 200 ps aufweisen, um eine Auflösung von 40 ps zu erzeugen, ist die vorliegende Erfindung nicht auf diese Ausgestaltung beschränkt. Nach der vorliegenden Erfindung kann die digitale Phasensteuerschaltung so ausgestaltet sein, dass sie die Phase mit einer feineren Auflösung steuert.
Drittes Ausführungsbeispiel
Unter Bezug auf 4 wird nun als Nächstes eine digitale Phasensteuerschaltung 30 des dritten Ausführungsbeispieles beschrieben. 4 ist ein Schaltdiagramm, das die digitale Phasensteuerschaltung 30 des dritten Ausführungsbeispiels zeigt. Das dritte Ausführungsbeispiel ist ein Beispiel, bei der die Auflösung auf 1/80 der Periode des Bezugstaktsignals eingestellt ist.
Die digitale Phasensteuerschaltung 30 des dritten Ausführungsbeispiels ist eine digitale Phasensteuerschaltung, die ein oder mehrere Taktsignale ausgibt, bei denen die Phase mit einer vorgeschriebenen Auflösung hinsichtlich der empfangenen Bezugstaktsignale einer vorbestimmten Frequenz gesteuert wird, und die aufweist:
eine erste spannungsgesteuerte Verzögerungsleitung (eine spannungsgesteuerte Verzögerungsleitung, die die Differenzpuffer J1 – J5 aufweist), die Differenzpuffer (J1 – J5) aufweist, die eine erste Art der Ausbreitungsverzögerungszeit (160 ps) aufweisen, und die in einer Anzahl von Stufen (5 Stufen) verkettet wird, und die Bezugstaktsignale empfängt,
eine zweite spannungsgesteuerte Verzögerungsleitung (eine spannungsgesteuerte Verzögerungsleitung, die Differenzpuffer L1 – L8 aufweist), die Differenzpuffer (L1 – L8) aufweist, die eine zweite Art der Ausbreitungsverzögerungszeit (200 ps) aufweisen und die in einer Anzahl von Stufen (8 Stufen) verkettet sind,
eine zyklische Verzögerungsschaltung (31), die mit der Eingangsseite der zweiten spannungsgesteuerten Verzögerungsleitung verbunden ist, und die variable Differenzpuffer (K1 – K4) aufweist, die in einer Anzahl von Stufen (4 Stufen) verkettet sind, und einen Selektor (S5), der ein Taktsignal aus einer beliebigen Stufe der ersten spannungsgesteuerten Verzögerungsleitung gewinnt und das gewonnene Taktsignal an die erste Stufe der zyklischen Verzögerungsschaltung (31) ausgibt,
wobei:
die erste spannungsgesteuerte Verzögerungsleitung und die zweite spannungsgesteuerte Verzögerungsleitung jeweils durch eine entsprechende Verzögerungsregelschleife (DLL6 und DLL7) rückkopplungsgesteuert werden,
jeden Differenzpuffer (J1 – J5) der ersten spannungsgesteuerten Verzögerungsleitung eine Spannung oder ein Strom der ersten Verzögerungssteuerung (Verzögerungssteuersignal 34), das erzeugt wurde, um die Auflösung durch die Verzögerungsregelschleife (DLL6) aufrechtzuerhalten, die die ersten spannungsgesteuerte Verzögerungsleitung rückkopplungssteuert und eine Spannung oder ein Strom der zweiten Verzögerungssteuerung (Verzögerungssteuersignal 35) zugeführt wird, das erzeugt wurde, um die Auflösung durch die Verzögerungsregelschleife (DLL7) aufrechtzuerhalten, die die zweite spannungsgesteuerte Verzögerungsleitung rückkopplungssteuert,
jedem variablen Verzögerungspuffer (Differenzpuffer K1 – K4) der zyklischen Verzögerungsschaltung (31) ein (Verzögerungssteuersignal 35) von der Spannung oder von dem Strom der ersten Verzögerungssteuerung (Verzögerungssteuersignal 34) und von der Spannung oder von dem Strom der zweiten Verzögerungssteuerung (Verzögerungssteuersignal 35) zugeführt wird, und eine Schaltschaltung (32) vorgesehen ist, um zwischen dem Zuführen oder den Nichtzuführen des anderen (Verzögerungssteuersignal 34) zu schalten, wobei die Ausbreitungsverzögerungszeit von jedem variablen Differenzpuffer K1 – K4 zwischen der ersten Art der Ausbreitungsverzögerungszeit (160 ps) und der zweiten Art der Ausbreitungsverzögerungszeit (200 ps) geschaltet werden kann,
die Zeitdifferenz (40 ps) zwischen der ersten Art der Ausbreitungsverzögerungszeit (160 ps) und der zweiten Art der Ausbreitungsverzögerungszeit (200 ps) kleiner als sowohl die erste Art der Ausbreitungsverzögerungszeit (160 ps) als auch die zweite Art der Ausbreitungsverzögerungszeit (200 ps) eingestellt ist, und
die Phasen der Taktsignale mit der Zeitdifferenz (40 ps) zwischen der ersten Art der Ausbreitungsverzögerungszeit (160 ps) und der zweiten Art der Ausbreitungsverzögerungszeit (200 ps) als die Auflösung gesteuert werden.
Die Verzögerungsregelschleife DLL6 weist einen Phasendetektor PD6, eine Ladungspumpe CP6 und ein Tiefpassfilter LPF6 auf.
Die Verzögerungsregelschleife DLL7 weist einen Phasendetektor PD7, eine Ladungspumpe CP7 und ein Tiefpassfilter LPF7 auf.
Der Betrieb der digitalen Phasensteuerschaltung 30 des dritten Ausführungsbeispiels wird als Nächstes mit numerischen Werten erklärt.
Wie bei der herkömmlichen digitalen Phasensteuerschaltung 100 werden die Taktsignale CLK1 – CLK4 (Bezugstakte) mit 325,5 MHz (Periode 3200 ps) in vier Phasen mit den Phasendifferenzen von 800 ps an die vier Eingabeanschlüsse EIN des Selektors S1 zugeführt. Diese Taktsignale CLK1 – CLK4 werden im Voraus durch z. B. einen in der Figur nicht gezeigten Phasenregelkreis so gesteuert, dass die Frequenzen der vier Taktsignale CLK1 – CLK4 und die Phasendifferenzen (800 ps) zwischen jedem der Taktsignale gleich sind und dann werden sie den Eingabeanschlüssen EIN zugeführt.
Der Selektor S1 wählt und gewinnt ein Differenzpaar aus der Anzahl der Eingabeanschlüsse EIN. Mit anderen Worten wählt der Selektor S1 ein Paar der Differenzialtaktsignale aus den vier Arten der Differenzialtaktsignale CLK1 – 3, CLK3 – 1, CLK2 – 4 und CLK4 – 2 aus und gibt es an den Differenzpuffer J1 und den Phasendetektor PD6 aus.
Die Verzögerungsregelschleife DL7 weist eine spannungsgesteuerte Verzögerungsleitung auf, die acht Stufen der Differenzpuffer L1 – L8 aufweist. Diese acht Stufen der Differenz puffer L1 – L8 weisen jeweils eine Ausbreitungsverzögerungszeit von 200 ps auf und werden durch die Rückkopplungssteuerung der Verzögerungsregelschleife DLL7 so gesteuert, dass deren Verzögerungszeiten gleichförmig sind. Mit anderen Worten wird die Periode der Verzögerungsregelschleife DLL7 durchgehend auf 200 ps × 8 Stufen = 1600 ps korrigiert.
Die Verzögerungsregelschleife DLL6 weist eine spannungsgesteuerte Verzögerungsleitung auf, die fünf Stufen der Differenzpuffer J1 – J5 aufweist. Diese fünf Stufen der Differenzpuffer J1 – J5 weisen jeweils eine Ausbreitungsverzögerung von 160 ps auf und werden durch das Verzögerungssteuersignal 34, das von der Verzögerungsregelschleife DLL6 erzeugt wird, und von dem Verzögerungssteuersignal 35, das von der Verzögerungsregelschleife DLL7 erzeugt wird, so gesteuert, dass deren Verzögerungszeiten gleichförmig sind. Das Verzögerungssteuersignal 34 ist ein Signal, um eine Verzögerungszeit von –40 ps zu steuern, und das Verzögerungssteuersignal 35 ist ein Signal, um eine Verzögerungszeit von 200 ps zu steuern.
Die Verzögerungsregelschleife DLL6 weist eine Stromsteuerschaltung 33 auf, um den Strom einzustellen. Die Periode der Verzögerungsregelschleife DLL6 wird durchgehend auf 160 ps × 5 Stufen = 800 ps korrigiert, indem ein Steuerstrom zum Steuern einer Verzögerungszeit von –40 ps, der von der Stromsteuerschaltung 33 empfangen wurde, an einen Steuerstrom zum Steuern einer Verzögerungszeit von 200 ps addiert wird, der von der Verzögerungsregelschleife DLL7 erzeugt wird.
Der Selektor S5 ist eine Schaltung, um ein Paar der Ausgänge aus den fünf Paaren der Ausgänge j1, j1B – jj5 und j5B auszuwählen. Zusätzlich ist die zyklische Verzögerungsschaltung 31 eine Schaltung, um feine Verzögerungen (Auflösungen) zu erzeugen und überdies diese Verzögerungen anzupassen.
Die zyklische Verzögerungsschaltung 31 weist vier Stufen der Differenzpuffer K1 – K4 auf, die auf dieselbe Weise wie die Differenzpuffer J1 – J5 in der Verzögerungsregelschleife DLL6 gebildet sind. Das Verzögerungssteuersignal 35 wird durchgehend der zyk lischen Verzögerungsschaltung 31 zugeführt. Die Schaltschaltung 32 dient dazu, das Verzögerungssteuersignal 34 von der Verzögerungsregelschleife DLL6 zu öffnen und zu schließen. Die Schaltschaltung 32 weist Schaltelemente SW1 – SW4 für jeden der Differenzpuffer K1 – K4 auf. Wenn das Schaltelement SW1 AUS (geschlossen) ist, empfängt der Differenzpuffer K1 nur das Verzögerungssteuersignal 35 und seine Ausbreitungsverzögerungszeit wird 200 ps. Wenn das Schaltelement SW1 EIN (geöffnet) ist, empfängt der Differenzpuffer K1 das Verzögerungssignal 34 und das Verzögerungssteuersignal 35 und seine Ausbreitungsverzögerungszeit wird 160 ps. Die Beziehungen zwischen dem Betrieb der Schaltelemente SW2 – SW4 und den Ausbreitungsverzögerungszeiten der Differenzpuffer K2 – K4 sind äquivalent.
Taktsignale mit insgesamt 16 Phasen (Differenzpaare mit acht Phasen), die eine Auflösung von 40 ps hinsichtlich der Bezugstakte aufweisen, werden gleichzeitig von den Ausgabeanschlüssen CL1, XCL1 – CL8 und XCL8 ausgegeben.
Der Betrieb der digitalen Phasensteuerschaltung 30 des dritten Ausführungsbeispiels wird weiterhin unter Bezug auf die 4 und die Tabelle 5 beschrieben.
Die digitale Phasensteuerschaltung 30 des dritten Ausführungsbeispiels ist eine Schaltung, die ausgestaltet ist, Veränderungen der feinen Verzögerungszeit (Auflösung) von 40 ps sowohl durchgehend als auch in Einheiten derselben Periode (40 ps × 40 = 160 ps) als die Bezugstakte auszugeben.
Die Tabelle 5 zeigt jeweils die Auswahlzustände der Selektoren S1 und S5, die Verzögerungszeit von jeder Einheit und die Gesamtverzögerungszeit, wenn die digitale Phasensteuerschaltung 30 des dritten Ausführungsbeispiels verwendet wird, um die Phasen zu verzögern. Die Tabelle zeigt, dass die Phasen der Taktsignale gesteuert werden, indem gleichmäßig die Periode (3.200 ps) der Bezugstakte in 80 gleiche Bereiche mit einer Auflösung von 40 ps geteilt werden. Mit anderen Worten zeigt die Tabelle, dass die Phasen der ausgegebenen Taktsignale gleichförmig und durchgehend mit einer festen Auflösung hinsichtlich der Periode des Bezugstaktes geführt werden können.
Zur Vereinfachung sind die Ausgabeanschlüsse AUS auf nur die Ausgänge XCL4 und XCL8 der 4 beschränkt und wird die Verzögerung des Selektors S1 und des Selektors S5 in der Tabelle 5 außer acht gelassen.
[Tabelle 5]
Wie in Tabelle 5 gezeigt ist, werden in dem Zustand <111> die Differenzialtaktsignale CLK1 – 3 von dem Selektor S1 ausgewählt, werden die Ausgänge j1 und j1B des Differenzpuffers J1 von dem Selektor S5 ausgewählt, ist das Schaltelement SW1 aus und sind die Schaltelemente SW2 – SW4 ein. Dementsprechend ist in dem Zustand <111> die Verzögerung des Differenzialtaktsignales CLK1 – 3, das von dem Selektor S1 ausgegeben wird, 0 ps, ist die Verzögerung, die sich aus dem Differenzpuffer J1 ergibt, 160 ps, ist die Verzögerung, die sich aus der zyklischen Verzögerungsschaltung 31 ergibt, 680 ps (von denen sich 200 ps aus dem Differenzpuffer K1 und 160 ps × 3 = 480 ps aus den Differenzpuffern K2 – K4 ergeben), und ist die Verzögerung, die sich aus den Differenzpuffern L1 – L8 ergibt, 200 ps × 8 = 1.600 ps. Die Gesamtverzögerung ist daher 2.440 ps.
In dem Zustand <112> werden die Differenzialtaktsignale CLK1 – 3 von dem Selektor S1 ausgewählt, werden die Ausgänge j1 und j1B des Differenzpuffer J1 von dem Selektor S5 ausgewählt, sind die Schaltelemente SW1 und SW2 aus und sind die Schaltelemente SW3 und SW4 ein. Dementsprechend beträgt in dem Zustand <112> die Verzögerung des Differenzialtaktsignales CLK1 – 3, das von dem Selektor S1 ausgegeben wird, 0 ps, beträgt die Verzögerung, die sich aus dem Differenzpuffer J1 ergibt, 160 ps, beträgt die Verzögerung, die sich aus der zyklischen Verzögerungsschaltung 31 ergibt, 720 ps (von denen die Verzögerung, die sich aus den Differenzpuffern K1 und K2 ergibt, 200 ps × 2 = 400 ps ist und die Verzögerung, die sich aus den Differenzpuffern K3 und K4 ergibt, 160 ps × 2 = 320 ps ist) und beträgt die Verzögerung, die sich aus den Differenzpuffern L1 – L8 ergibt, 200 ps × 8 = 1600 ps. Die Gesamtverzögerung ist daher 2480 ps. Wenn die Phase eines ausgegebenen Taktsignales um 40 ps hinsichtlich der gewünschten Phase in dem Zustand <111> voreilt, kann demzufolge ein Taktsignal der gewünschten Phase von dem Ausgabeanschluss AUS ausgegeben werden, indem man auf den Zustand <112> schaltet.
In dem Zustand <113> werden die Differenzialtaktsignale CLK1 – 3 von dem Selektor S1 ausgewählt, werden die Ausgänge j1 und j1B des Differenzpuffers J1 von dem Selektor S5 ausgewählt, sind die Schaltelemente SW1 – SW3 aus und ist das Schaltelement SW4 ein. Dementsprechend beträgt in dem Zustand <113> die Verzögerung des Differenzialtakts CLK1 – 3, das vom Selektor S1 ausgegeben wird, 0 ps, beträgt die Verzögerung, die sich aus dem Differenzpuffer J1 ergibt, 160 ps, beträgt die Verzögerung, die sich aus der zyklischen Verzögerungsschaltung 31 ergibt, 760 ps (von der die Verzögerung, die sich aus den Differenzpuffern K1 – K3 ergibt, 200 ps × 3 = 600 ps ist, und die Verzögerung, die sich aus dem Differenzpuffer K4 ergibt, 160 ps ist) und beträgt die Verzögerung, die sich aus den Differenzpuffern L1 – L8 ergibt, 200 ps × 8 = 1600 ps.
Die Gesamtverzögerung ist demzufolge 2520 ps. Wenn die Phase eines ausgegebenen Taktsignals um 80 ps hinsichtlich der gewünschten Phase in dem Zustand <111> voreilt, kann demzufolge ein Taktsignal der gewünschten Phase von dem Ausgabeanschluss AUS ausgegeben werden, indem man auf den Zustand <113> schaltet.
Wenn die Phase auf dieselbe Weise weiter verzögert werden soll, kann das Taktsignal durchgehend mit einer Auflösung von 40 ps gesteuert werden, indem der Selektor S5 und die Schaltschaltung 32 wie folgt geschaltet werden: von dem Zustand <114> auf den Zustand <154>, wie in der Tabelle 5 gezeigt ist.
Weiterhin kann die Phase 40 ps unter Bezug auf den Zustand <154> verzögert werden, indem man auf den Zustand <211> schaltet.
Wie in Tabelle 5 gezeigt ist, werden in dem Zustand <211> die Differenzialtaktsignale CLK2 – 4 von dem Selektor S1 ausgewählt, werden die Ausgänge j1 und j1B des Differenzpuffers J1 von dem Selektor S5 ausgewählt, ist das Schaltelement SW1 AUS und sind die Schaltelemente SW2 – SW4 ein. Dementsprechend beträgt in dem Zustand <211> die Verzögerung des Differenzialtaktsignals CLK2 – 4, das von dem Selektor S1 ausgegeben wird, 800 ps, beträgt die Verzögerung, die sich aus dem Differenzpuffer J1 ergibt, 160 ps, beträgt die Verzögerung, die sich aus der zyklischen Verzögerungsschaltung 31 ergibt, 680 ps (von der die Verzögerung, die sich aus dem Differenzpuffer K1 ergibt, 200 ps ist, und die Verzögerung, die sich aus den Differenzpuffern K2 – K4 ergibt, 160 ps × 3 = 480 ps ist) und beträgt die Verzögerung, die sich aus den Differenzpuffern L1 – L8 ergibt, 200 ps × 8 = 1600 ps. Die Gesamtverzögerung ist demzufolge 3240 ps.
Für den Fall, dass die Phase weiter auf dieselbe Weise zu verzögern ist, werden der Selektor S5 und die Schaltschaltung 32 wie folgt geschaltet: von dem Zustand <212> auf den Zustand <254>, und weiterhin werden die Differenzialtaktsignale CLK3 – 1 von dem Selektor S1 ausgewählt und werden der Selektor S5 und die Schaltschaltung 32 wie folgt geschaltet: von dem Zustand <311> auf den Zustand <354>, wie in Tabelle 5 gezeigt ist.
Auf ähnliche Weise werden die Differenzialtaktsignale CLK4 – 2 von dem Selektor S1 ausgewählt und werden der Selektor S5 und die Schaltschaltung 32 wie folgt geschaltet: von dem Zustand <411> auf den Zustand <454>.
Dem Zustand <454> folgend können die Taktsignale weiterhin durchgehend mit einer Auflösung von 40 ps gesteuert werden, indem auf den Zustand <111> geschaltet wird.
Wenn die Zustände <111> bis <454> in der umgekehrten Reihenfolge der oben beschriebenen Reihenfolge geschaltet werden, kann die Phase der Taktsignale mit einer Auflösung von 40 ps vorgeeilt werden. Die Tabelle 6 zeigt jeweils die Auswahlzustände der Selektoren S1 und S5, die Verzögerungszeit von jeder Einheit und die Gesamtverzögerungszeit für den Fall, dass die digitale Phasensteuerschaltung 30 des dritten Ausführungsbeispiels verwendet wird, um die Phase voreilen zu lassen (die entgegengesetzte Reihenfolge von Tabelle 5).
[Tabelle 6]
Wie beschrieben wurde, ermöglicht die digitale Phasensteuerschaltung 30 des dritten Ausführungsbeispiels eine durchgehende Steuerung der Taktsignale mit einer Auflösung von 40 ps. Dieses Ausführungsbeispiel ermöglicht eine Auflösung, die 1/4 von der der herkömmlichen digitalen Phasensteuerschaltung 100 ist, und zusätzlich weist sie die Vorteile auf, die Schwankungen in den Ausbreitungsverzögerungszeiten der Differenzpuffer zu unterdrücken, die sich aus den Positionen der Differenzpuffer ergeben, und die Genauigkeit der Auflösung zu verbessern. Der Aufbau einer digitalen Phasensteuerschaltung hoher Auflösung, die eine begrenzte Anzahl von Puffern und Selektoren aufweist, wird dadurch ermöglicht, dass variable Verzögerungspuffer (Differenzpuffer K1 – K4) verwendet werden, die die Ausbreitungsverzögerungszeit zwischen einer ersten Art der Ausbreitungsverzögerungszeit (160 ps) und einer zweiten Art der Ausbreitungsverzögerungszeit (200 ps) schalten können. Da dort nur ein Selektor vorliegt, hat die Erfindung den Vorteil, dass die schädlichen Effekte beseitigt werden, die sich aus den Diskrepanzen in den Schaltzeiten einer Anzahl von Selektoren ergeben.
Obwohl bei der digitalen Phasensteuerschaltung 30 des dritten Ausführungsbeispiels zwei Arten von Differenzpuffern vorliegen, ist die vorliegende Erfindung nicht auf diese Ausgestaltung beschränkt. Nach der vorliegenden Erfindung kann eine digitale Phasensteuerschaltung so ausgestaltet sein, dass sie eine vorbestimmte Anzahl von jeweils drei oder mehr Arten von Verzögerungspuffern aufweist und dass sie durch Variieren der Anzahl von jeder Art der Puffer, durch die die Taktsignale geschickt werden, die Gesamtverzögerungszeit der Taktsignale in feineren Einheiten als die Ausbreitungsverzögerungszeit der Verzögerungspuffer verändert, um die Phase der Taktsignale zu steuern.
Obwohl die digitale Phasensteuerschaltung 30 des dritten Ausführungsbeispiels zwei Arten von Verzögerungspuffern verwendet, die Ausbreitungsverzögerungszeiten von 160 ps und 200 ps aufweisen, um eine Auflösung von 40 ps zu erzeugen, ist die vorliegende Erfindung nicht auf diese Ausgestaltung beschränkt. Nach der vorliegenden Erfindung kann eine digitale Phasensteuerschaltung so ausgestaltet sein, dass sie die Phase mit einer noch feineren Auflösung steuert.
Tabelle 3

Claims

Digitale Phasensteuerchaltung (10), die ausgestaltet ist, ein oder mehrere Taktsignale auszugeben, in denen die Phase des ausgegebenen Taktsignals mit einer gegebenen Auflösung hinsichtlich empfangener Bezugstaktsignale einer vorbestimmten Frequenz gesteuert wird, wobei die digitale Phasensteuerschaltung (10) aufweist: eine erste spannungsgesteuerte Verzögerungsleitung (VCDL1), die aus Verzögerungspuffern (G1 bis G10) mit einer ersten Verzögerungszeit gebildet ist, die in einer Anzahl von Stufen verknüpft sind, und wobei die erste Verzögerungsleitung die Bezugstaktsignale empfängt, eine zweite spannungsgesteuerte Verzögerungsleitung (VCDL2), die aus Verzögerungspuffern (H1 bis H8) mit einer zweiten Verzögerungszeit gebildet ist, die in einer Anzahl von Stufen verknüpft sind, dadurch gekennzeichnet, dass die Zeitdifferenz zwischen der ersten Verzögerungszeit und der zweiten Verzögerungszeit kleiner als sowohl die erste Verzögerungszeit als auch die zweite Verzögerungszeit eingestellt ist, dass die Schaltung weiterhin einen ersten Selektor (S2), der ausgestaltet ist, ein erstes Taktsignal aus einer beliebigen Stufe der ersten Verzögerungsleitung (VCDL1) zu gewinnen, und der ausgestaltet ist, das gewonnene erste Taktsignal an die erste Stufe der zweiten spannungsgesteuerten Verzögerungsleitung (VCDL2) auszugeben, und einen zweiten Selektor (3) aufweist, der ausgestaltet ist, das ausgegebene Taktsignal aus einer beliebigen Stufe der zweiten spannungsgesteuerten Verzögerungsleitung (VCDL2) zu gewinnen und auszugeben, und dass die erste spannungsgesteuerte Verzögerungsleitung (VCDL1) und die zweite spannungsgesteuerte Verzögerungsleitung (VCDL2) rückkopplungsgesteuert sind, um erste und zweite Regelschleifen zu bilden.
Digitale Phasensteuerschaltung (20) nach Anspruch 1, die weiterhin aufweist: eine dritte spannungsgesteuerte Verzögerungsleitung, die aus einer Anzahl von Verzögerungspuffern (X1 bis X8) mit der zweiten Verzögerungszeit gebildet ist, die in k Stufen verknüpft sind, und einen Selektor (S4), der ausgestaltet ist, ein Taktsignal aus einer beliebigen Stufe (a0, a0B bis f5, f5B) der ersten spannungsgesteuerten Verzögerungsleitung und der zweiten spannungsgesteuerten Verzögerungsleitung zu gewinnen, und der ausgestaltet ist, das gewonnene Taktsignal an die erste Stufe der dritten spannungsgesteuerten Verzögerungsleitung auszugeben.
Digitale Phasensteuerschaltung nach Anspruch 2, wobei eine Verzögerungssteuerspannung oder ein Verzögerungssteuerstrom (22) zur Aufrechterhaltung der Auflösung, die durch eine Verzögerungsregelschleife (DLL5) erzeugt werden, die die dritte spannungsgesteuerte Verzögerungsleitung rückkoppelnd steuert, jeweils den Verzögerungspuffern (A1 bis A5, B1 bis B5, C1 bis C5, D1 bis D5, E1 bis E5, F1 bis F5) der jeweils zweiten spannungsgesteuerten Verzögerungsleitung zugeführt werden.
Digitale Phasensteuerschaltung (30) nach Anspruch 1, die weiterhin aufweist: eine zyklische Verzögerungsschaltung (31), die mit der Eingangsseite der zweiten spannungsgesteuerten Verzögerungsleitung verbunden ist und die aus einer Anzahl von variablen Puffern (K1 bis K4) gebildet ist, für die die Ausbreitungsverzögerungszeit zwischen der ersten Ausbreitungsverzögerungszeit und der zweiten Ausbreitungsverzögerungszeit geschaltet werden kann und die in einer Anzahl von Stufen verknüpft sind.
Digitale Phasensteuerschaltung nach Anspruch 4, wobei jedem variablen Verzögerungspuffer (K1 bis K4) der zyklischen Verzögerungsschaltung (31) eine von der ersten Verzögerungssteuerspannung oder von dem ersten Verzögerungssteuerstrom (34) und von der zweiten Verzögerungssteuerspannung oder von dem zweiten Verzögerungssteuerstrom (35) zugeführt wird, und eine Schaltschaltung (32) hinzugefügt ist, die zwischen Zuführen und Nichtzuführen der anderen Ver zögerungssteuerspannung oder des anderen Verzögerungssteuerstroms (34) schaltet, um das Schalten der Verzögerungsausbreitungszeit der variablen Puffer (K1 bis K4) zwischen der ersten Ausbreitungsverzögerungszeit und der zweiten Ausbreitungsverzögerungszeit zu ermöglichen.
Digitale Phasensteuerschaltung nach einen der Ansprüche 1 bis 5, wobei die Auflösung auf 1/n (wobei n eine ganze Zahl ist) der Periode der Bezugstaktsignale eingestellt ist.