JPH11312025A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH11312025A JPH11312025A JP10117688A JP11768898A JPH11312025A JP H11312025 A JPH11312025 A JP H11312025A JP 10117688 A JP10117688 A JP 10117688A JP 11768898 A JP11768898 A JP 11768898A JP H11312025 A JPH11312025 A JP H11312025A
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- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 簡単な構成で５０％のデューティの内部クロ
ック信号を形成及び高精度で高応答性の外部同期化クロ
ックパルスを形成する。 【解決手段】 大きい時間分解能を持つ遅延回路ＤＬ１
を経た各段の遅延信号と、入力パルスの１クロック遅れ
たクロックエッジとの一致をエッジ検出回路ＥＤ１で検
出し、遅延入力クロックパルスをエッジ検出信号で遅延
回路ＤＬ１の遅延段数と同じくするように遅延回路ＤＬ
２を伝達させる。同様にして、遅延回路ＤＬ２と同じ段
数になるように遅延回路ＤＬ３を伝達させ、遅延回路Ｄ
Ｌ２の出力パルスを小さな時間分解能を持つ遅延回路Ｄ
Ｌ４を経た各段の遅延信号と、入力パルスの２クロック
遅れたクロックエッジとの一致をエッジ検出回路ＥＤ２
で検出する。遅延回路ＤＬ４の遅延信号により内部クロ
ック信号を形成し、ダミー遅延回路の遅延時間を入力バ
ッファ回路及びクロック生成回路の合成遅延時間に等し
くする。
ック信号を形成及び高精度で高応答性の外部同期化クロ
ックパルスを形成する。 【解決手段】 大きい時間分解能を持つ遅延回路ＤＬ１
を経た各段の遅延信号と、入力パルスの１クロック遅れ
たクロックエッジとの一致をエッジ検出回路ＥＤ１で検
出し、遅延入力クロックパルスをエッジ検出信号で遅延
回路ＤＬ１の遅延段数と同じくするように遅延回路ＤＬ
２を伝達させる。同様にして、遅延回路ＤＬ２と同じ段
数になるように遅延回路ＤＬ３を伝達させ、遅延回路Ｄ
Ｌ２の出力パルスを小さな時間分解能を持つ遅延回路Ｄ
Ｌ４を経た各段の遅延信号と、入力パルスの２クロック
遅れたクロックエッジとの一致をエッジ検出回路ＥＤ２
で検出する。遅延回路ＤＬ４の遅延信号により内部クロ
ック信号を形成し、ダミー遅延回路の遅延時間を入力バ
ッファ回路及びクロック生成回路の合成遅延時間に等し
くする。
Description
【０００１】
【発明の属する技術分野】この発明は、クロック発生回
路に関し、高応答性と高精度とを備えたクロック同期化
回路あるいはデューティ５０％の内部パルスを形成する
クロック発生回路が搭載されたＤＤＲ（ダブル・データ
・レイト）のシンクロナスＤＲＡＭ（ダイナミック型ラ
ンダム・アクセス・メモリ）等に利用して有効な技術に
関するものである。
路に関し、高応答性と高精度とを備えたクロック同期化
回路あるいはデューティ５０％の内部パルスを形成する
クロック発生回路が搭載されたＤＤＲ（ダブル・データ
・レイト）のシンクロナスＤＲＡＭ（ダイナミック型ラ
ンダム・アクセス・メモリ）等に利用して有効な技術に
関するものである。
【０００２】
【従来の技術】シンクロナス・ミラー・ディレイ（ＳＭ
Ｄ）のようなフィードバックループを含まないクロック
同期回路は、同期に必要な時間（ロック時間）が２〜３
サイクルと短いところに特長がある。これは、入力クロ
ックの周期を遅延回路の段数として測定することにより
上記ロック時間を短くすることができる。この測定回路
の時間分解能は、遅延回路の構成要素１段当たりの遅延
時間で決まり、一般的にはＣＭＯＳインバータ回路の２
段分の遅延時間程度になる。このようなＳＭＤを用いた
クロック同期回路の例として、特開平８−２３７０９１
号公報がある。
Ｄ）のようなフィードバックループを含まないクロック
同期回路は、同期に必要な時間（ロック時間）が２〜３
サイクルと短いところに特長がある。これは、入力クロ
ックの周期を遅延回路の段数として測定することにより
上記ロック時間を短くすることができる。この測定回路
の時間分解能は、遅延回路の構成要素１段当たりの遅延
時間で決まり、一般的にはＣＭＯＳインバータ回路の２
段分の遅延時間程度になる。このようなＳＭＤを用いた
クロック同期回路の例として、特開平８−２３７０９１
号公報がある。
【０００３】また、数１０ｐｓｅｃ（ピコ秒）の時間分
解能を実現する回路の一例として、１９９３年国際固体
回路会議に発表されたアレイオシレータ（Ａrray Ｏsc
illator)がある。このアレイオシレータは、同じリング
オシレータを列方向に多数並べて、各段を２入力として
１つの入力を用いてリング状に接続するともに、各段の
出力を隣りの段の他方の入力に供給し、行方向にもリン
グ状に接続させるものである。このようなリングオシレ
ータに関しては、アイ・エス・エス・シー・シー（ＩＳ
ＳＣＣ）、１９９３年第１１８頁及びアイ・エス・エス
・シー・シー（ＩＳＳＣＣ）１９９５年第３０８頁があ
る。
解能を実現する回路の一例として、１９９３年国際固体
回路会議に発表されたアレイオシレータ（Ａrray Ｏsc
illator)がある。このアレイオシレータは、同じリング
オシレータを列方向に多数並べて、各段を２入力として
１つの入力を用いてリング状に接続するともに、各段の
出力を隣りの段の他方の入力に供給し、行方向にもリン
グ状に接続させるものである。このようなリングオシレ
ータに関しては、アイ・エス・エス・シー・シー（ＩＳ
ＳＣＣ）、１９９３年第１１８頁及びアイ・エス・エス
・シー・シー（ＩＳＳＣＣ）１９９５年第３０８頁があ
る。
【０００４】
【発明が解決しようとする課題】半導体集積回路の性能
の向上に伴い、その動作に用いられるクロック周波数も
高くなる傾向にあり、クロック同期回路の精度への要求
がいっそう厳しくなり、多くとも１００ｐｓｅｃ（ピコ
秒）以下の精度が必要とされる。しかしながら、上記Ｓ
ＭＤを用いたクロック同期回路では、上記ＣＭＯＳイン
バータ回路の２段分の遅延時間は、１５０〜３００ｐｓ
ｅｃもの遅延時間になるため、この時間分解能がそのま
ま同期誤差になり、上記のような精度を実現できない。
また、公報記載のＳＭＤにおいては、パルスデューティ
５０％に設定するため、クロックサイクル測定部の遅延
要素回路の段数を同期クロック発生部の遅延要素回路の
２倍にすることで半周期を測定するものであるが、同期
化と回路の一体的に構成するためにダミー遅延回路の精
度を入力回路と内部の駆動段の遅延時間の半分に設定す
る必要があり、精度を悪くするばかりか同期範囲を狭く
してしまうという問題がある。
の向上に伴い、その動作に用いられるクロック周波数も
高くなる傾向にあり、クロック同期回路の精度への要求
がいっそう厳しくなり、多くとも１００ｐｓｅｃ（ピコ
秒）以下の精度が必要とされる。しかしながら、上記Ｓ
ＭＤを用いたクロック同期回路では、上記ＣＭＯＳイン
バータ回路の２段分の遅延時間は、１５０〜３００ｐｓ
ｅｃもの遅延時間になるため、この時間分解能がそのま
ま同期誤差になり、上記のような精度を実現できない。
また、公報記載のＳＭＤにおいては、パルスデューティ
５０％に設定するため、クロックサイクル測定部の遅延
要素回路の段数を同期クロック発生部の遅延要素回路の
２倍にすることで半周期を測定するものであるが、同期
化と回路の一体的に構成するためにダミー遅延回路の精
度を入力回路と内部の駆動段の遅延時間の半分に設定す
る必要があり、精度を悪くするばかりか同期範囲を狭く
してしまうという問題がある。
【０００５】一方、ＤＬＬ（ディレイ・ロックド・ルー
プ）のようなフィードバックループを含むクロック同期
回路は、入力クロックと出力クロックの位相を比較し、
その結果で遅延回路の遅延時間を調整するので上記１０
０ｐｓｅｃ程度の時間分解能を実現することができる反
面、上記のロック時間に１００サイクル程度もの長時間
を費やすこととなり応答性の点で問題がある。
プ）のようなフィードバックループを含むクロック同期
回路は、入力クロックと出力クロックの位相を比較し、
その結果で遅延回路の遅延時間を調整するので上記１０
０ｐｓｅｃ程度の時間分解能を実現することができる反
面、上記のロック時間に１００サイクル程度もの長時間
を費やすこととなり応答性の点で問題がある。
【０００６】上記クロック同期回路に要求される他の性
能として、待機状態における電力低減も重要である。こ
れは、例えばサーバのように大容量のメモリを搭載した
システムでは、通常動作時でもメモリの大部分を待機状
態にすることで電力の低減を図っているためである。そ
して、高速データ転送のためには、上記待機状態にある
メモリを動作状態に復帰してから、即座にリード／ライ
ト等の内部動作を開始することができるようにしなけれ
ばならず、上記クロック同期回路には高応答性が必須の
条件となる。
能として、待機状態における電力低減も重要である。こ
れは、例えばサーバのように大容量のメモリを搭載した
システムでは、通常動作時でもメモリの大部分を待機状
態にすることで電力の低減を図っているためである。そ
して、高速データ転送のためには、上記待機状態にある
メモリを動作状態に復帰してから、即座にリード／ライ
ト等の内部動作を開始することができるようにしなけれ
ばならず、上記クロック同期回路には高応答性が必須の
条件となる。
【０００７】本願発明者等においては、上記のような高
精度の時間分解能を持つ遅延回路を実現するために、前
記アレイオシレータの原理を用いた遅延回路を利用する
ことを検討した。しかしながら、上記のアレイオシレー
タにあっては、行方向の論理段数において各段数分ずつ
の等しい遅延を持つ遅延信号が形成されるはずである
が、実際の半導体基板上に形成された回路では、上記行
方向での信号遅延は良好な直線性が認められず、ある論
理段では速く、ある論理段では遅くなってしまう。した
がって、上記のようなアレイオシレータの原理をそのま
ま利用しても、上記のような１０数ｐｓｅｃのような微
小でしかも均等な遅延信号を得ることができないことが
判った。そこで、簡単な構成より高精度で入力されたク
ロックパルスのパルスデューティを５０％に設定すると
ができるクロック発生回路、上記アレイオシレータの改
良を図りつつ、高精度で待機時での低消費電力と高速復
帰（高応答性）を実現した新規なクロック発生回路の開
発に至った。
精度の時間分解能を持つ遅延回路を実現するために、前
記アレイオシレータの原理を用いた遅延回路を利用する
ことを検討した。しかしながら、上記のアレイオシレー
タにあっては、行方向の論理段数において各段数分ずつ
の等しい遅延を持つ遅延信号が形成されるはずである
が、実際の半導体基板上に形成された回路では、上記行
方向での信号遅延は良好な直線性が認められず、ある論
理段では速く、ある論理段では遅くなってしまう。した
がって、上記のようなアレイオシレータの原理をそのま
ま利用しても、上記のような１０数ｐｓｅｃのような微
小でしかも均等な遅延信号を得ることができないことが
判った。そこで、簡単な構成より高精度で入力されたク
ロックパルスのパルスデューティを５０％に設定すると
ができるクロック発生回路、上記アレイオシレータの改
良を図りつつ、高精度で待機時での低消費電力と高速復
帰（高応答性）を実現した新規なクロック発生回路の開
発に至った。
【０００８】この発明の目的は、簡単な構成で５０％の
パルスデューティに設定できる内部クロック信号を形成
するクロック発生回路、高精度で高応答性の外部同期化
されたクロックパルスを形成することができるクロック
発生回路を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
パルスデューティに設定できる内部クロック信号を形成
するクロック発生回路、高精度で高応答性の外部同期化
されたクロックパルスを形成することができるクロック
発生回路を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される外
部クロック信号を取り込む入力バッファ回路を通して取
り込まれた入力パルスをダミー遅延回路で遅延させ、上
記遅延させた入力パルスを比較的大きい時間分解能を持
つ第１の遅延回路を伝播させ、上記第１の遅延回路の各
段の遅延信号と、上記入力パルスの１クロック遅れたク
ロックエッジとを比較して両エッジの時間的一致を第１
のエッジ検出回路で検出し、上記第１の遅延回路と同等
の時間分解能をもって上記ダミー遅延回路を通して遅延
された入力クロックパルスを上記第１のエッジ検出回路
の検出信号によって第１の遅延回路の遅延段数と同じ遅
延段数になるように選択される第２の遅延回路を通して
伝達させ、上記第２の遅延回路と同一の回路構成とさ
れ、上記入力パルスを上記第１のエッジ検出回路の検出
信号によって第２の遅延回路と同じ遅延段数になるよう
に選択される第３の遅延回路を通して伝達させ、上記第
２の遅延回路の出力パルスを小さな時間分解能を持つ第
４の遅延回路を伝播させ、上記第４の遅延回路の各段の
遅延信号と、入力パルスの２クロック遅れたクロックエ
ッジとを比較して両エッジの時間的一致を第２のエッジ
検出回路で検出し、上記第４の遅延回路と同等の時間分
解能をもってクロックパルスを伝搬させる遅延回路を用
い、上記第３の遅延回路を通して遅延された入力パルス
を上記第２のエッジ検出回路の検出信号によって第４の
遅延回路の遅延段数と同じ遅延段数になるように選択さ
れる第５の遅延回路を伝搬させてその遅延信号によりク
ロック生成回路で内部クロック信号を形成するととも
に、上記ダミー遅延回路の遅延時間を上記入力バッファ
回路及び上記クロック生成回路の合成された遅延時間に
等しくさせる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される外
部クロック信号を取り込む入力バッファ回路を通して取
り込まれた入力パルスをダミー遅延回路で遅延させ、上
記遅延させた入力パルスを比較的大きい時間分解能を持
つ第１の遅延回路を伝播させ、上記第１の遅延回路の各
段の遅延信号と、上記入力パルスの１クロック遅れたク
ロックエッジとを比較して両エッジの時間的一致を第１
のエッジ検出回路で検出し、上記第１の遅延回路と同等
の時間分解能をもって上記ダミー遅延回路を通して遅延
された入力クロックパルスを上記第１のエッジ検出回路
の検出信号によって第１の遅延回路の遅延段数と同じ遅
延段数になるように選択される第２の遅延回路を通して
伝達させ、上記第２の遅延回路と同一の回路構成とさ
れ、上記入力パルスを上記第１のエッジ検出回路の検出
信号によって第２の遅延回路と同じ遅延段数になるよう
に選択される第３の遅延回路を通して伝達させ、上記第
２の遅延回路の出力パルスを小さな時間分解能を持つ第
４の遅延回路を伝播させ、上記第４の遅延回路の各段の
遅延信号と、入力パルスの２クロック遅れたクロックエ
ッジとを比較して両エッジの時間的一致を第２のエッジ
検出回路で検出し、上記第４の遅延回路と同等の時間分
解能をもってクロックパルスを伝搬させる遅延回路を用
い、上記第３の遅延回路を通して遅延された入力パルス
を上記第２のエッジ検出回路の検出信号によって第４の
遅延回路の遅延段数と同じ遅延段数になるように選択さ
れる第５の遅延回路を伝搬させてその遅延信号によりク
ロック生成回路で内部クロック信号を形成するととも
に、上記ダミー遅延回路の遅延時間を上記入力バッファ
回路及び上記クロック生成回路の合成された遅延時間に
等しくさせる。
【００１０】
【発明の実施の形態】図１には、この発明に係るクロッ
ク発生回路の一実施例のブロック図が示されている。特
に制限されないが、同図の各回路ブロックは、図示しな
い他の回路とともに公知の半導体製造技術によって、単
結晶シリコンのような１個の半導体基板上において形成
される。
ク発生回路の一実施例のブロック図が示されている。特
に制限されないが、同図の各回路ブロックは、図示しな
い他の回路とともに公知の半導体製造技術によって、単
結晶シリコンのような１個の半導体基板上において形成
される。
【００１１】この実施例では、簡単な構成で外部クロッ
ク信号との同期化と、外部クロック信号のパルスデュー
ティとは無関係に５０％のパルスデューティを持つ内部
クロック信号を形成するために、同期化回路と半周期化
回路とが組み合わされる。半導体集積回路装置の外部端
子から供給される外部クロック信号Ｅｘｔ．ＣＬＫは、
入力回路（レシーバ）ＲＣＶと駆動回路（ドライバ）Ｄ
ＲＶを通して内部共通ノードＣＯＭＭＯＮに伝えられ
る。
ク信号との同期化と、外部クロック信号のパルスデュー
ティとは無関係に５０％のパルスデューティを持つ内部
クロック信号を形成するために、同期化回路と半周期化
回路とが組み合わされる。半導体集積回路装置の外部端
子から供給される外部クロック信号Ｅｘｔ．ＣＬＫは、
入力回路（レシーバ）ＲＣＶと駆動回路（ドライバ）Ｄ
ＲＶを通して内部共通ノードＣＯＭＭＯＮに伝えられ
る。
【００１２】上記内部共通ノードＣＯＭＭＯＮに取り込
まれ入力クロックパルスは、上記入力バッファ及び駆動
回路ＲＣＶ＆ＤＲＶでの遅延時間と、後述するフリップ
フロップ回路ＦＦと駆動回路ＤＲＶからなるクロック生
成回路での遅延時間とに対応した遅延時間を持つように
されたダミー遅延回路ＤＭＤＬ１を通して遅延される。
この遅延された入力信号ＤＩＮは、第１の遅延回路ＤＬ
１により遅延される。この遅延回路ＤＬ１は、複数のゲ
ート回路が直列形態に接続せされたものであり、各遅延
段から遅延された出力信号が形成される。
まれ入力クロックパルスは、上記入力バッファ及び駆動
回路ＲＣＶ＆ＤＲＶでの遅延時間と、後述するフリップ
フロップ回路ＦＦと駆動回路ＤＲＶからなるクロック生
成回路での遅延時間とに対応した遅延時間を持つように
されたダミー遅延回路ＤＭＤＬ１を通して遅延される。
この遅延された入力信号ＤＩＮは、第１の遅延回路ＤＬ
１により遅延される。この遅延回路ＤＬ１は、複数のゲ
ート回路が直列形態に接続せされたものであり、各遅延
段から遅延された出力信号が形成される。
【００１３】上記第１の遅延回路ＤＬ１を通して遅延さ
れた各段の遅延信号は、上記内部共通ノードＣＯＭＭＯ
Ｎに供給された入力クロックパルスとが第１のエッジ検
出回路ＥＤ１により比較される。エッジ検出回路ＥＤ１
は、上記遅延段に対応した複数のエッジ検出部Ｄにより
構成されるものであり、上記遅延回路ＤＬ１での各段の
遅延信号と、１クロック遅れて上記内部共通ノードＣＯ
ＭＭＯＮに取り込まれた入力クロックパルスとのエッジ
とを比較し、両エッジが時間的に一致したらその時点で
遅延回路ＤＬ１におけるエッジの位置（つまり通過した
遅延要素回路の段数Ｎ）を検出する。
れた各段の遅延信号は、上記内部共通ノードＣＯＭＭＯ
Ｎに供給された入力クロックパルスとが第１のエッジ検
出回路ＥＤ１により比較される。エッジ検出回路ＥＤ１
は、上記遅延段に対応した複数のエッジ検出部Ｄにより
構成されるものであり、上記遅延回路ＤＬ１での各段の
遅延信号と、１クロック遅れて上記内部共通ノードＣＯ
ＭＭＯＮに取り込まれた入力クロックパルスとのエッジ
とを比較し、両エッジが時間的に一致したらその時点で
遅延回路ＤＬ１におけるエッジの位置（つまり通過した
遅延要素回路の段数Ｎ）を検出する。
【００１４】上記第１の遅延回路ＤＬ１に対応して第２
の遅延回路ＤＬ２が設けられる。上記第２の遅延回路Ｄ
Ｌ２は、上記第１の遅延回路と同等の回路で構成され、
第１のエッジ検出回路ＥＤ１の検出信号により制御され
るＮ段目の遅延段が選ばれて、上記内部共通ノードＣＯ
ＭＭＯＮに伝えられた入力クロックパルスを上記第１の
遅延回路ＤＬ１での遅延段数と同数の遅延段数Ｎを通し
て遅延させる。この遅延回路ＤＬ２の遅延信号がフリッ
プフロップ回路ＦＦと駆動回路ＤＲＶからなるパルス生
成回路を通して内部クロックパルスｉｎｔ．ＣＬＫとし
て出力される。
の遅延回路ＤＬ２が設けられる。上記第２の遅延回路Ｄ
Ｌ２は、上記第１の遅延回路と同等の回路で構成され、
第１のエッジ検出回路ＥＤ１の検出信号により制御され
るＮ段目の遅延段が選ばれて、上記内部共通ノードＣＯ
ＭＭＯＮに伝えられた入力クロックパルスを上記第１の
遅延回路ＤＬ１での遅延段数と同数の遅延段数Ｎを通し
て遅延させる。この遅延回路ＤＬ２の遅延信号がフリッ
プフロップ回路ＦＦと駆動回路ＤＲＶからなるパルス生
成回路を通して内部クロックパルスｉｎｔ．ＣＬＫとし
て出力される。
【００１５】上記内部クロックパルスｉｎｔ．ＣＬＫ
は、外部端子から供給された入力クロック信号Ｅｘｔ．
ＣＬＫと同期化されるものであり、かかる入力クロック
信号Ｅｘｔ．ＣＬＫは、上記の入力バッファとしてのレ
シーバＲＣＶ、及びドライバＤＲＶを通して上記同期化
回路の入力に対応した内部共通ノードＣＯＭＭＯＮに供
給されて上記入力クロックパルスとされる。つまり、上
記ドライバＤＲＶの出力が接続される内部共通ノードＣ
ＯＭＭＯＮに取り込まれた入力クロックパルスは、その
まま上記遅延回路ＤＬ１の入力に供給されるのではな
く、ダミー遅延回路ＤＭＤＬ１を通して遅延されて上記
遅延回路ＤＬ１の入力信号ＤＩＮとされる。ダミー遅延
回路ＤＭＤＬ１は、上記レシーバＲＣＶ１とドライバＤ
ＲＶ及び上記パルス生成回路（ＦＦ＆ＤＲＶ）の遅延時
間に対応した遅延時間に設定され、後述するように上記
内部クロックパルスｉｎｔ．ＣＬＫと外部端子から供給
された入力クロック信号Ｅｘｔ．ＣＬＫとを同期化させ
るものである。
は、外部端子から供給された入力クロック信号Ｅｘｔ．
ＣＬＫと同期化されるものであり、かかる入力クロック
信号Ｅｘｔ．ＣＬＫは、上記の入力バッファとしてのレ
シーバＲＣＶ、及びドライバＤＲＶを通して上記同期化
回路の入力に対応した内部共通ノードＣＯＭＭＯＮに供
給されて上記入力クロックパルスとされる。つまり、上
記ドライバＤＲＶの出力が接続される内部共通ノードＣ
ＯＭＭＯＮに取り込まれた入力クロックパルスは、その
まま上記遅延回路ＤＬ１の入力に供給されるのではな
く、ダミー遅延回路ＤＭＤＬ１を通して遅延されて上記
遅延回路ＤＬ１の入力信号ＤＩＮとされる。ダミー遅延
回路ＤＭＤＬ１は、上記レシーバＲＣＶ１とドライバＤ
ＲＶ及び上記パルス生成回路（ＦＦ＆ＤＲＶ）の遅延時
間に対応した遅延時間に設定され、後述するように上記
内部クロックパルスｉｎｔ．ＣＬＫと外部端子から供給
された入力クロック信号Ｅｘｔ．ＣＬＫとを同期化させ
るものである。
【００１６】上記同期化回路に次の半周期化回路が組み
合わされる。上記内部共通ノードＣＯＭＭＯＮに取り込
まれた入力クロックパルスは、直接に第３の遅延回路Ｄ
Ｌ３により遅延される。この遅延回路ＤＬ３は、複数の
ゲート回路が直列形態に接続せされたものであり、各遅
延段から遅延された出力信号が形成される。ただし、そ
の遅延段数は、入力クロックパルスの最低周波数に対応
した最大周期に対応されたものとされる。
合わされる。上記内部共通ノードＣＯＭＭＯＮに取り込
まれた入力クロックパルスは、直接に第３の遅延回路Ｄ
Ｌ３により遅延される。この遅延回路ＤＬ３は、複数の
ゲート回路が直列形態に接続せされたものであり、各遅
延段から遅延された出力信号が形成される。ただし、そ
の遅延段数は、入力クロックパルスの最低周波数に対応
した最大周期に対応されたものとされる。
【００１７】上記第３の遅延回路ＤＬ３を通して遅延さ
れた各段の遅延信号は、上記内部共通ノードＣＯＭＭＯ
Ｎに供給された入力クロックパルスと第２のエッジ検出
回路ＥＤ２により比較される。エッジ検出回路ＥＤ２
は、上記同様に遅延段に対応した複数のエッジ検出部Ｄ
により構成されるものであり、上記遅延回路ＤＬ３での
各段の遅延信号と、１クロック遅れて上記内部共通ノー
ドＣＯＭＭＯＮに取り込まれた入力クロックパルスとの
エッジとを比較し、両エッジが時間的に一致したらその
時点で遅延回路ＤＬ１におけるエッジの位置（つまり通
過した遅延要素回路の段数Ｎ）を検出することにより、
入力クロックパルスの１周期を遅延段数に置き換えて測
定する。
れた各段の遅延信号は、上記内部共通ノードＣＯＭＭＯ
Ｎに供給された入力クロックパルスと第２のエッジ検出
回路ＥＤ２により比較される。エッジ検出回路ＥＤ２
は、上記同様に遅延段に対応した複数のエッジ検出部Ｄ
により構成されるものであり、上記遅延回路ＤＬ３での
各段の遅延信号と、１クロック遅れて上記内部共通ノー
ドＣＯＭＭＯＮに取り込まれた入力クロックパルスとの
エッジとを比較し、両エッジが時間的に一致したらその
時点で遅延回路ＤＬ１におけるエッジの位置（つまり通
過した遅延要素回路の段数Ｎ）を検出することにより、
入力クロックパルスの１周期を遅延段数に置き換えて測
定する。
【００１８】上記第３の遅延回路ＤＬ３に対応して第４
の遅延回路ＤＬ４が設けられる。上記第４の遅延回路Ｄ
Ｌ４は、上記第３の遅延回路と同等の回路で構成され、
第３のエッジ検出回路ＥＤ２の検出信号により制御され
るＮ／２段目の遅延段が選ばれて、ＳＯＵＴを上記第３
の遅延回路ＤＬ３での遅延段数の半分の遅延段数Ｎ／２
を通して遅延させる。この遅延回路ＤＬ４の遅延信号が
フリップフロップ回路ＦＦに供給されて、内部クロック
信号ｉｎｔ．ＣＬＫのパルス幅（デューティ）が設定さ
れる。つまり、フリップフロップ回路ＦＦは、上記同期
化回路で形成された遅延信号ＳＯＵＴによりセットさ
れ、上記半周期化回路で形成された遅延信号ＨＯＵＴに
よりリセットされる。
の遅延回路ＤＬ４が設けられる。上記第４の遅延回路Ｄ
Ｌ４は、上記第３の遅延回路と同等の回路で構成され、
第３のエッジ検出回路ＥＤ２の検出信号により制御され
るＮ／２段目の遅延段が選ばれて、ＳＯＵＴを上記第３
の遅延回路ＤＬ３での遅延段数の半分の遅延段数Ｎ／２
を通して遅延させる。この遅延回路ＤＬ４の遅延信号が
フリップフロップ回路ＦＦに供給されて、内部クロック
信号ｉｎｔ．ＣＬＫのパルス幅（デューティ）が設定さ
れる。つまり、フリップフロップ回路ＦＦは、上記同期
化回路で形成された遅延信号ＳＯＵＴによりセットさ
れ、上記半周期化回路で形成された遅延信号ＨＯＵＴに
よりリセットされる。
【００１９】図２には、上記クロック発生回路の動作を
説明するためのタイミング図が示されている。外部端子
から入力されるクロック信号Ｅｘｔ．ＣＬＫは、上記レ
シーバＲＣＶとドライバＤＲＶを通して遅延時間ｄ１だ
け遅延されて内部共通ノードＣＯＭＭＯＮに伝えられ
る。この共通ノードＣＯＭＭＯＮに伝えられた入力パル
スは、上記ダミー遅延回路ＤＭＤＬ１により、上記入力
回路（ＲＣＶ＆ＤＲＶ）での遅延時間ｄ１と、パルス生
成部（前記エッジ検出回路ＥＤ１での遅延時間も含まれ
る）での遅延時間ｄ２に対応した遅延時間（ｄ１＋ｄ
２）だけ遅延されて上記遅延回路ＤＬ１の入力パルスＤ
ＩＮとされる。
説明するためのタイミング図が示されている。外部端子
から入力されるクロック信号Ｅｘｔ．ＣＬＫは、上記レ
シーバＲＣＶとドライバＤＲＶを通して遅延時間ｄ１だ
け遅延されて内部共通ノードＣＯＭＭＯＮに伝えられ
る。この共通ノードＣＯＭＭＯＮに伝えられた入力パル
スは、上記ダミー遅延回路ＤＭＤＬ１により、上記入力
回路（ＲＣＶ＆ＤＲＶ）での遅延時間ｄ１と、パルス生
成部（前記エッジ検出回路ＥＤ１での遅延時間も含まれ
る）での遅延時間ｄ２に対応した遅延時間（ｄ１＋ｄ
２）だけ遅延されて上記遅延回路ＤＬ１の入力パルスＤ
ＩＮとされる。
【００２０】この入力パルスＤＩＮは、遅延回路ＤＬ１
を伝播し、その立ち上がりエッジが上記共通ノードＣＯ
ＭＭＯＮに入力される１サイクル遅れて入力されたパル
スの立ち上がりエッジと比較されて、上記遅延回路ＤＬ
１での遅延時間ｍだけ遅延されたもののエッジの位置に
対応するＮ段目が検出されて、ＳＭＤの動作と同様にそ
の検出信号に対応して共通ノードＣＯＭＭＯＭの入力パ
ルスが遅延回路ＤＬ２を通して同じ段数Ｎに対応した遅
延時間ｍだけ遅延させられて出力信号ＳＯＵＴとされ
る。
を伝播し、その立ち上がりエッジが上記共通ノードＣＯ
ＭＭＯＮに入力される１サイクル遅れて入力されたパル
スの立ち上がりエッジと比較されて、上記遅延回路ＤＬ
１での遅延時間ｍだけ遅延されたもののエッジの位置に
対応するＮ段目が検出されて、ＳＭＤの動作と同様にそ
の検出信号に対応して共通ノードＣＯＭＭＯＭの入力パ
ルスが遅延回路ＤＬ２を通して同じ段数Ｎに対応した遅
延時間ｍだけ遅延させられて出力信号ＳＯＵＴとされ
る。
【００２１】上記同期化動作と並行して、遅延回路ＤＬ
３による入力パルスの１周期の測定が行われる。すなわ
ち、遅延回路ＤＬ３は、少なくとも入力パルスの最低周
波数に対応した最大周期に相当する遅延段を持ち、上記
入力パルスを遅延させる。この遅延信号と１サイクル遅
れて入力された入力パルスとが前記同様にエッジ検出回
路ＥＤ２により比較され、入力パルスの１周期分に相当
する遅延段に対応した遅延時間２ｎが測定される。この
検出信号は、上記遅延回路ＤＬ２により同期化された出
力パルスＳＯＵＴを上記検出された段数の半分に相当す
る遅延時間ｎだけ遅延させて半周期化出力パルスＨＯＵ
Ｔを形成する。
３による入力パルスの１周期の測定が行われる。すなわ
ち、遅延回路ＤＬ３は、少なくとも入力パルスの最低周
波数に対応した最大周期に相当する遅延段を持ち、上記
入力パルスを遅延させる。この遅延信号と１サイクル遅
れて入力された入力パルスとが前記同様にエッジ検出回
路ＥＤ２により比較され、入力パルスの１周期分に相当
する遅延段に対応した遅延時間２ｎが測定される。この
検出信号は、上記遅延回路ＤＬ２により同期化された出
力パルスＳＯＵＴを上記検出された段数の半分に相当す
る遅延時間ｎだけ遅延させて半周期化出力パルスＨＯＵ
Ｔを形成する。
【００２２】フリップフロップ回路ＦＦとドライバＤＲ
Ｖからなるパルス生成回路では、上記同期化出力パルス
ＳＯＵＴの立ち上がりより動作時間ｄ２だけ遅延させて
内部クロックパルスｉｎｔ．ＣＬＫを立ち上げ、上記半
周期化出力パルスＨＯＵＴの立ち上がりより動作時間ｄ
２だけ遅れて立ち下げる。これにより、外部クロックパ
ルスＥｘｔ．ＣＬＫに対して同期化され、かつ、そのパ
ルスデューティが１周期の半分（５０％）にされた内部
クロックパルスｉｎｔ．ＣＬＫを形成することができ
る。
Ｖからなるパルス生成回路では、上記同期化出力パルス
ＳＯＵＴの立ち上がりより動作時間ｄ２だけ遅延させて
内部クロックパルスｉｎｔ．ＣＬＫを立ち上げ、上記半
周期化出力パルスＨＯＵＴの立ち上がりより動作時間ｄ
２だけ遅れて立ち下げる。これにより、外部クロックパ
ルスＥｘｔ．ＣＬＫに対して同期化され、かつ、そのパ
ルスデューティが１周期の半分（５０％）にされた内部
クロックパルスｉｎｔ．ＣＬＫを形成することができ
る。
【００２３】上記動作を定量的に説明すると、以下のよ
うになる。ダミー遅延回路ＤＭＤＬ１と遅延回路ＤＬ１
とにより、外部クロックパルスＥｘｔ．ＣＬＫの１周期
（ｔＣＫ）が測定されるから次式（１）が成立する。 （ｄ１＋ｄ２）＋ｍ＝ｔＣＫ ・・・・・（１） 外部クロックパルスＥｘｔ．ＣＬＫは、入力回路（ＲＶＣ＆ＤＲＶ）により遅 延時間ｄ１だけ遅れて入力され、遅延回路ＤＬ２では上
記遅延回路ＤＬ１と同じ遅延時間ｍだけ遅延させ、パル
ス生成回路（ＦＦ＆ＤＲＶ）ではさらに遅延時間ｄ２だ
け遅延させる。したがって、外部クロックパルスＥｘ
ｔ．ＣＬＫに対して内部クロックパルスｉｎｔ．ＣＬＫ
は、次式（２）の遅延時間ＴＤだけ遅れて形成されるこ
とになる。 ＴＤ＝ｄ１＋ｍ＋ｄ２ ＝ｄ１＋ｄ２＋ｍ＝ｔＣＫ ・・・・・・・・・・・（２） つまり、外部クロックパルスＥｘｔ．ＣＬＫに対して内
部クロックパルスｉｎｔ．ＣＬＫが丁度１周期分遅れて
形成されるから両者は同期化されたものと見做すことが
できる。
うになる。ダミー遅延回路ＤＭＤＬ１と遅延回路ＤＬ１
とにより、外部クロックパルスＥｘｔ．ＣＬＫの１周期
（ｔＣＫ）が測定されるから次式（１）が成立する。 （ｄ１＋ｄ２）＋ｍ＝ｔＣＫ ・・・・・（１） 外部クロックパルスＥｘｔ．ＣＬＫは、入力回路（ＲＶＣ＆ＤＲＶ）により遅 延時間ｄ１だけ遅れて入力され、遅延回路ＤＬ２では上
記遅延回路ＤＬ１と同じ遅延時間ｍだけ遅延させ、パル
ス生成回路（ＦＦ＆ＤＲＶ）ではさらに遅延時間ｄ２だ
け遅延させる。したがって、外部クロックパルスＥｘ
ｔ．ＣＬＫに対して内部クロックパルスｉｎｔ．ＣＬＫ
は、次式（２）の遅延時間ＴＤだけ遅れて形成されるこ
とになる。 ＴＤ＝ｄ１＋ｍ＋ｄ２ ＝ｄ１＋ｄ２＋ｍ＝ｔＣＫ ・・・・・・・・・・・（２） つまり、外部クロックパルスＥｘｔ．ＣＬＫに対して内
部クロックパルスｉｎｔ．ＣＬＫが丁度１周期分遅れて
形成されるから両者は同期化されたものと見做すことが
できる。
【００２４】この実施例では、同期化と半周期化とを分
けて回路を構成することにより、上記同期化に不可欠な
ダミー遅延回路ＤＭＤＬ１を上記入力回路（ＲＣＶ＆Ｄ
ＲＶ）と、パルス生成回路（ＦＦ＆ＤＲＶ）に対応した
レプリカ回路を用いて構成することにより、比較的大き
なプロセスバラツキを持つ素子を用いた半導体集積回路
においても、相対比の精度が良いという半導体集積回路
の特長を生かして高い精度での同期化が可能になり、半
周期化回路も簡単でしかも精度よくパルスデューティを
５０％に制御することができる。
けて回路を構成することにより、上記同期化に不可欠な
ダミー遅延回路ＤＭＤＬ１を上記入力回路（ＲＣＶ＆Ｄ
ＲＶ）と、パルス生成回路（ＦＦ＆ＤＲＶ）に対応した
レプリカ回路を用いて構成することにより、比較的大き
なプロセスバラツキを持つ素子を用いた半導体集積回路
においても、相対比の精度が良いという半導体集積回路
の特長を生かして高い精度での同期化が可能になり、半
周期化回路も簡単でしかも精度よくパルスデューティを
５０％に制御することができる。
【００２５】図３には、この発明の他の一実施例のブロ
ック図が示されている。この実施例では、より高い精度
での同期化及び半周期化を実現するために、２種類の遅
延回路が用いられる。つまり、インバータ回路等のよう
な比較的大きな遅延時間を持つ遅延回路ＣＤＬ１１，Ｃ
ＤＬ１２及びＣＤＬ２１に、本願発明者等の開発に係る
時間分解能が２０〜１００ｐｓｅｃのように小さな格子
状遅延回路からなる微細遅延回路ＦＤＬ１１，ＦＤＬ２
１を組み合わせて同期化回路を構成する。
ック図が示されている。この実施例では、より高い精度
での同期化及び半周期化を実現するために、２種類の遅
延回路が用いられる。つまり、インバータ回路等のよう
な比較的大きな遅延時間を持つ遅延回路ＣＤＬ１１，Ｃ
ＤＬ１２及びＣＤＬ２１に、本願発明者等の開発に係る
時間分解能が２０〜１００ｐｓｅｃのように小さな格子
状遅延回路からなる微細遅延回路ＦＤＬ１１，ＦＤＬ２
１を組み合わせて同期化回路を構成する。
【００２６】上記時間分解能が大きいものと小さいもの
との２種類を組み合わせることで、上記同期可能な周波
数帯域の確保と回路規模の縮小及び同期誤差の縮小を図
るものである。つまり、上記時間分解能が比較的大きな
遅延回路ＣＤＬ１１〜ＣＤＬ２１により、大まかな同期
信号を形成し、それに含まれる同期誤差分を上記時間分
解能の小さな格子状遅延回路からなる微細遅延回路ＦＤ
Ｌ１１，ＦＤＬ２１により補正するという構成を取るも
のである。
との２種類を組み合わせることで、上記同期可能な周波
数帯域の確保と回路規模の縮小及び同期誤差の縮小を図
るものである。つまり、上記時間分解能が比較的大きな
遅延回路ＣＤＬ１１〜ＣＤＬ２１により、大まかな同期
信号を形成し、それに含まれる同期誤差分を上記時間分
解能の小さな格子状遅延回路からなる微細遅延回路ＦＤ
Ｌ１１，ＦＤＬ２１により補正するという構成を取るも
のである。
【００２７】この実施例では、高い精度での上記同期化
されたクロック信号を形成するために、上記時間分解能
の大きな遅延回路としてＣＤＬ１１、ＣＤＬ１２及びＣ
ＤＬ２１の３つを用いる。１つの遅延回路ＣＤＬ１１
は、入力されたクロックパルスＤＩＮを遅延させてエッ
ジ検出回路（Ｅdge Ｄetector)ＥＤ１に供給する。この
エッジ検出回路ＥＤ１１は、前記同様に上記遅延回路Ｃ
ＤＬ１１の各段の遅延信号と、１クロック遅れて入力さ
れたクロックパルスとのエッジとを比較し、両エッジが
時間的に一致したらその時点で遅延回路ＣＤＬ１１にお
けるエッジの位置（つまり通過した遅延要素回路の段数
Ｎ）を検出する。
されたクロック信号を形成するために、上記時間分解能
の大きな遅延回路としてＣＤＬ１１、ＣＤＬ１２及びＣ
ＤＬ２１の３つを用いる。１つの遅延回路ＣＤＬ１１
は、入力されたクロックパルスＤＩＮを遅延させてエッ
ジ検出回路（Ｅdge Ｄetector)ＥＤ１に供給する。この
エッジ検出回路ＥＤ１１は、前記同様に上記遅延回路Ｃ
ＤＬ１１の各段の遅延信号と、１クロック遅れて入力さ
れたクロックパルスとのエッジとを比較し、両エッジが
時間的に一致したらその時点で遅延回路ＣＤＬ１１にお
けるエッジの位置（つまり通過した遅延要素回路の段数
Ｎ）を検出する。
【００２８】上記エッジ検出回路ＥＤ１１で形成された
検出信号より遅延回路ＣＤＬ１２とＣＤＬ２１とが制御
される。遅延回路ＣＤＬ１２では、上記ダミー遅延回路
ＤＭＤＬ１で遅延された入力パルスＤＩＮを上記遅延段
数分遅延させて、測定用の同期化パルスＣＤＯＵＴＭを
形成する。これに対して、遅延回路ＤＬ２１では、共通
ノードＣＯＭＭＯＮの入力パルスを上記同様な遅延段数
分遅延させて上記時間分解能に対応した誤差を含んだ同
期化信号ＣＤＯＵＴを形成する。
検出信号より遅延回路ＣＤＬ１２とＣＤＬ２１とが制御
される。遅延回路ＣＤＬ１２では、上記ダミー遅延回路
ＤＭＤＬ１で遅延された入力パルスＤＩＮを上記遅延段
数分遅延させて、測定用の同期化パルスＣＤＯＵＴＭを
形成する。これに対して、遅延回路ＤＬ２１では、共通
ノードＣＯＭＭＯＮの入力パルスを上記同様な遅延段数
分遅延させて上記時間分解能に対応した誤差を含んだ同
期化信号ＣＤＯＵＴを形成する。
【００２９】後述するような格子状遅延回路からなる微
細遅延回路ＦＤＬ１１には、上記遅延回路ＤＬ１２の遅
延信号ＣＤＯＵＴＭが供給され、その遅延信号をエッジ
検出回路ＥＤ１２に供給する。このエッジ検出回路ＥＤ
１２は、上記微細遅延回路ＦＤＬ１１の各段の遅延信号
と、さらに１クロック遅れて入力されたクロックパルス
ＤＩＮとのエッジとを比較し、両エッジが時間的に一致
したらその時点で微細遅延回路ＦＤＬ１１におけるエッ
ジの位置（つまり通過した遅延要素回路の段数Ｍ）を検
出する。
細遅延回路ＦＤＬ１１には、上記遅延回路ＤＬ１２の遅
延信号ＣＤＯＵＴＭが供給され、その遅延信号をエッジ
検出回路ＥＤ１２に供給する。このエッジ検出回路ＥＤ
１２は、上記微細遅延回路ＦＤＬ１１の各段の遅延信号
と、さらに１クロック遅れて入力されたクロックパルス
ＤＩＮとのエッジとを比較し、両エッジが時間的に一致
したらその時点で微細遅延回路ＦＤＬ１１におけるエッ
ジの位置（つまり通過した遅延要素回路の段数Ｍ）を検
出する。
【００３０】上記エッジ検出回路ＥＤ１２で形成された
検出信号により、上記微細遅延回路ＦＤＬ１１と同じ構
成の微細遅延回路ＦＤＬ２１から同じ段数だけ遅延させ
た同期化パルスＳＯＵＴを形成して、前記同様なフリッ
プフロップ回路ＦＦとドライバＤＲＶからなるパルス生
成回路に供給する。パルス生成回路では、上記同期化パ
ルスＳＯＵＴに対応して内部クロックパルスｉｎｔ．Ｃ
ＬＫを発生させる。
検出信号により、上記微細遅延回路ＦＤＬ１１と同じ構
成の微細遅延回路ＦＤＬ２１から同じ段数だけ遅延させ
た同期化パルスＳＯＵＴを形成して、前記同様なフリッ
プフロップ回路ＦＦとドライバＤＲＶからなるパルス生
成回路に供給する。パルス生成回路では、上記同期化パ
ルスＳＯＵＴに対応して内部クロックパルスｉｎｔ．Ｃ
ＬＫを発生させる。
【００３１】上記内部クロック信号ｉｎｔ．ＣＬＫは、
外部端子から供給された入力クロック信号Ｅｘｔ．ＣＬ
Ｋと同期化されるものであり、かかる外部クロックパル
スＥｘｔ．ＣＬＫは、入力回路としてのレシーバＲＣ
Ｖ、及びドライバＤＲＶを通して上記同期化回路の共通
ノードＣＯＭＭＯＮに供給されて上記入力のクロックパ
ルスとされる。つまり、上記ドライバＤＲＶの出力が接
続される共通ノードＣＯＭＭＯＮに取り込まれた入力パ
ルスは、そのまま上記遅延回路ＣＤＬ１１の入力に供給
されるのではなく、ダミー遅延回路ＤＭＤＬ１を通して
遅延されて上記遅延回路ＣＤＬ１１の入力信号ＤＩＮに
される。
外部端子から供給された入力クロック信号Ｅｘｔ．ＣＬ
Ｋと同期化されるものであり、かかる外部クロックパル
スＥｘｔ．ＣＬＫは、入力回路としてのレシーバＲＣ
Ｖ、及びドライバＤＲＶを通して上記同期化回路の共通
ノードＣＯＭＭＯＮに供給されて上記入力のクロックパ
ルスとされる。つまり、上記ドライバＤＲＶの出力が接
続される共通ノードＣＯＭＭＯＮに取り込まれた入力パ
ルスは、そのまま上記遅延回路ＣＤＬ１１の入力に供給
されるのではなく、ダミー遅延回路ＤＭＤＬ１を通して
遅延されて上記遅延回路ＣＤＬ１１の入力信号ＤＩＮに
される。
【００３２】上記同期化回路に次の半周期化回路が組み
合わされる。内部共通ノードＣＯＭＭＯＮに取り込まれ
入力クロックパルスは、直接にインバータ回路等のよう
に比較的大きな時間分解能を持つ遅延回路を用いて構成
された遅延回路ＣＤＬ３１により遅延される。この遅延
回路ＣＤＬ３１は、複数のゲート回路が直列形態に接続
せされたものであり、各遅延段から遅延された出力信号
が形成される。ただし、その遅延段数は、前記同様に入
力クロックパルスの最低周波数に対応した最大周期に対
応されたものとされる。
合わされる。内部共通ノードＣＯＭＭＯＮに取り込まれ
入力クロックパルスは、直接にインバータ回路等のよう
に比較的大きな時間分解能を持つ遅延回路を用いて構成
された遅延回路ＣＤＬ３１により遅延される。この遅延
回路ＣＤＬ３１は、複数のゲート回路が直列形態に接続
せされたものであり、各遅延段から遅延された出力信号
が形成される。ただし、その遅延段数は、前記同様に入
力クロックパルスの最低周波数に対応した最大周期に対
応されたものとされる。
【００３３】上記遅延回路ＣＤＬ３１を通して遅延され
た各段の遅延信号は、上記内部共通ノードＣＯＭＭＯＮ
に供給された入力クロックパルスとがエッジ検出回路Ｅ
Ｄ２１により比較される。エッジ検出回路ＥＤ２１は、
上記同様に遅延段に対応した複数のエッジ検出部Ｄによ
り構成されるものであり、上記遅延回路ＣＤＬ３１での
各段の遅延信号と、１クロック遅れて上記内部共通ノー
ドＣＯＭＭＯＮに取り込まれた入力クロックパルスとの
エッジとを比較し、両エッジが時間的に一致したらその
時点で遅延回路ＣＤＬ３１におけるエッジの位置を検出
することにより、入力クロックパルスの１周期を遅延段
数に置き換えて測定する。ただし、上記時間分解能に対
応した誤差を含むものである。
た各段の遅延信号は、上記内部共通ノードＣＯＭＭＯＮ
に供給された入力クロックパルスとがエッジ検出回路Ｅ
Ｄ２１により比較される。エッジ検出回路ＥＤ２１は、
上記同様に遅延段に対応した複数のエッジ検出部Ｄによ
り構成されるものであり、上記遅延回路ＣＤＬ３１での
各段の遅延信号と、１クロック遅れて上記内部共通ノー
ドＣＯＭＭＯＮに取り込まれた入力クロックパルスとの
エッジとを比較し、両エッジが時間的に一致したらその
時点で遅延回路ＣＤＬ３１におけるエッジの位置を検出
することにより、入力クロックパルスの１周期を遅延段
数に置き換えて測定する。ただし、上記時間分解能に対
応した誤差を含むものである。
【００３４】上記誤差分を補正するために、上記同期化
回路と同様に格子状遅延回路からなる微細遅延回路ＦＤ
Ｌ３１に対応した遅延回路ＣＤＬ３２が設けられて、上
記誤差を含んだ１周期の遅延段数分の遅延信号ＣＤＯＵ
ＴＨＭが形成される。上記エッジ検出回路ＥＤ２１の検
出信号により、遅延回路ＣＤＬ４１を用いて上記同期化
信号ＳＯＵＴを上記半分の遅延段数だけ遅延させた誤差
分を含んだ半周期化信号が形成される。上記誤差分を含
んだ遅延信号ＣＤＯＵＴＨＭを微細遅延回路ＦＤＬ３１
に供給する。エッジ検出回路ＥＤ２２は、上記微細遅延
回路ＦＤＬ３１の各段の遅延信号と、さらに１クロック
遅れて入力された共通ノードＣＯＭＭＯＮの入力クロッ
クパルスエッジとを比較し、両エッジが時間的に一致し
たらその時点で微細遅延回路ＦＤＬ３１におけるエッジ
の位置を検出する。
回路と同様に格子状遅延回路からなる微細遅延回路ＦＤ
Ｌ３１に対応した遅延回路ＣＤＬ３２が設けられて、上
記誤差を含んだ１周期の遅延段数分の遅延信号ＣＤＯＵ
ＴＨＭが形成される。上記エッジ検出回路ＥＤ２１の検
出信号により、遅延回路ＣＤＬ４１を用いて上記同期化
信号ＳＯＵＴを上記半分の遅延段数だけ遅延させた誤差
分を含んだ半周期化信号が形成される。上記誤差分を含
んだ遅延信号ＣＤＯＵＴＨＭを微細遅延回路ＦＤＬ３１
に供給する。エッジ検出回路ＥＤ２２は、上記微細遅延
回路ＦＤＬ３１の各段の遅延信号と、さらに１クロック
遅れて入力された共通ノードＣＯＭＭＯＮの入力クロッ
クパルスエッジとを比較し、両エッジが時間的に一致し
たらその時点で微細遅延回路ＦＤＬ３１におけるエッジ
の位置を検出する。
【００３５】上記エッジ検出回路ＥＤ２２で形成された
検出信号により、上記微細遅延回路ＦＤＬ３１と同じ構
成の微細遅延回路ＦＤＬ４２から半分の段数だけ遅延さ
せた半周期化信号ＨＯＵＴを形成して、前記同様なフリ
ップフロップ回路ＦＦとドライバＤＲＶからなるパルス
生成回路に供給する。パルス生成回路では、上記同期化
回路からの同期化信号ＳＯＵＴでセットされ、上記半周
期化回路からの半周期信号ＨＯＵＴによりリセットされ
るフリップフロップ回路ＦＦとドライバＤＲＶにより内
部クロックパルスｉｎｔ．ＣＬＫを発生させる。
検出信号により、上記微細遅延回路ＦＤＬ３１と同じ構
成の微細遅延回路ＦＤＬ４２から半分の段数だけ遅延さ
せた半周期化信号ＨＯＵＴを形成して、前記同様なフリ
ップフロップ回路ＦＦとドライバＤＲＶからなるパルス
生成回路に供給する。パルス生成回路では、上記同期化
回路からの同期化信号ＳＯＵＴでセットされ、上記半周
期化回路からの半周期信号ＨＯＵＴによりリセットされ
るフリップフロップ回路ＦＦとドライバＤＲＶにより内
部クロックパルスｉｎｔ．ＣＬＫを発生させる。
【００３６】図４には、上記クロック同期回路の動作を
説明するためのタイミング図が示されている。基本的に
は前記図２のタイミング図と同様であるが、同期化回路
の粗測定ではδ、半周期化回路での粗測定では２Δの誤
差分が含まれる。上記同期化回路での誤差δは、微測定
において遅延時間ｎとして測定される。この結果、３サ
イクル目での同期化では、遅延回路ＣＤＬ２１での遅延
時間ｍと、微細遅延回路ＦＤＬ２１での上記微測定での
遅延時間ｎとパルス生成回路での遅延時間ｄ２が加えら
れて同期化信号ｉｎｔ．ＣＬＫが形成される。
説明するためのタイミング図が示されている。基本的に
は前記図２のタイミング図と同様であるが、同期化回路
の粗測定ではδ、半周期化回路での粗測定では２Δの誤
差分が含まれる。上記同期化回路での誤差δは、微測定
において遅延時間ｎとして測定される。この結果、３サ
イクル目での同期化では、遅延回路ＣＤＬ２１での遅延
時間ｍと、微細遅延回路ＦＤＬ２１での上記微測定での
遅延時間ｎとパルス生成回路での遅延時間ｄ２が加えら
れて同期化信号ｉｎｔ．ＣＬＫが形成される。
【００３７】半周期化回路の粗測定では、上記のような
２Δの誤差分が含まれ、３サイクル目での微測定によっ
て２ｊとして測定され、ＳＯＵＴに対して、上記粗測定
による２ｋの半分のｋと、上記微測定の２ｊの半分のｊ
と上記遅延時間ｄ２によって半周期が設定された内部ク
ロックパルスｉｎｔ．ＣＬＫが形成される。
２Δの誤差分が含まれ、３サイクル目での微測定によっ
て２ｊとして測定され、ＳＯＵＴに対して、上記粗測定
による２ｋの半分のｋと、上記微測定の２ｊの半分のｊ
と上記遅延時間ｄ２によって半周期が設定された内部ク
ロックパルスｉｎｔ．ＣＬＫが形成される。
【００３８】上記動作を定量的に説明すると、以下のよ
うになる。上記時間分解能の大きな遅延回路ＣＤＬ１１
におけるエッジ比較について、かかる遅延回路ＣＤＬ１
１中を伝播するエッジと、コモンノードＣＯＭＭＯＮと
の時間差が１クロックサイクルになることから、次式
（３）が成立する。 ｄ１＋ｄ２＋ｍ＝ｔＣＫ−δ ・・・・・・・（３） ここで、ｍは、上記遅延回路ＣＤＬ１１、ＣＤＬ１２及
びＣＤＬ２１の中でのクロックエッジの伝播時間であ
り、ｔＣＫはクロック周期、δは上記遅延回路ＣＤＬ１
１、ＣＤＬ１２及びＣＤＬ２１の時間分解能による誤差
である。
うになる。上記時間分解能の大きな遅延回路ＣＤＬ１１
におけるエッジ比較について、かかる遅延回路ＣＤＬ１
１中を伝播するエッジと、コモンノードＣＯＭＭＯＮと
の時間差が１クロックサイクルになることから、次式
（３）が成立する。 ｄ１＋ｄ２＋ｍ＝ｔＣＫ−δ ・・・・・・・（３） ここで、ｍは、上記遅延回路ＣＤＬ１１、ＣＤＬ１２及
びＣＤＬ２１の中でのクロックエッジの伝播時間であ
り、ｔＣＫはクロック周期、δは上記遅延回路ＣＤＬ１
１、ＣＤＬ１２及びＣＤＬ２１の時間分解能による誤差
である。
【００３９】時間分解能の小さな格子状遅延回路からな
る微細遅延回路ＦＤＬ１１におけるエッジ比較について
も同様に、次式（４）が成立する。 ｄ１＋ｄ２＋ｍ＝ｔＣＫ−ｎ ・・・・ ・（４） ここで、ｎはＦＤＬ１１，ＦＤＬ２１の中のクロックエ
ッジの伝播時間である。上記外部クロックパルスＥｘ
ｔ．ＣＬＫから内部クロックパルスｉｎｔ．ＣＬＫの伝
播時間τは、上記伝播経路の順に遅延時間の和をとって
次式（５）のように表すことができ、式（４）からτ＝
ｔＣＫとなる。 τ＝ｄ１＋ｍ＋ｎ＋ｄ２＝（ｄ１＋ｄ２＋ｍ＋ｎ） ・・・・・（５）
る微細遅延回路ＦＤＬ１１におけるエッジ比較について
も同様に、次式（４）が成立する。 ｄ１＋ｄ２＋ｍ＝ｔＣＫ−ｎ ・・・・ ・（４） ここで、ｎはＦＤＬ１１，ＦＤＬ２１の中のクロックエ
ッジの伝播時間である。上記外部クロックパルスＥｘ
ｔ．ＣＬＫから内部クロックパルスｉｎｔ．ＣＬＫの伝
播時間τは、上記伝播経路の順に遅延時間の和をとって
次式（５）のように表すことができ、式（４）からτ＝
ｔＣＫとなる。 τ＝ｄ１＋ｍ＋ｎ＋ｄ２＝（ｄ１＋ｄ２＋ｍ＋ｎ） ・・・・・（５）
【００４０】図５には、上記遅延回路ＣＤＬ１１とＣＤ
Ｌ２１の一実施例の回路図が示されている。遅延回路Ｃ
ＤＬ１１は、同図において代表として例示的に回路記号
が付加されている２つの２入力のナンドゲート回路Ｇ
１、Ｇ２と、２つのＣＭＯＳインバータ回路ＩＮ１、Ｉ
Ｎ２によって１つの遅延要素が構成され、同様な遅延要
素が複数個縦列に接続される。つまり、２入力のナンド
ゲート回路Ｇ１の一方の入力は共通の入力ノードＩＮと
され、他方の入力には初段回路が電源電圧ＶＣＣが印加
されてゲートが開いた状態にされる。上記ナンドゲート
回路Ｇ１の出力信号はナンドゲート回路Ｇ２の一方の入
力に供給される。
Ｌ２１の一実施例の回路図が示されている。遅延回路Ｃ
ＤＬ１１は、同図において代表として例示的に回路記号
が付加されている２つの２入力のナンドゲート回路Ｇ
１、Ｇ２と、２つのＣＭＯＳインバータ回路ＩＮ１、Ｉ
Ｎ２によって１つの遅延要素が構成され、同様な遅延要
素が複数個縦列に接続される。つまり、２入力のナンド
ゲート回路Ｇ１の一方の入力は共通の入力ノードＩＮと
され、他方の入力には初段回路が電源電圧ＶＣＣが印加
されてゲートが開いた状態にされる。上記ナンドゲート
回路Ｇ１の出力信号はナンドゲート回路Ｇ２の一方の入
力に供給される。
【００４１】このナンドゲート回路Ｇ２の他方の入力に
は、上記同様に電源電圧ＶＣＣに対応した論理１が固定
的に供給される。上記ナンドゲート回路Ｇ２の出力信号
はインバータ回路ＩＮ１により反転されて、次段の上記
ナンドゲート回路Ｇ２に対応したゲート回路の上記他方
の入力信号とされる。上記インバータ回路ＩＮ１の出力
信号は、インバータ回路ＩＮ２により反転されて、この
段の遅延信号として出力される。
は、上記同様に電源電圧ＶＣＣに対応した論理１が固定
的に供給される。上記ナンドゲート回路Ｇ２の出力信号
はインバータ回路ＩＮ１により反転されて、次段の上記
ナンドゲート回路Ｇ２に対応したゲート回路の上記他方
の入力信号とされる。上記インバータ回路ＩＮ１の出力
信号は、インバータ回路ＩＮ２により反転されて、この
段の遅延信号として出力される。
【００４２】次段以降は、上記入力のナンドゲート回路
Ｇ１に対応したナンドゲート回路の他方の入力には、接
地電位ＶＳＳが供給されてゲートが閉じた状態にされ
る。つまり、入力信号ＩＮには無関係に常にハイレベル
の出力信号を形成するものである。このゲート回路は、
それ自体は実質的には何の動作も行わないので、初段回
路以外のナンドゲート回路Ｇ２の一方の入力をハイレベ
ルに固定したもののとしてもよいが、遅延回路ＣＤＬ１
１と遅延回路ＤＬ２１及びＤＬ１２を同一のマクロ化さ
れた回路を用いることにより回路のレイアウトと３つの
遅延回路ＣＤＬ１１、ＣＤＬ１２及びＣＤＬ２１間の整
合性を取るという意味で重要である。
Ｇ１に対応したナンドゲート回路の他方の入力には、接
地電位ＶＳＳが供給されてゲートが閉じた状態にされ
る。つまり、入力信号ＩＮには無関係に常にハイレベル
の出力信号を形成するものである。このゲート回路は、
それ自体は実質的には何の動作も行わないので、初段回
路以外のナンドゲート回路Ｇ２の一方の入力をハイレベ
ルに固定したもののとしてもよいが、遅延回路ＣＤＬ１
１と遅延回路ＤＬ２１及びＤＬ１２を同一のマクロ化さ
れた回路を用いることにより回路のレイアウトと３つの
遅延回路ＣＤＬ１１、ＣＤＬ１２及びＣＤＬ２１間の整
合性を取るという意味で重要である。
【００４３】特に制限されないが、遅延回路ＣＤＬ１
１，ＣＤＬ１２及びＣＤＬ２１は、上記ゲート回路Ｇ
１，Ｇ２は実質的にはＣＭＯＳインバータ回路として動
作するので、上記１つの遅延要素は４つのＣＭＯＳイン
バータ回路での遅延時間で決められ、約３００ｐｓｅｃ
程度の比較的大きな時間分解能の遅延信号を形成するよ
うにされる。
１，ＣＤＬ１２及びＣＤＬ２１は、上記ゲート回路Ｇ
１，Ｇ２は実質的にはＣＭＯＳインバータ回路として動
作するので、上記１つの遅延要素は４つのＣＭＯＳイン
バータ回路での遅延時間で決められ、約３００ｐｓｅｃ
程度の比較的大きな時間分解能の遅延信号を形成するよ
うにされる。
【００４４】上記遅延回路ＣＤＬ２１は、上記遅延回路
ＣＤＬ１１と同一の回路で構成される。ただし、その入
力のナンドゲート回路の他方の入力には、エッジ検出回
路ＥＤ１を構成する検出回路Ｄの出力信号が一対一に対
応されて入力される。上記入力側のナンドゲート回路の
一方の入力には、上記共通ノードＣＯＭＭＯＮからの入
力パルスが供給される共通入力ノードとされる。また、
半導体基板上での回路のレイアウトの効率化のために上
記遅延要素の信号伝達方向が、上記遅延回路ＣＤＬ１１
とは逆向きにされる。これにより、遅延回路ＣＤＬ１１
により伝達される遅延段数で遅延された遅延信号と次サ
イクルでの入力パルスとのエッジとの一致検出信号が出
力された遅延段から遅延回路ＣＤＬ２１に入力信号が供
給され、上記とは逆方向に同じ遅延段数を通って出力信
号ＯＵＴが形成される。
ＣＤＬ１１と同一の回路で構成される。ただし、その入
力のナンドゲート回路の他方の入力には、エッジ検出回
路ＥＤ１を構成する検出回路Ｄの出力信号が一対一に対
応されて入力される。上記入力側のナンドゲート回路の
一方の入力には、上記共通ノードＣＯＭＭＯＮからの入
力パルスが供給される共通入力ノードとされる。また、
半導体基板上での回路のレイアウトの効率化のために上
記遅延要素の信号伝達方向が、上記遅延回路ＣＤＬ１１
とは逆向きにされる。これにより、遅延回路ＣＤＬ１１
により伝達される遅延段数で遅延された遅延信号と次サ
イクルでの入力パルスとのエッジとの一致検出信号が出
力された遅延段から遅延回路ＣＤＬ２１に入力信号が供
給され、上記とは逆方向に同じ遅延段数を通って出力信
号ＯＵＴが形成される。
【００４５】図８には、上記遅延回路ＣＤＬ１１に対応
したエッジ検出回路ＥＤ１１の一実施例の回路図が示さ
れ、図９には微細遅延回路ＦＤＬ１１に対応したエッジ
検出回路ＥＤ１２の一実施例の回路図が示されている。
図９に単位回路の具体的回路が示されているように、縦
列接続された２つのスルーラッチ回路から構成される。
つまり、入力側のスルーラッチ回路は、ＣＭＯＳインバ
ータ回路Ｎ１、Ｎチャンネル型ＭＯＳＦＥＴＱ１とＰチ
ャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳスイッチ
と、ラッチ回路を構成するＣＭＯＳインバータ回路Ｎ３
とその帰還用のクロックドインバータ回路ＣＮ１から構
成される。出力側のスルーラッチ回路は、Ｎチャンネル
型ＭＯＳＦＥＴＱ３とＰチャンネル型ＭＯＳＦＥＴＱ４
からるＣＭＯＳスイッチと、ラッチ回路を構成するＣＭ
ＯＳインバータ回路Ｎ４とその帰還用のクロックドイン
バータ回路ＣＮ２から構成される。そして、上記ＣＭＯ
Ｓスイッチを相補的に制御するためのインバータ回路Ｎ
２が設けられ、ナンドゲート回路Ｇ１を通してクロック
信号ＣＬＫが供給される。
したエッジ検出回路ＥＤ１１の一実施例の回路図が示さ
れ、図９には微細遅延回路ＦＤＬ１１に対応したエッジ
検出回路ＥＤ１２の一実施例の回路図が示されている。
図９に単位回路の具体的回路が示されているように、縦
列接続された２つのスルーラッチ回路から構成される。
つまり、入力側のスルーラッチ回路は、ＣＭＯＳインバ
ータ回路Ｎ１、Ｎチャンネル型ＭＯＳＦＥＴＱ１とＰチ
ャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳスイッチ
と、ラッチ回路を構成するＣＭＯＳインバータ回路Ｎ３
とその帰還用のクロックドインバータ回路ＣＮ１から構
成される。出力側のスルーラッチ回路は、Ｎチャンネル
型ＭＯＳＦＥＴＱ３とＰチャンネル型ＭＯＳＦＥＴＱ４
からるＣＭＯＳスイッチと、ラッチ回路を構成するＣＭ
ＯＳインバータ回路Ｎ４とその帰還用のクロックドイン
バータ回路ＣＮ２から構成される。そして、上記ＣＭＯ
Ｓスイッチを相補的に制御するためのインバータ回路Ｎ
２が設けられ、ナンドゲート回路Ｇ１を通してクロック
信号ＣＬＫが供給される。
【００４６】上記エッジ検出回路ＥＤ１２の一方の入力
には、上記微細遅延回路ＦＤＬ１１の各段の遅延信号Ｃ
Ｄｉｊが供給される。他方の入力には、上記ナンドゲー
ト回路Ｇ１を通して共通ノードＣＯＭＭＯＮに入力され
たクロックパルスが供給される。共通ノードＣＯＭＭＯ
Ｎのクロックパルスの立ち上がりエッジでの各段の伝播
遅延信号が取り込まれ、その取り込まれ出力ＱＢと１つ
遅れた遅延段に対応した出力Ｑとをノアゲート回路で比
較する。両信号が異なるものつまり上記共通ノードＣＯ
ＭＭＯＮのクロックパルスの立ち上がりで、ハイレベル
になっているものの出力ＱＢがロウレベルと、まだハイ
レベルになっていないものの出力Ｑのロウレベルを上記
ノアゲート回路で検出して出力させる。
には、上記微細遅延回路ＦＤＬ１１の各段の遅延信号Ｃ
Ｄｉｊが供給される。他方の入力には、上記ナンドゲー
ト回路Ｇ１を通して共通ノードＣＯＭＭＯＮに入力され
たクロックパルスが供給される。共通ノードＣＯＭＭＯ
Ｎのクロックパルスの立ち上がりエッジでの各段の伝播
遅延信号が取り込まれ、その取り込まれ出力ＱＢと１つ
遅れた遅延段に対応した出力Ｑとをノアゲート回路で比
較する。両信号が異なるものつまり上記共通ノードＣＯ
ＭＭＯＮのクロックパルスの立ち上がりで、ハイレベル
になっているものの出力ＱＢがロウレベルと、まだハイ
レベルになっていないものの出力Ｑのロウレベルを上記
ノアゲート回路で検出して出力させる。
【００４７】上記図８の遅延回路ＣＤＬ１１に対応した
エッジ検出回路ＥＤ１１では、同期可能なクロック周波
数帯域を広くしているために、２入力のノアゲート回路
Ａとインバータ回路Ｂ及び２入力のナンドゲート回路Ｃ
が追加される。これは、クロック信号Ｅｘｔ．ＣＬＫの
周期が短くなるにつれて、遅延回路ＣＤＬ１１中に同時
に複数の立ち上がりエッジが存在するようになるため、
遅延回路ＣＤＬ１１の入力ＤＩＮに最も近いエッジ検出
信号を取り出すための回路である。エッジが検出される
と、対応するノアゲート回路Ａは、ロウレベルの出力信
号を形成してインバータ回路Ｂを通してそれ以降の２入
力のノアゲート回路Ａとナンドゲート回路Ｃのゲートを
閉じるよう非動作とする。この非動作信号の伝播に上記
ノアゲート回路とインバータ回路を用いており、そこで
の遅延時間は遅延回路ＣＤＬ１１の各段の遅延要素の遅
延時間より小さくする必要がある。
エッジ検出回路ＥＤ１１では、同期可能なクロック周波
数帯域を広くしているために、２入力のノアゲート回路
Ａとインバータ回路Ｂ及び２入力のナンドゲート回路Ｃ
が追加される。これは、クロック信号Ｅｘｔ．ＣＬＫの
周期が短くなるにつれて、遅延回路ＣＤＬ１１中に同時
に複数の立ち上がりエッジが存在するようになるため、
遅延回路ＣＤＬ１１の入力ＤＩＮに最も近いエッジ検出
信号を取り出すための回路である。エッジが検出される
と、対応するノアゲート回路Ａは、ロウレベルの出力信
号を形成してインバータ回路Ｂを通してそれ以降の２入
力のノアゲート回路Ａとナンドゲート回路Ｃのゲートを
閉じるよう非動作とする。この非動作信号の伝播に上記
ノアゲート回路とインバータ回路を用いており、そこで
の遅延時間は遅延回路ＣＤＬ１１の各段の遅延要素の遅
延時間より小さくする必要がある。
【００４８】上記エッジ検出回路では、図９に示すよう
にクロックパルスＣＬＫがナンドゲート回路Ｇ１を通し
て入力されるようにされており、共通ノードＣＯＭＭＯ
Ｎを固定レベルにすること、あるいはイネーブル信号Ｅ
ＮＡＢＬＥをロウレベルにすることにより、上記共通ノ
ードＣＯＭＭＯＮの入力パルスの供給を停止させること
ができる。これにより、エッジ検出回路は上記のような
エッジ検出動作を停止し、停止前の検出信号が出力側の
ラッチ回路を通して出力される。このようなクロック制
御と出力ラッチ機能は、低消費電力動作に利用すること
ができる。つまり、半導体集積回路が何も動作をしない
ときには、上記クロック信号ＣＬＫを固定レベルにする
ことにより、パルス発生回路での消費電力を実質的に零
にすることができる。
にクロックパルスＣＬＫがナンドゲート回路Ｇ１を通し
て入力されるようにされており、共通ノードＣＯＭＭＯ
Ｎを固定レベルにすること、あるいはイネーブル信号Ｅ
ＮＡＢＬＥをロウレベルにすることにより、上記共通ノ
ードＣＯＭＭＯＮの入力パルスの供給を停止させること
ができる。これにより、エッジ検出回路は上記のような
エッジ検出動作を停止し、停止前の検出信号が出力側の
ラッチ回路を通して出力される。このようなクロック制
御と出力ラッチ機能は、低消費電力動作に利用すること
ができる。つまり、半導体集積回路が何も動作をしない
ときには、上記クロック信号ＣＬＫを固定レベルにする
ことにより、パルス発生回路での消費電力を実質的に零
にすることができる。
【００４９】図１０には、この発明に用いられる微細遅
延回路に用いられる格子状遅延回路の基本的構成を説明
するための一実施例の回路図が示されている。格子状に
配列される遅延要素としての遅延段は、その１つが代表
として例示的に示されているように、特に制限されない
が、ナンドゲート回路ＮＤと、かかるナンドゲート回路
ＮＤの２つの入力ｉｎ１とｉｎ２との間に設けられたカ
ップリング容量ＣＰから構成される。このカップリング
容量ＣＰの容量値は、特に制限されないが、１ｐＦ程度
の半導体集積回路としては比較的大きな容量値を持つ容
量素子である。
延回路に用いられる格子状遅延回路の基本的構成を説明
するための一実施例の回路図が示されている。格子状に
配列される遅延要素としての遅延段は、その１つが代表
として例示的に示されているように、特に制限されない
が、ナンドゲート回路ＮＤと、かかるナンドゲート回路
ＮＤの２つの入力ｉｎ１とｉｎ２との間に設けられたカ
ップリング容量ＣＰから構成される。このカップリング
容量ＣＰの容量値は、特に制限されないが、１ｐＦ程度
の半導体集積回路としては比較的大きな容量値を持つ容
量素子である。
【００５０】上記遅延要素としての遅延段は、第１信号
伝達方向であるロウ方向にｍ段、第２信号伝達方向であ
るカラム方向にｎ段のように格子状に配置される。第１
信号伝達方向のうち、第１番目のロウについて説明する
と、第２信号伝達方向であるカラム方向に並べられたｎ
段からなる遅延段のうち、第１段目の遅延段の２つの入
力端子ｉｎ１とｉｎ２は共通化されて、バッファ回路の
インバータ回路ＩＮＶ１の出力信号が供給され、その出
力信号が第２段目の同様に共通化された第１と第２の入
力端子ｉｎ１，ｉｎ２に供給される。第２段目の出力信
号は、第３段目の第１の入力端子ｉｎ１に供給される。
以下同様に、第４段目から第ｎ段目までの第１の入力端
子ｉｎ１には、前段回路の出力信号が供給される。
伝達方向であるロウ方向にｍ段、第２信号伝達方向であ
るカラム方向にｎ段のように格子状に配置される。第１
信号伝達方向のうち、第１番目のロウについて説明する
と、第２信号伝達方向であるカラム方向に並べられたｎ
段からなる遅延段のうち、第１段目の遅延段の２つの入
力端子ｉｎ１とｉｎ２は共通化されて、バッファ回路の
インバータ回路ＩＮＶ１の出力信号が供給され、その出
力信号が第２段目の同様に共通化された第１と第２の入
力端子ｉｎ１，ｉｎ２に供給される。第２段目の出力信
号は、第３段目の第１の入力端子ｉｎ１に供給される。
以下同様に、第４段目から第ｎ段目までの第１の入力端
子ｉｎ１には、前段回路の出力信号が供給される。
【００５１】第１信号伝達方向のうち、第２番目のロウ
方向について説明すると、第２信号伝達方向であるカラ
ム方向に並べられたｎ段からなる遅延段のうち、第１段
目の遅延段の第１の入力端子ｉｎ１には、バッファ回路
のインバータ回路ＩＮＶ２の出力信号が供給され、その
出力信号が第２段目の第１の入力端子ｉｎ１に供給され
る。第２段目の出力信号は、第３段目の第１の入力端子
ｉｎ１に供給される。以下同様に、第４段目から第ｎ段
目までは前段の出力信号が第１の入力端子ｉｎ１に供給
される。上記第１段目から第ｎ段目の各遅延段の第２の
入力端子ｉｎ２には、第１信号伝達方向において１つ前
である上記第１番目の第１段目から第ｎ段目の各遅延段
の第１の入力端子ｉｎ１の入力信号がそれぞれ供給され
る。
方向について説明すると、第２信号伝達方向であるカラ
ム方向に並べられたｎ段からなる遅延段のうち、第１段
目の遅延段の第１の入力端子ｉｎ１には、バッファ回路
のインバータ回路ＩＮＶ２の出力信号が供給され、その
出力信号が第２段目の第１の入力端子ｉｎ１に供給され
る。第２段目の出力信号は、第３段目の第１の入力端子
ｉｎ１に供給される。以下同様に、第４段目から第ｎ段
目までは前段の出力信号が第１の入力端子ｉｎ１に供給
される。上記第１段目から第ｎ段目の各遅延段の第２の
入力端子ｉｎ２には、第１信号伝達方向において１つ前
である上記第１番目の第１段目から第ｎ段目の各遅延段
の第１の入力端子ｉｎ１の入力信号がそれぞれ供給され
る。
【００５２】第１信号伝達方向のうち、第３番目から最
終段である第ｍ番目の各ロウにおいても、上記第２番目
と同様に、第２信号伝達方向であるカラム方向に並べら
れたｎ段からなる遅延段のうち、第１段目の遅延段の第
１の入力端子ｉｎ１には、バッファ回路のインバータ回
路ＩＮＶ３ないしＩＮＶｍの各出力信号がそれぞれ供給
される。第３番目から最終段である第ｍ番目の各ロウに
おいて、第１段目の出力信号が第２段目の第１の入力端
子ｉｎ１に供給され、第２段目の出力信号が、第３段目
の第１の入力端子ｉｎ１に供給される。以下同様に、第
４段目から第ｎ段目までは前段の出力信号が第１の入力
端子ｉｎ１に供給される。上記第１段目から第ｎ段目の
各遅延段の第２の入力端子ｉｎ２には、第１信号伝達方
向において１つ前である上記第２番目〜第ｍ−１番目の
第１段目から第ｎ段目の各遅延段の第１の入力端子ｉｎ
１の入力信号がそれぞれ供給される。
終段である第ｍ番目の各ロウにおいても、上記第２番目
と同様に、第２信号伝達方向であるカラム方向に並べら
れたｎ段からなる遅延段のうち、第１段目の遅延段の第
１の入力端子ｉｎ１には、バッファ回路のインバータ回
路ＩＮＶ３ないしＩＮＶｍの各出力信号がそれぞれ供給
される。第３番目から最終段である第ｍ番目の各ロウに
おいて、第１段目の出力信号が第２段目の第１の入力端
子ｉｎ１に供給され、第２段目の出力信号が、第３段目
の第１の入力端子ｉｎ１に供給される。以下同様に、第
４段目から第ｎ段目までは前段の出力信号が第１の入力
端子ｉｎ１に供給される。上記第１段目から第ｎ段目の
各遅延段の第２の入力端子ｉｎ２には、第１信号伝達方
向において１つ前である上記第２番目〜第ｍ−１番目の
第１段目から第ｎ段目の各遅延段の第１の入力端子ｉｎ
１の入力信号がそれぞれ供給される。
【００５３】第１信号伝達方向において第１番目とさ
れ、第２信号伝達方向に並べられたｎ個の遅延段のう
ち、第３段目から第ｎ段目の遅延段の第２の入力端子ｉ
ｎ２には、上記第１信号伝達方向において最終段である
第ｍ番目の第１段目から第ｎ段目の遅延段の第１の入力
端子に供給されるもののうち、同相にされるもの入力信
号が供給される。例えば、上記第１信号伝達方向におい
てｍ番目で第２信号伝達方向において第１段目とされる
遅延段の第１の入力端子に供給される入力信号Ｂ１は、
第１信号伝達方向において第１番目とされ、第２信号伝
達方向において第３段目とされる遅延段の第２の入力端
子ｉｎ２に供給される入力信号Ｔ３とされる。以下、同
様に入力信号Ｂ２は入力信号Ｔ４に、入力信号Ｂ３は入
力信号Ｔ５に供給される。
れ、第２信号伝達方向に並べられたｎ個の遅延段のう
ち、第３段目から第ｎ段目の遅延段の第２の入力端子ｉ
ｎ２には、上記第１信号伝達方向において最終段である
第ｍ番目の第１段目から第ｎ段目の遅延段の第１の入力
端子に供給されるもののうち、同相にされるもの入力信
号が供給される。例えば、上記第１信号伝達方向におい
てｍ番目で第２信号伝達方向において第１段目とされる
遅延段の第１の入力端子に供給される入力信号Ｂ１は、
第１信号伝達方向において第１番目とされ、第２信号伝
達方向において第３段目とされる遅延段の第２の入力端
子ｉｎ２に供給される入力信号Ｔ３とされる。以下、同
様に入力信号Ｂ２は入力信号Ｔ４に、入力信号Ｂ３は入
力信号Ｔ５に供給される。
【００５４】上記第２信号伝達方向において第ｎ段目が
最終段であるとすると、第１信号伝達方向において最終
段ｍであって第２信号伝達方向において第ｎ−２番目の
入力信号Ｂｎ−２が、上記第１信号伝達方向において第
１番目であって第２信号伝達方向において最終段である
第ｎ段目の遅延段の入力端子ｉｎ２に供給される入力信
号Ｔｎとされる。
最終段であるとすると、第１信号伝達方向において最終
段ｍであって第２信号伝達方向において第ｎ−２番目の
入力信号Ｂｎ−２が、上記第１信号伝達方向において第
１番目であって第２信号伝達方向において最終段である
第ｎ段目の遅延段の入力端子ｉｎ２に供給される入力信
号Ｔｎとされる。
【００５５】このことを一般的にいうと、第１信号伝達
方向おいて第１番目以外の第Ｋ番目とされ、第２信号伝
達方向において第Ｌ段目に配置された遅延段（Ｋ，Ｌ）
の上記第１の入力端子には第１信号伝達方向において同
じＫ番目とされ、第２信号伝達方向においてＬ−１段目
とされた遅延段の出力信号又は第１段目の遅延段では入
力クロック信号が供給され、上記遅延段（Ｋ，Ｌ）の第
２の入力端子には第１信号伝達方向において１つ前であ
るＫ−１番目とされ、第２信号伝達方向において同じＬ
段目とされた遅延段の第１の入力端子に供給される入力
信号が供給される。
方向おいて第１番目以外の第Ｋ番目とされ、第２信号伝
達方向において第Ｌ段目に配置された遅延段（Ｋ，Ｌ）
の上記第１の入力端子には第１信号伝達方向において同
じＫ番目とされ、第２信号伝達方向においてＬ−１段目
とされた遅延段の出力信号又は第１段目の遅延段では入
力クロック信号が供給され、上記遅延段（Ｋ，Ｌ）の第
２の入力端子には第１信号伝達方向において１つ前であ
るＫ−１番目とされ、第２信号伝達方向において同じＬ
段目とされた遅延段の第１の入力端子に供給される入力
信号が供給される。
【００５６】上記第１信号伝達方向において第１番目と
され、第２信号伝達方向にいてＬ番目とされる遅延段の
第２の入力端子には、第１信号伝達方向において最終段
とされ、上記第２の信号伝達方向においてそれよりも前
段とされた遅延段であって、それにおける第１の入力端
子に供給される入力信号と同相の関係となる第１の入力
端子に供給される入力信号が供給される。
され、第２信号伝達方向にいてＬ番目とされる遅延段の
第２の入力端子には、第１信号伝達方向において最終段
とされ、上記第２の信号伝達方向においてそれよりも前
段とされた遅延段であって、それにおける第１の入力端
子に供給される入力信号と同相の関係となる第１の入力
端子に供給される入力信号が供給される。
【００５７】そして、上記第２信号伝達方向において第
１段目とされ、第１信号伝達方向において第１番目とさ
れた遅延段の第１と第２の入力端子には、バッファ回路
を構成する入力回路を通したクロック信号が供給され、
第１信号伝達方向において第２番目から最終番目までの
各遅延段の第１の入力端子に供給される上記入力クロッ
ク信号は、上記バッファ回路を構成する入力回路により
上記第１信号伝達方向において順に遅延される。
１段目とされ、第１信号伝達方向において第１番目とさ
れた遅延段の第１と第２の入力端子には、バッファ回路
を構成する入力回路を通したクロック信号が供給され、
第１信号伝達方向において第２番目から最終番目までの
各遅延段の第１の入力端子に供給される上記入力クロッ
ク信号は、上記バッファ回路を構成する入力回路により
上記第１信号伝達方向において順に遅延される。
【００５８】上記バッファ回路は、入力クロック信号の
遅延補正部を構成するものであり、インバータ回路ＩＮ
Ｖ１〜ＩＮＶｍは、それぞれの出力信号が順次に遅延さ
せらるようにされる。例えば、１つのクロック入力から
互いに位相がクロック周期に比べて微小量ずれているｍ
個のクロック遅延信号を形成するため、ゲート幅が等差
数列となるインバータ回路ＩＮＶ１〜ＩＮＶｍが用いら
れる。つまり、上記バッファ回路のインバータ回路ＩＮ
Ｖ１〜ＩＮＶｍの入力端子には、特に制限されないが、
外部端子から供給されるクロック信号を受ける入力回路
ＩＢの出力信号が共通に供給されるが、上記各インバー
タ回路ＩＮＶ１から出力される信号信号に対して、イン
バータ回路ＩＮＶ２の出力信号はそれより遅く、インバ
ータ回路ＩＮＶ３は更に遅くなるといったように、上記
第１信号伝達方向に対応して順次に遅延された信号が形
成され、かかる信号が上記格子状遅延回路に入力される
入力クロック信号とされる。
遅延補正部を構成するものであり、インバータ回路ＩＮ
Ｖ１〜ＩＮＶｍは、それぞれの出力信号が順次に遅延さ
せらるようにされる。例えば、１つのクロック入力から
互いに位相がクロック周期に比べて微小量ずれているｍ
個のクロック遅延信号を形成するため、ゲート幅が等差
数列となるインバータ回路ＩＮＶ１〜ＩＮＶｍが用いら
れる。つまり、上記バッファ回路のインバータ回路ＩＮ
Ｖ１〜ＩＮＶｍの入力端子には、特に制限されないが、
外部端子から供給されるクロック信号を受ける入力回路
ＩＢの出力信号が共通に供給されるが、上記各インバー
タ回路ＩＮＶ１から出力される信号信号に対して、イン
バータ回路ＩＮＶ２の出力信号はそれより遅く、インバ
ータ回路ＩＮＶ３は更に遅くなるといったように、上記
第１信号伝達方向に対応して順次に遅延された信号が形
成され、かかる信号が上記格子状遅延回路に入力される
入力クロック信号とされる。
【００５９】上記格子状遅延回路により形成される出力
信号は、例えば、上記第２信号伝達方向において最終段
であるｎ段目とされ、第１信号伝達方向において第１番
目から第ｍ番目とされる遅延段の出力信号とする。入力
クロック信号に対して同相と逆相にされた出力信号を得
るなら、上記第２信号伝達方向において第ｎ−１段目で
あって、第１信号伝達方向において第１番目から第ｍ番
目に設けられる遅延段の出力信号を加えるようにする。
複数種類の遅延信号を選択的に出力させるようにするな
らば、後述するように微小遅延間隔が揃ったもの、つま
り、第２信号伝達方向において最終段を基準にして複数
段を選ぶようにすればよい。
信号は、例えば、上記第２信号伝達方向において最終段
であるｎ段目とされ、第１信号伝達方向において第１番
目から第ｍ番目とされる遅延段の出力信号とする。入力
クロック信号に対して同相と逆相にされた出力信号を得
るなら、上記第２信号伝達方向において第ｎ−１段目で
あって、第１信号伝達方向において第１番目から第ｍ番
目に設けられる遅延段の出力信号を加えるようにする。
複数種類の遅延信号を選択的に出力させるようにするな
らば、後述するように微小遅延間隔が揃ったもの、つま
り、第２信号伝達方向において最終段を基準にして複数
段を選ぶようにすればよい。
【００６０】上記遅延段において、出力信号を取り出す
ための出力バッファＩＮＶＬが設けられる。格子状遅延
回路において、上記第２信号伝達方向における特定段の
みに出力用のバッファ回路を付加すると、その特定段に
おいては出力負荷条件が異なり、次段からみると入力条
件が異なることとなってしまう。このため、上記格子状
遅延段において、特定段のみが異なる入出力条件となる
と、精度のよい微小遅延信号を得ることができなくなっ
てしまうので、出力信号を取り出すか否かに無関係に、
全て同じ出力バッファ回路ＩＮＶＬを付加するものであ
る。これにより、第２信号伝達方向において、任意の段
において第１伝達方向に並べられた遅延段から出力信号
を得るようにしても、それにより形成される微小信号遅
延時間が何ら影響を受けなくできるものである。
ための出力バッファＩＮＶＬが設けられる。格子状遅延
回路において、上記第２信号伝達方向における特定段の
みに出力用のバッファ回路を付加すると、その特定段に
おいては出力負荷条件が異なり、次段からみると入力条
件が異なることとなってしまう。このため、上記格子状
遅延段において、特定段のみが異なる入出力条件となる
と、精度のよい微小遅延信号を得ることができなくなっ
てしまうので、出力信号を取り出すか否かに無関係に、
全て同じ出力バッファ回路ＩＮＶＬを付加するものであ
る。これにより、第２信号伝達方向において、任意の段
において第１伝達方向に並べられた遅延段から出力信号
を得るようにしても、それにより形成される微小信号遅
延時間が何ら影響を受けなくできるものである。
【００６１】上記格子状遅延回路は、前記のアレイオシ
レータをいわば一部きり出して利用するものであると理
解してよいが、アレイオシレータにあっては行方向と列
方向の境界条件で自己の最も都合のいい発振周波数で発
振するものである。これに対して、本願発明において用
いられる格子状遅延回路では、上記第２信号伝達方向で
あるカラム方向にフィードバックループを持たないため
に発振動作は生じることはなく、出力されるクロック信
号の周期は、外部から入力されるクロック信号の周期に
等しい。また、各遅延段に入力される第１信号伝達方向
において順次遅延されるクロック信号は、上記遅延補正
部を構成するバッファ回路より互いに位相がクロック周
期に比べて微小量ずれてはいるものの、所望の数１０ｐ
ｓｅｃのオーダーでリニアに並んでいるわけではない。
レータをいわば一部きり出して利用するものであると理
解してよいが、アレイオシレータにあっては行方向と列
方向の境界条件で自己の最も都合のいい発振周波数で発
振するものである。これに対して、本願発明において用
いられる格子状遅延回路では、上記第２信号伝達方向で
あるカラム方向にフィードバックループを持たないため
に発振動作は生じることはなく、出力されるクロック信
号の周期は、外部から入力されるクロック信号の周期に
等しい。また、各遅延段に入力される第１信号伝達方向
において順次遅延されるクロック信号は、上記遅延補正
部を構成するバッファ回路より互いに位相がクロック周
期に比べて微小量ずれてはいるものの、所望の数１０ｐ
ｓｅｃのオーダーでリニアに並んでいるわけではない。
【００６２】しかしながら、遅延補正部と第１信号伝達
方向の境界条件、つまりＢｎとＴｎ＋２との接続及び遅
延要素の入力のカップリング素子により、クロック遅延
信号は遅延要素を何段か通過するに従って、各遅延段の
位相関係が補正されて、前記アレイオシレータと同様な
リニアな位相関係が得られる。同図の実施例では、各遅
延要素である遅延段には、アレイ内の他の遅延要素であ
る遅延段の入力のみを接続し、上記遅延段方向である第
２信号伝達方向での境界条件で実現される位相関係を負
荷の違いで崩さないようにするための出力回路ＩＮＶＬ
が設けられており、かかる出力回路ＩＮＶＬを通して上
記リニアな位相関係（微小遅延量）の出力信号を得るも
のである。
方向の境界条件、つまりＢｎとＴｎ＋２との接続及び遅
延要素の入力のカップリング素子により、クロック遅延
信号は遅延要素を何段か通過するに従って、各遅延段の
位相関係が補正されて、前記アレイオシレータと同様な
リニアな位相関係が得られる。同図の実施例では、各遅
延要素である遅延段には、アレイ内の他の遅延要素であ
る遅延段の入力のみを接続し、上記遅延段方向である第
２信号伝達方向での境界条件で実現される位相関係を負
荷の違いで崩さないようにするための出力回路ＩＮＶＬ
が設けられており、かかる出力回路ＩＮＶＬを通して上
記リニアな位相関係（微小遅延量）の出力信号を得るも
のである。
【００６３】図１１には、この発明に用いられる格子状
遅延回路の動作を説明するためのコンピュータシュミレ
ーションにより求めた特性図が示されている。同図
（ａ）と外部から立ち上がりエッジが入力された場合の
伝播を示し、同図（ｂ）は外部から立ち下がりエッジに
入力された場合の伝播を示す。同図（ａ）と（ｂ）は、
それぞれが横方向に時間軸をとり、ロウ方向に並ぶ各論
理ゲート回路段の立ち上がりエッジ（又は立ち下がりエ
ッジ）の伝播を白丸（○）で、立ち下がりエッジ（又は
立ち上がりエッジ）の伝播を黒丸（●）で表している。
時間軸の原点は外部クロック入力の立ち上がりエッジ、
又は立ち下がりエッジである。入力クロックは、パルス
幅デューティが５０％で、２００ＭＨｚとされるもので
ある。
遅延回路の動作を説明するためのコンピュータシュミレ
ーションにより求めた特性図が示されている。同図
（ａ）と外部から立ち上がりエッジが入力された場合の
伝播を示し、同図（ｂ）は外部から立ち下がりエッジに
入力された場合の伝播を示す。同図（ａ）と（ｂ）は、
それぞれが横方向に時間軸をとり、ロウ方向に並ぶ各論
理ゲート回路段の立ち上がりエッジ（又は立ち下がりエ
ッジ）の伝播を白丸（○）で、立ち下がりエッジ（又は
立ち上がりエッジ）の伝播を黒丸（●）で表している。
時間軸の原点は外部クロック入力の立ち上がりエッジ、
又は立ち下がりエッジである。入力クロックは、パルス
幅デューティが５０％で、２００ＭＨｚとされるもので
ある。
【００６４】同図（ａ）と（ｂ）において、第２伝達方
向における第１段目、第２段目では上記遅延補正部の遅
延信号が支配的となって位相差が等間隔（リニア）には
並んでいない。しかし、第４段目より後段側では微小遅
延量が一定となり、上記○や●が一直線上に並ぶことが
判る。同図（ａ）と（ｂ）において、各奇数段のエッジ
の位置が異なるのは、遅延要素がナンドゲート回路であ
るためである。立ち上がりは並列接続した２つのＰチャ
ンネル型ＭＯＳＦＥＴで、立ち下がりは直列接続された
２つのＮチャンネル型ＭＯＳＦＥＴでドライブするため
に、入力に対する出力タイミングが異なる。これに対し
て、偶数段の出力は、その２つの異なる出力タイミング
の和で決まるために、同図（ａ）と（ｂ）ともほぼ同じ
位置になる。
向における第１段目、第２段目では上記遅延補正部の遅
延信号が支配的となって位相差が等間隔（リニア）には
並んでいない。しかし、第４段目より後段側では微小遅
延量が一定となり、上記○や●が一直線上に並ぶことが
判る。同図（ａ）と（ｂ）において、各奇数段のエッジ
の位置が異なるのは、遅延要素がナンドゲート回路であ
るためである。立ち上がりは並列接続した２つのＰチャ
ンネル型ＭＯＳＦＥＴで、立ち下がりは直列接続された
２つのＮチャンネル型ＭＯＳＦＥＴでドライブするため
に、入力に対する出力タイミングが異なる。これに対し
て、偶数段の出力は、その２つの異なる出力タイミング
の和で決まるために、同図（ａ）と（ｂ）ともほぼ同じ
位置になる。
【００６５】図１２には、上記格子状遅延回路に用いら
れる遅延要素の一実施例の回路図が示されている。図１
２（ａ）では、遅延要素としてノアゲート回路ＮＲを用
いている。つまり、ノアゲート回路ＮＲの２つの入力ｉ
ｎ１とｉｎ２の間にカップリング手段としてキャパシタ
ＣＰが設けられる。このノアゲート回路ＮＲの出力信号
Ａｏｕｔは、一方においてアレイ内の他の遅延要素であ
るノアゲート回路の入力端子に接続され、他方において
出力信号を得るための出力バッファ回路としてのインバ
ータ回路ＩＶＬの入力端子に接続される。
れる遅延要素の一実施例の回路図が示されている。図１
２（ａ）では、遅延要素としてノアゲート回路ＮＲを用
いている。つまり、ノアゲート回路ＮＲの２つの入力ｉ
ｎ１とｉｎ２の間にカップリング手段としてキャパシタ
ＣＰが設けられる。このノアゲート回路ＮＲの出力信号
Ａｏｕｔは、一方においてアレイ内の他の遅延要素であ
るノアゲート回路の入力端子に接続され、他方において
出力信号を得るための出力バッファ回路としてのインバ
ータ回路ＩＶＬの入力端子に接続される。
【００６６】図１２（ｂ）では、遅延要素として２つの
インバータ回路ＩＶ１とＩＶ２の出力端子を共通接続し
たものを用いている。つまり、インバータ回路ＩＶ１と
ＩＶ２入力端子ｉｎ１とｉｎ２の間にカップリング手段
としてキャパシタＣＰを接続し、その出力端子を共通接
続して出力信号Ａｏｕｔを得るとともに、それを一方に
おいてアレイ内の他の遅延要素であるインバータ回路の
入力端子に供給し、他方において出力信号を得るための
出力バッファ回路としてのインバータ回路ＩＶＬの入力
端子に供給する。
インバータ回路ＩＶ１とＩＶ２の出力端子を共通接続し
たものを用いている。つまり、インバータ回路ＩＶ１と
ＩＶ２入力端子ｉｎ１とｉｎ２の間にカップリング手段
としてキャパシタＣＰを接続し、その出力端子を共通接
続して出力信号Ａｏｕｔを得るとともに、それを一方に
おいてアレイ内の他の遅延要素であるインバータ回路の
入力端子に供給し、他方において出力信号を得るための
出力バッファ回路としてのインバータ回路ＩＶＬの入力
端子に供給する。
【００６７】図１２（ｃ）では、遅延要素として前記同
様にナンドゲート回路ＮＤを用いつつ、カップリング手
段としてキャパシタに代えて抵抗素子ＲＧを用いるもの
である。このようにカップリング手段として抵抗ＲＧ
は、上記（ａ）と（ｂ）の回路にも適用できる。
様にナンドゲート回路ＮＤを用いつつ、カップリング手
段としてキャパシタに代えて抵抗素子ＲＧを用いるもの
である。このようにカップリング手段として抵抗ＲＧ
は、上記（ａ）と（ｂ）の回路にも適用できる。
【００６８】図１２（ｄ）では、遅延要素として前記同
様にナンドゲート回路ＮＤを用いつつ、カップリング手
段としてキャパシタに代えてダイオード接続のＭＯＳＦ
ＥＴＭ１とＭ２を用いるものである。つまり、ダイオー
ド接続のＭＯＳＦＥＴＭ１は、入力端子ｉｎ２からｉｎ
１に向かう信号電流を伝え、Ｍ２は逆に入力端子ｉｎ１
からｉｎ２に向かう信号電流を流すものである。他の構
成は前記実施例と同様である。このようにカップリング
手段としてダイオード接続のＭＯＳＦＥＴＭ１とＭ２
は、上記（ａ）と（ｂ）の回路にも適用できる。
様にナンドゲート回路ＮＤを用いつつ、カップリング手
段としてキャパシタに代えてダイオード接続のＭＯＳＦ
ＥＴＭ１とＭ２を用いるものである。つまり、ダイオー
ド接続のＭＯＳＦＥＴＭ１は、入力端子ｉｎ２からｉｎ
１に向かう信号電流を伝え、Ｍ２は逆に入力端子ｉｎ１
からｉｎ２に向かう信号電流を流すものである。他の構
成は前記実施例と同様である。このようにカップリング
手段としてダイオード接続のＭＯＳＦＥＴＭ１とＭ２
は、上記（ａ）と（ｂ）の回路にも適用できる。
【００６９】図１２（ｅ）では、遅延要素として差動回
路を利用するものである。つまり、並列形態に接続され
たＮチャンネル型ＭＯＳＦＥＴＱ３、Ｑ４のゲートを正
相の第１入力端子ｉｎ１＋とｉｎ２＋としてカップリン
グ容量Ｃ１を設け、共通化されたドレインに負荷として
のＰチャンネル型ＭＯＳＦＥＴＱ１とＱ２を設けるとも
に反転出力ｏｕｔ−を得る。並列形態に接続されたＮチ
ャンネル型ＭＯＳＦＥＴＱ７、Ｑ８のゲートを逆相の第
１入力端子ｉｎ１−とｉｎ２−としてカップリング容量
Ｃ２を設け、共通化されたドレインに負荷としてのＰチ
ャンネル型ＭＯＳＦＥＴＱ５とＱ６を設けるともに正相
出力ｏｕｔ＋を得る。差動動作するＭＯＳＦＥＴＱ３，
Ｑ４及びＱ７とＱ８のソースには、動作電流を流すよう
にされたＮチャンネル型ＭＯＳＦＥＴＱ９が設けられ
る。Ｐチャンネル型ＭＯＳＦＥＴＱ２とＱ６は、上記Ｐ
チャンネル型ＭＯＳＦＥＴＱ９と同様に制御電圧Ｖctrl
によって流れる電流が調整されて１段当たりの遅延時間
の制御を行う。上記ＭＯＳＦＥＴＱ３とＱ４及びＱ７と
Ｑ８のゲート間に設けられるカップリング容量Ｃ１とＣ
２は、前記（ｃ）や（ｄ）のように抵抗やＭＯＳダイオ
ードに置き換えることができるものである。
路を利用するものである。つまり、並列形態に接続され
たＮチャンネル型ＭＯＳＦＥＴＱ３、Ｑ４のゲートを正
相の第１入力端子ｉｎ１＋とｉｎ２＋としてカップリン
グ容量Ｃ１を設け、共通化されたドレインに負荷として
のＰチャンネル型ＭＯＳＦＥＴＱ１とＱ２を設けるとも
に反転出力ｏｕｔ−を得る。並列形態に接続されたＮチ
ャンネル型ＭＯＳＦＥＴＱ７、Ｑ８のゲートを逆相の第
１入力端子ｉｎ１−とｉｎ２−としてカップリング容量
Ｃ２を設け、共通化されたドレインに負荷としてのＰチ
ャンネル型ＭＯＳＦＥＴＱ５とＱ６を設けるともに正相
出力ｏｕｔ＋を得る。差動動作するＭＯＳＦＥＴＱ３，
Ｑ４及びＱ７とＱ８のソースには、動作電流を流すよう
にされたＮチャンネル型ＭＯＳＦＥＴＱ９が設けられ
る。Ｐチャンネル型ＭＯＳＦＥＴＱ２とＱ６は、上記Ｐ
チャンネル型ＭＯＳＦＥＴＱ９と同様に制御電圧Ｖctrl
によって流れる電流が調整されて１段当たりの遅延時間
の制御を行う。上記ＭＯＳＦＥＴＱ３とＱ４及びＱ７と
Ｑ８のゲート間に設けられるカップリング容量Ｃ１とＣ
２は、前記（ｃ）や（ｄ）のように抵抗やＭＯＳダイオ
ードに置き換えることができるものである。
【００７０】上記のように第１信号伝達方向に順次遅延
される信号と、第２信号伝達方向に順次遅延させる信号
との結合度を密にすることが、上記第２信号伝達方向に
おける同相関係にある２段分の遅延時間を第１伝達方向
に配置される遅延要素の数で均等に分割することにより
得られる微小量遅延の直線性を良くすることに重要な役
割を果たすことが判る。この理由について定量的な回路
解析は行われていないが、２つの入力信号が互いに干渉
し合って、格子状の各遅延要素における信号変化が平均
化されて上記のような良好な直線性を持つ微小量遅延を
実現するものと考えられる。別の見方をすると、上記遅
延要素は、一種の反転増幅器としてみることができる
が、２つの入力信号をカップリングさせてかかる反転増
幅器の入力に供給した場合、その入出力伝達特性でみる
ときに直線性の良好な部分での信号増幅を行う結果、格
子状の各遅延要素における信号伝達が均等化されて上記
のような良好な直線性が得られるものと考えられる。
される信号と、第２信号伝達方向に順次遅延させる信号
との結合度を密にすることが、上記第２信号伝達方向に
おける同相関係にある２段分の遅延時間を第１伝達方向
に配置される遅延要素の数で均等に分割することにより
得られる微小量遅延の直線性を良くすることに重要な役
割を果たすことが判る。この理由について定量的な回路
解析は行われていないが、２つの入力信号が互いに干渉
し合って、格子状の各遅延要素における信号変化が平均
化されて上記のような良好な直線性を持つ微小量遅延を
実現するものと考えられる。別の見方をすると、上記遅
延要素は、一種の反転増幅器としてみることができる
が、２つの入力信号をカップリングさせてかかる反転増
幅器の入力に供給した場合、その入出力伝達特性でみる
ときに直線性の良好な部分での信号増幅を行う結果、格
子状の各遅延要素における信号伝達が均等化されて上記
のような良好な直線性が得られるものと考えられる。
【００７１】なお、上記第２信号伝達方向における同相
関係にある２段分の遅延時間を第１伝達方向に配置され
る遅延要素の数で均等に分割することにより微小量遅延
を得るものであるので、上記２つを完全に結合させてし
まうという結論には結びつかない。つまり、２つの信号
伝達方向の信号経路での信号遅延が互いに他の信号遅延
要素を損なってしまうほど結合させたのでは、そもそも
遅延要素としてのゲート回路等を格子状にしたことの意
味が無くなるからである。
関係にある２段分の遅延時間を第１伝達方向に配置され
る遅延要素の数で均等に分割することにより微小量遅延
を得るものであるので、上記２つを完全に結合させてし
まうという結論には結びつかない。つまり、２つの信号
伝達方向の信号経路での信号遅延が互いに他の信号遅延
要素を損なってしまうほど結合させたのでは、そもそも
遅延要素としてのゲート回路等を格子状にしたことの意
味が無くなるからである。
【００７２】図１３には、この発明に用いられる格子状
遅延回路の動作を説明するための波形図が示されてい
る。例えば、時間軸の中央部に示された出力信号の立ち
上がりエッジを例に見れば、最初の数本を除いてクロッ
ク信号の立ち上がりがおおよそ５０ｐｓｅｃの等間隔で
立ち上がっていることが判る。出力信号の立ち下がりエ
ッジについは、上記時間軸の前側には後段側のクロック
信号の立ち下がりがおおよそ５０ｐｓｅｃの等間隔でい
ることが判り、時間軸の後側では最初のクロック信号の
立ち下がりがバラバラであることが判る。上記のような
時間軸の前側での最初の数本に対応した遅延信号を使わ
ないようにするために、上記のようなほぼ５０ｐｓｅｃ
の等間隔で変化する領域を使うことによって同期誤差を
小さくすることができる。
遅延回路の動作を説明するための波形図が示されてい
る。例えば、時間軸の中央部に示された出力信号の立ち
上がりエッジを例に見れば、最初の数本を除いてクロッ
ク信号の立ち上がりがおおよそ５０ｐｓｅｃの等間隔で
立ち上がっていることが判る。出力信号の立ち下がりエ
ッジについは、上記時間軸の前側には後段側のクロック
信号の立ち下がりがおおよそ５０ｐｓｅｃの等間隔でい
ることが判り、時間軸の後側では最初のクロック信号の
立ち下がりがバラバラであることが判る。上記のような
時間軸の前側での最初の数本に対応した遅延信号を使わ
ないようにするために、上記のようなほぼ５０ｐｓｅｃ
の等間隔で変化する領域を使うことによって同期誤差を
小さくすることができる。
【００７３】前記図９に示したエッジ検出回路は、その
直前のエッジ検出信号を保持するものである。したがっ
て、イネーブル信号ＥＮＡＢＬＥをロウレベルとするこ
とで、ダミー遅延回路ＤＭＤＬ１、遅延回路ＣＤＬ１
１，ＣＤＬ１２、ＦＤＬ１１、エッジ検出回路ＥＤ１１
とＥＤ１２から構成されるクロックサイクル測定ブロッ
クの動作を停止し、遅延回路ＣＤＬ１１の入力信号ＤＩ
Ｎをロウレベルの固定状態にしても、停止直前のクロッ
クサイクル測定結果に基づいてエッジ検出回路ＥＤ１１
とＥＤ１２で保持されている検出信号により、遅延回路
ＣＤＬ２１とＦＤＬ２１には入力パルスが供給されるの
で、それぞれの遅延段数に対応した遅延信号ＣＤＯＵＴ
が形成され、微細遅延回路ＦＤＬ２１によりそれに補正
分が加えられて同期化出力信号ＳＯＵＴをを形成するこ
とができる。
直前のエッジ検出信号を保持するものである。したがっ
て、イネーブル信号ＥＮＡＢＬＥをロウレベルとするこ
とで、ダミー遅延回路ＤＭＤＬ１、遅延回路ＣＤＬ１
１，ＣＤＬ１２、ＦＤＬ１１、エッジ検出回路ＥＤ１１
とＥＤ１２から構成されるクロックサイクル測定ブロッ
クの動作を停止し、遅延回路ＣＤＬ１１の入力信号ＤＩ
Ｎをロウレベルの固定状態にしても、停止直前のクロッ
クサイクル測定結果に基づいてエッジ検出回路ＥＤ１１
とＥＤ１２で保持されている検出信号により、遅延回路
ＣＤＬ２１とＦＤＬ２１には入力パルスが供給されるの
で、それぞれの遅延段数に対応した遅延信号ＣＤＯＵＴ
が形成され、微細遅延回路ＦＤＬ２１によりそれに補正
分が加えられて同期化出力信号ＳＯＵＴをを形成するこ
とができる。
【００７４】図６には、上記微細遅延回路ＦＤＬ１１と
ＦＤＬ２１の一実施例の具体的回路図が示されている。
図１０図に示した実施例の格子状遅延回路では、上記微
細遅延回路ＦＤＬ１１として使用することができるが、
微細遅延回路ＦＤＬ２１では、それに対応した微小遅延
回路ＦＤＬ１１と同じ遅延段数になるように、任意の段
数から遅延させるべき信号を入力させることが必要とさ
れる。そこで、微細遅延回路ＦＤＬ２１に各遅延段の出
力を選択するマルチプレクサを設けて同じ段数の遅延信
号を出力させるようにすることもできる。しかし、マル
チプレクサを用いると、その分回路が複雑になってしま
う。
ＦＤＬ２１の一実施例の具体的回路図が示されている。
図１０図に示した実施例の格子状遅延回路では、上記微
細遅延回路ＦＤＬ１１として使用することができるが、
微細遅延回路ＦＤＬ２１では、それに対応した微小遅延
回路ＦＤＬ１１と同じ遅延段数になるように、任意の段
数から遅延させるべき信号を入力させることが必要とさ
れる。そこで、微細遅延回路ＦＤＬ２１に各遅延段の出
力を選択するマルチプレクサを設けて同じ段数の遅延信
号を出力させるようにすることもできる。しかし、マル
チプレクサを用いると、その分回路が複雑になってしま
う。
【００７５】そこで、この実施例では格子状遅延回路に
対して任意の遅延段からの信号入力を可能にするため、
図７（Ｂ）に示すように、２つの入力信号を結合させる
ためのインピーダンス手段として図１２（ｄ）のように
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴとを用い、そのゲートに制御信号ＣＵＴを供給する
ものである。次段回路に伝えられる出力回路にナンドゲ
ート回路を用い、起動信号ＳＴＡＲＴにより次段回路へ
の信号伝達を制御するものである。同図（Ａ）は、上記
遅延段の回路ブロックとして示したものであり、各端子
の位置は上記図６の格子状の各遅延段に対応している。
この遅延段では、前記の遅延段と異なり、入力信号に対
応して同相の出力信号を形成するようにされる。
対して任意の遅延段からの信号入力を可能にするため、
図７（Ｂ）に示すように、２つの入力信号を結合させる
ためのインピーダンス手段として図１２（ｄ）のように
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴとを用い、そのゲートに制御信号ＣＵＴを供給する
ものである。次段回路に伝えられる出力回路にナンドゲ
ート回路を用い、起動信号ＳＴＡＲＴにより次段回路へ
の信号伝達を制御するものである。同図（Ａ）は、上記
遅延段の回路ブロックとして示したものであり、各端子
の位置は上記図６の格子状の各遅延段に対応している。
この遅延段では、前記の遅延段と異なり、入力信号に対
応して同相の出力信号を形成するようにされる。
【００７６】図６において、ロウ方向に３個の遅延段が
並べられ、カラム方向に必要な遅延時間を確保するよう
に複数個の遅延段が並べられる。上記のように遅延段で
は、入力信号に対して同相の遅延信号を形成するので、
第１段目の第３番目の遅延信号は第２段目の第１番目の
遅延段に伝えられる。つまり、前記図１０の実施例のよ
うに１つ置きに遅延信号を伝えるものと異なる。このよ
うに同相信号を形成することにより、上記カラム方向へ
の１段当たりの遅延時間を３分割することができ、より
少ない遅延段での微細遅延信号を形成することができ
る。
並べられ、カラム方向に必要な遅延時間を確保するよう
に複数個の遅延段が並べられる。上記のように遅延段で
は、入力信号に対して同相の遅延信号を形成するので、
第１段目の第３番目の遅延信号は第２段目の第１番目の
遅延段に伝えられる。つまり、前記図１０の実施例のよ
うに１つ置きに遅延信号を伝えるものと異なる。このよ
うに同相信号を形成することにより、上記カラム方向へ
の１段当たりの遅延時間を３分割することができ、より
少ない遅延段での微細遅延信号を形成することができ
る。
【００７７】上記各遅延段に一対一に対応してナンドゲ
ート回路が設けられる。これらのナンドゲート回路の一
方の入力は共通化されて入力端子ＩＮ１とされ、図３の
実施例のように用いる場合には、遅延信号ＣＤＯＵＴＭ
が供給される。これらのナンドゲート回路の他方の入力
には、後述するような電源電圧ＶＣＣ又は接地電位ＶＳ
Ｓが供給される。上記ナンドゲート回路の出力信号は、
それぞれの遅延段の起動信号ＳＴＲＡＴとして用いられ
る。同期測定に用いられる微細遅延回路ＦＤＬ１１で
は、入力段が固定でそれを遅延させればよいから、初段
回路に対して遅延させる入力信号が供給される。このよ
うな入力供給の設定のために、第１段目の３個の遅延段
と、第２段目の第１番目の遅延段の合計４に対しては、
制御信号ＣＵＴが電源電圧ＶＣＣにより固定される。こ
れにより、上記４つの遅延段は単なるゲート回路として
機能を持つようにされる。これに対して、残りの遅延段
には回路の接地電位ＶＳＳが供給されることによって、
上記インピーダンス手段としてのＰチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴをオン状態にし、
微細遅延段としての動作状態に置かれる。
ート回路が設けられる。これらのナンドゲート回路の一
方の入力は共通化されて入力端子ＩＮ１とされ、図３の
実施例のように用いる場合には、遅延信号ＣＤＯＵＴＭ
が供給される。これらのナンドゲート回路の他方の入力
には、後述するような電源電圧ＶＣＣ又は接地電位ＶＳ
Ｓが供給される。上記ナンドゲート回路の出力信号は、
それぞれの遅延段の起動信号ＳＴＲＡＴとして用いられ
る。同期測定に用いられる微細遅延回路ＦＤＬ１１で
は、入力段が固定でそれを遅延させればよいから、初段
回路に対して遅延させる入力信号が供給される。このよ
うな入力供給の設定のために、第１段目の３個の遅延段
と、第２段目の第１番目の遅延段の合計４に対しては、
制御信号ＣＵＴが電源電圧ＶＣＣにより固定される。こ
れにより、上記４つの遅延段は単なるゲート回路として
機能を持つようにされる。これに対して、残りの遅延段
には回路の接地電位ＶＳＳが供給されることによって、
上記インピーダンス手段としてのＰチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴをオン状態にし、
微細遅延段としての動作状態に置かれる。
【００７８】上記初段回路を構成する４個の遅延段で
は、第１段目の３個の遅延段にはロウレベルの入力信号
が固定的に供給されること、入力端子ＩＮ１のレベルが
ロウレベルである状態では、ゲート回路を通した起動信
号ＳＴＡＲＴがハイレベルであることからロウレベルの
出力信号を形成している。それ故、格子状の各遅延段は
全ての入力信号がロウレベルで出力信号がロウレベルに
なっている。上記状態において、遅延すべき入力信号が
ハイレベルにされると、つまり、ＩＮ１のレベルがハイ
レベルにされると、上記４つのナンドゲート回路の出力
信号がロウレベルに変化する。したがって、初段回路の
４つの出力信号がロウレベルからハイレベルに変化し、
それが上記格子状の遅延段を介して順次に伝えられて、
前記同様な遅延信号が形成される。
は、第１段目の３個の遅延段にはロウレベルの入力信号
が固定的に供給されること、入力端子ＩＮ１のレベルが
ロウレベルである状態では、ゲート回路を通した起動信
号ＳＴＡＲＴがハイレベルであることからロウレベルの
出力信号を形成している。それ故、格子状の各遅延段は
全ての入力信号がロウレベルで出力信号がロウレベルに
なっている。上記状態において、遅延すべき入力信号が
ハイレベルにされると、つまり、ＩＮ１のレベルがハイ
レベルにされると、上記４つのナンドゲート回路の出力
信号がロウレベルに変化する。したがって、初段回路の
４つの出力信号がロウレベルからハイレベルに変化し、
それが上記格子状の遅延段を介して順次に伝えられて、
前記同様な遅延信号が形成される。
【００７９】上記微細遅延回路ＦＤＬ１１の各段の微細
遅延信号は、エッジ検出回路ＥＤ１２を構成する各エッ
ジ検出段Ｄに供給される。これらエッジ検出段Ｄには、
第２の入力端子ＩＮ２に供給される共通ノードＣＯＭＭ
ＯＮに供給される次サイクルの入力パルスが供給され、
前記のような一致検出動作が行われる。上記遅延回路Ｃ
ＤＬ１１等での時間分解能に対応した誤差分が上記微細
遅延回路ＦＤＬ１１とエッジ検出回路ＥＤ１２で検出さ
れ、それが微細遅延回路ＦＤＬ２１に反映される。つま
り、上記微細遅延回路ＦＤＬ１１と同じ遅延段数になる
ように微細遅延回路ＦＤＬ２１に対して入力信号が供給
される。
遅延信号は、エッジ検出回路ＥＤ１２を構成する各エッ
ジ検出段Ｄに供給される。これらエッジ検出段Ｄには、
第２の入力端子ＩＮ２に供給される共通ノードＣＯＭＭ
ＯＮに供給される次サイクルの入力パルスが供給され、
前記のような一致検出動作が行われる。上記遅延回路Ｃ
ＤＬ１１等での時間分解能に対応した誤差分が上記微細
遅延回路ＦＤＬ１１とエッジ検出回路ＥＤ１２で検出さ
れ、それが微細遅延回路ＦＤＬ２１に反映される。つま
り、上記微細遅延回路ＦＤＬ１１と同じ遅延段数になる
ように微細遅延回路ＦＤＬ２１に対して入力信号が供給
される。
【００８０】この実施例に用いられる微細遅延回路で
は、前記のように格子状遅延回路を用いるものであり、
それが動作するためには上記４つの遅延段に対し同時に
入力信号を供給させる必要がある。そのため、上記エッ
ジ検出段Ｄの信号は、４つの遅延段に対応したナンドゲ
ート回路に遅延信号を供給するようにしている。つま
り、この実施例において、格子状遅延回路を用いた微細
遅延回路ＦＤＬ１１及びＦＤＬ２１において、前記図１
０の回路と異なる回路構成としたのは、上記のように遅
延回路ＦＤＬ２１において任意の遅延段から入力信号の
供給を行うことが必要であり、微細遅延回路ＦＤＬ２１
に対して同一の回路での遅延動作を行うようにするため
に、微細遅延回路ＦＤＬ１１においても上記任意の遅延
段からの入力が可能にされた微細遅延回路を用いるよう
にして両者の整合性を確保するものである。
は、前記のように格子状遅延回路を用いるものであり、
それが動作するためには上記４つの遅延段に対し同時に
入力信号を供給させる必要がある。そのため、上記エッ
ジ検出段Ｄの信号は、４つの遅延段に対応したナンドゲ
ート回路に遅延信号を供給するようにしている。つま
り、この実施例において、格子状遅延回路を用いた微細
遅延回路ＦＤＬ１１及びＦＤＬ２１において、前記図１
０の回路と異なる回路構成としたのは、上記のように遅
延回路ＦＤＬ２１において任意の遅延段から入力信号の
供給を行うことが必要であり、微細遅延回路ＦＤＬ２１
に対して同一の回路での遅延動作を行うようにするため
に、微細遅延回路ＦＤＬ１１においても上記任意の遅延
段からの入力が可能にされた微細遅延回路を用いるよう
にして両者の整合性を確保するものである。
【００８１】図１４には、この発明が適用されたシンク
ロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実
施例の全体ブロック図が示されている。同図に示された
ＳＤＲＡＭは、特に制限されないが、公知の半導体集積
回路の製造技術によって単結晶シリコンのような１つの
半導体基板上に形成される。
ロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実
施例の全体ブロック図が示されている。同図に示された
ＳＤＲＡＭは、特に制限されないが、公知の半導体集積
回路の製造技術によって単結晶シリコンのような１つの
半導体基板上に形成される。
【００８２】この実施例のＳＤＲＡＭは、メモリバンク
０を構成するメモリアレイ２００Ａと、メモリバンク１
を構成するメモリアレイ２００Ｂを備える。それぞれの
メモリアレイ２００Ａと２００Ｂは、マトリクス配置さ
れたダイナミック型メモリセルを備え、図に従えば同一
列に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は行毎に相補データ線（図示せ
ず）に結合される。
０を構成するメモリアレイ２００Ａと、メモリバンク１
を構成するメモリアレイ２００Ｂを備える。それぞれの
メモリアレイ２００Ａと２００Ｂは、マトリクス配置さ
れたダイナミック型メモリセルを備え、図に従えば同一
列に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は行毎に相補データ線（図示せ
ず）に結合される。
【００８３】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。
【００８４】メモリアレイ２００Ｂ側にも同様にロウデ
コーダ２０１Ｂ，センスアンプ及びカラム選択回路を含
むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けら
れる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂ
の出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に
接続される。上記メインアンプ２１２Ａ，Ｂの出力信号
は、ラッチ／レジスタ２１３の入力端子に伝えられ、こ
のラッチ／レジスタ２１３の出力信号は、出力バッファ
２１１を介して外部端子から出力される。また、外部端
子から入力された書き込み信号は、入力バッファ２１０
を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に
伝えられる。上記外部端子は、特に制限されないが、１
６ビットからなるデータＤ０−Ｄ１５を出力するデータ
入出力端子とされる。
コーダ２０１Ｂ，センスアンプ及びカラム選択回路を含
むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けら
れる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂ
の出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に
接続される。上記メインアンプ２１２Ａ，Ｂの出力信号
は、ラッチ／レジスタ２１３の入力端子に伝えられ、こ
のラッチ／レジスタ２１３の出力信号は、出力バッファ
２１１を介して外部端子から出力される。また、外部端
子から入力された書き込み信号は、入力バッファ２１０
を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に
伝えられる。上記外部端子は、特に制限されないが、１
６ビットからなるデータＤ０−Ｄ１５を出力するデータ
入出力端子とされる。
【００８５】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１１はカラムアドレスバッファ２０５とロ
ウアドレスバッファ２０６にアドレスマルチプレクス形
式で取り込まれる。供給されたアドレス信号はそれぞれ
のバッファが保持する。ロウアドレスバッファ２０６は
リフレッシュ動作モードにおいてはリフレッシュカウン
タ２０８から出力されるリフレッシュアドレス信号をロ
ウアドレス信号として取り込む。カラムアドレスバッフ
ァ２０５の出力はカラムアドレスカウンタ２０７のプリ
セットデータとして供給され、列（カラム）アドレスカ
ウンタ２０７は後述のコマンドなどで指定される動作モ
ードに応じて、上記プリセットデータとしてのカラムア
ドレス信号、又はそのカラムアドレス信号を順次インク
リメントした値を、カラムデコーダ２０３Ａ，２０３Ｂ
に向けて出力する。
信号Ａ０〜Ａ１１はカラムアドレスバッファ２０５とロ
ウアドレスバッファ２０６にアドレスマルチプレクス形
式で取り込まれる。供給されたアドレス信号はそれぞれ
のバッファが保持する。ロウアドレスバッファ２０６は
リフレッシュ動作モードにおいてはリフレッシュカウン
タ２０８から出力されるリフレッシュアドレス信号をロ
ウアドレス信号として取り込む。カラムアドレスバッフ
ァ２０５の出力はカラムアドレスカウンタ２０７のプリ
セットデータとして供給され、列（カラム）アドレスカ
ウンタ２０７は後述のコマンドなどで指定される動作モ
ードに応じて、上記プリセットデータとしてのカラムア
ドレス信号、又はそのカラムアドレス信号を順次インク
リメントした値を、カラムデコーダ２０３Ａ，２０３Ｂ
に向けて出力する。
【００８６】同図において点線で示したコントローラ２
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ１１からの制御データと
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてＳＤＲＡＭの動作モード及び上記回路ブ
ロックの動作を制御するための内部タイミング信号を形
成するもので、モードレジスタ１０、コマンドデコーダ
２０、タイミング発生回路３０、クロックバッファ４０
及びこの発明に係るクロック同期回路５０を備える。な
お、前記図１のレシーバＲＣＶ１，ＲＣＶ２は、クロッ
クパッファ４０に相当する。
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ１１からの制御データと
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてＳＤＲＡＭの動作モード及び上記回路ブ
ロックの動作を制御するための内部タイミング信号を形
成するもので、モードレジスタ１０、コマンドデコーダ
２０、タイミング発生回路３０、クロックバッファ４０
及びこの発明に係るクロック同期回路５０を備える。な
お、前記図１のレシーバＲＣＶ１，ＲＣＶ２は、クロッ
クパッファ４０に相当する。
【００８７】クロック信号ＣＬＫは、クロックバッファ
４０を介して前記説明したようなクロック同期回路５０
に入力され、内部クロックint.Com-CLK とint.Data-CLK
とがが発生される。上記内部クロックint.Data-CLKは、
特に制限されないが、出力バッファ２１１を活性化させ
るタイミング信号として用いられる。他の回路には、特
に制限されないが、上記内部クロックint.Com-CLK 伝え
られる。上記内部クロックint.Com-CLK は入力バッファ
２１０とタイミング発生回路３０に供給され、かかるク
ロック信号int.Com-CLK に基づいて列アドレスバッファ
２０５、行アドレスバッファ２０６及び列アドレスカウ
ンタ２０７に供給されるタイミング信号が形成される。
４０を介して前記説明したようなクロック同期回路５０
に入力され、内部クロックint.Com-CLK とint.Data-CLK
とがが発生される。上記内部クロックint.Data-CLKは、
特に制限されないが、出力バッファ２１１を活性化させ
るタイミング信号として用いられる。他の回路には、特
に制限されないが、上記内部クロックint.Com-CLK 伝え
られる。上記内部クロックint.Com-CLK は入力バッファ
２１０とタイミング発生回路３０に供給され、かかるク
ロック信号int.Com-CLK に基づいて列アドレスバッファ
２０５、行アドレスバッファ２０６及び列アドレスカウ
ンタ２０７に供給されるタイミング信号が形成される。
【００８８】他の外部入力信号は当該内部クロック信号
int.Com-CLK の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違し、後述するコマンドサ
イクルを定義するときに有意の信号とされる。
int.Com-CLK の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違し、後述するコマンドサ
イクルを定義するときに有意の信号とされる。
【００８９】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、出力バッファ
２１１に対するアウトプットイネーブルの制御を行う外
部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥ
もコントローラ２０９に供給され、その信号が例えばハ
イレベルのときには出力バッファ２１１は高出力インピ
ーダンス状態にされる。
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、出力バッファ
２１１に対するアウトプットイネーブルの制御を行う外
部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥ
もコントローラ２０９に供給され、その信号が例えばハ
イレベルのときには出力バッファ２１１は高出力インピ
ーダンス状態にされる。
【００９０】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。
【００９１】アドレス信号Ａ１１は、上記ロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおい
てバンク選択信号とみなされる。即ち、Ａ１１の入力が
ロウレベルの時はメモリバンク０が選択され、ハイレベ
ルの時はメモリバンク１が選択される。メモリバンクの
選択制御は、特に制限されないが、選択メモリバンク側
のロウデコーダのみの活性化、非選択メモリバンク側の
カラムスイッチ回路の全非選択、選択メモリバンク側の
みの入力バッファ２１０及び出力バッファ２１１への接
続などの処理によって行うことができる。
ストローブ・バンクアクティブコマンドサイクルにおい
てバンク選択信号とみなされる。即ち、Ａ１１の入力が
ロウレベルの時はメモリバンク０が選択され、ハイレベ
ルの時はメモリバンク１が選択される。メモリバンクの
選択制御は、特に制限されないが、選択メモリバンク側
のロウデコーダのみの活性化、非選択メモリバンク側の
カラムスイッチ回路の全非選択、選択メモリバンク側の
みの入力バッファ２１０及び出力バッファ２１１への接
続などの処理によって行うことができる。
【００９２】後述のプリチャージコマンドサイクルにお
けるアドレス信号Ａ１０は、相補データ線などに対する
プリチャージ動作の態様を指示し、そのハイレベルはプ
リチャージの対象が双方のメモリバンクであることを指
示し、そのロウレベルは、アドレス信号Ａ１１で指示さ
れている一方のメモリバンクがプリチャージの対象であ
ることを指示する。
けるアドレス信号Ａ１０は、相補データ線などに対する
プリチャージ動作の態様を指示し、そのハイレベルはプ
リチャージの対象が双方のメモリバンクであることを指
示し、そのロウレベルは、アドレス信号Ａ１１で指示さ
れている一方のメモリバンクがプリチャージの対象であ
ることを指示する。
【００９３】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ９のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ９のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
【００９４】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。
【００９５】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。
【００９６】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。
【００９７】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。
【００９８】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ９に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ９に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。
【００９９】（５）プリチャージコマンド（Ｐｒ） これは、Ａ８，Ａ９によって選択されたメモリバンクに
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
【０１００】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
【０１０１】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。
【０１０２】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
【０１０３】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。
【０１０４】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。
【０１０５】ＳＤＲＡＭは、クロック信号int.Data-CLK
とint.Com-CLK(内部クロック信号）に同期してデータ、
アドレス、制御信号を入出力できるため、ＤＲＡＭと同
様の大容量メモリをＳＲＡＭに匹敵する高速動作させる
ことが可能であり、また、選択された１本のワード線に
対して幾つのデータをアクセスするかをバーストレング
スによって指定することによって、内蔵カラムアドレス
カウンタ２０７で順次カラム系の選択状態を切り換えて
いって複数個のデータを連続的にリード又はライトでき
ることが理解されよう。
とint.Com-CLK(内部クロック信号）に同期してデータ、
アドレス、制御信号を入出力できるため、ＤＲＡＭと同
様の大容量メモリをＳＲＡＭに匹敵する高速動作させる
ことが可能であり、また、選択された１本のワード線に
対して幾つのデータをアクセスするかをバーストレング
スによって指定することによって、内蔵カラムアドレス
カウンタ２０７で順次カラム系の選択状態を切り換えて
いって複数個のデータを連続的にリード又はライトでき
ることが理解されよう。
【０１０６】ＳＤＲＡＭでは電源投入後、まずモードレ
ジスタ１０をセットする必要がある。モードレジスタセ
ット命令ＭＲＳは、通常電源投入後リフレッシュ８サイ
クルに相当する時間の後に入力される。この間にクロッ
クの発振器の動作が安定する。この実施例のクロック同
期回路５０は、電源投入後最初のモードレジスタセット
命令ＭＲＳが入力されるまでクロックサイクル測定ブロ
ックを活性化させておき、上記セット命令ＭＲＳを確実
に取り込めるようにする。上記ＭＲＳの入力の後は、例
えばタイマを用いた間欠的なクロックサイクルの測定を
行うようにして低消費電力化を図る。上記タイマの発振
器と上記リフレッシュカウンタを歩進させるパルスを形
成する発振器とは共通化してもよい。ただし、分周回路
を用いる等により、それぞれが最適な周期のパルスにな
るように設定される。
ジスタ１０をセットする必要がある。モードレジスタセ
ット命令ＭＲＳは、通常電源投入後リフレッシュ８サイ
クルに相当する時間の後に入力される。この間にクロッ
クの発振器の動作が安定する。この実施例のクロック同
期回路５０は、電源投入後最初のモードレジスタセット
命令ＭＲＳが入力されるまでクロックサイクル測定ブロ
ックを活性化させておき、上記セット命令ＭＲＳを確実
に取り込めるようにする。上記ＭＲＳの入力の後は、例
えばタイマを用いた間欠的なクロックサイクルの測定を
行うようにして低消費電力化を図る。上記タイマの発振
器と上記リフレッシュカウンタを歩進させるパルスを形
成する発振器とは共通化してもよい。ただし、分周回路
を用いる等により、それぞれが最適な周期のパルスにな
るように設定される。
【０１０７】図１５には、ＳＤＲＡＭのＤＤＲを説明す
るための波形図が示されている。同図には、ダブル・デ
ータ・レイト（ＤＤＲ）仕様に対応した波形図が示され
ている。ＤＤＲ仕様では、外部端子から供給されるクロ
ック信号Ext.CLK に同期化した内部タイミング信号int.
Com-CLK を形成し、これを遅延させて次のクロックに対
して所定時間先行するような内部タイミング信号int.Da
ta-CLKを形成しておき、その立ち上がり立ち下がりのタ
イミングでデータＤ０〜Ｄ３等を出力する。つまり、上
記クロック信号int.Data-CLKの立ち上がりと立ち下がり
に従って出力信号Ｄ０〜Ｄ３等を出力させる。この構成
では、クロック信号の１サイクル中に２回のデータ出力
を行わせることができるので高速出力動作が実現でき
る。そして、外部クロックExt.CLK に対して先行させる
内部タイミング信号int.Data-CLKに従って読み出しデー
タを出力させるものであるので、図示しないマイクロプ
ロセッサ等では、上記外部クロックExt.CLK と、その反
転の外部クロックExt.CLKBの立ち上がりエッジとを用い
てＳＤＲＡＭから読み出された上記データＤ０〜Ｄ３を
取り込むようにすることができる。
るための波形図が示されている。同図には、ダブル・デ
ータ・レイト（ＤＤＲ）仕様に対応した波形図が示され
ている。ＤＤＲ仕様では、外部端子から供給されるクロ
ック信号Ext.CLK に同期化した内部タイミング信号int.
Com-CLK を形成し、これを遅延させて次のクロックに対
して所定時間先行するような内部タイミング信号int.Da
ta-CLKを形成しておき、その立ち上がり立ち下がりのタ
イミングでデータＤ０〜Ｄ３等を出力する。つまり、上
記クロック信号int.Data-CLKの立ち上がりと立ち下がり
に従って出力信号Ｄ０〜Ｄ３等を出力させる。この構成
では、クロック信号の１サイクル中に２回のデータ出力
を行わせることができるので高速出力動作が実現でき
る。そして、外部クロックExt.CLK に対して先行させる
内部タイミング信号int.Data-CLKに従って読み出しデー
タを出力させるものであるので、図示しないマイクロプ
ロセッサ等では、上記外部クロックExt.CLK と、その反
転の外部クロックExt.CLKBの立ち上がりエッジとを用い
てＳＤＲＡＭから読み出された上記データＤ０〜Ｄ３を
取り込むようにすることができる。
【０１０８】上記ＤＤＲ仕様では、クロック信号ＣＬＫ
の半周期毎にデータ出力を行うものであるので、クロッ
ク信号ＣＬＫの周波数が高くなるに従って時間マージン
が小さくなっている。したがって、この実施例のクロッ
ク同期回路を用いることにより高精度での同期化が可能
となり、高周波のクロック信号ＣＬＫを用い、しかもＤ
ＤＲ仕様のＳＤＲＡＭにおいては上記のような時間分解
能の小さなクロック同期回路を用いることが必須の条件
となる。そして、外部クロックExt.CLK は、からなずし
もパルスデューティが５０％である必要はないので使い
勝手がよい。
の半周期毎にデータ出力を行うものであるので、クロッ
ク信号ＣＬＫの周波数が高くなるに従って時間マージン
が小さくなっている。したがって、この実施例のクロッ
ク同期回路を用いることにより高精度での同期化が可能
となり、高周波のクロック信号ＣＬＫを用い、しかもＤ
ＤＲ仕様のＳＤＲＡＭにおいては上記のような時間分解
能の小さなクロック同期回路を用いることが必須の条件
となる。そして、外部クロックExt.CLK は、からなずし
もパルスデューティが５０％である必要はないので使い
勝手がよい。
【０１０９】上記ダイナミック型ＲＡＭは、シンクロナ
ス仕様のものの他に同じくクロック信号に同期してデー
タの入出力を行うランバス（Ｒambus)やシンクリンク
（Ｓync Ｌink)のようなプロトコルベースのデータ転送
を行うメモリには、この発明に係るクロック同期回路を
用いることが高精度及び高応答正等において有利であ
る。そして、前記タイマを用いた間欠的なクロックサイ
クル測定に移行させるコマンドを設け、電源投入時には
上記コマンドが入力されるまでクロックサイクル測定ブ
ロックは活性化しておくようにすることにより低消費電
力化も可能になるものである。
ス仕様のものの他に同じくクロック信号に同期してデー
タの入出力を行うランバス（Ｒambus)やシンクリンク
（Ｓync Ｌink)のようなプロトコルベースのデータ転送
を行うメモリには、この発明に係るクロック同期回路を
用いることが高精度及び高応答正等において有利であ
る。そして、前記タイマを用いた間欠的なクロックサイ
クル測定に移行させるコマンドを設け、電源投入時には
上記コマンドが入力されるまでクロックサイクル測定ブ
ロックは活性化しておくようにすることにより低消費電
力化も可能になるものである。
【０１１０】図１６には、半周期化回路の他の一実施例
の回路図が示されている。この実施例では、同期化回路
との組み合わせではなく、単に入力されたクロックパル
スのパルスデューティを５０％に設定するものである。
つまり、半周期化回路は同期化回路と一体的にされるこ
とによって、その意味を持つものでなはなく、それを独
立して用いることが可能である。外部端子から供給され
るクロック信号は、必ずしもパルスデューティが５０％
であるとは限らない。これに対して、内部回路のパルス
デューティを５０％にすることは、上記ＳＤＲＡＭでの
動作から理解できるようにクロックパルスの立ち上がり
と立ち下がりに同期した内部回路でのデ転送あるいは、
動作シーケンスを進める上で有益である。したがって、
前記図１のように同期化回路の出力信号ＳＯＵＴを利用
するのではなく、外部端子あるいは内部で形成されたパ
ルスを入力端子ＩＮに受け、それの半分のクロック周期
のクロック信号を発生させる独立した回路として用いる
ようにするものである。
の回路図が示されている。この実施例では、同期化回路
との組み合わせではなく、単に入力されたクロックパル
スのパルスデューティを５０％に設定するものである。
つまり、半周期化回路は同期化回路と一体的にされるこ
とによって、その意味を持つものでなはなく、それを独
立して用いることが可能である。外部端子から供給され
るクロック信号は、必ずしもパルスデューティが５０％
であるとは限らない。これに対して、内部回路のパルス
デューティを５０％にすることは、上記ＳＤＲＡＭでの
動作から理解できるようにクロックパルスの立ち上がり
と立ち下がりに同期した内部回路でのデ転送あるいは、
動作シーケンスを進める上で有益である。したがって、
前記図１のように同期化回路の出力信号ＳＯＵＴを利用
するのではなく、外部端子あるいは内部で形成されたパ
ルスを入力端子ＩＮに受け、それの半分のクロック周期
のクロック信号を発生させる独立した回路として用いる
ようにするものである。
【０１１１】図１６に示した回路は、それ自体で上記図
１の半周期化回路の具体的回路として用いることができ
ることはいうまでもない。この実施例では、測定した１
周期の半分の周期の遅延時間を形成するために、遅延回
路ＤＬ３は遅延段を２個毎に出力信号を形成して、エッ
ジ検出回路に出力させ、遅延回路ＤＬ４は、エッジ検出
信号を各段に順次に伝えることにより、測定した時間の
半分の遅延時間に設定することができる。
１の半周期化回路の具体的回路として用いることができ
ることはいうまでもない。この実施例では、測定した１
周期の半分の周期の遅延時間を形成するために、遅延回
路ＤＬ３は遅延段を２個毎に出力信号を形成して、エッ
ジ検出回路に出力させ、遅延回路ＤＬ４は、エッジ検出
信号を各段に順次に伝えることにより、測定した時間の
半分の遅延時間に設定することができる。
【０１１２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子から供給される外部クロック信号を取
り込む入力バッファ回路を通して取り込まれた入力パル
スをダミー遅延回路で遅延させ、上記遅延させた入力パ
ルスを比較的大きい時間分解能を持つ第１の遅延回路を
伝播させ、上記第１の遅延回路の各段の遅延信号と、上
記入力パルスの１クロック遅れたクロックエッジとを比
較して両エッジの時間的一致を第１のエッジ検出回路で
検出し、上記第１の遅延回路と同等の時間分解能をもっ
て上記ダミー遅延回路を通して遅延された入力クロック
パルスを上記第１のエッジ検出回路の検出信号によって
第１の遅延回路の遅延段数と同じ遅延段数になるように
選択される第２の遅延回路を通して伝達させ、上記第２
の遅延回路と同一の回路構成とされ、上記入力パルスを
上記第１のエッジ検出回路の検出信号によって第２の遅
延回路と同じ遅延段数になるように選択される第３の遅
延回路を通して伝達させ、上記第２の遅延回路の出力パ
ルスを小さな時間分解能を持つ第４の遅延回路を伝播さ
せ、上記第４の遅延回路の各段の遅延信号と、入力パル
スの２クロック遅れたクロックエッジとを比較して両エ
ッジの時間的一致を第２のエッジ検出回路で検出し、上
記第４の遅延回路と同等の時間分解能をもってクロック
パルスを伝搬させる遅延回路を用い、上記第３の遅延回
路を通して遅延された入力パルスを上記第２のエッジ検
出回路の検出信号によって第４の遅延回路の遅延段数と
同じ遅延段数になるように選択される第５の遅延回路を
伝搬させてその遅延信号によりクロック生成回路で内部
クロック信号を形成するとともに、上記ダミー遅延回路
の遅延時間を上記入力バッファ回路及び上記クロック生
成回路の合成された遅延時間に等しくさせることによ
り、高精度で高応答性の外部同期化されたクロックパル
スを形成することができるという効果が得られる。
記の通りである。すなわち、 （１） 外部端子から供給される外部クロック信号を取
り込む入力バッファ回路を通して取り込まれた入力パル
スをダミー遅延回路で遅延させ、上記遅延させた入力パ
ルスを比較的大きい時間分解能を持つ第１の遅延回路を
伝播させ、上記第１の遅延回路の各段の遅延信号と、上
記入力パルスの１クロック遅れたクロックエッジとを比
較して両エッジの時間的一致を第１のエッジ検出回路で
検出し、上記第１の遅延回路と同等の時間分解能をもっ
て上記ダミー遅延回路を通して遅延された入力クロック
パルスを上記第１のエッジ検出回路の検出信号によって
第１の遅延回路の遅延段数と同じ遅延段数になるように
選択される第２の遅延回路を通して伝達させ、上記第２
の遅延回路と同一の回路構成とされ、上記入力パルスを
上記第１のエッジ検出回路の検出信号によって第２の遅
延回路と同じ遅延段数になるように選択される第３の遅
延回路を通して伝達させ、上記第２の遅延回路の出力パ
ルスを小さな時間分解能を持つ第４の遅延回路を伝播さ
せ、上記第４の遅延回路の各段の遅延信号と、入力パル
スの２クロック遅れたクロックエッジとを比較して両エ
ッジの時間的一致を第２のエッジ検出回路で検出し、上
記第４の遅延回路と同等の時間分解能をもってクロック
パルスを伝搬させる遅延回路を用い、上記第３の遅延回
路を通して遅延された入力パルスを上記第２のエッジ検
出回路の検出信号によって第４の遅延回路の遅延段数と
同じ遅延段数になるように選択される第５の遅延回路を
伝搬させてその遅延信号によりクロック生成回路で内部
クロック信号を形成するとともに、上記ダミー遅延回路
の遅延時間を上記入力バッファ回路及び上記クロック生
成回路の合成された遅延時間に等しくさせることによ
り、高精度で高応答性の外部同期化されたクロックパル
スを形成することができるという効果が得られる。
【０１１３】（２） 上記小さな時間分解能を持つ第４
の遅延回路として、第１と第２の入力端子間に、第１の
制御信号により入力される２つの入力信号をカップリン
グさせるスイッチＭＯＳＦＥＴからなるインピーダンス
手段が設けられ、第２の制御信号により上記入力端子に
供給される上記入力信号に対応し出力信号を送出させる
遅延段を複数個を用い、それを第１信号伝達方向と第２
信号伝達方向に格子状に配置し、第１信号伝達方向おい
て第１番目以外の第Ｋ番目とされ、第２信号伝達方向に
おいて第Ｌ段目に配置された遅延段ＫＬの上記第１の入
力端子には第１信号伝達方向において同じＫ番目で第２
信号伝達方向においてＬ−１段目の遅延段の出力信号を
供給し、遅延段ＫＬの第２の入力端子にはＫ−１番目と
され、Ｌ段目の遅延段の第１の入力端子に供給される入
力信号を供給し、かつ、第１信号伝達方向において第１
番目で第２信号伝達方向のＬ段目とされる遅延段の第２
の入力端子には、第１信号伝達方向の最終段で第２の信
号伝達方向においてそれよりも前段とされた遅延段であ
って、それにおける第１の入力端子に供給される入力信
号と同相の関係となる第１の入力端子に供給される入力
信号を供給し、上記第２信号伝達方向において第１段目
で第１信号伝達方向の第１番目から最終番目の遅延段に
は固定レベルを供給し、上記各遅延段に対応して入力回
路を構成する論理ゲート回路を設け、上記論理ゲート回
路の一方の入力には共通接続されて入力信号を供給し、
上記論理ゲート回路の他方の入力及び遅延手段に供給さ
れる第１の制御信号のうち、上記第２信号伝達方向にお
いて第１段目で第１信号伝達方向において第１番目から
最終番目の遅延段及び第２段目で第１番目に対応された
もののみ論理ゲートを閉じてスイッチＭＯＳＦＥＴをオ
フ状態にさせるような論理レベルを固定的に供給し、そ
れ以外の論理ゲート回路及び遅延段には論理ゲートを開
いてスイッチＭＯＳＦＥＴをオン状態にさせるような論
理レベルを固定的に供給し、上記論理ゲート回路の出力
信号により形成された上記第２の制御信号により各遅延
段において信号伝達を開始させることにより、高い精度
での微小時間の測定を行うことができるという効果が得
られる。
の遅延回路として、第１と第２の入力端子間に、第１の
制御信号により入力される２つの入力信号をカップリン
グさせるスイッチＭＯＳＦＥＴからなるインピーダンス
手段が設けられ、第２の制御信号により上記入力端子に
供給される上記入力信号に対応し出力信号を送出させる
遅延段を複数個を用い、それを第１信号伝達方向と第２
信号伝達方向に格子状に配置し、第１信号伝達方向おい
て第１番目以外の第Ｋ番目とされ、第２信号伝達方向に
おいて第Ｌ段目に配置された遅延段ＫＬの上記第１の入
力端子には第１信号伝達方向において同じＫ番目で第２
信号伝達方向においてＬ−１段目の遅延段の出力信号を
供給し、遅延段ＫＬの第２の入力端子にはＫ−１番目と
され、Ｌ段目の遅延段の第１の入力端子に供給される入
力信号を供給し、かつ、第１信号伝達方向において第１
番目で第２信号伝達方向のＬ段目とされる遅延段の第２
の入力端子には、第１信号伝達方向の最終段で第２の信
号伝達方向においてそれよりも前段とされた遅延段であ
って、それにおける第１の入力端子に供給される入力信
号と同相の関係となる第１の入力端子に供給される入力
信号を供給し、上記第２信号伝達方向において第１段目
で第１信号伝達方向の第１番目から最終番目の遅延段に
は固定レベルを供給し、上記各遅延段に対応して入力回
路を構成する論理ゲート回路を設け、上記論理ゲート回
路の一方の入力には共通接続されて入力信号を供給し、
上記論理ゲート回路の他方の入力及び遅延手段に供給さ
れる第１の制御信号のうち、上記第２信号伝達方向にお
いて第１段目で第１信号伝達方向において第１番目から
最終番目の遅延段及び第２段目で第１番目に対応された
もののみ論理ゲートを閉じてスイッチＭＯＳＦＥＴをオ
フ状態にさせるような論理レベルを固定的に供給し、そ
れ以外の論理ゲート回路及び遅延段には論理ゲートを開
いてスイッチＭＯＳＦＥＴをオン状態にさせるような論
理レベルを固定的に供給し、上記論理ゲート回路の出力
信号により形成された上記第２の制御信号により各遅延
段において信号伝達を開始させることにより、高い精度
での微小時間の測定を行うことができるという効果が得
られる。
【０１１４】（３） 上記小さな時間分解能を持つ第５
の遅延回路として、上記同様な遅延段を複数個を用い、
上記第４の遅延回路とは逆方向の関係となるように第３
信号伝達方向と第４信号伝達方向に格子状に配置し、第
３信号伝達方向おいて第１番目以外の第Ｋ番目で第４信
号伝達方向で第Ｌ段目の遅延段ＫＬの上記第１の入力端
子には第３信号伝達方向にＫ番目とされ、第４信号伝達
方向にＬ−１段目の遅延段の出力信号を供給し、上記遅
延段ＫＬの第２の入力端子には第３信号伝達方向のＫ−
１番目で第４信号伝達方向のＬ段目の遅延段の第１の入
力端子に供給される入力信号を供給し、かつ、第３信号
伝達方向において第１番目で第４信号伝達方向のＬ段目
の遅延段の第２の入力端子には、第３信号伝達方向の最
終段で上記第４の信号伝達方向での前段とされた遅延段
であって、それにおける第１の入力端子に供給される入
力信号と同相の関係となる第１の入力端子に供給される
入力信号を供給し、上記各遅延段の上記第１と第２の制
御信号に対応した入力回路を構成する論理ゲート回路を
設け、上記論理ゲート回路の一方の入力には共通接続さ
れて入力信号を供給し、上記論理ゲート回路の他方の入
力信号及びそれに対応した遅延段の第１の制御信号のう
ち、上記第４信号伝達方向において最終段目とされ、第
３信号伝達方向において第１番目から最終番目の遅延段
と最終段より１つ前段で最終番目の遅延段に対応された
もののみ信号の伝達を禁止する論理レベルを固定的に供
給し、他の論理ゲート回路及び遅延段には上記第２のエ
ッジ検出回路の対応する出力信号が第３信号伝達方向に
おいてそれより時間的に前にされ、上記第３伝達方向に
並べならた遅延段の数に１を加えたものに供給して上記
第４伝達方向とは逆方向に信号伝達を開始させることに
より、上記測定された遅延時間と同じ遅延時間を高精度
に形成することができるという効果が得られる。
の遅延回路として、上記同様な遅延段を複数個を用い、
上記第４の遅延回路とは逆方向の関係となるように第３
信号伝達方向と第４信号伝達方向に格子状に配置し、第
３信号伝達方向おいて第１番目以外の第Ｋ番目で第４信
号伝達方向で第Ｌ段目の遅延段ＫＬの上記第１の入力端
子には第３信号伝達方向にＫ番目とされ、第４信号伝達
方向にＬ−１段目の遅延段の出力信号を供給し、上記遅
延段ＫＬの第２の入力端子には第３信号伝達方向のＫ−
１番目で第４信号伝達方向のＬ段目の遅延段の第１の入
力端子に供給される入力信号を供給し、かつ、第３信号
伝達方向において第１番目で第４信号伝達方向のＬ段目
の遅延段の第２の入力端子には、第３信号伝達方向の最
終段で上記第４の信号伝達方向での前段とされた遅延段
であって、それにおける第１の入力端子に供給される入
力信号と同相の関係となる第１の入力端子に供給される
入力信号を供給し、上記各遅延段の上記第１と第２の制
御信号に対応した入力回路を構成する論理ゲート回路を
設け、上記論理ゲート回路の一方の入力には共通接続さ
れて入力信号を供給し、上記論理ゲート回路の他方の入
力信号及びそれに対応した遅延段の第１の制御信号のう
ち、上記第４信号伝達方向において最終段目とされ、第
３信号伝達方向において第１番目から最終番目の遅延段
と最終段より１つ前段で最終番目の遅延段に対応された
もののみ信号の伝達を禁止する論理レベルを固定的に供
給し、他の論理ゲート回路及び遅延段には上記第２のエ
ッジ検出回路の対応する出力信号が第３信号伝達方向に
おいてそれより時間的に前にされ、上記第３伝達方向に
並べならた遅延段の数に１を加えたものに供給して上記
第４伝達方向とは逆方向に信号伝達を開始させることに
より、上記測定された遅延時間と同じ遅延時間を高精度
に形成することができるという効果が得られる。
【０１１５】（４） 入力クロックパルスを第６の遅延
回路を伝播させ、上記第６の遅延回路の各段の遅延信号
と、入力されたクロックパルスの１クロック遅れたクロ
ックエッジとを比較して両エッジの時間的一致を第３の
エッジ検出回路で検出し、上記第６の遅延回路に対応し
た遅延回路であって、上記入力クロックパルスを上記第
３のエッジ検出回路の検出信号によって第６の遅延回路
の遅延段数の半分になるように第７の遅延回路で伝達さ
せ、上記入力クロックパルスのエッジと、上記第７の遅
延回路からの遅延信号のエッジとにより半周期が規定さ
れる内部パルスを形成することにより、入力クロックパ
ルスのデューティを５０％に補正した出力クロックパル
スを形成することができるという効果が得られる。
回路を伝播させ、上記第６の遅延回路の各段の遅延信号
と、入力されたクロックパルスの１クロック遅れたクロ
ックエッジとを比較して両エッジの時間的一致を第３の
エッジ検出回路で検出し、上記第６の遅延回路に対応し
た遅延回路であって、上記入力クロックパルスを上記第
３のエッジ検出回路の検出信号によって第６の遅延回路
の遅延段数の半分になるように第７の遅延回路で伝達さ
せ、上記入力クロックパルスのエッジと、上記第７の遅
延回路からの遅延信号のエッジとにより半周期が規定さ
れる内部パルスを形成することにより、入力クロックパ
ルスのデューティを５０％に補正した出力クロックパル
スを形成することができるという効果が得られる。
【０１１６】（５） 上記入力クロックパルスを、上記
（１）の同期化回路で形成することにより、外部端子か
ら供給されるクロックパルスと高精度で同期化し、デュ
ーティを正確に５０％に補正した出力クロックパルスを
形成することができるという効果が得られる。
（１）の同期化回路で形成することにより、外部端子か
ら供給されるクロックパルスと高精度で同期化し、デュ
ーティを正確に５０％に補正した出力クロックパルスを
形成することができるという効果が得られる。
【０１１７】（６） 上記小さな時間分解能を持つ第４
の遅延回路として、上記（２）の遅延回路を用いること
により、小さな時間分解能による同期測定を行うように
することができるという効果が得られる。
の遅延回路として、上記（２）の遅延回路を用いること
により、小さな時間分解能による同期測定を行うように
することができるという効果が得られる。
【０１１８】（７） 上記小さな時間分解能を持つ第５
の遅延回路として、上記（３）の遅延回路を用いること
により、小さな時間分解能による高精度の同期化を行い
つつ、正確に５０％に補正した出力クロックパルスを形
成することができるという効果が得られる。
の遅延回路として、上記（３）の遅延回路を用いること
により、小さな時間分解能による高精度の同期化を行い
つつ、正確に５０％に補正した出力クロックパルスを形
成することができるという効果が得られる。
【０１１９】（８） 入力クロックパルスを第６の遅延
回路で伝播させ、上記第６の遅延回路の各段の遅延信号
と、入力されたクロックパルスの１クロック遅れたクロ
ックエッジとを第３のエッジ検出回路で比較して両エッ
ジの時間的一致を検出し、上記第６の遅延回路に対応し
た遅延回路であって、上記入力クロックパルスを上記第
３のエッジ検出回路の検出信号によって第６の遅延回路
の遅延段数の半分になるように第７の遅延回路で選択し
て伝達させ、上記第７の遅延回路の出力パルスを小さな
時間分解能を持って第８の遅延回路で伝播させ、上記第
８の遅延回路の上記時間分解能に対応した各段の遅延信
号と、入力されたクロックパルスの２クロック遅れたク
ロックエッジとを第４のエッジ検出回路で比較して両エ
ッジの時間的一致を検出し、上記第８の遅延回路に対応
した遅延回路であって、上記入力クロックパルスを上記
第４のエッジ検出回路の検出信号によって第８の遅延回
路の遅延段数の半分になるように第９の遅延回路を選択
して伝達させ、上記入力クロックパルスのエッジと、上
記第９の遅延回路からの遅延信号のエッジとにより１周
期が規定されるパルスを形成することにより、高精度に
５０％のパルスデューティにされたクロックパルスを形
成することができるという効果が得られる。
回路で伝播させ、上記第６の遅延回路の各段の遅延信号
と、入力されたクロックパルスの１クロック遅れたクロ
ックエッジとを第３のエッジ検出回路で比較して両エッ
ジの時間的一致を検出し、上記第６の遅延回路に対応し
た遅延回路であって、上記入力クロックパルスを上記第
３のエッジ検出回路の検出信号によって第６の遅延回路
の遅延段数の半分になるように第７の遅延回路で選択し
て伝達させ、上記第７の遅延回路の出力パルスを小さな
時間分解能を持って第８の遅延回路で伝播させ、上記第
８の遅延回路の上記時間分解能に対応した各段の遅延信
号と、入力されたクロックパルスの２クロック遅れたク
ロックエッジとを第４のエッジ検出回路で比較して両エ
ッジの時間的一致を検出し、上記第８の遅延回路に対応
した遅延回路であって、上記入力クロックパルスを上記
第４のエッジ検出回路の検出信号によって第８の遅延回
路の遅延段数の半分になるように第９の遅延回路を選択
して伝達させ、上記入力クロックパルスのエッジと、上
記第９の遅延回路からの遅延信号のエッジとにより１周
期が規定されるパルスを形成することにより、高精度に
５０％のパルスデューティにされたクロックパルスを形
成することができるという効果が得られる。
【０１２０】（９） 上記小さな時間分解能を持つ第８
の遅延回路として、上記（２）の遅延回路を用いること
により、高い精度により入力パルスの１周期を測定する
ことができるという効果が得られる。
の遅延回路として、上記（２）の遅延回路を用いること
により、高い精度により入力パルスの１周期を測定する
ことができるという効果が得られる。
【０１２１】（１０） 上記小さな時間分解能を持つ第
９の遅延回路として、（３）の遅延回路を用いることに
より、高い精度で５０％のパルスデューティにされたク
ロックパルスを形成することができるという効果が得ら
れる。
９の遅延回路として、（３）の遅延回路を用いることに
より、高い精度で５０％のパルスデューティにされたク
ロックパルスを形成することができるという効果が得ら
れる。
【０１２２】（１１） 上記クロック発生回路で形成さ
れた内部クロック信号は、その立ち上がりエッジと立ち
下がりエッジの両方に対応して外部とのデータの入力と
出力に用いるようにすることにより、クロックパルスの
周波数の２倍の速度でのデータ転送を行うようにするこ
とができるという効果が得られる。
れた内部クロック信号は、その立ち上がりエッジと立ち
下がりエッジの両方に対応して外部とのデータの入力と
出力に用いるようにすることにより、クロックパルスの
周波数の２倍の速度でのデータ転送を行うようにするこ
とができるという効果が得られる。
【０１２３】（１２） 上記小さな時間分解能を持つ第
４の遅延回路として、第１と第２の入力端子間に、第１
の制御信号により入力される２つの入力信号をカップリ
ングさせるスイッチＭＯＳＦＥＴからなるインピーダン
ス手段が設けられ、第２の制御信号により上記入力端子
に供給される上記入力信号に対応し出力信号を送出させ
る遅延段を複数個を用いることにより、上記スイッチＭ
ＯＳＦＥＴをオフ状態にさせ、出力信号伝達を停止させ
ることにより動作停止状態にできるから必要な時に遅延
回路を動作させることにより低消費電力化を図ることが
できるという効果が得られる。
４の遅延回路として、第１と第２の入力端子間に、第１
の制御信号により入力される２つの入力信号をカップリ
ングさせるスイッチＭＯＳＦＥＴからなるインピーダン
ス手段が設けられ、第２の制御信号により上記入力端子
に供給される上記入力信号に対応し出力信号を送出させ
る遅延段を複数個を用いることにより、上記スイッチＭ
ＯＳＦＥＴをオフ状態にさせ、出力信号伝達を停止させ
ることにより動作停止状態にできるから必要な時に遅延
回路を動作させることにより低消費電力化を図ることが
できるという効果が得られる。
【０１２４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、大規
模集積回路において、各回路ブロック毎にクロック同期
回路を設けるものでは、各回路ブロック毎の内部クロッ
ク信号の相互の同期化を行うものであるので、外部端子
からのクロック信号を受ける入力バッファを省略するこ
とができる。この発明に係るクロック発生回路は、ＳＤ
ＲＡＭ等のようなメモリの他、マイクロプロセッサ、あ
るいは周辺回路を構成する各種半導体集積回路装置に用
いることができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、大規
模集積回路において、各回路ブロック毎にクロック同期
回路を設けるものでは、各回路ブロック毎の内部クロッ
ク信号の相互の同期化を行うものであるので、外部端子
からのクロック信号を受ける入力バッファを省略するこ
とができる。この発明に係るクロック発生回路は、ＳＤ
ＲＡＭ等のようなメモリの他、マイクロプロセッサ、あ
るいは周辺回路を構成する各種半導体集積回路装置に用
いることができる。
【０１２５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される外
部クロック信号を取り込む入力バッファ回路を通して取
り込まれた入力パルスをダミー遅延回路で遅延させ、上
記遅延させた入力パルスを比較的大きい時間分解能を持
つ第１の遅延回路を伝播させ、上記第１の遅延回路の各
段の遅延信号と、上記入力パルスの１クロック遅れたク
ロックエッジとを比較して両エッジの時間的一致を第１
のエッジ検出回路で検出し、上記第１の遅延回路と同等
の時間分解能をもって上記ダミー遅延回路を通して遅延
された入力クロックパルスを上記第１のエッジ検出回路
の検出信号によって第１の遅延回路の遅延段数と同じ遅
延段数になるように選択される第２の遅延回路を通して
伝達させ、上記第２の遅延回路と同一の回路構成とさ
れ、上記入力パルスを上記第１のエッジ検出回路の検出
信号によって第２の遅延回路と同じ遅延段数になるよう
に選択される第３の遅延回路を通して伝達させ、上記第
２の遅延回路の出力パルスを小さな時間分解能を持つ第
４の遅延回路を伝播させ、上記第４の遅延回路の各段の
遅延信号と、入力パルスの２クロック遅れたクロックエ
ッジとを比較して両エッジの時間的一致を第２のエッジ
検出回路で検出し、上記第４の遅延回路と同等の時間分
解能をもってクロックパルスを伝搬させる遅延回路を用
い、上記第３の遅延回路を通して遅延された入力パルス
を上記第２のエッジ検出回路の検出信号によって第４の
遅延回路の遅延段数と同じ遅延段数になるように選択さ
れる第５の遅延回路を伝搬させてその遅延信号によりク
ロック生成回路で内部クロック信号を形成するととも
に、上記ダミー遅延回路の遅延時間を上記入力バッファ
回路及び上記クロック生成回路の合成された遅延時間に
等しくさせることにより、高精度で高応答性の外部同期
化されたクロックパルスを形成することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される外
部クロック信号を取り込む入力バッファ回路を通して取
り込まれた入力パルスをダミー遅延回路で遅延させ、上
記遅延させた入力パルスを比較的大きい時間分解能を持
つ第１の遅延回路を伝播させ、上記第１の遅延回路の各
段の遅延信号と、上記入力パルスの１クロック遅れたク
ロックエッジとを比較して両エッジの時間的一致を第１
のエッジ検出回路で検出し、上記第１の遅延回路と同等
の時間分解能をもって上記ダミー遅延回路を通して遅延
された入力クロックパルスを上記第１のエッジ検出回路
の検出信号によって第１の遅延回路の遅延段数と同じ遅
延段数になるように選択される第２の遅延回路を通して
伝達させ、上記第２の遅延回路と同一の回路構成とさ
れ、上記入力パルスを上記第１のエッジ検出回路の検出
信号によって第２の遅延回路と同じ遅延段数になるよう
に選択される第３の遅延回路を通して伝達させ、上記第
２の遅延回路の出力パルスを小さな時間分解能を持つ第
４の遅延回路を伝播させ、上記第４の遅延回路の各段の
遅延信号と、入力パルスの２クロック遅れたクロックエ
ッジとを比較して両エッジの時間的一致を第２のエッジ
検出回路で検出し、上記第４の遅延回路と同等の時間分
解能をもってクロックパルスを伝搬させる遅延回路を用
い、上記第３の遅延回路を通して遅延された入力パルス
を上記第２のエッジ検出回路の検出信号によって第４の
遅延回路の遅延段数と同じ遅延段数になるように選択さ
れる第５の遅延回路を伝搬させてその遅延信号によりク
ロック生成回路で内部クロック信号を形成するととも
に、上記ダミー遅延回路の遅延時間を上記入力バッファ
回路及び上記クロック生成回路の合成された遅延時間に
等しくさせることにより、高精度で高応答性の外部同期
化されたクロックパルスを形成することができる。
【図１】この発明に係るクロック発生回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１のクロック発生回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図３】この発明に係るクロック発生回路の他の一実施
例を示すブロック図である。
例を示すブロック図である。
【図４】図３のクロック発生回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図５】図１又は図３の遅延回路ＣＤＬ１１とＣＤＬ２
１の一実施例を示す回路図である。
１の一実施例を示す回路図である。
【図６】図３の遅延回路ＦＤＬ１１とＦＤＬ２１の一実
施例を示す回路図である。
施例を示す回路図である。
【図７】図６の遅延回路に用いられる遅延段の一実施例
を示す構成図である。
を示す構成図である。
【図８】この発明に用いられる遅延回路ＣＤＬ１１に対
応したエッジ検出回路ＥＤ１１の一実施例を示すの回路
図である。
応したエッジ検出回路ＥＤ１１の一実施例を示すの回路
図である。
【図９】この発明に用いられる微細遅延回路ＦＤＬ１１
に対応したエッジ検出回路ＥＤ１２の一実施例を示す回
路図である。
に対応したエッジ検出回路ＥＤ１２の一実施例を示す回
路図である。
【図１０】この発明に用いられる格子状遅延回路の基本
的な構成を説明するための一実施例を示す回路図であ
る。
的な構成を説明するための一実施例を示す回路図であ
る。
【図１１】この発明に用いられる格子状遅延回路の動作
を説明するためのコンピュータシュミレーションにより
求めた特性図である。
を説明するためのコンピュータシュミレーションにより
求めた特性図である。
【図１２】図１０の格子状遅延回路に用いられる遅延要
素の一実施例を示す回路図である。
素の一実施例を示す回路図である。
【図１３】この発明に用いられる格子状遅延回路の動作
を説明するための波形図である。
を説明するための波形図である。
【図１４】この発明が適用されたＳＤＲＡＭの一実施例
示す全体ブロック図である。
示す全体ブロック図である。
【図１５】図１５のＳＤＲＡＭの動作の一例を説明する
ためのタイミング図である。
ためのタイミング図である。
【図１６】この発明に係る半周期化回路の他の一実施例
を示す回路図である。
を示す回路図である。
ＲＣＶ＆ＤＲＶ…入力回路、ＦＦ＆ＤＲＶ…パルス生成
回路、ＲＣＶ…レシーバ、ＤＲＶ…ドライバ、ＦＦ…フ
リップフロップ回路、ＤＭＤＬ１…ダミー遅延回路、Ｄ
Ｌ１〜ＤＬ４，ＣＤＬ１１〜ＣＤＬ４１…遅延回路、Ｅ
Ｄ１，ＥＤ２，ＥＤ１１〜ＥＤ２２…エッジ検出回路、
ＩＢ…入力バッファ回路、ＩＮＶ１〜ＩＮＶｍ…インバ
ータ回路（バッファ回路）、ＮＤ…ナンドゲート回路、
ＣＰ…カップリング容量、ＮＲ…ノアゲート回路、ＲＧ
…抵抗手段、Ｍ１，Ｍ２…ダイオード接続ＭＯＳＦＥ
Ｔ、ＩＶ１，ＩＶ２…ＣＭＯＳインバータ回路、Ｑ１〜
Ｑ９…ＭＯＳＦＥＴ、１０…モードレジスタ、２０…コ
マンドデコーダ、３０…タイミング発生回路、３０…ク
ロックバッファ、５０…クロック同期回路、２００Ａ，
２００Ｂ…メモリアレイ、２０１Ａ，２０１Ｂ…ロウデ
コーダ、２０２Ａ，２０２Ｂ…センスアンプ及びカラム
選択回路、２０３Ａ，２０３Ｂ…カラムデコーダ、２０
５…カラムアドレスバッファ、２０６…ロウアドレスバ
ッファ、２０７…カラムアドレスカウンタ、２０８…リ
フレッシュカウンタ、２０９…コントローラ、２１０…
入力バッファ、２１１…出力バッファ、２１２Ａ，Ｂ…
メインアンプ、２１３…ラッチ／レジスタ、２１４Ａ，
Ｂ…ライトバッファ。
回路、ＲＣＶ…レシーバ、ＤＲＶ…ドライバ、ＦＦ…フ
リップフロップ回路、ＤＭＤＬ１…ダミー遅延回路、Ｄ
Ｌ１〜ＤＬ４，ＣＤＬ１１〜ＣＤＬ４１…遅延回路、Ｅ
Ｄ１，ＥＤ２，ＥＤ１１〜ＥＤ２２…エッジ検出回路、
ＩＢ…入力バッファ回路、ＩＮＶ１〜ＩＮＶｍ…インバ
ータ回路（バッファ回路）、ＮＤ…ナンドゲート回路、
ＣＰ…カップリング容量、ＮＲ…ノアゲート回路、ＲＧ
…抵抗手段、Ｍ１，Ｍ２…ダイオード接続ＭＯＳＦＥ
Ｔ、ＩＶ１，ＩＶ２…ＣＭＯＳインバータ回路、Ｑ１〜
Ｑ９…ＭＯＳＦＥＴ、１０…モードレジスタ、２０…コ
マンドデコーダ、３０…タイミング発生回路、３０…ク
ロックバッファ、５０…クロック同期回路、２００Ａ，
２００Ｂ…メモリアレイ、２０１Ａ，２０１Ｂ…ロウデ
コーダ、２０２Ａ，２０２Ｂ…センスアンプ及びカラム
選択回路、２０３Ａ，２０３Ｂ…カラムデコーダ、２０
５…カラムアドレスバッファ、２０６…ロウアドレスバ
ッファ、２０７…カラムアドレスカウンタ、２０８…リ
フレッシュカウンタ、２０９…コントローラ、２１０…
入力バッファ、２１１…出力バッファ、２１２Ａ，Ｂ…
メインアンプ、２１３…ラッチ／レジスタ、２１４Ａ，
Ｂ…ライトバッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 青木 正和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 均 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内
Claims (11)
- 【請求項１】 外部端子から供給される外部クロック信
号を取り込む入力バッファ回路と、 上記入力バッファを通して取り込まれた入力クロックパ
ルスを遅延させるダミー遅延回路と、 上記ダミー遅延回路を通して遅延された入力クロックパ
ルスを比較的大きい時間分解能を持って伝播させる第１
の遅延回路と、 上記第１の遅延回路の上記時間分解能に対応した各段の
遅延信号と、上記入力クロックパルスの１クロック遅れ
たクロックエッジとを比較して両エッジの時間的一致を
検出する第１のエッジ検出回路と、 上記第１の遅延回路と同等の時間分解能をもってクロッ
クパルスを伝搬させる遅延回路であって、上記ダミー遅
延回路を通して遅延された入力クロックパルスを上記第
１のエッジ検出回路の検出信号によって第１の遅延回路
の遅延段数と同じ遅延段数になるように選択されて伝達
させる第２の遅延回路と、 上記第２の遅延回路と同一の回路構成とされ、上記入力
クロックパルスを上記第１のエッジ検出回路の検出信号
によって第２の遅延回路と同じ遅延段数になるように選
択されて伝達させる第３の遅延回路と、 上記第２の遅延回路の出力パルスを小さな時間分解能を
持って伝播させる第４の遅延回路と、 上記第４の遅延回路の上記時間分解能に対応した各段の
遅延信号と、入力されたクロックパルスの２クロック遅
れたクロックエッジとを比較して両エッジの時間的一致
を検出する第２のエッジ検出回路と、 上記第４の遅延回路と同等の時間分解能をもってクロッ
クパルスを伝搬させる遅延回路であって、上記第３の遅
延回路を通して遅延された入力クロックパルスを上記第
２のエッジ検出回路の検出信号によって第４の遅延回路
の遅延段数と同じ遅延段数になるように選択されて伝達
させる第５の遅延回路と、 上記第５の遅延回路の遅延信号を受けて内部クロック信
号を形成するクロック生成回路とを備えてなり、 上記ダミー遅延回路は、上記入力バッファ回路及び上記
クロック生成回路の合成された遅延時間に相当する遅延
時間に設定されてなることを特徴とするクロック発生回
路。 - 【請求項２】 上記小さな時間分解能を持つ第４の遅延
回路は、 第１と第２の入力端子間に、第１の制御信号により入力
される２つの入力信号をカップリングさせるスイッチＭ
ＯＳＦＥＴからなるインピーダンス手段が設けられ、第
２の制御信号により上記入力端子に供給される上記入力
信号に対応し出力信号を送出させる遅延段を複数個備
え、 上記複数個の遅延段は、第１信号伝達方向と第２信号伝
達方向に格子状に配置され、 第１信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第２信号伝達方向において第Ｌ段目に配置された遅
延段ＫＬの上記第１の入力端子には第１信号伝達方向に
おいて同じＫ番目とされ、第２信号伝達方向においてＬ
−１段目とされた遅延段の出力信号が供給され、 上記遅延段ＫＬの第２の入力端子には第１信号伝達方向
において１つ前であるＫ−１番目とされ、第２信号伝達
方向において同じＬ段目とされた遅延段の第１の入力端
子に供給される入力信号が供給され、 かつ、第１信号伝達方向において第１番目とされ、第２
信号伝達方向においてＬ段目とされる遅延段の第２の入
力端子には、第１信号伝達方向において最終段とされ、
上記第２の信号伝達方向においてそれよりも前段とされ
た遅延段であって、それにおける第１の入力端子に供給
される入力信号と同相の関係となる第１の入力端子に供
給される入力信号が供給され、 上記第２信号伝達方向において第１段目とされ、第１信
号伝達方向において第１番目から最終番目の遅延段には
固定レベルが供給され、 上記各遅延段に対応して入力回路を構成する論理ゲート
回路が設けられ、 上記論理ゲート回路の一方の入力には共通接続されて入
力信号が供給され、 上記論理ゲート回路の他方の入力及び遅延手段に供給さ
れる第１の制御信号のうち、上記第２信号伝達方向にお
いて第１段目とされ、第１信号伝達方向において第１番
目から最終番目の遅延段及び第２段目で第１番目に対応
されたもののみ論理ゲートを閉じ、スイッチＭＯＳＦＥ
Ｔをオフ状態にさせるような論理レベルが固定的に供給
され、それ以外の論理ゲート回路及び遅延段には論理ゲ
ートを開き、スイッチＭＯＳＦＥＴをオン状態にさせる
ような論理レベルが固定的に供給され、 上記論理ゲート回路の出力信号により形成された上記第
２の制御信号により各遅延段において信号伝達を開始さ
せてなることを特徴とする請求項２のクロック発生回
路。 - 【請求項３】 上記小さな時間分解能を持つ第５の遅延
回路は、 第１と第２の入力端子間に、第１の制御信号により入力
される２つの入力信号をカップリングさせるスイッチＭ
ＯＳＦＥＴからなるインピーダンス手段が設けられ、第
２の制御信号により上記入力端子に供給される上記入力
信号に対応し出力信号を送出させる遅延段を複数個備
え、 上記複数個の遅延段は、上記第４の遅延回路とは信号の
伝達方向が逆の関係となるような第３信号伝達方向と第
４信号伝達方向に格子状に配置され、 第３信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第４信号伝達方向において第Ｌ段目に配置された遅
延段ＫＬの上記第１の入力端子には第３信号伝達方向に
おいて同じＫ番目とされ、第４信号伝達方向においてＬ
−１段目とされた遅延段の出力信号が供給され、 上記遅延段ＫＬの第２の入力端子には第３信号伝達方向
において１つ前であるＫ−１番目とされ、第４信号伝達
方向において同じＬ段目とされた遅延段の第１の入力端
子に供給される入力信号が供給され、 かつ、第３信号伝達方向において第１番目とされ、第４
信号伝達方向においてＬ段目とされる遅延段の第２の入
力端子には、第３信号伝達方向において最終段とされ、
上記第４の信号伝達方向においてそれよりも前段とされ
た遅延段であって、それにおける第１の入力端子に供給
される入力信号と同相の関係となる第１の入力端子に供
給される入力信号が供給され、 上記各遅延段の上記第１と第２の制御信号に対応した入
力回路を構成する論理ゲート回路が設けられ、 上記論理ゲート回路の一方の入力には共通接続されて入
力信号が供給され、 上記論理ゲート回路の他方の入力信号及びそれに対応し
た遅延段の第１の制御信号のうち、上記第４信号伝達方
向において最終段目とされ、第３信号伝達方向において
第１番目から最終番目の遅延段と最終段より１つ前段で
最終番目の遅延段に対応されたもののみ信号の伝達を可
能にする論理レベルが固定的に供給され、他の論理ゲー
ト回路及び遅延段には上記第２のエッジ検出回路の対応
する出力信号が第３信号伝達方向においてそれより時間
的に前にされ、上記第３伝達方向に並べられた遅延段の
数に１を加えたものに供給されてそこから上記第４伝達
方向に信号伝達が開始されてなることを特徴とする請求
項３のクロック発生回路。 - 【請求項４】 入力クロックパルスを伝播させる第６の
遅延回路と、 上記第６の遅延回路の各段の遅延信号と、入力されたク
ロックパルスの１クロック遅れたクロックエッジとを比
較して両エッジの時間的一致を検出する第３のエッジ検
出回路と、 上記第６の遅延回路に対応した遅延回路であって、上記
入力クロックパルスを上記第３のエッジ検出回路の検出
信号によって第６の遅延回路の遅延段数の半分になるよ
うに選択されて伝達させる第７の遅延回路と、 上記入力クロックパルスのエッジと、上記第７の遅延回
路からの遅延信号のエッジとにより半周期が規定される
内部パルスを形成するパルス生成回路とを備えてなるこ
とを特徴とするクロック発生回路。 - 【請求項５】 外部端子から供給される外部クロック信
号を取り込む入力バッファ回路と、 上記入力バッファを通して取り込まれた入力クロックパ
ルスを遅延させるダミー遅延回路と、 上記ダミー遅延回路を通して遅延された入力クロックパ
ルスを比較的大きい時間分解能を持って伝播させる第１
の遅延回路と、 上記第１の遅延回路の上記時間分解能に対応した各段の
遅延信号と、上記入力クロックパルスの１クロック遅れ
たクロックエッジとを比較して両エッジの時間的一致を
検出する第１のエッジ検出回路と、 上記第１の遅延回路と同等の時間分解能をもってクロッ
クパルスを伝搬させる遅延回路であって、上記ダミー遅
延回路を通して遅延された入力クロックパルスを上記第
１のエッジ検出回路の検出信号によって第１の遅延回路
の遅延段数と同じ遅延段数になるように選択されて伝達
させる第２の遅延回路と、 上記第２の遅延回路と同一の回路構成とされ、上記入力
クロックパルスを上記第１のエッジ検出回路の検出信号
によって第２の遅延回路と同じ遅延段数になるように選
択されて伝達させる第３の遅延回路と、 上記第２の遅延回路の出力パルスを小さな時間分解能を
持って伝播させる第４の遅延回路と、 上記第４の遅延回路の上記時間分解能に対応した各段の
遅延信号と、入力されたクロックパルスの２クロック遅
れたクロックエッジとを比較して両エッジの時間的一致
を検出する第２のエッジ検出回路と、 上記第４の遅延回路と同等の時間分解能をもってクロッ
クパルスを伝搬させる遅延回路であって、上記第３の遅
延回路を通して遅延された入力クロックパルスを上記第
２のエッジ検出回路の検出信号によって第４の遅延回路
の遅延段数と同じ遅延段数になるように選択されて伝達
させる第５の遅延回路とを含み、 上記ダミー遅延回路の遅延時間が上記入力バッファ回路
及び前記クロック生成回路の合成された遅延時間に相当
する遅延時間に設定されてなるパルス同期化回路を更に
備え、 上記入力クロックパルスは、上記入力バッファを通した
内部クロックパルスであり、上記クロック生成回路は、
上記第５の遅延回路の遅延信号と上記第７の遅延回路の
遅延信号により上記半周期を規定する内部パルスを形成
するものであること特徴とする請求項４のクロック発生
回路。 - 【請求項６】 上記小さな時間分解能を持つ第４の遅延
回路は、 第１と第２の入力端子間に、第１の制御信号により入力
される２つの入力信号をカップリングさせるスイッチＭ
ＯＳＦＥＴからなるインピーダンス手段が設けられ、第
２の制御信号により上記入力端子に供給される上記入力
信号に対応し出力信号を送出させる遅延段を複数個備
え、 上記複数個の遅延段は、第１信号伝達方向と第２信号伝
達方向に格子状に配置され、 第１信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第２信号伝達方向において第Ｌ段目に配置された遅
延段ＫＬの上記第１の入力端子には第１信号伝達方向に
おいて同じＫ番目とされ、第２信号伝達方向においてＬ
−１段目とされた遅延段の出力信号が供給され、 上記遅延段ＫＬの第２の入力端子には第１信号伝達方向
において１つ前であるＫ−１番目とされ、第２信号伝達
方向において同じＬ段目とされた遅延段の第１の入力端
子に供給される入力信号が供給され、 かつ、第１信号伝達方向において第１番目とされ、第２
信号伝達方向においてＬ段目とされる遅延段の第２の入
力端子には、第１信号伝達方向において最終段とされ、
上記第２の信号伝達方向においてそれよりも前段とされ
た遅延段であって、それにおける第１の入力端子に供給
される入力信号と同相の関係となる第１の入力端子に供
給される入力信号が供給され、 上記第２信号伝達方向において第１段目とされ、第１信
号伝達方向において第１番目から最終番目の遅延段には
固定レベルが供給され、 上記各遅延段に対応して入力回路を構成する論理ゲート
回路が設けられ、 上記論理ゲート回路の一方の入力には共通接続されて入
力信号が供給され、 上記論理ゲート回路の他方の入力及び遅延手段に供給さ
れる第１の制御信号のうち、上記第２信号伝達方向にお
いて第１段目とされ、第１信号伝達方向において第１番
目から最終番目の遅延段及び第２段目で第１番目に対応
されたもののみ論理ゲートを閉じ、スイッチＭＯＳＦＥ
Ｔをオフ状態にさせるような論理レベルが固定的に供給
され、それ以外の論理ゲート回路及び遅延段には論理ゲ
ートを開き、スイッチＭＯＳＦＥＴをオン状態にさせる
ような論理レベルが固定的に供給され、 上記論理ゲート回路の出力信号により形成された上記第
２の制御信号により各遅延段において信号伝達を開始さ
せてなることを特徴とする請求項５のクロック発生回
路。 - 【請求項７】 上記小さな時間分解能を持つ第５の遅延
回路は、 第１と第２の入力端子間に、第１の制御信号により入力
される２つの入力信号をカップリングさせるスイッチＭ
ＯＳＦＥＴからなるインピーダンス手段が設けられ、第
２の制御信号により上記入力端子に供給される上記入力
信号に対応し出力信号を送出させる遅延段を複数個備
え、 上記複数個の遅延段は、上記第４の遅延回路とは信号の
伝達方向が逆の関係となるような第３信号伝達方向と第
４信号伝達方向に格子状に配置され、 第３信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第４信号伝達方向において第Ｌ段目に配置された遅
延段ＫＬの上記第１の入力端子には第３信号伝達方向に
おいて同じＫ番目とされ、第４信号伝達方向においてＬ
−１段目とされた遅延段の出力信号が供給され、 上記遅延段ＫＬの第２の入力端子には第３信号伝達方向
において１つ前であるＫ−１番目とされ、第４信号伝達
方向において同じＬ段目とされた遅延段の第１の入力端
子に供給される入力信号が供給され、 かつ、第３信号伝達方向において第１番目とされ、第４
信号伝達方向においてＬ段目とされる遅延段の第２の入
力端子には、第３信号伝達方向において最終段とされ、
上記第４の信号伝達方向においてそれよりも前段とされ
た遅延段であって、それにおける第１の入力端子に供給
される入力信号と同相の関係となる第１の入力端子に供
給される入力信号が供給され、 上記各遅延段の上記第１と第２の制御信号に対応した入
力回路を構成する論理ゲート回路が設けられ、 上記論理ゲート回路の一方の入力には共通接続されて入
力信号が供給され、 上記論理ゲート回路の他方の入力信号及びそれに対応し
た遅延段の第１の制御信号のうち、上記第４信号伝達方
向において最終段目とされ、第３信号伝達方向において
第１番目から最終番目の遅延段と最終段より１つ前段で
最終番目の遅延段に対応されたもののみ信号の伝達を可
能にする論理レベルが固定的に供給され、他の論理ゲー
ト回路及び遅延段には上記第２のエッジ検出回路の対応
する出力信号が第３信号伝達方向においてそれより時間
的に前にされ、上記第３伝達方向に並べれられた遅延段
の数に１を加えたものに供給されてそこから上記第４伝
達方向に信号伝達が開始されてなることを特徴とする請
求項６のクロック発生回路。 - 【請求項８】 入力クロックパルスを伝播させる第６の
遅延回路と、 上記第６の遅延回路の各段の遅延信号と、入力されたク
ロックパルスの１クロック遅れたクロックエッジとを比
較して両エッジの時間的一致を検出する第３のエッジ検
出回路と、 上記第６の遅延回路と同等の時間分解能をもってクロッ
クパルスを伝搬させる遅延回路であって、上記第３のエ
ッジ検出回路の検出信号によって第６の遅延回路の遅延
段数と同じ遅延段数になるように選択されて上記入力ク
ロックパルスを伝播させる第７の遅延回路と、 上記第６の遅延回路に対応した遅延回路であって、上記
入力クロックパルスを上記第３のエッジ検出回路の検出
信号によって第６の遅延回路の遅延段数の半分になるよ
うに選択されて伝達させる第８の遅延回路と、 上記第７の遅延回路の出力パルスを小さな時間分解能を
持って伝播させる第９の遅延回路と、 上記第９の遅延回路の上記時間分解能に対応した各段の
遅延信号と、上記入力クロックパルスの２クロック遅れ
たクロックエッジとを比較して両エッジの時間的一致を
検出する第４のエッジ検出回路と、 上記第９の遅延回路に対応した遅延回路であって、上記
入力クロックパルスを上記第４のエッジ検出回路の検出
信号によって第９の遅延回路の遅延段数の半分になるよ
うに選択されて伝達させる第１０の遅延回路と、 上記入力クロックパルスのエッジと、上記第１０の遅延
回路からの遅延信号のエッジとにより１周期が規定され
るパルスを形成するパルス生成回路とを備えてなること
を特徴とするクロック発生回路。 - 【請求項９】 上記小さな時間分解能を持つ第８の遅延
回路は、 第１と第２の入力端子間に、第１の制御信号により入力
される２つの入力信号をカップリングさせるスイッチＭ
ＯＳＦＥＴからなるインピーダンス手段が設けられ、第
２の制御信号により上記入力端子に供給される上記入力
信号に対応し出力信号を送出させる遅延段を複数個備
え、 上記複数個の遅延段は、第１信号伝達方向と第２信号伝
達方向に格子状に配置され、 第１信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第２信号伝達方向において第Ｌ段目に配置された遅
延段ＫＬの上記第１の入力端子には第１信号伝達方向に
おいて同じＫ番目とされ、第２信号伝達方向においてＬ
−１段目とされた遅延段の出力信号が供給され、 上記遅延段ＫＬの第２の入力端子には第１信号伝達方向
において１つ前であるＫ−１番目とされ、第２信号伝達
方向において同じＬ段目とされた遅延段の第１の入力端
子に供給される入力信号が供給され、 かつ、第１信号伝達方向において第１番目とされ、第２
信号伝達方向においてＬ段目とされる遅延段の第２の入
力端子には、第１信号伝達方向において最終段とされ、
上記第２の信号伝達方向においてそれよりも前段とされ
た遅延段であって、それにおける第１の入力端子に供給
される入力信号と同相の関係となる第１の入力端子に供
給される入力信号が供給され、 上記第２信号伝達方向において第１段目とされ、第１信
号伝達方向において第１番目から最終番目の遅延段には
固定レベルが供給され、 上記各遅延段に対応して入力回路を構成する論理ゲート
回路が設けられ、 上記論理ゲート回路の一方の入力には共通接続されて入
力信号が供給され、 上記論理ゲート回路の他方の入力及び遅延手段に供給さ
れる第１の制御信号のうち、上記第２信号伝達方向にお
いて第１段目とされ、第１信号伝達方向において第１番
目から最終番目の遅延段及び第２段目で第１番目に対応
されたもののみ論理ゲートを閉じ、スイッチＭＯＳＦＥ
Ｔをオフ状態にさせるような論理レベルが固定的に供給
され、それ以外の論理ゲート回路及び遅延段には論理ゲ
ートを開き、スイッチＭＯＳＦＥＴをオン状態にさせる
ような論理レベルが固定的に供給され、 上記論理ゲート回路の出力信号により形成された上記第
２の制御信号により各遅延段において信号伝達を開始さ
せてなることを特徴とする請求項８のクロック発生回
路。 - 【請求項１０】 上記小さな時間分解能を持つ第９の遅
延回路は、 第１と第２の入力端子間に、第１の制御信号により入力
される２つの入力信号をカップリングさせるスイッチＭ
ＯＳＦＥＴからなるインピーダンス手段が設けられ、第
２の制御信号により上記入力端子に供給される上記入力
信号に対応し出力信号を送出させる遅延段を複数個備
え、 上記複数個の遅延段は、上記第４の遅延回路とは信号の
伝達方向が逆の関係となるように第３信号伝達方向と第
４信号伝達方向に格子状に配置され、 第３信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第４信号伝達方向において第Ｌ段目に配置された遅
延段ＫＬの上記第１の入力端子には第３信号伝達方向に
おいて同じＫ番目とされ、第４信号伝達方向においてＬ
−１段目とされた遅延段の出力信号が供給され、 上記遅延段ＫＬの第２の入力端子には第３信号伝達方向
において１つ前であるＫ−１番目とされ、第４信号伝達
方向において同じＬ段目とされた遅延段の第１の入力端
子に供給される入力信号が供給され、 かつ、第３信号伝達方向において第１番目とされ、第４
信号伝達方向においてＬ段目とされる遅延段の第２の入
力端子には、第３信号伝達方向において最終段とされ、
上記第４の信号伝達方向においてそれよりも前段とされ
た遅延段であって、それにおける第１の入力端子に供給
される入力信号と同相の関係となる第１の入力端子に供
給される入力信号が供給され、 上記各遅延段の上記第１と第２の制御信号に対応した入
力回路を構成する論理ゲート回路が設けられ、 上記論理ゲート回路の一方の入力には共通接続されて入
力信号が供給され、 上記論理ゲート回路の他方の入力信号及びそれに対応し
た遅延段の第１の制御信号のうち、上記第４信号伝達方
向において最終段目とされ、第３信号伝達方向において
第１番目から最終番目の遅延段と最終段より１つ前段で
最終番目の遅延段に対応されたもののみ信号の伝達を可
能にする論理レベルが固定的に供給され、他の論理ゲー
ト回路及び遅延段には上記第２のエッジ検出回路の対応
する出力信号が第３信号伝達方向においてそれより時間
的に前にされ、上記第３伝達方向に並べられた遅延段の
数に１を加えたものに供給されてそこから上記第４伝達
方向に信号伝達が開始されてなることを特徴とする請求
項９のクロック発生回路。 - 【請求項１１】 上記クロック発生回路で形成された内
部クロック信号は、その立ち上がりエッジと立ち下がり
エッジの両方に対応して外部とのデータの入力と出力に
用いられるものであることを特徴とする請求項４ないし
請求項１０のいずれか１のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10117688A JPH11312025A (ja) | 1998-04-28 | 1998-04-28 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10117688A JPH11312025A (ja) | 1998-04-28 | 1998-04-28 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312025A true JPH11312025A (ja) | 1999-11-09 |
Family
ID=14717844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10117688A Withdrawn JPH11312025A (ja) | 1998-04-28 | 1998-04-28 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312025A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370988B1 (ko) * | 2000-03-30 | 2003-02-05 | 닛뽕덴끼 가부시끼가이샤 | 디지털 위상 제어회로 |
| CN117200752A (zh) * | 2023-09-18 | 2023-12-08 | 江苏帝奥微电子股份有限公司 | 一种同步高频方波信号电路 |
-
1998
- 1998-04-28 JP JP10117688A patent/JPH11312025A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370988B1 (ko) * | 2000-03-30 | 2003-02-05 | 닛뽕덴끼 가부시끼가이샤 | 디지털 위상 제어회로 |
| CN117200752A (zh) * | 2023-09-18 | 2023-12-08 | 江苏帝奥微电子股份有限公司 | 一种同步高频方波信号电路 |
| CN117200752B (zh) * | 2023-09-18 | 2024-04-05 | 江苏帝奥微电子股份有限公司 | 一种同步高频方波信号电路 |
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Legal Events
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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