KR100370988B1 - 디지털 위상 제어회로 - Google Patents

디지털 위상 제어회로 Download PDF

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KR100370988B1
KR100370988B1 KR10-2001-0016754A KR20010016754A KR100370988B1 KR 100370988 B1 KR100370988 B1 KR 100370988B1 KR 20010016754 A KR20010016754 A KR 20010016754A KR 100370988 B1 KR100370988 B1 KR 100370988B1
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Abstract

본 발명의 디지털 위상 제어회로는, 160 ps 의 전파지연시간을 갖는 차동 버퍼 (G1~G10) 가 복수단 연속하여 구성되는 전압제어 지연선 (VCDL1), 200 ps 의 전파지연시간을 갖는 차동 버퍼 (H1~H8) 가 복수단 연속하여 구성되는 전압제어 지연선 (VCDL2), 전압제어 지연선 (VCDL1) 의 임의의 단으로부터 클록신호를 독출하여 전압제어 지연선 (VCDL2) 의 첫째단으로 출력하는 선택회로 (S2), 및 전압제어 지연선 (VCDL2) 의 임의의 단으로부터 클록신호를 독출하여 출력하는 선택회로 (S3) 을 구비한다. 본 발명의 디지털 위상 제어회로 (10) 는, 지연고정루프 (DLL1 및 DLL2) 에 의해 전압제어 지연선 (VCDL1) 및 전압제어 지연선 (VCDL2) 을 피드백 제어하며, 160 ps 와 200 ps 의 차 40 ps 를 분해능으로 하여 클록신호의 위상을 제어한다. 따라서, 본 발명은 전력소비의 증가를 억제하고, 회로 점유면적의 증가를 최소한으로 억제한, 저전력, 소면적형, 고 분해능의 디지털 위상 제어회로이다.

Description

디지털 위상 제어회로{DIGITAL PHASE CONTROL CIRCUIT}
본 발명은, 소정의 주파수를 갖는 레퍼런스 클록신호를 수신하고, 상기 레퍼런스 클록신호에 대한 소정의 지연차 (분해능) 단위로 위상을 제어하는 하나 이상의 클록신호를 출력하는 디지털 위상 제어회로에 관한 것이다.
종래에는, 소정의 주파수를 갖는 레퍼런스 클록신호를 수신하고, 상기 레퍼런스 클록신호에 대하여 소정의 지연차 (분해능) 단위로 위상이 제어되는 하나 이상의 클록신호를 출력하는 디지털 위상제어회로는, 예컨대 도 1 에 도시된 종래의 일례의 디지털 위상 제어회로 (100) 와 같이 구성되었다.
이러한 종래예의 디지털 위상 제어회로 (100) 는, 일종의 지연버퍼인, 10 단의 차동 버퍼 (G1 ~ G10) 로 구성되는 전압제어 지연선 (Voltage Controlled Delay Line) (VCDL1) 을 포함하는 지연고정루프 (Delay Locked Loop) (DLL1) 에, 4 개의 입력단자를 갖는 입력 선택회로 (Selector) (S1) 가 접속되고, 각 차동 버퍼 (G1 ~ G10) 의 출력에 출력선택회로 (S2) 가 접속되어 구성된다. 지연고정루프 (DLL1) 는 전압제어 지연선 (VCDL1), 위상비교기 (Phase Detector) (PD1), 챠지펌프 (Charge Pump) (CP1), 및 로우패스필터 (Low Pass Filter) (LPF1) 로 구성된다.
이하, 이 종래의 디지털 위상 제어회로의 구성 및 동작에 대하여 수치를 사용하여 설명한다.
선택회로 (S1) 의 4 개 입력단자 (IN) 에는, 각각 325.5 MHz (주기 3200 ps) 의 클록신호 (CLK1~4) (레퍼런스 클록) 가 800 ps 의 위상차를 가지고, 총 4 개의 위상으로 공급된다. 즉, 상대적으로 반주기의 위상차 (1600 ps) 를 갖는 2 개의 클록신호 (CLK1, CLK3) 가 1 쌍의 차동쌍을을 이루고, 동일하게 상대적으로 반주기의 위상차 (1600ps) 를 갖는 다른 2 개의 클록신호 (CLK 2, CLK4) 가 1 쌍의 차동쌍을 이룬다.
이들 클록신호 (CLK1~4) 는, 예컨대 도시되지 않은 위상고정루프 (Phase Locked Loop) 에 의해, 4 개의 클록신호 (CLK1~4) 의 주파수와 이들간의 위상차 (800ps) 가 동일하게 되도록 미리 제어되어, 입력단자 (IN) 로 공급되게 된다.
선택회로 (S1) 는 복수의 입력단자 (IN) 로부터 1 쌍의 차동쌍을 선택하여 독출한다. 즉, 선택회로 (S1) 는 차동 클록신호 CLK1-3, CLK3-1, CLK2-4, CLK4-2 의 4 개 형태로부터 1 쌍의 차동 클록신호를 선택하여, 전압제어 지연선 (VCDL1) 및 위상비교기 (PD1) 로 출력한다.
차동 클록신호 (CLK1-3) 가 선택되는 경우, 2 개의 출력단자 (OUT) 중 어느 한 쪽으로 클록신호 (CLK1) 가 출력되고, 다른 한 쪽으로 클록신호 (CLK3) 가 출력된다.
차동 클록신호 (CLK3-1, CLK2-4, 또는 CLK4-2) 가 선택되는 경우도 마찬가지이다. 그러나, 차동 클록신호 (CLK1-3) 이 선택되는 경우는 차동 클록신호 (CLK3-1) 가 선택되는 경우의 클록신호 (CLK1, CLK3) 가 출력되는 출력단자 (OUT)가 역으로 된다. 차동 클록신호 CLK2-4 와 차동 틀록신호 CLK4-2 의 관계도 마찬가지이다.
전압제어 지연선 (VCDL1) 을 구성하는 10 단의 차동 버퍼 (G1~G10) 는 각각 160 ps 의 전파지연시간을 가지며, 지연고정루프 (DLL1) 의 피드백 제어에 의해 그 지연시간이 일정하게 되도록 제어된다. 지연고정루프 (DLL1) 의 피드백제어는 다음과 같이 행해진다.
차동 버퍼 (G10) 로부터는, 전체 버퍼 (G1~G10) 의 총 지연을 갖는 클록신호가 출력된다. 예컨대, 선택회로 (S1) 에 의해 차동 클록신호 (CLK1-3) 이 선택되는 경우, 위상비교기 (PD1) 는, 전압제어 지연선 (VCDL1) 을 통과한, 전체 버퍼 (G1~G10) 의 총 지연을 갖는, 클록신호 (CLK1 및 CLK3) 을 수신함과 함께, 전압제어 지연선 (VCDL1) 을 통과하지 않은 직접 클록신호 (CLK1 및 CLK3) (레퍼런스 클록) 를 수신한다. 그 다음에는, 위상비교기 (PD1) 는 총 지연을 갖는 클록신호 CLK1 와 전압제어 지연선 (VCDL1) 통과전의 클록신호 CLK3 (레퍼런스 클록) 을 위상 비교하고, 또한 총 지연을 갖는 클록신호 CLK3 과 전압제어 지연선 (VCDL1) 통과전의 클록신호 CLK1 (레퍼런스 클록) 을 위상 비교하여, 위상오차를 검출한다. 위상비교기 (PD1) 은, 총 지연을 갖는 클록신호 CLK1 (CLK3) 의 위상이 전압제어 지연선 (VCDL1) 통과전의 클록신호 CLK3 (CLK1) 의 위상 보다 지연되어 있으면, UP 신호를, 더 나아가 있으면 DOWN 신호를 챠지 펌프 (CP1) 로 출력한다. 선택회로 (S1) 에 의해 차동 클록신호 CLK3-1, CLK2-4 또는 CLK4-2 가 선택되는 경우도 마찬가지로 동작한다.
챠지 펌프 (CP1) + 로우패스필터 (LPF1) 는, 위상비교기 (PD1) 로부터의 지연시간에 따라 각 버퍼를 160 ps 의 전파지연시간을 갖도록 제어신호를 생성하고, 각 차동 버퍼 (G1~G10) 로 이 제어신호들을 송출한다.
이와 같은 피드백 제어에 의해, 전압제어 지연선 (VCDL1) 내의 10 단 버퍼의 지연시간이 일정하게 유지된다. 즉, 전압제어 지연선 (VCDL1) 에서는, 160 ps ×10단 = 1600 ps 의 주기가 항상 보상된다.
선택회로 (S1, S2) 의 선택의 조합에 의해, 출력단자 (OUT) 로부터는 레퍼런스 클록에 대하여 160 ps 의 분해능을 갖는 클록신호가 출력된다.
예컨대, 기저상태에서는, 선택회로 S2 에 의해 차동 버퍼 (G5) 가 선택된다고 가정하면, 이 때의 지연고정루프 (DLL1) 의 출력지연은 선택회로 (S1, S2) 의 지연을 무시한다면, 160 ps ×5단 = 800 ps 의 지연시간이 될 것이다.
이 기저상태에 비교하여, 지연회로 S2 에 의해 차동버퍼 G6 가 선택된다면, 지연은 160 ps ×6단 = 960 ps 로 된다. 즉, 기저상태의 총 지연에 대하여, 160 ps 의 분해능으로 지연 (위상) 이 이루어지게 된다.
또한, 클록신호의 위상을 더 지연시키는 것은 선택회로 S2 에 의해 지연고정루프 (DLL1) 내의 번호가 더 큰 차동 버퍼를 선택함으로써 실현될 수 있다. 반대로, 클록신호의 위상을 진행시키는 것은, 선택회로 S2 에 의해 지연고정루프 (DLL1) 내의 번호가 더 작은 버퍼를 선택함으로써 실현될 수 있다. 따라서, 종래예의 디지털 위상 제어회로 (100) 에 있어서는, 지연 (위상) 분해능은 전압제어 지연선 (VCDL1) 내의 버퍼의 전파지연시간 (160 ps) 과 일치한다. 즉, 분해능은 버퍼의 전파지연시간으로 결정된다.
그러나, 이상의 종래 기술에 의하여도 이하와 같은 문제가 있다. 분해능은 버퍼의 전파지연시간으로 결정되기 때문에, 더욱 더 미소한 분해능을 얻기 위하여는, 차동 버퍼의 전파지연시간을 작게 할 (고속화) 필요가 있다. 그러나, 버퍼의 지연시간에서는 한계가 있어, 현재로서는 50 ps 이하의 전파지연시간을 갖는 버퍼를 구성하는 것은 기술적으로 극히 곤란하다. 또한, 버퍼내의 전파지연시간 보다 작은 미소의 분해능을 얻을 수 없다는 문제가 있다. 2.5 Gbps 의 고속 데이터의 클록 리커버리에서 필요한 위상제어량은 40 ~ 50 ps 정도이기 때문에, 데이터통신의 고속화가 요구되는 오늘날에 있어서, 50 ps 이하의 미소 분해능으로 위상을 제어할 수 있는 디지털 위상 제어회로를 구현하는 것이 중요하게 되었다.
또한, 전압제어 지연선 (VCDL1) 내의 전체 버퍼의 지연 합계가, 수신되는 레퍼런스 클록의 반주기분의 지연 (1600ps) 과 일치하도록 지연고정루프 (DLL1) 에 의해 피드백 제어되기 때문에, 분해능이 감소되는 만큼, 삽입되는 버퍼수도 증가되어야 한다. 예컨대, 분해능을 4 분의 1 로 하면, 버퍼수가 4 배로 증가되어야 한다. 따라서, 버퍼의 고속화에 요구되는 회로전류가 증가되는 문제가 있다. 버퍼수의 추가에 요구되는 회로전류의 증가에 의해 소비전력도 증가하게 되고, 버퍼수의 추가에 의해 회로 점유면적도 증가되는 문제도 있다.
한편, 일본 특개평 09-18304 호, 특개평 09-18305 호에 의하면, 분해능을 자유롭게 설정하고, 제조, 온도 오차를 보정할 수 있는 것을 과제로 하는 지연회로가개시되어 있다. 이들 제어회로는, 서로 다른 지연시간을 갖는 복수의 경로 중 하나를 선택함으로써 지연시간이 스위치되는, 경로 스위치 방식의 지연회로에 대한 것이다. 이 지연회로에 의하면, 제 1 지연시간 보상부에 의해 제어되는 가변 지연 게이트의 지연시간과 제 2 의 지연시간 보상부에 의해 제어되는 가변 지연 게이트의 지연시간과의 시간차가 만드는 분해능을 자유롭게 설정할 수 있게 되어 있다. 또한, 지연시간 생성회로와 경로가 서로 근접하여 배치되기 때문에, 분해능의 오차가 균등화 되게 된다.
그러나, 이 경로 스위치 방식의 지연회로에서는, 분해능을 높이기 위해 선택회로의 단수와 각 단의 버퍼수를 증가시켜야 한다는 문제점이 있다. 그러나, 이 경로 스위치 방식의 지연회로에서는, 소비전력의 증가와 버퍼수의 추가에 의한 회로 점유변적이 증대되는 문제를 해결할 수 없다.
특히, 선택회로 수의 증가는 선택회로 스위칭시 각각의 스위칭 타이밍의 어긋남에 의한 폐해를 방지할 필요가 생기는 문제점이 있다.
또한, 이 경로 스위치 방식의 지연회로에서는, 지연시간을 제어하는 제 1 및 제 2 지연시간 보상부는, 지연고정루프에 의해 피드백 제어되어 분해능이 보상되기 때문에, 실제로 클록신호를 지연시키는 지연처리부 (지연시간 생성회로) 는 지연고정루프에 의해 피드백제어 되지 않아, 제 1 및 제 2 지연시간 보상부로부터 지연제어신호를 수신한다. 따라서, 지연시간 보상부와 지연처리부가 분리되어, 지연제어신호를 전파시키는 피드백 시스템이 길어지는 경우는, 제어신호의 전압저하 등에 따른 버퍼의 위치에 의해 분해능 (지연시간) 의 변동이 생기는 문제가 있다.
따라서, 이 경로 스위치 방식의 지연회로에서는 분해능을 변경하기 위하여 선택회로 이외에 위상비교를 위한 클록주파수도 변경시키지 않으면 안된다. 구체적으로는, 특개평 9-18304 에 있어서는 PLL, 특개평 9-18305 호에 있어서는 합성기 (synthesizer) 에 의해 기준 클록의 주파수가 변경된다. 즉, 이 경로 스위치 방식의 지연회로는, 아날로그 회로에 있어서는, 같은 회로내에 2 개의 다른 주파수 클록을 발생시키는 것이 된다. 그 결과, 불요의 공진 등의 발생이 우려되기 때문에, 일정한 주파수의 기기로 적용할 수 없는 문제가 있다.
본 발명은 이상의 종래 기술에 있어서의 문제를 감안하여 성취된 것으로서, 입력되는 소정 주파수의 레퍼런스 클록신호에 대하여 위상이 소정의 분해능으로 제어되는, 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서, 버퍼의 전파지연시간보다 미소한 분해능을 성취할 수 있고, 소비전력의 증가 및 회로점유면적의 증가가 최소로 억제되는, 저전력, 소면적형의 고분해능 디지털 위상 제어회로를 제공하는 것을 과제로 한다.
또한, 선택회로 (selector) 의 수가 최소한으로 억제되어, 복수의 선택회로의 스위칭 타이밍이 어긋남에 의한 폐해를 저감시킬 수 있는, 디지털 위상 제어회로를 제공하는 것을 과제로 한다.
또한, 일정한 주파수 하에서 동작하도록 신뢰성이 양호하고, 어긋남이 없고 정밀도가 양호한 분해능 (지연시간) 으로 클록신호를 연속적으로 제어할 수 있는, 디지털 위상 지연회로를 제공하는 것을 과제로 한다.
도 1 은 종래 기술의 디지털 위상 제어회로 (100) 의 회로도.
도 2 는 본 발명의 제 1 실시예의 디지털 위상 제어회로 (10) 를 나타낸 회로도.
도 3 은 본 발명의 제 2 실시예의 디지털 위상 제어회로 (20) 를 나타낸 회로도.
도 4 는 본 발명의 제 3 실시예의 디지털 위상 제어회로 (30) 를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 제 1 실시예의 디지털 위상 제어회로
20 : 제 2 실시예의 디지털 위상 제어회로
30 : 제 3 실시예의 디지털 위상 제어회로
100 : 종래예의 디지털 위상 제어회로
B0~F0, A1~F5, X1~X8, G1~G10, H1~H8, J1~J5, L1~L8 : 차동 버퍼
K1~K4 : 가변 지연 버퍼 VCDL1, VCDL2 : 전압제어 지연선
DLL1 ~ DLL7 : 지연고정루프 S1 ~ S5 : 선택회로
PD1 ~ PD7 : 위상비교기 CP1 ~ CP7 : 챠지 펌프
LPF1 ~ LPF7 : 로우패스필터 IN : 입력 단자
OUT : 출력 단자
상기 과제를 해결하는 본 출원의 제 1 발명은, 입력되는 소정 주파수의 레퍼런스 클록신호에 대하여 위상이 소정의 분해능으로 제어되는, 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서,
각각 다른 전파지연시간을 갖는 지연 버퍼를 2 종 이상 각기 다른 소정의 수를 가지며, 상기 클록신호를 통과시키는 지연 버퍼의 종류수를 변경함으로써 상기 클록신호의 총 지연시간을 상기 지연 버퍼의 전파지연시간 보다 미소한 단위로 변화시켜, 상기 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로이다.
여기서, 지연 버퍼의 종류가 다른 경우는, 지연버퍼의 전파지연시간이 다른 것을 의미한다.
클록신호를 통과시키는 지연 버퍼의 종류의 수에서는, 0 가 포함되는 경우가 있다.
따라서, 본 출원의 제 1 발명의 디지털 위상 제어회로에 의하면, 각기 다른 전파 지연시간을 갖는 각종 유형의 지연 버퍼를 2 종 이상 소정의 수를 가지며, 상기 클록신호를 통과시키는 지연 버퍼의 각 종류의 수를 변경함으로써, 상기 클록신호의 총 지연시간을 상기 지연 버퍼의 전파 지연시간 보다 미소한 단위로 변화시켜 상기 클록신호의 위상을 제어하므로, 분해능이 지연 버퍼의 지연시간 보다도 작게 되는 경우에 장점이 있다. 따라서, 본 발명은 지연 버퍼의 한계인 미소 지연시간 보다 상당히 미소한 분해능을 얻을 수 있다는 장점이 있다.
또한, 분해능을 작게 하기 위하여, 지연 버퍼의 지연시간을 작게 할 (고속화) 필요가 없으므로, 분해능을 작게하기 위하여 지연 버퍼의 수가 증가되어야 하는 불이익은 없다.
그 결과로서, 지연 버퍼의 고속화에 수반하는 소비전력의 증가 및 지연 버퍼의 수의 증가에 수반하는 소비전력의 증가가 모두 방지되어, 지연 버퍼의 수의 증가에 수반하는 회로 점유면적의 증가가 방지되는, 저전력, 소면적형의 고분해능 디지털 위상 제어회로를 제공할 수 있다는 장점이 있다.
또한, 분해능을 작게하기 위하여 지연 버퍼의 지연시간을 작게 할 (고속화) 필요가 없어, 고속화 때문에 고도의 설계나 고성능 프로세스가 필요하지 않다. 그렇기 때문에, 설계부담, 프로세스 부담을 증대시키지 않고, 고분해능 디지털 위상 제어회로를 구성할 수 있다는 장점이 있다.
또한, 일정의 주파수 하에서 동작하여 신뢰성이 양호하며, 오차가 없고 정밀도가 양호한 분해능 (지연시간) 으로 클록신호를 연속적으로 제어할 수 있다는 장점이 있다.
본 출원의 제 2 발명은, 본 출원의 제 1 발명의 디지털 위상 제어회로에 있어서,
제 1 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되고, 레퍼런스 클록신호를 수신하는 제 1 의 전압제어 지연선,
제 2 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되는 제 2 전압제어 지연선,
제 1 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 독출된 클록신호를 제 2 전압제어 지연선의 첫째단으로 출력하는 제 1 선택회로, 및
제 2 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하여 출력하는 제 2 선택회로를 구비하는 것을 특징으로 한다.
본 출원의 제 3 발명은, 수신되는 소정 주파수의 레퍼런스 클록신호에 대하여 위상이 소정의 분해능으로 제어되는 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서,
제 1 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되고, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
제 2 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되는 제 2 전압제어 지연선,
제 1 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 독출된 클록신호를 제 2 전압제어 지연선의 첫째단으로 출력하는 제 1 선택회로, 및
제 2 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하여 출력하는 제 2 선택회로를 구비하고,
제 1 의 전압제어 지연선 및 제 2 의 전압제어 지연선이, 해당 지연고정루프에 의해 각각 피드백 제어되며,
제 1 종의 전파지연시간과 제 2 종의 전파지연 시간과의 시간차가, 제 1 종의 전파지연시간 및 제 2 종의 전파지연시간 모두 보다 작게 설정되고,
제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차를 분해능으로 하여 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로이다.
본 출원의 제 3 발명의 디지털 위상 제어회로에 의하면, 제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차가, 제 1 종의 전파지연시간 및 제 2 종의 전파지연시간 모두 보다 작게 설정되고, 제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차를 분해능으로 하여 클록신호의 위상을 제어하기 때문에, 분해능이 지연버퍼의 지연시간 보다 작게 되는 장점이 있다. 따라서, 지연 버퍼의 한계인 미소 지연시간 보다 훨씬 작은 분해능을 얻을 수가 있다는 장점이 있다.
또한, 분해능을 작게 하게 위하여, 지연 버퍼의 지연시간을 감소시킬 (고속화) 필요는 없으므로, 분해능을 작게하기 위하여 지연 버퍼의 수가 증가되어야 하는 불이익도 없다.
따라서, 지연 버퍼의 고속화에 수반하는 소비전력의 증가 및 지연 버퍼의 수의 증가에 수반하는 소비전력의 증가 모두 방지되는 것은 물론, 지연 버퍼의 수의 증가에 수반하는 회로 점유면적의 증가도 방지되는, 저전력, 소면적형의 고분해능 디지털 위상 제어회로를 얻을 수 있는 장점이 있다.
또한, 분해능을 작게 하기 위하여, 지연 버퍼의 지연시간을 작게 할 (고속화) 필요가 없기 때문에, 고속화를 위하여 고도의 설계 또는 고성능의 프로세스가 필요 없게 된다. 따라서, 본 발명은 설계부담, 프로세스 부담을 크게 하지 않는 고분해능의 디지털 위상 제어회로를 구성할 수 있다는 장점이 있다.
또한, 선택회로의 수가 최소한으로 억제되어, 복수의 선택회로의 스위칭 타이밍의 어긋남에 따른 폐해를 저감시킬 수 있다는 장점이 있다.
또한, 일정 주파수 하에서 동작하여 신뢰성이 양호하며, 오차가 없는 정밀한 분해능 (지연시간) 으로 클록신호를 연속적으로 제어할 수 있다는 장점이 있다.
또한, 본 출원의 제 4 발명은, 본 출원의 제 1 발명의 디지털 위상 제어회로에 있어서,
제 1 종의 전파지연시간을 갖는 지연 버퍼를 h 단 연속하여 구성되고, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
제 1 전압제어 지연선의 i 단의 출력에 각각 접속되고, 제 2 종의 전파지연시간을 갖는 지연 버퍼를 j 단 연속하여 구성되는 i 개의 제 2 전압제어 지연선,
제 2 종의 전파지연시간을 갖는 지연 버퍼를 k 단 연속하여 구성되는 제 3 전압제어 지연선, 및
제 1 전압제어 지연선 및 제 2 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 독출되는 클록신호를 제 3 전압제어 지연선의 첫째단으로 출력하는 선택회로를 구비하는 것을 특징으로 한다.
또한, 본 출원의 제 5 발명은, 수신되는 소정 주파수의 레퍼런스 클록신호에 대하여 위상이 소정의 분해능으로 제어되는 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서,
제 1 종의 전파지연시간을 갖는 지연 버퍼를 h 단 연속하여 구성되고, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
제 1 전압제어 지연선의 i 단의 출력에 각각 접속되고, 제 2 종의 전파지연시간을 갖는 지연 버퍼를 j 단 연속하여 구성되는 i 개의 제 2 전압제어 지연선,
제 2 종의 전파지연시간을 갖는 지연 버퍼를 k 단 연속하여 구성되는 제 3 전압제어 지연선, 및
제 1 전압제어 지연선 및 제 2 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 독출된 클록신호를 제 3 전압제어 지연선의 첫째단으로 출력하는 선택회로를 구비하고,
제 1 전압제어 지연선 및 제 3 전압제어 지연선이 각각 해당 지연고정루프에 의해 피드백 제어되고, 각 제 2 전압제어 지연선의 각 지연 버퍼에는, 제 3 전압제어 지연선을 피드백 제어하는 지연고정루프에 의해 생성되는 분해능을 유지하기 위한 지연제어 전압 또는 전류가 공급되고,
제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차가, 제 1 종의 전파지연시간 및 제 2 종의 전파지연시간 모두 보다 작게 설정되고,
제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차를 분해능으로 하여, 클록신호의 위상을 제어하는 것을 특징으로 디지털 위상 제어회로이다. 여기서, h, i, j, k 는 자연수이며, h, i 에 대하여는, h ≥(i-1) 의 관계를 갖는다.
본 출원의 제 5 발명의 디지털 위상 제어회로에 의하면, 제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차가, 제 1 종의 전파지연시간 및 제 2 종의 전파지연시간 모두 보다 작게 설정되고, 제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차를 분해능으로 하여 클록신호의 위상을 제어하기 때문에, 분해능이 지연 버퍼의 지연시간 보다 작게 된다는 장점이 있다. 따라서, 지연버퍼의 한계인 미소 지연시간 보다 작은 분해능을 얻을 수 있다는 장점이 있다.
또한, 분해능을 작게하기 위하여, 지연 버퍼의 지연시간을 작게 할 (고속화) 필요는 없기 때문에, 분해능을 작게 하기 위하여 지연 버퍼의 수가 증가되어야 하는 불이익은 없다.
따라서, 지연 버퍼의 고속화에 수반하는 소비전력의 증가 및 지연 버퍼의 수의 증가에 수반하는 소비전력의 증가가 방지됨은 물론, 지연 버퍼의 수의 증가에 수반하는 회로 점유면적의 증가가 방지되어, 저전력, 소면적형의 고분해능 디지털 위상 지연회로를 얻을 수 있다는 장점이 있다.
또한, 분해능을 작게 하기 위하여, 지연 버퍼의 지연시간을 작게 할 (고속화) 필요가 없기 때문에, 고속화를 위하여 고도의 설계 또는 고성능 프로세스가 필요하지 않다. 따라서, 설계부담, 프로세스 부담을 크게 하지 않고도 고분해능의 디지털 위상 지연회로를 구성할 수 있다는 장점이 있다.
또한, 선택회로의 수가 1 개 이므로, 복수의 선택회로의 스위칭 타이밍이 어긋남에 의한 폐해가 생기지 않는다는 장점이 있다.
또한, 일정 주파수하에서 동작하여 신뢰성이 양호하고, 오차가 없는 정밀한 분해능 (지연시간) 으로 클록신호를 연속적으로 제어할 수 있다는 장점이 있다.
특히, 본 출원의 제 5 발명의 디지털 위상 제어회로에 의하면, 제 1 전압제어 지연선 및 제 3 전압제어 지연선이 각각 해당 지연고정루프에 의해 피드백 제어되고, 각 제 2 전압제어 지연선의 각 지연 버퍼에는, 제 3 전압제어 지연선을 피드백 제어하는 지연고정루프에 의해 생성되는 분해능을 유지하기 위해 지연제어 전압또는 전류가 공급되기 때문에, 지연 버퍼의 위치에 의한 전파지연시간의 오차를 억제하여, 분해능의 정밀도가 향상된다는 장점이 있다.
본 출원의 제 6 발명은, 본 출원의 제 5 발명의 디지털 위상 제어회로에 있어서, 제 2 전압제어 지연선 중 적어도 하나의 전압제어 지연선이 지연고정루프에 의해 피드백 제어되고, 다른 제 2 전압제어 지연선의 각 지연 버퍼로는, 상기 하나의 전압제어 지연선을 피드백 제어하는 지연고정루프에 의해 생성되는 분해능을 유지하기 위해 지연제어 전압 또는 전류가 공급되어 클록신호의 위상을 제어하는 것을 특징으로 한다.
따라서, 본 출원의 제 6 발명의 디지털 위상 제어회로에 의하면, 본 출원의 제 5 발명의 장점에 더하여, 전압제어 지연선을 구성하는 지연 버퍼의 전파지연시간을 일정 레벨로 유지하여, 지연 버퍼의 위치에 의한 전파지연시간의 변동이 더욱 억제되어, 분해능의 정밀도가 더욱 향상된다는 장점이 있다.
본 출원의 제 7 발명은, 본 출원의 제 1 발명의 디지털 위상 제어회로에 있어서,
제 1 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되고, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
제 2 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되는 제 2 전압제어 지연선,
제 2 전압제어 지연선의 입력측에 접속되며, 전파지연시간을 제 1 종의 전파지연시간과 제 2 종의 전파지연시간 사이에서 스위칭 할 수 있는 가변 지연 버퍼를복수단 연속하여 구성되는 사이클릭 지연회로, 및
제 1 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 독출된 클록신호를 상기 사이클릭 지연회로의 첫째단으로 출력하는 선택회로를 구비하는 것을 특징으로 한다.
본 출원의 제 8 발명은, 수신된 소정 주파수의 레퍼런스 클록신호에 대하여, 위상이 소정의 분해능으로 제어되는 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서,
제 1 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되고, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
제 2 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되는 제 2 전압제어 지연선,
제 2 전압제어 지연선의 입력측에 접속되고, 가변 지연 버퍼를 복수단 연속하여 구성되는 사이클릭 지연회로, 및
제 1 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 독출된 클록신호를 사이클릭 지연회로의 첫째단으로 출력하는 선택회로를 구비하며,
제 1 전압제어 지연선 및 제 2 전압제어 지연선이 각각 해당 지연고정루프에 의해 피드백 제어되며,
제 1 전압제어 지연선의 각 지연 버퍼에는, 제 1 전압제어 지연선을 피드백 제어하는 지연고정루프에 의한 분해능을 유지하기 위해 생성되는 제 1 지연제어 전압 또는 전류와, 제 2 전압제어 지연선을 피드백 제어하는 지연고정루프에 의한 분해능을 유지하기 위해 생성되는 제 2 지연제어 전압 또는 전류가 공급되며,
사이클릭 지연회로의 각 가변 지연 버퍼에는, 제 1 지연제어 전압 또는 전류, 또는 제 2 지연제어 전압 또는 전류가 공급되며, 다른 한 쪽의 지연제어 전압 또는 전류의 공급여부를 스위칭하는 스위칭 회로가 설치되어, 그 전파지연시간을 제 1 종의 전파지연시간과 제 2 종의 전파지연시간 사이에서 스위칭 가능하게 되며,
제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차가, 제 1 종의 전파지연시간 및 제 2 종의 전파지연시간 모두 보다 작게 설정되며,
제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차를 분해능으로 하여 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로이다.
본 출원의 제 8 발명의 디지털 위상 제어회로에 의하면, 제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차가, 제 1 종의 전파지연시간 및 제 2 종의 전파지연시간 모두 보다 작게 설정되며, 제 1 종의 전파지연시간과 제 2 종의 전파지연시간과의 시간차를 분해능으로 하여 클록신호의 위상을 제어하기 때문에, 분해능이 지연 버퍼의 지연시간 보다 작게 된다는 장점이 있다. 따라서, 지연 버퍼의 한계인 미소 지연시간 보다 작은 분해능을 얻을 수 있다는 장점이 있다.
또한, 분해능을 작게하기 위하여 지연 버퍼의 지연시간을 작게 할 (고속화) 필요가 없기 때문에, 분해능을 작게하기 위하여 지연 버퍼의 수가 증가되어야 하는 불이익도 없다.
따라서, 지연 버퍼의 고속화에 수반하는 소비전력의 증가 및 지연 버퍼의 수의 증가에 수반하는 소비전력의 증가가 모두 방지됨은 물론, 지연 버퍼의 수의 증가에 수반하는 회로 점유면적의 증가가 방지되므로, 저전력, 소면적형의 고분해능 디지털 위상제어회로를 얻을 수 있다는 장점이 있다.
또한, 분해능을 작게 하기 위하여 지연 버퍼의 지연시간을 작게 할 (고속화) 필요가 없기 때문에, 고속화를 위하여 고도의 설계나 고성능 프로세스가 필요하지 않다. 따라서, 설계부담, 프로세스 부담을 증가시키지 않고 고분해능 디지털 위상 제어회로를 구성할 수 있다는 장점이 있다.
또한, 일정한 주파수하에서 동작하여 신뢰성이 양호하며, 오차가 없는 정밀한 분해능 (지연시간) 으로 클록신호를 연속적으로 제어할 수 있다는 장점이 있다.
특히, 본 출원의 제 8 발명의 디지털 위상 제어회로에 의하면, 사이클릭 지연회로의 각 가변 지연 버퍼에는 제 1 지연 제어전압 또는 전류, 및 제 2 지연 제어전압 또는 전류중 하나가 공급되고, 선택적으로 다른 지연제어 전압 또는 전류가 공급되기 때문에, 지연 버퍼의 위치에 의한 전파지연시간의 변동이 억제되며, 분해능의 정밀도가 향상된다는 장점이 있다.
또한, 전파지연시간을 제 1 종의 전파지연시간과 제 2 종의 전파지연시간 사이에서 스위칭 할 수 있는 가변 지연버퍼를 채용함으로써, 퍼버 수 및 선택회로 수가 작은 고 분해능 디지털 위상 제어회로를 구성할 수 있다는 장점이 있다.
선택회로의 수가 하나이므로, 복수의 선택회로의 스위칭 타이밍이 어긋남에 의한 폐해가 생기지 않는다는 장점이 있다.
본 출원의 제 9 발명은, 분해능이 레퍼런스 클록신호 주기의 1/n (n 은 정수) 로 설정된 본 출원의 제 1 발명 내지 본 출원의 제 8 발명 중 어느 하나의 발명의 디지털 위상 제어회로이다.
본 발명의 전술한 목적, 특성 및 장점은 본 발명의 바람직한 실시예를 도시한 첨부된 도면에 기초하여 설명한 이하의 설명으로부터 더욱 분명해 질 것이다.
발명의 실시예
이하, 본 발명의 일실시예의 디지털 위상 제어회로에 대하여 도면을 참조하여 설명한다. 이하는 본 발명의 일실시예일 뿐, 본 발명을 한정하지 않는다.
제 1 실시예
본 발명의 제 1 실시예의 디지털 위상 제어회로 (10) 에 대하여, 도 2 를 참조하여 설명한다. 도 2 는 본 발명의 제 1 실시예의 디지털 위상 제어회로 (10) 를 도시한 회로도이다. 제 1 실시예는 분해능이 레퍼런스 클록신호 주기의 1/80 로 설정된 예이다.
제 1 실시예의 디지털 위상 제어회로 (10) 는, 수신되는 소정 주파수의 레퍼런스 클록신호에 대하여, 위상이 소정의 분해능으로 제어되는 1 이상의 클록신호를 출력하는 디지털 위상 제어회로로서,
제 1 종의 전파지연시간 (160 ps) 를 갖는 차동 버퍼 (G1~G10) 를 복수단 (10단) 연속하여 구성되고, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선 (VCDL1),
제 2 종의 전파지연시간 (200 ps) 을 갖는 차동 버퍼 (H1~H8) 을 복수단 (8단) 연속하여 구성되는 제 2 전압제어 지연선 (VCDL2),
제 1 전압제어 지연선 (VCDL1) 의 임의의 단으로부터 클록신호를 독출하고, 독출한 선택된 클록신호를 제 2 전압제어 지연선 (VCDL2) 의 첫째단으로 출력하는 선택회로 (S2), 및
제 2 전압제어 지연선 (VCDL2) 의 임의의 단으로부터 클록신호를 독출하여 출력하는 선택회로 (S3) 을 구비하며,
제 1 전압제어 지연선 (VCDL1) 및 제 2 전압제어 지연선 (VCDL2) 이 지연고정루프 (DLL1, DLL2) 에 의해 피드백 제어되며,
제 1 종의 전파지연시간 (160 ps) 과 제 2 종의 전파지연시간 (200 ps) 과의 시간차 (40 ps) 가 제 1 종의 전파지연시간 (160 ps) 과 제 2 종의 전파지연시간 (200 ps) 모두 보다 작게 설정되며,
제 1 종의 전파지연시간 (160 ps) 과 제 2 종의 전파지연시간 (200 ps) 과의 시간차 (40 ps) 를 분해능으로 하여 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로의 일실시예이다.
도 2 에 도시된 바와 같이, 제 1 실시예의 디지털 위상 제어회로 (10) 는, 종례예의 디지털 위상 제어회로 (100) 와 같이, 각각 160 ps 의 전파지연시간을 갖는 10 단의 차동 버퍼 (G1~G10) 로 구성되는 전압제어 지연선 (VCDL1) 을 포함하는 지연고정루프 (DLL1) 에, 4 개의 입력단자를 갖는 입력 선택회로 (S1) 가 접속되며, 더하여 각 차동버퍼 (G1~G10) 의 출력에 선택회로 (S2) 가 접속되는 구성이다.
그러나, 제 1 실시예의 디지털 위상 제어회로 (10) 는 종래예의 디지털 위상 제어회로 (100) 와 비교하여, 각각 200 ps 의 전파지연시간을 갖는 8 단의 차동 버퍼 (H1~H8) 로 구성되는 전압제어 지연선 (VCDL2) 를 포함하는 지연고정루프 (DLL2) 가 선택회로 (S2) 의 출력에 접속되며, 더하여, 전압제어 지연선 (VCDL2) 의 각 차동 버퍼 (H1~H8) 의 출력에 출력 선택회로 (S3) 가 접속되는 구성이다.
지연고정루프 (DLL1) 는 전압제어 지연선 (VCDL1), 위상 비교기 (PD1), 챠지펌프 (CP1), 및 로우패스필터 (LPF1) 로 구성된다.
지연고정루프 (DLL2) 는 전압제어 지연선 (VCDL2), 위상 비교기 (PD2), 챠지펌프 (CP2), 및 로우패스필터 (LPF2) 로 구성된다.
이하에서 제 1 실시예의 디지털 위상 제어회로 (10) 의 작동에 대하여 수치를 들어 설명한다.
종래예의 디지털 위상 제어회로 (100) 와 같이, 선택회로 (S1) 의 4 개 입력단자 (IN) 에는, 각각 325.5 MHz (주기 3200 ps) 의 클록신호 CLK1~CLK4 (레퍼런스 클록) 가 800 ps 의 위상차를 가지며, 총 4 상으로 공급된다. 이 클록신호 CLK1~CLK4 는 예컨대 도시되지 않은 위상고정루프에 의해, 4 개의 클록신호 CLK1~CLK4 의 주파수와 각 클록신호간의 위상차 (800 ps) 가 동일하게 되도록 미리 제어된 후, 입력단자 (IN) 로 공급된다.
선택회로 (S1) 는 복수의 입력단자 (IN) 로부터 1 쌍의 차동쌍을 선택하여 독출한다. 즉, 선택회로 (S1) 는 차동 클록신호 CLK1~CLK3, CLK3~CLK1, CLK2~CLK4, CLK4~CLK2 의 4 개중 1 쌍의 차동 클록신호를 선택하여 전압제어 지연선 (VCDL1) 및 위상비교기 (PD1) 로 출력한다.
전압제어 지연선 (VCDL1) 에 구성된 10 단의 차동 버퍼 (G1~G10) 는 각각160 ps 의 전파지연시간을 가지며, 지연고정루프 (DLL1) 의 피드백 제어에 의해 지연시간이 일정하게 되도록 제어된다. 즉, 전압제어 지연선 (VCDL1) 은 160 ps ×10 단 = 1600 ps 의 주기로 항상 보상된다.
전압제어 지연선 (VCDL2) 에 구성된 8 단의 차동 버퍼 (H1~H8) 는 각각 200 ps 의 전송지연시간을 가지며, 지연고정루프 (DLL2) 의 피드백 제어에 의해 지연시간이 일정하게 되도록 제어된다. 즉, 전압제어 지연선 (VCDL2) 는 200 ps ×8 단 = 1600 ps 의 주기가 항상 보상된다.
3 개의 선택회로 (S1, S2, S3) 의 선택의 조합에 의해, 출력단자 (OUT) 로부터는 레퍼런스 클록에 대하여 40 ps 의 분해능을 갖는 클록신호가 출력된다.
3 개의 선택회로 (S1, S2, S3) 는 각각 복수의 입력단자로부터 1 쌍의 차동쌍을 선택하여 독출하기 위한 회로이다.
예컨대, 기저상태로서, 전압제어 지연선 (VCDL1) 에서는 차동 버퍼 (G5) 가 선택회로 (S2) 에 의해 선택되고, 전압제어 지연선 (VCDL2) 에서는 차동 버퍼 (H4) 가 선택회로 (S3) 에 의해 선택된다고 가정한다. 이 때의 전압제어 지연선 (VCDL1) 의 지연은, 160 ps ×5단 = 800 ps, 전압제어 지연선 (VCDL2) 의 지연은 200 ps ×4 단 = 800 ps 로 되기 때문에, 3 개의 선택회로 (S1, S2, S3) 의 지연을 무시하면, 총으로 1600 ps 의 지연시간이 된다.
이 기저상태와 비교하여, 전압제어 지연선 (VCDL1) 에서는 차동 버퍼 (G4) 가 선택회로 (S2) 에 의해 선택되고, 전압제어 지연선 (VCDL2) 에서는 차동 버퍼 (H5) 가 선택회로 (S3) 에 의해 선택된다면, 전압제어 지연선 VCDL1 의 지연은,160 ps ×4 = 640 ps, 전압제어 지연선 VCDL2 의 지연은 200 ps ×5 = 1000 ps 로 되어, 3 개의 선택회로 (S1, S2, S3) 의 지연을 무시하면, 총 1640 ps 의 지연시간이 된다. 즉, 기저상태의 총 지연에 대하여 40 ps 의 분해능으로 지연 (위상) 이 되게 된다.
클록신호의 위상을 더 지연시키는 경우는, 전압제어 지연선 (VCDL1) 에서는 선택회로 (S2) 에 의해 보다 작은 번호의 차동 버퍼를 선택하고, 전압제어 지연선 (VCDL2) 에서는 선택회로 (S3) 에 의해 보다 큰 번호의 차동 버퍼를 선택함으로써 용이하게 실현될 수 있다. 반대로 클록신호의 위상을 진행시키는 경우는, 전압제어 지연선 (VCDL1) 에서는 선택회로 (S2) 에 의해 보다 큰 번호의 차동 버퍼를 선택하고, 전압제어 지연선 (VCDL2) 에서는 선택회로 (S3) 에 의해 보다 작은 번호의 차동 버퍼를 선택함으로써 용이하게 실현될 수 있다.
이어서, 제 1 실시예의 디지털 위상 제어회로 (10) 의 동작에 대하여 도 2 및 표 1 을 참조하여 설명한다.
표 1 은 제 1 실시예의 디지털 위상 제어회로 (10) 를 사용하여 위상을 지연시킨 경우의 선택회로 (S1, S2, S3) 의 각 선택상태, 각 부의 지연시간, 및 총 지연시간을 나타낸 표이다. 여기서, 40 ps 의 분해능에서, 레퍼런스 클록의 주기 (3200 ps) 를 균등하게 80 등분하여 클록신호의 위상이 제어되는 것을 나타낸다. 즉, 이 표는 레퍼런스 클록의 주기에 대하여 출력 신호의 클록 위상이 균일하게 연속적으로 일정한 분해능으로서 트랙킹 될 수 있음을 나타내고 있다.
표 1 에 나타낸 바와 같이, 상태 <111> 에 있어서는, 선택회로 S1 에 의해 차동 클록신호 CLK1-3 이 선택되게 되고, 선택회로 S2 에 의해 전압제어 지연선 (VCDL1) 의 차동 버퍼 (G5) 의 출력이 선택되게 되고, 선택회로 S3 에 의해서 전압제어 지연선 (VCDL2) 의 차동 버퍼 (H1) 의 출력이 선택되게 된다. 따라서, 상태 <111> 에 있어서는, 선택회로 (S1) 로부터 출력되는 차동 클록신호 CLK1-3 의 지연은 0 ps 로 되고, 전압제어 지연선 (VCDL1) 에 의한 지연은 800 ps 로 되며, 전압제어 지연선 (VCDL2) 의 지연은 200 ps 로 된다. 그 결과, 총 지연이 1000 ps 로 되게 된다.
상태 <112> 에서는, 선택회로 S1 에 의해 차동 클록신호 CLK1-3 이 선택되게 되고, 선택회로 S2 에 의해 전압제어 지연선 (VCDL1) 의 차동버퍼 G4 의 출력이 선택되게 되고, 선택회로 S3 에 의해 전압제어 지연선 (VCDL2) 의 차동 버퍼 (H2) 의 출력이 선택되게 된다. 따라서, 상태 <112> 에 있어서는, 선택회로 (S1) 로부터 출력되는 차동 클록신호 CLK1-3 의 지연은 0 ps 로 되고, 전압제어 지연선 (VCDL1) 의 지연은 640 ps 로 되고, 전압제어 지연선 (VCDL2) 의 지연은 400 ps 로 된다. 그 결과, 총 지연이 1040 ps 로 되어, 상태 <111> 에 대하여 40 ps 위상이 지연되어 있다. 따라서, 상태 <111> 중 출력되는 클록신호의 위상이 소망의 위상에 대하여 40 ps 진행되어 있다면, 상태 <112> 로의 스위칭에 의해 소망의 위상의 클록신호를 출력단자 (OUT) 로부터 출력할 수 있다.
동일한 방식으로 위상을 더 지연시키는 경우는, 표 1 에 도시된 바와 같이, 상태 <113> 에서 상태 <154> 및 상태 <221> 에서 상태 <254> 로, 선택회로 (S2,S3) 의 선택을 스위칭함으로써, 40 ps 의 분해능으로 클록신호를 연속적으로 제어할 수 있다.
또한, 상태 <254> 에 대하여 상태 <311> 로 스위칭하면, 위상을 40 ps 지연시킬 수 있다.
표 1 에 도시된 바와 같이, 상태 <311> 에 있어서는, 선택회로 (S1) 에 의해 차동 클록신호 (CLK3-1) 가 선택되고, 선택회로 (S2) 에 의해 전압제어 지연선 (VCDL1) 의 차동 버퍼 (G5) 의 출력이 선택되고, 선택회로 (S3) 에 의해 전압제어 지연선 (VCDL2) 의 차동 버퍼 (H1) 의 출력이 선택되게 된다. 따라서, 상태 <311> 에 있어서는, 선택회로 (S1) 로부터 출력되는 차동 클록신호 (CLK3-1) 의 지연은 1600 ps 로 되고, 전압제어 지연선 (VCDL1) 의 지연은 800 ps 로 되고, 전압제어 지연선 (VCDL2) 의 지연은 200 ps 로 된다. 그 결과, 총 지연은 2600 ps 로 되게 된다.
상태 <312> 에 있어서는, 선택회로 (S1) 의 의해 차동 클록신호 (CLK3-1) 가 선택되고, 선택회로 (S2) 에 의해 전압제어 지연선 (VCDL1) 의 차동 버퍼 (G4) 의 출력이 선택되고, 선택회로 (S3) 의해 전압제어 지연선 (VCDL2) 의 차동 버퍼 (H2) 의 출력이 선택되게 된다. 따라서, 상태 <312> 에 있어서는, 선택회로 (S1) 로부터 출력되는 차동 클록신호 (CLK3-1) 의 지연은 1600 ps 로 되고, 전압제어 지연선 (VCDL1) 의 지연은 640 ps 로 되고, 전압제어 지연선 (VCDL2) 의 지연은 400 ps 로 된다. 그 결과, 총 지연이 2640 ps 로 되어, 상태 <311> 에 대하여 40 ps 의 위상이 지연되게 된다.
동일한 방식으로 위상을 더 지연시키는 경우는, 표 1 에 도시된 바와 같이, 상태 <313> 에서 상태 <354> 로, 상태 <411> 에서 상태 <454> 로, 선택회로 (S2, S3) 의 선택을 스위칭함으로써 40 ps 의 분해능으로 클록신호를 연속적으로 제어할 수 있다.
또한, 상태 <454> 의 다음에는, 상태 <111> 로 스위칭함으로써 연속적으로 40 ps 의 분해능으로 클록신호를 제어할 수 있다.
상태 <111> ~ <454> 를 전술의 순번과는 역순으로 스위칭하면, 40 ps 의 분해능으로 클록신호의 위상을 진행시킬 수 있다. 반대로, 표 2 에 도시된 바와 같이 동작시킬 수도 있다. 표 2 는 제 1 실시예의 디지털 위상 제어회로 (10) 를 사용하여 위상을 진행시킨 경우의 선택회로 (S1, S2, S3) 의 각 선택상태, 각 부의 지연시간, 및 총 지연시간을 나타낸다.
전술한 바와 같이, 제 1 실시예의 디지털 위상 제어회로 (10) 에 의하면, 40 ps 분해능으로 클록신호를 연속적으로 제어할 수 있다. 종래예의 디지털 위상 제어회로 (100) 와 비교하여도, 분해능을 4 분의 1 로 할 수 있다.
제 1 실시예의 디지털 위상 제어회로 (10) 에서는, 전압제어 지연선이 2 개로 되었지만, 본 발명은 이에 한정되지 않으며, 서로 전파지연시간이 다른 차동버퍼를 갖는 3 개 이상의 전압제어 지연선을 선택회로에 의해 접속시키고, 클록신호가 통과되는 차동 버퍼의 종류의 수를 변경함으로써, 총 지연시간을 상기 차동 버퍼의 전파지연시간 보다 미소한 단위로 변경시켜 클록신호의 위상을 제어하는 디지털 위상 제어회로를 구성할 수도 있다.
또한, 제 1 실시예의 디지털 위상 제어회로 (10) 에서는, 160 ps 및 200 ps 의 전파지연시간을 갖는 2 종류의 차동 버퍼를 사용하여 분해능을 40 ps 로 하였지만, 본 발명은 이에 한정되지 않는다. 본 발명에 의하면, 미소한 분해능으로도 위상을 제어하는 디지털 위상 제어회로를 구성할 수 있다.
제 2 실시예
본 발명의 제 2 실시예의 디지털 위상 제어회로 (20) 에 대하여 도 3 를 참조하여 설명한다. 도 3 는 본 발명의 제 2 실시예의 디지털 위상 제어회로 (20) 를 나타낸 회로도이다. 또한, 제 2 실시예는 분해능이 레퍼런스 클록신호 주기의 1/80 으로 설정되는 예이다.
제 2 실시예의 디지털 위상 제어회로 (20) 는 수신되는 소정 주파수의 레퍼런스 클록신호에 대하여 위상이 소정의 분해능으로 제어되는 1 이상의 클록신호를출력하는 디지털 위상 제어회로에 있어서,
제 1 종의 전파지연시간 (160 ps) 을 갖는 차동 버퍼 (B0~F0) 를 h 단 (h=5) 연속하여 구성되고, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선 (차동 버퍼 B0~F0 로 구성되는 전압제어 지연선),
제 1 전압제어 지연선의 i 단 (i=6) 의 출력에 각각 접속되고, 제 2 종의 전파지연시간 (200 ps) 을 갖는 차동 버퍼 (A1~A5, B1~B5, C1~C5, D1~D5, E1~E5, 및 F1~F5) 를 j 단 (j=5) 연속하여 구성되는 i 개 (i=6) 의 제 2 전압제어 지연선 (차동 버퍼 (A1~A5, B1~B5, C1~C5, D1~D5, E1~E5 또는 F1~F5) 로 구성되는 전압제어 지연선),
제 2 종의 전파지연시간 (200 ps) 을 갖는 차동 버퍼 (X1~X8) 를 k 단 (k=8) 연속하여 구성되는 제 3 전압제어 지연선 (차동 버퍼 (X1~X8) 로 구성되는 전압제어 지연선), 및
제 1 전압제어 지연선 및 제 2 전압제어 지연선 중 임의의 단 (a0, a0B ~ f5, f5B) 으로부터 클록신호를 독출하고, 독출된 클록신호를 제 3 전압제어 지연선의 첫째단으로 출력하는 선택회로 (S4) 를 구비하고,
제 1 전압제어 지연선 및 제 3 전압제어 지연선이 각각 지연고정루프 (DLL3, DLL5) 에 의해 피드백 제어되며,
각 제 2 전압제어 지연선의 각 차동 버퍼 (A1~F5) 에는 제 3 전압제어 지연선을 피드백 제어하는 지연고정루프 (DLL5) 에 의해 분해능을 유지하기 위해 생성되는 지연제어 전압 또는 전류 (지연 제어신호 (22)) 가 공급되며,
제 1 종의 전파지연시간 (160 ps) 과 제 2 종의 전파지연시간 (200 ps) 과의 시간차 (40 ps) 가 제 1 종의 전파지연시간 (160 ps) 및 제 2 종의 전파지연시간 (200 ps) 모두 보다 작게 설정되며,
제 1 종의 전파지연시간 (160 ps) 과 제 2 종의 전파지연시간 (200 ps) 과의 시간차 (40 ps) 를 분해능으로 하여 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로의 일실시예이다.
또한, 제 2 전압제어 지연선 (차동 버퍼 (A1~A5, B1~B5, C1~C5, D1~D5, E1~E5 또는 F1~F5) 로 이루어지는 전압제어 지연선) 중 적어도 하나의 전압제어 지연선 (차동 버퍼 (F1~F5) 로 이루어지는 전압제어 지연선) 이 지연고정루프 (DLL4) 에 의해 피드백 제어되며, 다른 제 2 전압제어 지연선 (차동 버퍼 (A1~A5, B1~B5, C1~C5, D1~D5 또는 E1~E5) 로 이루어지는 전압제어 지연선) 의 각 차동 버퍼 (A1~E5) 에는, 상기 하나의 전압제어 지연선을 피드백 제어하는 지연고정루프 (DLL4) 에 의해 분해능을 유지하기 위해 생성되는 지연제어 전압 또는 전류 (지연제어 신호 21) 가 공급되어 클록신호의 위상을 제어한다.
지연고정루프 (DLL3) 에는 위상 비교기 (PD3), 챠지펌프 (CP3), 로우패스필터 (LPF3) 가 구비된다.
지연고정루프 (DLL4) 에는 위상 비교기 (PD4), 챠지펌프 (CP4), 로우패스필터 (LPF4) 가 구비된다.
이하, 제 2 실시예의 디지털 위상 제어회로 (20) 의 동작에 대하여 치수를 사용하여 설명한다.
종래예의 디지털 위상 제어회로 (100) 와 같이, 선택회로 (S1) 의 4 개의 입력단 (IN) 에는, 각각 325.5 MHz (주기 3200 ps) 의 클록신호 (CLK1~4) (레퍼런스 클록) 가 800 ps 의 위상차를 가지며, 4 상으로 공급된다. 이 클록신호 (CLK1~4) 는 예컨대 도시되지 않은 위상고정루프에 의해 4 개의 클록신호 (CLK1~4) 의 주파수와 각 클록신호간의 위상차 (800 ps) 가 동일하게 미리 제어되어, 입력단자 (IN) 로 공급되게 된다.
선택회로 (S1) 는 복수의 입력단자 (IN) 로부터 1 쌍의 차동쌍을 선택하여 독출한다. 즉, 선택회로 (S1) 는 4 종의 차동 클록신호 (CLK1-3, CLK3-1, CLK2-4, CLK4-2) 중 1 쌍의 차동 클록신호를 선택하여, 차동 버퍼 (A1, B0) 및 위상비교기 (PD3) 로 출력한다.
지연고정루프 (DLL3) 는 5 단의 차동 버퍼 (B0~F0) 로 구성되는 전압제어 지연선을 구비한다. 이 5 단의 차동 버퍼 (B0~F0) 는 각각 160 ps 의 전파지연시간을 가지며, 지연고정루프 (DLL3) 의 피드백 제어에 의해 지연시간이 일정하게 되도록 제어된다. 즉, 지연고정루프 (DLL3) 는 5 단의 차동 버퍼 (B0~F0) 의 총 지연과 레퍼런스 클록으로부터 1/4 주기의 위상 (800 ps) 이 천이된 신호가 동일한 위상으로 되도록 피드백 제어되어, 160 ps ×5 단 = 800 ps 의 주기가 지속적으로 보상된다.
선택회로 (S4) 는 총 36 쌍의 출력 (a0, a0B ~ f5, f5B) 중 22 쌍의 출력 (도면상 빗금친 차동버퍼의 출력) 으로부터 1 쌍의 출력을 선택하기 위한 회로이다.
지연고정루프 (DLL5) 는 8 단의 차동 버퍼 (X1~X8) 로 구성되는 전압제어 지연선을 구비하며, 선택회로 (S4) 에 의해 선택되는 출력신호가 공급된다. 이 8 단의 차동 버퍼 (X1~X8) 는 각각 200 ps 의 전파지연시간을 가지며, 지연고정루프 (DLL5) 의 피드백 제어에 의해 지연시간이 일정하게 되도록 제어된다. 즉, 지연고정루프 (DLL5) 의 주기는 200 ps ×8 단 = 1600 ps 로 항상 보상된다.
30 개의 차동 버퍼 (A1~F5) 는 각각 지연고정루프 (DLL5) 내의 차동 버퍼 (X1~X8) 와 동일한 형상과 동일한 전파지연시간의 버퍼로 구성된다. 이 차동 버퍼 (A1~F5) 에는 지연고정루프 (DLL5) 의 지연제어신호 (22) 가 공급되기 때문에 전파지연시간이 200 ps 로 유지된다.
차동 버퍼 (A1~F5) 는 지연고정루프 (DLL4) 의 피드백 제어에 의해 200 ps 의 전파지연시간이 다시 보상된다. 지연고정루프 (DLL4) 의 피드백 제어는 다음과 같이 행해진다.
위상비교기 (PD4) 가 차동 버퍼 B0~F0 및 차동 버퍼 F1~F5 를 통과하여 1800 ps 의 총 지연을 갖는 차동 클록신호를 출력 (f5, f5B) 로부터 수신함과 함께, 차동 버퍼 (A1) 를 통과하여 200 ps 의 총 지연을 갖는 차동 클록신호를 출력 (a1, a1B) 로부터 수신하고, 이것을 위상비교하여 위상오차를 검출하여, UP 신호 또는 DOWN 신호를 챠지펌프 (CP4) 로 출력한다.
챠지 펌프 (CP4) + 로우패스필터 (LPF4) 는 위상비교기 (PD4) 로부터의 신호에 따라 200 ps 의 전파지연시간을 유지하도록 지연제어신호 (21) 를 생성하여 각 차동 버퍼 (A1~F5) 로 송출한다.
이와 같이, 차동 버퍼 (A1~F5) 에는, 2 개의 지연고정루프 (DLL4, DLL5) 에의해 분해능을 유지하기 위해 생성되는 지연제어 전압 또는 전류가 공급되어, 차동퍼의 위치에 의한 차동 버퍼의 전파지연시간의 변동이 억제되며, 정밀한 분해능으로 보상된다.
제 2 실시예의 디지털 위상 제어회로 (20) 에 있어서는, 2 개의 지연고정루프 (DLL4, DLL5) 를 사용하였지만, 하나의 지연고정루프 (DLL5) 만을 사용하여도 된다. 그러나, 지연고정루프 (DLL4) 를 사용하면, 지연고정루프 (DLL5) 내의 차동 버퍼 (X1~X8) 와 차동 버퍼 (A1~F5) 간의 지연 오차를 보상할 수 있다. 200 ps 의 지연을 보상하는 지연고정루프 (DLL5) 는 출력단자 (T0, T0B~T7, T7B) 로부터 총 16 상 (8상의 차동쌍) 의 클록신호를 출력하는 목적도 겸하게 되며, 이 16 상의 클록신호의 사용에 있어서는, 클록 공급 목적지에 근접한 장소에 비치되는 것이 바람직한 경우가 있다. 그러한 경우, 차동 버퍼 (A1~F5) 와 지연고정루프 (DLL5) 의 거리를 멀게 하여 배치하여, 차동 버퍼 (A1~F5) 의 전파지연시간에 변동이 발생하는 경우라도, 지연고정루프 (DLL4) 를 사용하면, 지연고정루프 (DLL4) 의 피드백에 의해 차동버퍼 (A1~F5) 의 전파지연시간을 보상할 수 있게 된다.
또한, 위상비교기 (PD4) 가 레퍼런스 클록신호에 대하여 200 ps 의 총 지연을 갖는 차동 클록신호를 비교적 떨어진 출력 (a1, a1B) 으로부터 수신하여, 차동 버퍼의 전파지연시간의 위치에 의한 변동을 보다 완화하게 된다..
이하, 제 2 실시예의 디지털 위상 제어회로 (20) 의 동작에 대하여, 도 3, 표 3 및 표 4 를 참조하여 설명한다.
제 2 실시예의 디지털 위상 제어회로 (20) 는, 40 ps 의 미소 지연시간 (분해능) 의 변화를 레퍼런스 클록과 동일한 주기 (40 ps ×40 = 1600 ps) 단위로 연속적으로 출력하는 것을 목적으로 한 회로이다.
표 3 은 제 2 실시예의 디지털 위상 제어회로 (20) 의 버퍼 배열과 그 출력 클록신호의 지연시간과의 관계를 나타낸 표이다. 표 3 의 빗금친 부분은 도 2 의 빗금친 부분과 대응한다.
또한, 표 4 는 제 2 실시예의 디지털 위상 제어회로 (20) 를 사용하여 위상을 지연시킨 경우의 선택회로 (S1, S4) 의 각 선택상태, 각 부의 지연시간, 및 총 지연시간을 나타낸 것이다. 이 표는 40 ps 의 분해능으로 레퍼런스 클록 주기 (3200 ps) 를 균등하게 80 등분하여 클록신호의 위상이 제어되는 것을 나타내고 있다. 즉, 레퍼런스 클록의 주기에 대하여, 출력되는 클록신호의 위상이 균일하게 연속적으로 일정한 분해능으로 트랙킹될 수 있음을 나타낸다.
즉, 표 4 에서는, 출력단자 (OUT) 는 편의상 출력 (T0, T0B) 로만 한정되며, 선택회로 (S1) 과 선택회로 (S4) 의 지연을 무시하고 있다.
표 4 에 도시된 바와 같이, 상태 <111> 에 있어서는, 선택회로 (S1) 에 의해 차동 클록신호 (CLK1-3) 가 선택되며, 선택회로 (S4) 에 의해 차동 버퍼 (D0) 의 출력 (d0, d0B) 이 선택되고 있다. 따라서, 상태 <111> 에서는, 선택회로 (S1) 로부터 출력되는 차동 클록신호 (CLK1-3) 의 지연은 0 ps 로 되고, 차동 버퍼 (B0~D0) 에 의한 지연은 480 ps 로 된다. 그 결과, 총 지연이 480 ps 로 되게 된다.
상태 <112> 에서는, 선택회로 (S1) 에 의해 차동 클록신호 (CLK1-3) 가 선택되고, 선택회로 (S4) 에 의해 차동 버퍼 (C1) 의 출력 (c1, c1B) 이 선택되고 있다. 따라서, 상태 <112> 에 의해 선택회로 (S1) 로부터 출력되는 차동 클록신호 (CLK1-3) 의 지연은 0 ps 로 되고, 차동 버퍼 (B0, C0, C1) 에 의한 지연은 520 ps 로 된다. 그 결과, 총 지연이 520 ps 로 되어, 상태 <111> 에 대하여 40 ps 의 위상이 지연된다. 따라서, 상태 <111> 중 출력되는 클록신호의 위상이 소망의 위상에 대하여 40 ps 진행되면, 상태 <112> 로 스위칭 함으로써 소망의 위상의 클록신호를 출련단자 (OUT) 으로부터 출력할 수 있다.
동일한 방식으로, 위상을 더 지연시키는 경우는, 표 4 에 도시된 바와 같이, 상태 <113> 에서 상태 <154> 로, 선택회로 (S4) 의 선택을 스위칭함으로써 40 ps 의 분해능으로 클록신호를 연속적으로 제어할 수 있다.
그러나, 상태 <154> 에 대하여 상태 <211> 로 스위칭하면, 위상을 40 ps 지연시킬 수 있다.
표 4 에 도시된 바와 같이, 상태 <211> 에 있어서는, 선택회로 (S1) 에 의해차동 클록신호 (CLK2-4) 가 선택되고, 선택회로 (S4) 에 의해 차동 버퍼 (D0) 의 출력 (d0, d0B) 이 선택된다. 따라서, 상태 <211> 에 있어서는, 선택회로 (S1) 로부터 출력되는 차동 클록신호 (CLK2-4) 의 지연은 800 ps 로 되며, 차동 버퍼 (B0~D0) 에 의한 지연은 480 ps 로 된다. 그 결과, 총 지연이 1280 ps 로 되게 된다.
동일한 방식으로 위상을 더 지연시키는 경우는, 표 4 에 도시된 바와 같이, 상태 <212> 에서 상태 <254> 로 선택회로 (S4) 의 선택을 스위칭하고, 선택회로 (S1) 에 의해 차동 클록신호 (CLK3-1) 를 또한 선택하여, 상태 <311> 에서 상태 <354> 로 선택회로 (S4) 의 선택을 스위칭한다.
동일하게, 선택회로 (S1) 에 의해 차동 클록신호 (CLK4-2) 를 선택하고, 상태 <411> 에서 상태 <454> 로 선택회로 (S4) 의 선택을 스위칭한다.
상태 <454> 의 다음에는, 상태 <111> 로 스위칭함으로써 연속적으로 40 ps 의 분해능으로 클록신호를 제어할 수 있다.
상태 <111> ~ <454> 를 전술한 번호와는 역순으로 스위칭하면, 40 ps 분해능으로 클록신호의 위상을 진행시킬 수 있다.
전술한 바와 같이, 제 2 실시예의 디지털 위상 제어회로 (20) 에 의하면, 40 ps 의 분해능으로 클록신호를 연속적으로 제어할 수 있다. 종래예의 디지털 위상 제어회로 (100) 와 비교하여, 분해능을 4 분의 1 로 할 수 있다.
제 2 실시예의 디지털 위상 제어회로 (20) 에서는, 차동 버퍼가 2 종으로 되었지만, 본 발명은 이에 한정되지 않으며, 차동 버퍼를 3 종 이상 각 종에 대하여소정의 수를 구비하며, 클록신호가 통과되는 차동 버퍼의 종류수를 변경함으로써, 클록신호의 총 지연시간을 차동 버퍼의 전파지연시간 보다 작은 단위로 변화시켜, 클록신호의 위상을 제어하는 디지털 위상 제어회로를 구성할 수도 있다.
또한, 제 2 실시예의 디지털 위상 제어회로 (20) 에서는, 160 ps 및 200 ps 전파지연시간을 갖는 2 종의 차동 버퍼를 사용하여, 분해능을 40 ps 로 하였지만, 본 발명은 이에 한정되지 않는다. 본 발명에 의하면 더욱 미소한 분해능으로 위상을 제어하는 디지털 위상 제어회로를 구성할 수 있다.
제 3 실시예
이하, 본 발명의 제 3 실시예의 디지털 위상 제어회로 (30) 에 대하여 도 4 를 참조하여 설명한다. 도 4 는 본 발명의 제 3 실시예의 디지털 위상 제어회로 (30) 를 도시한 회로도이다. 또한, 제 3 실시예는 분해능이 레퍼런스 클록신호 주기의 1/80 로 설정되는 예이다.
제 3 실시예의 디지털 위상 제어회로 (20) 는 수신되는 소정 주파수의 레퍼런스 클록신호에 대하여, 위상이 소정의 분해능으로 제어되는 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서,
제 1 종의 전파지연시간 (160 ps) 을 갖는 차동 버퍼 (J1~J5) 를 복수단 (5단) 연속하여 구성되고, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선 (차동 버퍼 (J1~J5) 로 이루어지는 전압제어 지연선),
제 2 종의 전파지연시간 (200 ps) 를 갖는 차동 버퍼 (L1~L8) 를 복수단 (8단) 연속하여 구성되는 제 2 전압제어 지연선 (차동 버퍼 (L1~L8) 로 이루어지는전압제어 지연선),
제 2 전압제어 지연선의 입력측에 접속되며, 가변 차동버퍼 (K1~K4) 를 복수단 (4단) 연속하여 구성되는 사이클릭 지연회로 (31), 및
제 1 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 독출한 클록신호를 사이클릭 지연회로 (31) 의 첫째단으로 출력하는 선택회로 (S5) 를 구비하며,
제 1 전압제어 지연선 및 제 2 전압제어 지연선이 각각 지연고정루프 (DLL6, DLL7) 에 의해 피드백 제어되며,
제 1 전압제어 지연선의 각 차동 버퍼 (J1~J5) 에는 제 1 전압제어 지연선을 피드백 제어하는 지연고정루프 (DLL6) 에 의해 분해능을 유지하기 위해 생성되는 제 1 지연 제어전압 또는 전류 (지연 제어신호 34), 및 제 2 전압제어 지연선을 피드백 제어하는 지연고정루프 (DLL7) 에 의해 분해능을 유지하기 위해 생성되는 제 2 지연제어 전압 또는 전류 (지연 제어신호 35) 가 공급되며,
사이클릭 지연회로 (31) 의 각 가변 제어버퍼 (차동 버퍼 K1 ~ K4) 에는 제 1 지연 제어전압 또는 전류 (지연 제어신호 34) 및 제 2 지연제어 전압 또는 전류 (지연 제어신호 35) 중 하나 (지연 제어신호 35) 가 공급되며, 다른 쪽 (지연 제어신호 34) 으로 공급할지 여부를 스위칭 하는 스위칭 회로 (32) 가 설치되어, 각 가변 차동버퍼 (K1~K4) 의 전파지연시간을 제 1 종의 전파지연시간 (160 ps) 과 제 2 종의 전파지연시간 (200 ps) 사이에서 스위칭 할 수 있으며,
제 1 종의 전파지연시간 (160 ps) 과 제 2 종의 전파지연시간 (200 ps) 의시간차 (40 ps) 가 제 1 종의 전파지연시간 (160 ps) 및 제 2 종의 전파지연시간 (200 ps) 의 모두 보다 작게 설정되며,
제 1 종의 전파지연시간 (160 ps) 과 제 2 종의 전파지연시간 (200 ps) 의 시간차 (40 ps) 를 분해능으로 하여 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로의 일실시예이다.
지연고정루프 (DLL6) 에는 위상비교기 (PD6), 챠지 펌프 (CP6), 로우패스필터 (LPF6) 가 구비된다.
지연고정루프 (DLL7) 에는 위상비교기 (PD7), 챠지 펌프 (CP7), 로우패스필터 (LPF7) 가 구비된다.
이하, 제 3 실시예의 디지털 위상 제어회로 (30) 의 동작에 대하여 수치를 사용하여 설명한다.
종래예의 디지털 위상 제어회로 (100) 과 같이, 선택회로 (S1) 의 4 개의 입력단자 (IN) 로는, 각각 325.5 MHz (주기 3200 ps) 의 클록신호 (CLK1~CLK4) (레퍼런스 클록) 가 800 ps 의 위상차를 가지며, 4 상으로 공급된다. 이 클록신호 (CLK1~CLK4) 는 예컨대 도시되지 않은 위상고정루프에 의해, 4 개의 클록신호 (CLK1~CLK4) 의 주파수와 각각의 위상차 (800 ps) 가 동일하도록 미리 제어되어, 입력단자 (IN) 로 공급된다.
선택회로 (S1) 는 복수의 입력단자 (IN) 로부터 1 쌍의 차동쌍을 선택하여 독출하는 것이다. 즉, 선택회로 (S1) 는 4 쌍의 차동 클록신호 (CLK1-3, CLK3-1, CLD2-4, CLK4-2) 중 1 쌍의 차동 클록신호를 선택하여, 차동 버퍼 (J1) 및 위상비교기 (PD6) 로 출력한다.
지연고정루프 (DLL7) 는 8 단의 차동 버퍼 (L1~L8) 로 구성되는 전압제어 지연선을 구비한다. 이 8 단의 차동 버퍼 (L1~L8) 는 각각 200 ps 의 전파지연시간을 가지며, 지연고정루프 (DLL7) 의 피드백 제어에 의해 지연시간이 일정하게 되도록 제어된다. 즉, 지연고정루프 (DLL7) 는 200 ps ×8 단 = 1600 ps 의 주기로 항상 보상된다.
한편, 지연고정루프 (DLL6) 는 5 단의 차동 버퍼 (J1~J5) 로 구성되는 전압제어 지연선을 구비한다. 이 5 단의 차동 버퍼 (J1~J5) 는 각각 160 ps 의 전파지연시간을 가지며, 지연고정루프 (DLL6) 에 의해 생성되는 지연제어신호 (34) 와 지연고정루프 (DLL7) 에 의해 생성되는 지연제어신호 (35) 에 의해 지연시간이 일정하게 되도록 제어된다. 지연제어신호 (34) 는 -40 ps 의 지연시간으로 제어하기 위한 신호이며, 지연제어신호 (35) 는 200 ps 의 지연시간으로 제어하기 위한 신호이다.
지연고정루프 (DLL6) 에는 전류를 조절하기 위한 전류 제어회로 (33) 가 부가되어 있다. 지연고정루프 (DLL6) 의 주기는 지연고정루프 (DLL7) 에서 생성되는 200 ps 의 지연시간으로 제어하기 위한 제어전류로, 전류 제어회로 (33) 로부터 수신되는 -40 ps 의 지연시간으로 제어하기 위한 제어전류가 가산됨으로써, 160 ps ×5단 = 800 ps 의 주기가 항상 보상된다.
선택회로 (S5) 는 5 쌍의 출력 (j1, j1B~j5, j5B) 으로부터 1 쌍의 출력을 선택하기 위한 회로이다. 또한, 사이클릭 지연회로 (31) 는 미소 지연 (분해능) 을 생성시키고, 그 지연을 조절하기 위한 회로이다.
사이클릭 지연회로 (31) 는 지연고정루프 (DLL6) 내의 차동 버퍼 (J1~J5) 와 동일한 형상으로 형성된 4 단의 차동 버퍼 (K1~K4) 로 구성된다. 또한, 사이클릭 지연회로 (31) 로는 지연 제어신호 (35) 가 항상 공급된다. 스위치 회로 (32) 는 지연고정루프 (DLL6) 로부터의 지연제어신호 (34) 를 개폐하기 위한 것이다. 스위치 회로 (32) 에는 각 차동 버퍼 (K1~K4) 로 스위칭 소자 (SW1~SW4) 가 설치되어 있다. 스위칭 소자 (SW1) 가 OFF 된 때는, 차동 버퍼 (K1) 는 지연 제어신호 (35) 만을 수신하며, 그 전파지연시간은 200 ps 로 된다. 스위칭 소자 (SW1) 가 ON 된 때는, 차동 버퍼 (K1) 는 지연 제어신호 (34) 및 지연제어신호 (35) 를 수신하며, 그 전파지연시간은 160 ps 로 된다. 스위칭 소자 (SW2~SW4) 의 동작과 차동 버퍼 (K2~K4) 의 전파지연시간과의 관계도 동일하다.
출력단자 (CL1, XCL1~CL8, XCL8) 로부터는, 레퍼런스 클록에 대하여 40 ps 의 분해능을 갖는 총 16 상 (8 상의 차동쌍) 의 클록신호가 동시에 출력된다.
제 3 실시예의 디지털 위상 제어회로 (30) 의 동작에 대하여 도 4 및 표 5 를 참조하여 설명한다.
제 3 실시예의 디지털 위상 제어회로 (30) 는 40 ps 의 미소 지연시간 (분해능) 의 변화를 레퍼런스 클록과 동일한 주기 (40 ps ×40 = 1600 ps) 단위로, 그리고 연속적으로, 출력하는 것을 목적으로 하는 회로이다.
표 5 는, 제 3 실시예의 디지털 위상 제어회로 (30) 를 사용하여 위상을 지연시키는 경우의 선택회로 (S1, S5) 의 각 선택상태, 각 부의 지연시간, 및 총 지연시간을 나타낸 표이다. 이 표는 40 ps 의 분해능으로 레퍼런스 클록의 주기 (3200 ps) 를 균등하게 80 등분하여 클록신호의 위상이 제어되는 것을 나타낸다. 즉, 레퍼런스 클록의 주기에 대하여 출력되는 클록신호의 위상이 균일하게, 그리고 연속적으로, 일정한 분해능으로 트랙킹 될 수 있는 것을 나타낸다.
또한, 표 5 에서는, 출력단자 (OUT) 는 편의상 도 4 의 출력 (XCL4, XCL8) 에만 한정되며, 선택회로 (S1) 와 선택회로 (S5) 의 지연은 무시한다.
표 5 에 도시된 바와 같이, 상태 <111> 에서는, 선택회로 (S1) 에 의해 차동 클록신호 (CLK1-3) 가 선택되고, 선택회로 (S5) 에 의해 차동 버퍼 (J1) 의 출력 (j1, j1B) 이 선택되고, 스위칭 소자 (SW1) 가 OFF 되고, 스위칭 소자 (SW2~SW4) 가 ON 된다. 따라서, 상태 <111> 에 있어서는, 선택회로 (S1) 로부터 출력되는 차동 클록신호 (CLK1-3) 의 지연은 0 ps 로 되고, 차동 버퍼 (J1) 에 의한 지연은 160 ps, 사이클릭 지연회로 (31) 에 의한 지연은 680 ps (그 중 차동 버퍼 (K1) 에 의한 지연은 200 ps, 차동 버퍼 (K2~K4) 에 의한 지연은 160 ps ×3 = 480 ps), 차동 버퍼 (L1~L8) 에 의한 지연은 200 ps ×8 = 1600 ps 로 된다. 그 결과, 총 지연은 2440 ps 로 되게 된다.
상태 <112> 에 있어서는, 선택회로 (S1) 에 의해 차동 클록신호 (CLK1-3) 가 선택되게 되어, 선택회로 (S5) 에 의해 차동 버퍼 (J1) 의 출력 (j1, j1B) 이 선택되며, 스위칭 소자 (SW1, SW2) 가 OFF 되고, 스위칭 소자 (SW3, SW4) 가 ON 된다. 따라서, 상태 <112> 에 있어서는, 선택회로 (S1) 로부터 출력되는 차동 클록신호 (CLK1-3) 의 지연은 0 ps 로 되고, 차동 버퍼 (J1) 에 의한 지연은 160 ps, 사이클릭 지연회로 (31) 에 의한 지연은 720 ps (그 중, 차동 버퍼 (K1, K2) 에 의한 지연은 200 ps ×2 = 400 ps, 차동 버퍼 (K3, K4) 에 의한 지연은 160 ps ×2 = 320 ps), 차동 버퍼 (L1~L8) 에 의한 지연은 200 ps ×8 = 1600 ps 로 된다. 그 결과, 총 지연은 2480 ps 로 되게 된다. 따라서, 상태 <111> 중 출력되는 클록신호의 위상이 소망의 위상에 대하여 40 ps 진행되게 되면, 상태 <112> 로 스위칭 함으로써 소망의 위상의 클록신호를 출력단자 (OUT) 로부터 출력할 수 있다.
상태 <113> 에 있어서는, 선택회로 (S1) 에 의해 차동 클록신호 (CLK1-3) 가 선택되게 되고, 선택회로 (S5) 에 의해 차동 버퍼 (J1) 의 출력 (j1, j1B) 가 선택되며, 스위칭 소자 (SW1~SW3) 가 OFF 되고, 스위칭 소자 (SW4) 가 ON 된다. 따라서, 상태 <113> 에 있어서는, 선택회로 (S1) 로부터 출력되는 차동 클록신호 (CLK1-3) 의 지연이 0 ps 로 되고, 차동 버퍼 (J1) 에 의한 지연은 160 ps, 사이클릭 지연회로 (31) 에 의한 지연은 760 ps (그 중, 차동 버퍼 K1~K3 에 의한 지연은 200 ps ×3 = 600 ps, 차동 버퍼 K4 에 의한 지연은 160 ps), 차동 버퍼 (L1~L8) 에 의한 지연은 200 ps ×8 = 1600 ps 로 된다.
그 결과, 총 지연은 2520 ps 로 된다. 따라서, 상태 <111> 중, 출력되는 클록신호의 위상이 소망의 위상에 대하여 80 ps 진행되게 되면, 상태 <113> 으로 스위칭함으로써 소망의 위상의 클록신호를 출력단자 (OUT) 로부터 출력할 수 있다.
동일한 방식으로 위상을 더 지연시킨 경우는, 표 5 에 도시된 바와 같이, 상태 <114> 에서 상태 <154> 로 선택회로 (S5) 및 스위치 회로 (32) 를 스위칭함으로써, 40 ps 의 분해능으로 클록신호를 연속적으로 제어할 수 있다.
또한, 상태 <154> 에 대하여, 상태 <211> 로 스위칭 하면, 위상을 40 ps 지연시킬 수 있다.
표 5 에 도시된 바와 같이, 상태 <211> 에 있어서는, 선택회로 (S1) 에 의해 차동 클록신호 (CLK2-4) 가 선택되게 되고, 선택회로 (S5) 에 의해 차동 버퍼 (J1) 의 출력 (j1, j1B) 이 선택되며, 스위칭 소자 (SW1) 가 OFF 되고, 스위칭 소자 (SW2~SW4) 가 ON 된다. 따라서, 상태 <211> 에 있어서는, 선택회로 (S1) 로부터출력되는 차동 클록신호 (CLK2-4) 의 지연은 800 ps 로 되고, 차동 버퍼 (J1) 에 의한 지연은 160 ps, 사이클릭 지연회로 (31) 에 의한 지연은 680 ps (그 중 차동 버퍼 (K1) 에 의한 지연은 200 ps, 차동 버퍼 (K2~K4) 에 의한 지연은 160 ps ×3 = 480 ps), 차동 버퍼 (L1~L8) 에 의한 지연은 200 ps ×8 = 1600 ps 로 된다. 그 결과, 총 지연은 3240 ps 로 되게 된다.
동일한 방식으로 위상을 더 지연시키는 경우에는, 표 5 에 도시된 바와 같이, 상태 <212> 에서 상태 <254> 로, 선택회로 (S5) 및 스위치 회로 (32) 를 스위칭시키고, 이에 더하여 선택회로 (S1) 에 의해 차동 클록신호 (CLK3-1) 를 선택하고, 상태 <311> 에서 상태 <354> 로, 선택회로 (S3) 및 스위치 회로 (32) 를 스위칭시킨다.
동일하게, 선택회로 (S1) 에 의해 차동 클록신호 (CLK4-2) 를 선택하여, 상태 <411> 에서 상태 <454> 로, 선택회로 (S5) 및 스위치 회로 (32) 를 스위칭시킨다.
또한, 상태 <454> 의 다음에는, 상태 <111> 로 스위칭 함으로써 연속적으로 40 ps 의 분해능으로 클록신호를 제어할 수 있다.
상태 <111> ~ <454> 를 전술한 순번과는 연순으로 스위칭하면, 40 ps 분해능으로 클록신호의 위상을 진행시킬 수 있다. 표 6 에는 제 3 실시예의 디지털 위상 제어회로 (30) 를 이용하여 위상을 진행시킨 경우 (표 5 에 대하여 역순) 의 선택회로 (S1, S5) 의 각 선택상태, 각 부의 지연시간, 및 총 지연시간을 나타내었다.
전술한 바와 같이, 제 3 실시예의 디지털 위상 제어회로 (30) 에 의하면, 40 ps 의 분해능으로 클록신호를 연속적으로 제어할 수 있다. 종래예의 디지털 위상 제어회로 (100) 에 비교하여도, 분해능을 4 분의 1 로 할 수 있다. 또한, 차동 버퍼의 위치에 의한 차동 버퍼의 전파지연시간의 변동이 억제되고, 분해능의 정밀도가 향상된다는 효과가 있다. 전파지연시간을 제 1 종의 전파지연시간 (160 ps) 과 제 2 종의 전파지연시간 (200ps) 으로 스위칭 할 수 있는 가변 지연버퍼 (차동 버퍼 K1~K4) 를 채용함으로써, 제한된 수의 버퍼 및 선택회로를 갖는 고 분해능의 디지털 위상 제어회로를 구성할 수 있다. 선택회로의 수가 1 이므로, 복수의 선택회로의 스위칭 타이밍이 어긋남에 의한 폐해가 발생하지 않는 효과가 있다.
제 3 실시예의 디지털 위상 제어회로 (30) 에서는 지연 버퍼가 2 종류이었지만, 본 발명은 이에 한정되지 않으며, 지연 버퍼를 3 종류 이상 각 종류별로 소정의 수를 가지며, 클록신호가 통과되게 되는 지연 버퍼의 종류수를 변경함으로써 클록신호의 총 지연시간을 지연 버퍼의 전파지연시간 보다 미소한 단위로 변화시켜 상기 클록신호의 위상을 제어하는 디지털 위상 제어회로를 구성할 수도 있다.
따라서, 제 3 실시예의 디지털 위상 제어회로 (30) 에서는, 160 ps 및 200 ps 의 전파지연시간을 갖는 2 종류의 지연 버퍼를 채용하여, 분해능을 40 ps 로 하였지만, 본 발명은 이에 한정되지 않는다. 본 발명에 따르면, 더욱 미소한 분해능으로 위상을 제어하는 디지털 위상 제어회로를 구성할 수 있다.
본 발명의 바람직한 실시예를 특정의 용어로 설명하였지만, 이는 설명을 위한 것이며, 이하의 청구범위의 개념 및 범주를 벗어나지 않는 범위의 변경 및 응용이 행해질 수 있음은 주지의 사실이다.
전술한 바와 같이, 본 발명은 주로 이하와 같은 효과가 있다.
본 발명은 각각 다른 전파지연시간을 갖는 지연 버퍼를 2 종 이상 각 종류별로 소정수를 구비하며, 클록신호가 통과되는 지연 버퍼의 종류수를 변경함으로써, 클록신호의 총 지연시간을 상기 지연 버퍼의 전파지연시간 보다 미소한 단위로 변경시킴으로써, 클록신호의 위상을 제어하므로, 분해능이 지연 버퍼의 지연시간 보다 작게 되는 효과가 있다. 이에 의해, 지연 버퍼의 한계인 미소 지연시간 보다 작은 분해능을 얻을 수 있다는 효과가 있다.
또한, 분해능을 작게 하기 위해 지연 버퍼의 지연시간을 작게 할 (고속화) 필요가 없으므로, 분해능을 작게 하기 위하여 지연 버퍼의 수가 증가 되어야하는 불이익도 없다.
따라서, 지연 버퍼의 고속화에 수반하는 소비전력의 증가 및 지연 버퍼의 수의 증가에 수반하는 소비전력의 증가가 방지되며, 또한 지연 버퍼의 수의 증가에 수반하는 회로 점유면적의 증가가 방지되어, 저전력, 소면적형의 고분해능 디지털 위상 제어회로를 얻을 수 있다는 효과가 있다.
또한, 분해능을 작게 하기 위하여 지연 버퍼의 지연시간을 작게 할 (고속화) 필요가 없으므로, 고속화를 위하여 고도의 설계나 고성능 프로세스가 필요하지 않다. 따라서, 설계부담, 프로세스 부담을 증대시키지 않고서도 고분해능의 디지털 위상 제어회로를 구성할 수 있다는 효과가 있다.

Claims (9)

  1. 수신되는 소정 주파수의 레퍼런스 클록신호에 대하여 위상이 소정의 분해능으로 제어되는 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서,
    각각 다른 전파지연시간을 갖는 지연 버퍼를 2 종류 이상 각 종류별로 소정수 구비하고,
    상기 클록신호가 통과하게 되는 지연 버퍼의 종류수를 변경함으로써 상기 클록신호의 총 지연시간을 상기 지연 버퍼의 전파지연시간 보다 미소한 단위로 변경시켜 상기 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로.
  2. 제 1 항에 있어서,
    제 1 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되며, 상기 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
    제 2 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되는 제 2 전압제어 지연선,
    상기 제 1 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 상기 독출된 클록신호를 상기 제 2 전압제어 지연선의 첫째단으로 출력하는 선택회로, 및
    상기 제 2 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하여 출력하는 선택회로를 구비하는 것을 특징으로 하는 디지털 위상 제어회로.
  3. 수신되는 소정 주파수의 레퍼런스 클록신호에 대하여 위상이 소정 분해능으로 제어되는 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서,
    제 1 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되며, 상기 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
    제 2 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되는 제 2 전압제어 지연선,
    상기 제 1 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 상기 독출된 클록신호를 제 2 전압제어 지연선의 첫째단으로 출력하는 선택회로,
    상기 제 2 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하여 출력하는 선택회로를 구비하고,
    상기 제 1 전압제어 지연선 및 상기 제 2 전압제어 지연선이 지연고정루프에 의해 피드백 제어되며,
    상기 제 1 종의 전파지연시간과 상기 제 2 종의 전파지연시간과의 시간차가 상기 제 1 종의 전파지연시간 및 상기 제 2 종의 전파지연시간 모두 보다 작게 설정되며,
    상기 제 1 종의 전파지연시간과 상기 제 2 종의 전파지연시간과의 시간차를 상기 분해능으로 하여 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로.
  4. 제 1 항에 있어서,
    제 1 종의 전파지연시간을 갖는 지연 버퍼를 h 단 연속하여 구성되며, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
    상기 제 1 전압제어지연선의 출력중 i 단의 출력에 각각 접속되며, 제 2 종의 전파지연시간을 갖는 지연 버퍼를 j 단 연속하여 구성되는 i 개의 제 2 전압제어 지연선,
    상기 제 2 종의 전파지연시간을 갖는 지연 버퍼를 k 단 연속하여 구성되는 제 3 전압제어 지연선, 및
    상기 제 1 전압제어 지연선 및 상기 제 2 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 상기 독출된 클록신호를 상기 제 3 전압제어 지연선의 첫째단으로 출력하는 선택회로를 구비하는 것을 특징으로 하는 디지털 위상 제어회로.
  5. 수신되는 소정 주파수의 레퍼런스 클록신호에 대하여 위상이 소정의 분해능으로 제어되는 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서,
    제 1 종의 전파지연시간을 갖는 지연 버퍼를 h 단 연속하여 구성되며, 상기 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선.
    상기 제 1 전압제어 지연선의 출력중 i 단의 출력에 각각 접속되며, 제 2 종의 전파지연시간을 갖는 지연 버퍼를 j 단 연속하여 구성되는 i 개의 제 2 전압제어 지연선,
    상기 제 2 종의 전파지연시간을 갖는 지연 버퍼를 k 단 연속하여 구성되는 제 3 전압제어 지연선, 및
    상기 제 1 전압제어 지연선 및 상기 제 2 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 상기 독출된 클록신호를 상기 제 3 전압제어 지연선의 첫째단으로 출력하는 선택회로를 구비하며,
    상기 제 1 전압제어 지연선 및 상기 제 3 전압제어 지연선이 각각 지연고정루프에 의해 피드백 제어되며,
    상기 각 제 2 전압제어 지연선의 각 지연 버퍼에는, 상기 제 3 전압제어 지연선을 피드백 제어하는 지연고정루프에 의해 생성되는 분해능을 유지하기 위한 지연제어 전압 또는 전류가 공급되며,
    상기 제 1 종의 전파지연시간과 상기 제 2 종의 전파지연시간과의 시간차가 상기 제 1 종의 전파지연시간 및 상기 제 2 종의 전파지연시간 모두 보다 작게 설정되며,
    상기 제 1 종의 전파지연시간과 상기 제 2 종의 전파지연시간과의 시간차를 상기 분해능으로 하여 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로.
  6. 제 5 항에 있어서,
    상기 제 2 전압제어 지연선 중 적어도 하나 이상의 전압제어 지연선이 지연고정루프에 의해 피드백 제어되며, 다른 제 2 전압제어 지연선의 각 지연 버퍼에는, 상기 하나의 전압제어 지연선을 피드백 제어하는 지연고정루프에 의해 생성되는 분해능을 유지하기 위한 지연제어 전압 또는 전류가 공급되어, 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로.
  7. 제 1 항에 있어서,
    제 1 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되며, 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
    제 2 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되는 제 2 전압제어 지연선,
    상기 제 2 전압제어 지연선의 입력측에 접속되며, 전파지연시간을 제 1 종의 전파지연시간과 제 2 종의 전파지연시간으로 스위칭 할 수 있는 가변 지연 버퍼를 복수단 연속하여 구성되는 사이클릭 지연회로, 및
    상기 제 1 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 상기 독출된 클록신호를 상기 사이클릭 지연회로의 첫째단으로 출력하는 선택회로를 구비하는 것을 특징으로 하는 디지털 위상 제어회로.
  8. 수신되는 소정 주파수의 레퍼런스 클록신호에 대하여 위상이 소정의 분해능으로 제어되는 1 이상의 클록신호를 출력하는 디지털 위상 제어회로에 있어서,
    제 1 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되며, 상기 레퍼런스 클록신호를 수신하는 제 1 전압제어 지연선,
    제 2 종의 전파지연시간을 갖는 지연 버퍼를 복수단 연속하여 구성되는 제 2 전압제어 지연선,
    상기 제 2 전압제어 지연선의 입력측에 접속되며, 가변 지연 버퍼를 복수단 연속하여 구성되는 사이클릭 지연회로, 및
    상기 제 1 전압제어 지연선의 임의의 단으로부터 클록신호를 독출하고, 상기 독출된 클록신호를 상기 사이클릭 지연회로의 첫째단으로 출력하는 선택회로를 구비하고,
    상기 제 1 전압제어 지연선 및 상기 제 2 전압제어 지연선이 각각 지연고정루프에 의해 피드백 제어되며,
    상기 제 1 전압제어 지연선의 각 지연 버퍼에는, 상기 제 1 전압제어 지연선을 피드백 제어하는 지연고정루프에 의해 분해능을 유지하기 위해 생성되는 제 1 지연제어 전압 또는 전류, 및 상기 제 2 전압제어 지연선을 피드백 제어하는 지연고정루프에 의해 분해능을 유지하기 위해 생성되는 제 2 지연제어 전압 또는 전류가 공급되며,
    상기 사이클릭 지연회로의 각 가변 지연버퍼에는, 상기 제 1 지연제어 전압 또는 전류와 상기 제 2 지연제어 전압 또는 전류 중 하나가 공급되고, 다른 지연제어 전압 또는 전류를 공급할지 여부를 스위칭 하는 스위치 회로가 부가되어, 상기 가변 지연버퍼의 전파지연시간을 상기 제 1 종의 전파지연시간과 상기 제 2 종의 전파지연시간으로 스위칭 할 수 있으며,
    상기 제 1 종의 전파지연시간과 상기 제 2 종의 전파지연시간과의 시간차가상기 제 1 종의 전파지연시간 및 상기 제 2 종의 전파지연시간 모두 보다 작게 설정되며,
    상기 제 1 종의 전파지연시간과 상기 제 2 종의 전파지연시간과의 시간차를 상기 분해능으로 하여 클록신호의 위상을 제어하는 것을 특징으로 하는 디지털 위상 제어회로.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 분해능이 상기 레퍼런스 클록신호 주기의 1/n (n 은 정수) 로 설정되는 것을 특징으로 하는 디지털 위상 제어회로.
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